KR20070047861A - 표시 기판과, 이를 구비한 액정표시패널 및 표시 장치 - Google Patents

표시 기판과, 이를 구비한 액정표시패널 및 표시 장치 Download PDF

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Abstract

고개구율 화소 구조를 갖는 표시 기판과 이를 구비한 액정표시패널 및 액정표시장치가 개시된다. 제1 화소부는 n번째 게이트 배선과 m번째 소스 배선에 연결된 제1 스위칭 소자가 형성된다. 제2 화소부는 상기 제1 화소부와 인접하고, n-1번째 게이트 배선과 m번째 소스 배선에 연결된 제2 스위칭 소자가 형성된다. 제3 화소부는 제1 화소부와 인접하고, n+1번째 게이트 배선과 m번째 소스 배선에 연결된 제3 스위칭 소자가 형성된다. 제1 화소 전극은 제1 스위칭 소자에 연결되고 제1 및 제2 화소부에 형성된다. 제2 화소 전극은 제2 스위칭 소자에 연결되고 제2 화소부에 일부분이 형성된다. 제3 화소 전극은 제3 스위칭 소자와 연결되고 제1 및 제3 화소부에 형성된다. 이에 따라, 고개구율의 화소 구조를 가짐으로써 표시 품질을 향상시킬 수 있다.
고개구율, 화소 구조, 스토리지 캐패시터, 차광 패턴

Description

표시 기판과, 이를 구비한 액정표시패널 및 표시 장치{DISPLAY SUBSTRATE, LIQUID CRYSTAL PANEL AND LIQUID CRYSTAL DISPLAY HAVING THE SAME}
도 1은 본 발명의 실시예에 따른 액정표시장치의 개략적인 평면도이다.
도 2는 도 1에 도시된 액정표시패널의 화소 구조에 대한 개략도이다.
도 3은 도 1에 도시된 액정표시패널의 구동 방식을 설명하기 위한 타이밍도이다.
도 4는 도 2에 도시된 액정표시패널에 대한 평면도이다.
도 5는 도 4에 도시된 I-I' 선을 따라 절단한 액정표시장치의 개략적인 단면도이다.
도 6a 내지 도 8b는 도 5에 도시된 어레이 기판의 제조 방법에 대한 공정도들이다.
<도면의 주요부분에 대한 부호의 설명>
100 : 액정표시패널 110 : 어레이 기판
120 : 대향 기판 200 : 구동부
300 : 광원부 P1, P2, P3 : 제1, 제2, 제3 화소부
PE1, PE2, PE3 : 제1, 제2, 제3 화소전극
CST1, CST2, CST3 : 제1, 제2 제3 스토리지 캐패시터
본 발명은 표시 기판과, 이를 갖는 액정표시패널 및 액정표시장치에 관한 것으로, 보다 상세하게는 고개구율의 화소 구조를 갖는 표시 기판 및 이를 구비한 액정표시패널 및 액정표시장치에 관한 것이다.
일반적으로 액정표시패널은 각 화소의 구동을 스위칭 하는 박막 트랜지스터(TFT)가 형성된 어레이 기판과, 공통 전극이 형성된 대향 기판과, 두 기판 사이에 밀봉된 액정층으로 구성된다. 상기 액정표시패널은 상기 액정층에 전압을 인가하여 광의 투과율을 제어하는 방식으로 화상을 표시한다.
상기 액정표시패널은 상기 두 기판 사이에 전압이 인가되지 않을 경우 수직 방향으로 배열되어 블랙을 표시하는 VA 모드와, 상기 VA 모드의 시야각을 개선하기 위해 공통 전극과 화소 전극이 패터닝하여 화소 내에 다중 도메인을 정의하는 PVA 모드가 개발되고 있다.
상기 PVA 모드를 갖는 액정표시패널은 어레이 기판의 화소 전극이 패터닝됨에 따라 화소 전극이 덮이지 않은 영역에서 액정의 비정상적인 동작에 의해 누설되는 광을 차단하기 위해 대향 기판에 차광 패턴이 형성된다. 상기 차광 패턴은 어레이 기판 간의 미스 얼라인 마진을 고려하여 충분하게 형성되어야 하며, 이에 따라서 화소의 개구율이 저하되는 문제점을 갖는다.
이에 본 발명의 기술적 과제는 이러한 종래의 문제점을 해결하기 위한 것으로, 본 발명의 목적은 고개구율의 화소 구조를 갖는 표시 기판을 제공하는 것이다.
본 발명의 다른 목적은 상기 표시 기판을 구비한 액정표시패널을 제공하는 것이다.
본 발명의 또 다른 목적은 상기 액정표시패널을 구비한 액정표시장치를 제공하는 것이다.
상기한 본 발명의 목적을 실현하기 위한 실시예에 따른 표시 기판은 제1 화소부, 제2 화소부, 제3 화소부, 제1 화소 전극, 제2 화소 전극 및 제3 화소 전극을 포함한다. 상기 제1 화소부는 n번째 게이트 배선과 m번째 소스 배선에 연결된 제1 스위칭 소자가 형성된다. 상기 제2 화소부는 상기 제1 화소부와 인접하고, n-1번째 게이트 배선과 상기 m번째 소스 배선에 연결된 제2 스위칭 소자가 형성된다. 상기 제3 화소부는 상기 제1 화소부와 인접하고, n+1번째 게이트 배선과 상기 m번째 소스 배선에 연결된 제3 스위칭 소자가 형성된다. 상기 제1 화소 전극은 상기 제1 스위칭 소자에 연결되고 상기 제1 및 제2 화소부에 형성된다. 상기 제2 화소 전극은 상기 제2 스위칭 소자에 연결되고 상기 제2 화소부에 일부분이 형성된다. 상기 제3 화소 전극은 상기 제3 스위칭 소자와 연결되고 상기 제1 및 제3 화소부에 형성된 다.
상기한 본 발명의 목적을 실현하기 위한 실시예에 따른 액정표시패널은 어레이 기판 및 대향 기판을 포함한다. 상기 어레이 기판은 n번째 게이트 배선과 m번째 소스 배선에 연결된 제1 스위칭 소자가 형성된 제1 화소부와, n-1번째 게이트 배선과 m번째 소스 배선에 연결된 제2 스위칭 소자가 형성된 제2 화소부와, n+1번째 게이트 배선과 m번째 소스 배선에 연결된 제3 스위칭 소자가 형성된 제3 화소부와, 상기 제1 스위칭 소자에 연결되고 상기 제1 및 제2 화소부에 형성된 제1 화소 전극과, 상기 제2 스위칭 소자에 연결되고 상기 제2 화소부에 일부분이 형성된 제2 화소 전극 및 상기 제3 스위칭 소자와 연결되고 상기 제1 및 제3 화소부에 형성된 제3 화소 전극을 포함한다. 상기 대향 기판은 상기 어레이 기판과 결합하여 액정층을 수용하고, 상기 소수 배선들에 대응하여 차광 패턴이 형성된다.
상기한 본 발명의 또 다른 목적을 실현하기 위한 실시예에 따른 액정표시장치는 액정표시패널 및 광원부를 포함한다. 상기 액정표시패널은 n번째 게이트 배선과 m번째 소스 배선에 연결된 제1 스위칭 소자가 형성된 제1 화소부와, n-1번째 게이트 배선과 m번째 소스 배선에 연결된 제2 스위칭 소자가 형성된 제2 화소부와, n+1번째 게이트 배선과 m번째 소스 배선에 연결된 제3 스위칭 소자가 형성된 제3 화소부와, 상기 제1 스위칭 소자에 연결되고 상기 제1 및 제2 화소부에 형성된 제1 화소 전극과, 상기 제2 스위칭 소자에 연결되고 상기 제2 화소부에 일부분이 형성된 제2 화소 전극 및 상기 제3 스위칭 소자와 연결되고 상기 제1 및 제3 화소부에 형성된 제3 화소 전극을 포함한다. 상기 광원부는 상기 액정표시패널에 광을 제공한다.
이러한 표시 기판과, 이를 구비한 액정표시패널 및 액정표시장치에 의하면,고개구율의 화소 구조를 가짐에 따라서 액정표시장치의 표시 품질을 향상시킬 수 있다.
이하, 첨부한 도면들을 참조하여, 본 발명을 보다 상세하게 설명하고자 한다.
도 1은 본 발명의 실시예에 따른 액정표시장치의 개략적인 평면도이다. 도 2는 도 1에 도시된 액정표시패널의 화소 구조에 대한 개략도이다. 도 3은 도 1에 도시된 액정표시패널의 구동 방식을 설명하기 위한 타이밍도이다.
도 1 내지 도 3을 참조하면, 상기 액정표시장치는 영상을 표시하는 액정표시패널(100)과 상기 액정표시패널(100)을 구동시키는 구동부(200)를 포함한다.
상기 액정표시패널(100)은 어레이 기판(110)과 대향 기판(120) 및 상기 하부 및 대향 기판 사이에 개재된 액정층(미도시)을 포함한다. 상기 어레이 기판(110)은 표시 영역(DA)과 상기 표시 영역(DA)을 둘러싸는 주변 영역(PA1, PA2)으로 이루어진다.
상기 표시 영역(DA)에는 제1 방향(X)으로 연장된 복수의 게이트 배선(GL1,GL2,..,GLN)과 상기 제1 방향(X)과 교차하는 제2 방향(Y)으로 연장된 복수의 소스 배선들(DL1,..DLM)이 형성된다. 상기 소스 배선들과 게이트 배선들에 의해 복수의 화소부들(P1, P2, P3)이 정의되고, 상기 화소부들에는 스위칭 소자들(TFT1, TFT2, TFT3)이 형성된다. 상기 스위칭 소자들(TFT1, TFT2, TFT3)에는 화소 전극들(PE1, PE2, PE3)이 전기적으로 각각 연결된다.
구체적으로, 제1 화소부(P1)에는 m번째 소스 배선(DLm)과 n번째 게이트 배선(GLn)에 연결된 제1 스위칭 소자(TFT1)가 형성되고, 상기 제1 스위칭 소자(TFT1)에 는 제1 화소 전극(PE1) 및 제1 스토리지 캐패시터(CST1)가 전기적으로 연결된다.
상기 제1 화소 전극(PE1)은 상기 제1 화소부(P1)와 상기 제1 화소부(P1)와 양의 제2 방향(Y)으로 인접한 제2 화소부(P2)에 형성된다. 상기 제1 화소 전극(PE1)과 상기 대향 기판(120)의 공통전극에 의해 제1 액정 캐패시터(CST1)가 형성된다.
상기 제2 화소부(P2)는 m번째 소스 배선(DLm)과 n-1번째 게이트 배선(GLn-1)에 연결된 제2 스위칭 소자(TFT2)가 형성되고, 상기 제2 스위칭 소자(TFT2)에는 제2 화소 전극(PE2)과 제2 스토리지 캐패시터(CST2)가 전기적으로 연결된다.
상기 제2 화소 전극(PE2)은 상기 제2 화소부(P2)와 상기 제2 화소부(P1)와 상기 양의 제2 방향(+Y)으로 인접한 화소부에 형성된다. 상기 제2 화소 전극(PE2)과 상기 대향 기판(120)의 공통전극에 의해 제2 액정 캐패시터(CST2)가 형성된다.
제3 화소부(P3)는 m번째 소스 배선(DLm)과 n+1번째 게이트 배선(GLn+1)에 연결된 제3 스위칭 소자(TFT3)가 형성되고, 상기 제3 스위칭 소자(TFT3)에는 제3 화소 전극(PE3)과 제3 스토리지 캐패시터(CST3)가 전기적으로 연결된다.
상기 제3 화소 전극(PE3)은 상기 제3 화소부(P3)와 상기 제3 화소부(P3)와 음의 제2 방향(-Y)으로 인접한 제1 화소부(P1)에 형성된다. 상기 제3 화소 전극(PE3)과 상기 대향 기판(120)의 공통전극에 의해 제3 액정 캐패시터(CST3)가 형성된다.
상기 구동부(200)는 소스 구동부부(210) 및 게이트 구동부(230)를 포다.
상기 소스 구동부(210)는 제1 주변영역(PA1)에 실장되는 단일 칩으로, 상기 연성인쇄회로기판(230)을 통해 외부기기로부터 데이터신호와 제어신호에 기초하여 상기 소스 배선들에 데이터신호를 출력한다. 도 3을 참조하면, 소스 구동부(210)는 1H 구간 동안 레드데이터신호, 그린데이터신호 및 블루데이터신호(R_d, G_d, B_d)를 각각 소스 배선들(DL1,..., DLM)에 출력한다(DATA_OUT).
상기 게이트 구동부(220)는 제 2 주변영역(PA2)에 집적되거나 실장되어, 상기 게이트 배선들(GL1,..,GLN)에 게이트 신호들을 순차적으로 출력한다.
도 2 및 도 3을 참조하면, 상기 게이트 구동부(220)는 1H 구간동안 세 개의 게이트 신호들을 출력한다. 구체적으로, 상기 소스 배선들(DLm-1, DLm)에 레드데이터신호(R_d)가 출력되는 경우 상기 게이트 구동부(220)는 n-1번째 게이트 배선(GLn-1)에 게이트 신호(Gn-1)를 출력하고, 상기 소스 배선들(DLm-1, DLm)에 그린데이터신호(G_d)가 출력되는 경우 상기 게이트 구동부(220)는 n번째 게이트 배선(GLn)에 게이트 신호(Gn)를 출력하며, 상기 소스 배선들(DLm-1, DLm)에 블루데이터신호(B_d)가 출력되는 경우 상기 게이트 구동부(220)는 n+1번째 게이트 배선(GLn+1)에 게이트 신호(Gn+1)를 출력한다.
도 4는 도 1에 도시된 액정표시패널에 대한 평면도이다. 도 5는 도 4에 도시된 I-I' 선을 따라 절단한 액정표시장치의 개략적인 단면도이다.
도 4 및 도 5를 참조하면, 액정표시장치는 영상을 표시하는 액정표시패널(300) 및 상기 액정표시패널(300)에 광(L)을 제공하는 광원부(400)를 포함한다.
상기 액정표시패널(300)은 어레이 기판(110)과, 상기 어레이 기판(110)에 대향하는 대향 기판(120)과, 상기 어레이 기판 및 대향 기판(110, 120) 사이에 개재 된 액정층(LC)을 포함한다.
상기 어레이 기판(110)은 제1 베이스 기판(101) 위에 복수의 게이트 배선들(GLn-2,..,GLn+1)과, 복수의 소스 배선들(DLm-1, DLm)과, 상기 게이트 배선들(GLn-2,..,GLn+1)과 소스 배선들(DLm-1, DLm)에 의해 정의된 제1 내지 제3 화소부들(P1, P2, P3)이 형성된다.
상기 제1 화소부(P1)에는 제1 스위칭 소자(TFT1) 및 제1 스토리지 캐패시터(CST1)가 형성되고, 상기 제1 스위칭 소자(TFT1)는 제1 화소 전극(PE1) 및 상기 제1 스토리지 캐패시터(CST1)와 전기적으로 연결된다.
상기 제1 스위칭 소자(TFT1)는 n번째 게이트 배선(GLn)에 연결된 제1 게이트 전극(131)과 m번째 소스 배선(DLm)과 연결된 제1 소스 전극(151) 및 상기 제1 화소 전극(PE1)과 제1 콘택홀(161)을 통해 연결된 제1 드레인 전극(152)으로 이루어진다. 상기 제1 게이트 전극(131)과 상기 제1 소스 및 드레인 전극(151, 152) 사이에는 반도체층이 형성되고, 상기 반도체층은 활성층(141)과 저항성 접촉층(142)을 포함한다. 상기 제1 스위칭 소자(TFT1)와 제1 화소 전극(PE1) 사이에는 보호 절연막(103) 및 유기 절연막(104)이 형성된다.
바람직하게 상기 제1 스위칭 소자(TFT1)와 제1 콘택홀(161)은 상기 제1 화소부(P1)의 외곽 영역에 형성된다. 즉, 실질적으로 전계가 정상적으로 형성되기 어려운 외곽 영역에 상기 제1 스위치 소자(TFT1) 및 제1 콘택홀(161)을 형성함으로써 고개구율을 도모할 수 있다.
상기 제2 화소부(P2)에는 제2 스위칭 소자(TFT2) 및 제2 스토리지 캐패시터 (CST2)가 형성되고, 상기 제2 스위칭 소자(TFT2)는 제2 화소 전극(PE2) 및 상기 제2 스토리지 캐패시터(CST2)와 전기적으로 연결된다.
상기 제2 스위칭 소자(TFT2)는 n-1번째 게이트 배선(GLn-1)에 연결된 제2 게이트 전극(132)과 m번째 소스 배선(DLm)과 연결된 제2 소스 전극(153) 및 상기 제2 화소 전극(PE2)과 제2 콘택홀(162)을 통해 연결된 제2 드레인 전극(154)으로 이루어진다. 상기 제2 게이트 전극(132)과 상기 제2 소스 및 드레인 전극(153, 154) 사이에는 반도체층(미도시)이 형성된다. 상기 제2 스위칭 소자(TFT2)와 제2 화소 전극(PE2) 사이에는 보호 절연막(103) 및 유기 절연막(104)이 형성된다.
바람직하게 상기 제2 스위칭 소자(TFT2)와 제2 콘택홀(162)은 상기 제2 화소부(P2)의 외곽 영역에 형성된다. 이에 의해 실질적으로 전계가 정상적으로 형성되기 어려운 외곽 영역에 상기 제2 스위치 소자(TFT2) 및 제2 콘택홀(162)을 형성함으로써 고개구율을 도모할 수 있다.
상기 제3 화소부(P3)에는 제3 스위칭 소자(TFT3) 및 제3 스토리지 캐패시터(CST3)가 형성되고, 상기 제3 스위칭 소자(TFT3)는 제3 화소 전극(PE3) 및 상기 제3 스토리지 캐패시터(CST3)와 전기적으로 연결된다.
상기 제3 스위칭 소자(TFT3)는 n+1번째 게이트 배선(GLn+1)에 연결된 제1 게이트 전극(133)과 m번째 소스 배선(DLm)과 연결된 제3 소스 전극(155) 및 상기 제3 화소 전극(PE3)과 제3 콘택홀(163)을 통해 연결된 제3 드레인 전극(156)으로 이루어진다. 상기 제3 게이트 전극(133)과 상기 제3 소스 및 드레인 전극(155, 156) 사이에는 반도체층(미도시)이 형성된다. 상기 제3 스위칭 소자(TFT3)와 제3 화소 전 극(PE3) 사이에는 보호 절연막(103) 및 유기 절연막(104)이 형성된다.
바람직하게 상기 제3 스위칭 소자(TFT3)와 제3 콘택홀(163)은 상기 제3 화소부(P3)의 외곽 영역에 형성된다. 이에 의해 실질적으로 전계가 정상적으로 형성되기 어려운 외곽 영역에 상기 제3 스위치 소자(TFT3) 및 제3 콘택홀(163)을 형성함으로써 고개구율을 도모할 수 있다.
상기 제1 화소 전극(PE1)은 상기 제1 화소부(P1)와 상기 제1 화소부(P1)와 인접한 제2 화소부(P2)에 형성되며, 상기 m-1번째 소스 배선(DLm-1)과 일부분이 겹치도록 형성되어 고개구율 구조로 형성된다.
도시된 바와 같이, 상기 제1 화소 전극(PE1)은 전기적으로는 서로 연결된 제1 서브 전극(S11), 제2 서브 전극(S12) 및 제3 서브 전극(S13)으로 나누어진다. 상기 액정층(LC)의 액정 분자들은 상기 제1 내지 제3 서브 전극(S11, S12, S13)과 대향 기판(120)의 공통 전극(127) 간의 전위차에 의해 분할 배향 되어 시야각을 개선시킨다.
상기 제2 화소 전극(PE2)은 상기 제2 화소부(P2)와 상기 제2 화소부(P2)와 인접한 화소부에 형성되며, 상기 m-1번째 소스 배선(DLm-1)과 일부분이 겹치도록 형성되어 고개구율 구조로 형성된다. 상기 제2 화소 전극(PE2)은 전기적으로는 서로 연결된 제1 서브 전극(S21), 제2 서브 전극(S22) 및 제3 서브 전극(S23)으로 나누어진다. 상기 액정층(LC)의 액정 분자들은 상기 제1 내지 제3 서브 전극(S21, S22, S23)과 상기 공통 전극(127)간의 전위차에 의해 분할 배향되어 시야각을 개선시킨다.
상기 제3 화소 전극(PE3)은 상기 제3 화소부(P3)와 상기 제3 화소부(P3)와 인접한 제1 화소부(P1)에 형성되며, 상기 m-1번째 소스 배선(DLm-1)과 일부분이 겹치도록 형성되어 고개구율 구조로 형성된다. 상기 제3 화소 전극(PE3)은 전기적으로는 서로 연결된 제1 서브 전극(S31), 제2 서브 전극(S32) 및 제3 서브 전극(S33)으로 나누어진다. 상기 액정층(LC)의 액정 분자들은 상기 제1 내지 제3 서브 전극(S31, S32, S33)과 상기 공통 전극(127)간의 전위차에 의해 분할 배향되어 시야각을 개선시킨다.
상기 제1 스토리지 캐패시터(CST1)는 제1 공통 배선(134)과 제1 금속 전극(157) 및 상기 제1 배선전극(134)과 제1 금속 전극(157) 사이에 형성된 게이트 절연막(102)을 포함한다.
상기 제1 공통 배선(134)은 상기 제1 화소부(P1) 중 상기 제1 화소 전극(PE1)과 상기 제3 화소 전극(PE3)이 형성되지 않은 영역에 형성되어, 광원부(300)로부터 출사된 광(L)을 차단시킴과 동시에 상기 제1 스토리지 캐패시터(CST1)의 제1 전극을 정의한다. 구체적으로 상기 제1 공통 배선(134)은 제1 및 제3 화소 전극(PE1, PE3) 사이에 형성되고, 상기 제1 및 제3 화소 전극(PE1, PE3)의 서브 전극들 사이에 형성된다.
상기 제1 금속 전극(157)은 상기 제1 드레인 전극(152)으로부터 연장되어 상기 제1 화소 전극(PE1)과 전기적으로 연결된다. 상기 제1 금속 전극(157)은 상기 제1 공통 배선(134)과 중첩되도록 형성되어 상기 제1 스토리지 캐패시터(CST1)의 제2 전극을 정의한다.
상기 제2 스토리지 캐패시터(CST2)는 제2 공통 배선(135)과 제2 금속 전극(158) 및 상기 제2 공통 배선(135)과 제2 금속 전극(158) 사이에 형성된 게이트 절연막(102)을 포함한다.
상기 제2 공통 배선(135)은 상기 제2 화소부(P2) 중 상기 제2 화소 전극(PE2)과 상기 제1 화소 전극(PE1)이 형성되지 않은 영역에 형성되어, 광원부(300)로부터 출사된 광(L)을 차단시킴과 동시에 상기 제2 스토리지 캐패시터(CST2)의 제1 전극을 정의한다. 구체적으로 상기 제2 공통 배선(135)은 제1 및 제2 화소 전극(PE1, PE2) 사이에 형성되고, 상기 제1 및 제2 화소 전극(PE1, PE2)의 서브 전극들 사이에 형성된다.
상기 제2 금속 전극(158)은 상기 제2 드레인 전극(154)으로부터 연장되어 상기 제2 화소 전극(PE2)과 전기적으로 연결된다. 상기 제2 금속 전극(158)은 상기 제2 공통 배선(135)과 중첩되도록 형성되어 상기 제2 스토리지 캐패시터(CST2)의 제2 전극을 정의한다.
상기 제3 스토리지 캐패시터(CST3)는 제3 공통 배선(136)과 제3 금속 전극(159) 및 상기 제3 공통 배선(136)과 제3 금속 전극(159) 사이에 형성된 게이트 절연막(102)을 포함한다.
상기 제3 공통 배선(136)은 상기 제3 화소부(P3) 중 상기 제3 화소 전극(PE3)과 제4 화소 전극(PE4)이 형성되지 않은 영역에 형성되어, 광원부(300)로부터 출사된 광(L)을 차단시킴과 동시에 상기 제3 스토리지 캐패시터(CST3)의 제1 전극을 정의한다. 구체적으로 상기 제3 공통 배선(136)은 제3 및 제4 화소 전극(PE3, PE4) 사이에 형성되고, 상기 제3 및 제4 화소 전극(PE3, PE4)의 서브 전극들 사이에 형성된다.
상기 제3 금속 전극(159)은 상기 제3 드레인 전극(156)으로부터 연장되어 상기 제3 화소 전극(PE3)과 전기적으로 연결된다. 상기 제3 금속 전극(159)은 상기 제3 공통 배선(136)과 중첩되도록 형성되어 상기 제3 스토리지 캐패시터(CST3)의 제2 전극을 정의한다.
상기 대향 기판(120)은 제2 베이스 기판(201) 위에 형성된 차광 패턴(122), 컬러필터 패턴들(123a, 123b, 123c), 돌기 패턴(125) 및 공통전극(127)을 포함한다.
상기 차광 패턴(122)은 상기 소스 배선들(DLm-1, DLm)에 대응하여 형성되고, 게이트 배선들 및 화소 전극들이 형성되지 않은 영역에는 형성되지 않는다.
구체적으로, 화소 전극들(PE1, PE2, PE3)과, 패터닝된 화소 전극(PEk)의 서브 전극들(S1k, S2k, S3k, k=1,2,3) 사이에는 스토리지 캐패시터들(CST1, CST2, CST3)이 형성된다. 즉, 상기 스토리지 캐패시터들(CST1, CST2, CST3)은 상기 화소 전극들(PE1, PE2, PE3) 사이 및 패터닝된 화소 전극(PEk)의 서브 전극들(S1k, S2k, S3k, k=1,2,3) 사이에 형성됨에 따라서, 화소 전극이 형성되지 않은 영역에서 발생하는 액정 분자들의 비정상적인 동작에 의한 빛샘을 차단할 수 있다. 즉, 상기 스토리지 캐패시터들(CST1, CST2, CST3)은 상기 차광 패턴(122)의 기능을 수행한다.
따라서, 화소 전극들 사이 및 패터닝된 화소 전극의 서브 전극들 사이를 차단하기 위한 차광 패턴(122)이 불필요하게 된다. 따라서, 기존의 미스 얼라인 마진 을 고려하여 형성된 차광 패턴에 의해 개구율이 저하되는 것을 막을 수 있다.
상기 컬러필터패턴들(123a, 123b, 123c)을 상기 화소 전극들(PE1, PE2, PE3)에 대응하여 형성되며, 레드, 그린 및 블루 필터패턴을 포함한다.
구체적으로 상기 제1 화소 전극(PE1)에 대응하여 그린필터패턴(123a)이 형성되고, 상기 제2 화소 전극(PE1)에 대응하여 레드필터패턴(123b)이 형성되며, 상기 제3 화소 전극(PE3)에 대응하여 블루필터패턴(123c)이 형성된다.
상기 돌기 패턴(125)은 상기 화소 전극들의 서브 전극들의 중심 영역에 대응하여 형성된다. 예를 들면, 상기 돌기 패턴(125)은 제1 화소 전극(PE1)의 제1 내지 제3 서브 전극(S11, S12, S13)의 중심 영역, 즉 n번째 게이트 배선(GLn) 위의 소정 영역에 형성된다.
상기 공통 전극(127)은 상기 돌기 패턴(125)이 형성된 제2 베이스 기판(121) 위에 형성된다. 상기 공통전극(127)과 상기 화소 전극들(PE1, PE2, PE3) 간의 전위차에 의해 상기 액정층(LC)내의 액정 분자들의 배향각이 변화되고, 배향각이 변화된 액정 분자들에 의해 투과되는 광량이 조절됨에 따라 영상의 계조가 표시된다.
상기 액정층(LC)은 상기 화소 전극들(PE1, PE2, PE3)과 공통 전극(127)에 인가된 전압이 등전위인 경우 수직으로 배향되는 동작 모드(예컨대, Vertical Alignment: VA 모드)를 갖는다. 상기 액정층(LC)의 액정 분자들은 상기 돌기 패턴(125)을 둘러싸도록 배열되며, 또한, 복수의 서브 전극들로 패터닝된 화소 전극들(PE1, PE2, PE3)에 의해 상기 액정 분자들이 다중 도메인으로 분할 구동됨에 따라 시야각 특성을 향상시킬 수 있다.
도 6a 내지 도 8b는 도 5에 도시된 어레이 기판의 제조 방법에 대한 공정도들이다.
도 4, 도 6a 및 도 6b를 참조하면, 제1 베이스 기판(101) 상에 게이트 금속층을 증착하고 패터닝하여 게이트 금속패턴들을 형성한다. 상기 게이트 금속패턴들은 게이트 배선들(GLn-2,..,GLn+1), 스위칭 소자들(TFT1, TFT2, TFT3)의 게이트 전극들(131, 132, 133) 및 스토리지 캐패시터(CST1, CST2, CST3)의 공통 배선들(134, 135, 136)을 포함한다.
구체적으로, 제1 스토리지 캐패시터(CST1)의 제1 공통 배선(134)은 n-1번째 및 n번째 게이트 배선들(GLn-1, GLn)에 의해 정의된 제1 화소부(P1)에 상기 게이트 배선들의 연장 방향과 동일한 방향으로 연장되어 형성된다. 상기 제1 공통 배선(134)은 상기 제1 화소부(P1)에 형성되는 제1 화소 전극(PE1)과 제3 화소 전극(PE)의 사이에 형성되고, 또한, 패터닝된 제1 및 제3 화소 전극(PE1, PE3)의 서브 전극들 사이에 형성된다. 따라서, 상기 제1 공통 배선(134)은 상기 제1 및 제3 화소 전극(PE1, PE3)이 형성되지 않은 제1 화소부(P1)의 소정 영역에 빛이 투과되는 것을 차단한다.
상기 게이트 금속패턴들이 형성된 제1 베이스 기판(101) 위에 게이트 절연막(102)을 형성한다. 상기 게이트 절연막(102)은 질화 실리콘 및 산화 실리콘과 같은 절연 물질로 대략 4500 Å의 두께로 형성한다.
상기 게이트 절연막(102) 위에 반도체층(140)을 형성한다.
예컨대, 상기 게이트 절연막(102) 위에 아몰퍼스 실리콘막(141) 및 인 시튜 (in-situ)도핑된 n+ 아몰퍼스 실리콘막(142)을 화학 기상 증착 방법으로 차례로 적층한다. 적층된 아몰퍼스 실리콘막(141) 및 n+ 아몰퍼스 실리콘막(142)을 패터닝하여 제1 게이트 전극(131) 위에 반도체층(140)을 형성된다.
도 4, 도 7a 및 도 7b를 참조하면, 상기 반도체층(140)이 형성된 제1 베이스 기판(101) 위에 소스 금속층을 증착하고 패터닝하여 소스 금속패턴들을 형성한다.
상기 데이터 금속패턴들은 소스 배선들(DLm-1, DLm), 소스 전극들(151, 153, 155), 드레인 전극들(152, 154, 156) 및 스토리지 캐패시터들(CST1, CST2, CST3)의 금속 전극들(157, 158, 159)을 포함한다.
구체적으로 제1 스토리지 캐패시터(CST1)의 제1 금속 전극(157)은 상기 제1 공통 배선(134)과 중첩되도록 형성된다. 즉, 상기 제1 금속 전극(157)은 상기 제1 화소부(P1)에 형성되는 제1 화소 전극(PE1)과 제3 화소 전극(PE)의 사이에 형성되고, 또한, 패터닝된 제1 및 제3 화소 전극(PE1, PE3)의 서브 전극들 사이에 형성된다. 따라서, 제1 스토리지 캐패시터(CST1)는 상기 제1 금속 전극(157), 상기 제1 공통 배선(134) 및 상기 게이트 절연막(102)에 의해 형성되며, 상기 제1 및 제3 화소 전극(PE1, PE3)이 형성되지 않은 제1 화소부(P1)의 소정 영역에 빛이 투과되는 것을 차단한다.
도 4, 도 8a 및 도 8b를 참조하면, 상기 소스 금속패턴들이 형성된 제1 베이스 기판(101) 위에 보호 절연막(103)을 형성한다. 상기 보호 절연막(103)은 질화 실리콘 및 산화 실리콘과 같은 절연 물질로 대략 4000 Å 이하의 두께로 형성한다.
상기 보호 절연막(103) 위에 감광성 유기 레지스트(resist)를 스핀 코팅 방법으로 대략 2㎛ 내지 4 ㎛ 정도의 두께로 도포하여 유기 절연막(104)을 형성한다.
이후, 사진 식각 공정을 통해 상기 드레인 전극들의 일부영역을 노출시키는 콘택홀들을 형성한다. 구체적으로 제1 드레인 전극(152)으로부터 연장된 제1 금속 전극의 일부 영역을 노출시키는 제1 콘택홀(161)과, 제2 드레인 전극(154)으로부터 연장된 제2 금속 전극의 일부 영역을 노출시키는 제2 콘택홀(162) 및 제3 드레인 전극(156)으로부터 연장된 제3 금속 전극의 일부 영역을 노출시키는 제3 콘택홀(163)을 형성한다.
상기 제1 내지 제3 콘택홀들(161, 162, 163)은 제1 내지 제3 화소부(P1, P2, P3)내에서 실질적으로 전계가 형성되기 어려운 외곽 영역에 형성된다. 구체적으로, 제1 콘택홀(161)은 상기 제1 화소부(P1)를 정의하는 m번째 소스 배선(DLm)에 인접하고 상기 제1 스위칭 소자(TFT1)의 상부 영역에 형성된다.
상기 제1 내지 제3 콘택홀들(161, 162, 163)이 형성된 제1 베이스 기판(101) 위에 투명 전극층을 증착하고, 패터닝하여 투명 전극패턴들을 형성한다. 상기 투명 전극층은 투명한 전도성 물질로 형성되며, 상기 투명한 전도성 물질은 인듐-틴-옥사이드(Indium-Tin-Oxide : ITO), 인듐-아연-옥사이드(Indium-Zinc-Oxide : IZO) 또는 인듐-틴-아연 옥사이드(Indium-Tin-Zinc-Oxide)를 포함한다.
상기 투명 전극패턴들은 상기 제1 내지 제3 스위칭 소자들(TFT1, TFT2, TFT3)과 제1 내지 제3 콘택홀들(161, 162, 163)을 통해 전기적으로 각각 연결된 제1 내지 제3 화소 전극(PE1, PE2, PE3)을 포함한다.
구체적으로, 상기 제1 화소 전극(PE1)은 제1 콘택홀(161)을 통해 상기 제1 드레인 전극(152)과 전기적으로 연결되며, 상기 제1 화소부(P1)와 상기 제2 화소부(P2)에 형성된다. 또한, 상기 제1 화소 전극(PE1)은 하부의 유기 절연막(104)에 의해 상기 m-1번째 소스 배선(DLm-1)과 일부분이 겹치도록 형성되어 고개구율 구조를 갖는다.
패터닝된 제1 화소 전극(PE1)은 전기적으로는 서로 연결된 제1 서브 전극(S11), 제2 서브 전극(S12) 및 제3 서브 전극(S13)으로 나누어진다. 따라서 액정층(LC)의 액정 분자들은 상기 제1 내지 제3 서브 전극(S11, S12, S13)과 대향 기판(120)의 공통 전극(127) 간의 전계에 의해 분할 배향되어 시야각을 향상시킨다.
이상에서 설명한 바와 같이, 본 발명에 따르면 화소 전극들 사이에 스토리지 캐패시터를 형성함으로써 별도의 대향 기판에 별도의 차광 패턴을 형성하지 않아도 되며, 또한, 패터닝된 화소 전극의 서브 전극들 사이에 역시 스토리지 캐패시터를 형성함으로써 화소 전극의 개구율을 향상시킬 수 있다.
또한, 스위칭 소자와 화소 전극이 전기적으로 연결되는 콘택홀을 화소 전극이 형성되는 영역 중 실질적으로 전계가 형성되기 어려운 외곽 영역에 형성함으로써 화소 전극의 고개구율을 도모할 수 있다.
이상에서는 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (22)

  1. n번째 게이트 배선과 m번째 소스 배선에 연결된 제1 스위칭 소자가 형성된 제1 화소부;
    상기 제1 화소부와 인접하고, n-1번째 게이트 배선와 상기 m번째 소스 배선에 연결된 제2 스위칭 소자가 형성된 제2 화소부;
    상기 제1 화소부와 인접하고, n+1번째 게이트 배선과 상기 m번째 소스 배선에 연결된 제3 스위칭 소자가 형성된 제3 화소부;
    상기 제1 스위칭 소자에 연결되고 상기 제1 및 제2 화소부에 형성된 제1 화소 전극;
    상기 제2 스위칭 소자에 연결되고 상기 제2 화소부에 일부분이 형성된 제2 화소 전극; 및
    상기 제3 스위칭 소자와 연결되고 상기 제1 및 제3 화소부에 형성된 제3 화소 전극을 포함하는 것을 특징으로 하는 표시 기판.
  2. 제1항에 있어서, 상기 제1 화소부에는 상기 제1 화소 전극과 전기적으로 연결된 제1 스토리지 캐패시터가 형성되고,
    상기 제2 화소부에는 상기 제2 화소 전극과 전기적으로 연결된 제2 스토리지 캐패시터가 형성되며,
    상기 제3 화소부에는 상기 제3 화소 전극과 전기적으로 연결된 제3 스토리지 캐패시터가 형성된 것을 특징으로 하는 표시 기판.
  3. 제2항에 있어서, 상기 제1 스토리지 캐패시터는 상기 제1 화소 전극과 상기 제3 화소 전극 사이에 형성되고,
    상기 제2 스토리지 캐패시터는 상기 제1 화소 전극과 상기 제2 화소 전극 사이에 형성되며,
    상기 제3 스토리지 캐패시터는 상기 제2 화소 전극과 상기 제2 화소 전극과 인접한 제4 화소 전극 사이에 형성되는 것을 특징으로 하는 표시 기판.
  4. 제2항에 있어서, 상기 제1 내지 제3 화소 전극들 각각은 복수의 서브 전극들을 포함하는 것을 특징으로 하는 표시 기판.
  5. 제4항에 있어서, 상기 제1 스토리지 캐패시터는 상기 제1 화소 전극의 서브 전극들 사이에 형성되고,
    상기 제2 스토리지 캐패시터는 상기 제2 화소 전극의 서브 전극들 사이에 형성되며,
    상기 제3 스토리지 캐패시터는 상기 제3 화소 전극의 서브 전극들 사이에 형성된 것을 특징으로 하는 표시 기판.
  6. 제2항에 있어서, 상기 제1 내지 제3 스위칭 소자들과 상기 제1 내지 제3 화 소 전극 사이에 형성된 유기 절연막을 더 포함하는 것을 특징으로 하는 표시 기판.
  7. 제6항에 있어서, 상기 제1 내지 제3 화소 전극의 일단부는 상기 소스 배선들과 일부분이 중첩되도록 각각 형성된 것을 특징으로 하는 표시 기판.
  8. 제7항에 있어서, 상기 제1 내지 제3 스토리지 캐패시터는 상기 게이트 배선과 동일한 금속층으로 형성된 공통 배선과, 상기 소스 배선들과 동일한 금속층으로 형성된 금속 전극을 각각 포함하는 것을 특징으로 하는 표시 기판.
  9. 제1항에 있어서, 상기 제1 스위칭 소자와 상기 제1 화소 전극을 전기적으로 연결시키는 제1 콘택부와,
    상기 제2 스위칭 소자와 상기 제2 화소 전극을 전기적으로 연결시키는 제2 콘택부 및
    상기 제3 스위칭 소자와 상기 제3 스위칭 소자를 전기적으로 연결시키는 제3 콘택부를 더 포함하는 것을 특징으로 하는 표시 기판.
  10. 제9항에 있어서, 상기 제1 내지 제3 콘택부는 상기 제1 내지 제3 화소부 각각의 외곽 영역에 형성되는 것을 특징으로 하는 표시 기판.
  11. n번째 게이트 배선과 m번째 소스 배선에 연결된 제1 스위칭 소자가 형성된 제1 화소부와, n-1번째 게이트 배선과 m번째 소스 배선에 연결된 제2 스위칭 소자가 형성된 제2 화소부와, n+1번째 게이트 배선과 m번째 소스 배선에 연결된 제3 스위칭 소자가 형성된 제3 화소부와, 상기 제1 스위칭 소자에 연결되고 상기 제1 및 제2 화소부에 형성된 제1 화소 전극과, 상기 제2 스위칭 소자에 연결되고 상기 제2 화소부에 일부분이 형성된 제2 화소 전극 및 상기 제3 스위칭 소자와 연결되고 상기 제1 및 제3 화소부에 형성된 제3 화소 전극을 포함하는 어레이 기판; 및
    상기 어레이 기판과 결합하여 액정층을 수용하고, 상기 소스 배선들에 대응하여 차광 패턴이 형성된 대향 기판을 포함하는 것을 특징으로 하는 액정표시패널.
  12. 제11항에 있어서, 상기 제1 화소부에는 상기 제1 화소 전극과 전기적으로 연결되고 상기 게이트 배선 연장 방향과 동일한 방향으로 연장되어 형성된 제1 스토리지 캐패시터가 형성되고,
    상기 제2 화소부에는 상기 제2 화소 전극과 전기적으로 연결되고 상기 게이트 배선 연장 방향과 동일한 방향으로 연장되어 형성된 제2 스토리지 캐패시터가 형성되며,
    상기 제3 화소부에는 상기 제3 화소 전극과 전기적으로 상기 게이트 배선 연장 방향과 동일한 방향으로 연장되어 형성된 제3 스토리지 캐패시터가 형성된 것을 특징으로 하는 액정표시패널.
  13. 제12항에 있어서, 상기 대향 기판은 상기 제1 내지 제3 화소 전극에 각각 대 응하는 제1 내지 제3 컬러필터패턴들을 더 포함하며,
    상기 제1 스토리지 캐패시터에 대응하여 상기 제1 및 제3 컬러필터패턴들이 분리되며,
    상기 제2 스토리지 캐패시터에 대응하여 상기 제1 및 제2 컬러필터패턴들이 분리되며,
    상기 제3 스토리지 캐패시터에 대응하여 상기 제2 컬러필터패턴 및 상기 제3 컬러필터패턴이 분리되는 것을 특징으로 하는 액정표시패널.
  14. 제12항에 있어서, 상기 제1 내지 제3 화소 전극들 각각은 복수의 서브 전극들을 포함하며,
    상기 대향 기판에는 각 서브 전극에 대응하여 돌기 패턴이 형성된 것을 특징으로 하는 액정표시패널.
  15. 제14항에 있어서, 상기 제1 내지 제3 스토리지 캐패시터는 상기 제1 내지 제3 화소 전극의 서브 전극들 사이에 각각 형성된 것을 특징으로 하는 액정표시패널.
  16. 제11항에 있어서, 상기 어레이 기판은 상기 제1 스위칭 소자와 상기 제1 화소 전극을 전기적으로 연결시키는 제1 콘택부와, 상기 제2 스위칭 소자와 상기 제2 화소 전극을 전기적으로 연결시키는 제2 콘택부 및 상기 제3 스위칭 소자와 상기 제3 스위칭 소자를 전기적으로 연결시키는 제3 콘택부를 더 포함하며,
    상기 제1 내지 제3 콘택부들은 상기 제1 내지 제3 화소부의 외곽 영역에 각각 형성된 것을 특징으로 하는 액정표시패널.
  17. 제11항에 있어서, 상기 어레이 기판은 상기 제1 내지 제3 스위칭 소자들과 상기 제1 내지 제3 화소 전극 사이에 형성된 유기 절연막을 더 포함하는 것을 특징으로 하는 액정표시패널.
  18. n번째 게이트 배선과 m번째 소스 배선에 연결된 제1 스위칭 소자가 형성된 제1 화소부와, n-1번째 게이트 배선과 m번째 소스 배선에 연결된 제2 스위칭 소자가 형성된 제2 화소부와, n+1번째 게이트 배선과 m번째 소스 배선에 연결된 제3 스위칭 소자가 형성된 제3 화소부와, 상기 제1 스위칭 소자에 연결되고 상기 제1 및 제2 화소부에 형성된 제1 화소 전극과, 상기 제2 스위칭 소자에 연결되고 상기 제2 화소부에 일부분이 형성된 제2 화소 전극 및 상기 제3 스위칭 소자와 연결되고 상기 제1 및 제3 화소부에 형성된 제3 화소 전극을 포함하는 액정표시패널; 및
    상기 액정표시패널에 광을 출사하는 광원부를 포함하는 것을 특징으로 하는 액정표시장치.
  19. 제18항에 있어서, 상기 제1 화소부에는 상기 제1 화소 전극과 전기적으로 연결된 제1 스토리지 캐패시터가 형성되고,
    상기 제2 화소부에는 상기 제2 화소 전극과 전기적으로 연결된 제2 스토리지 캐패시터가 형성되며,
    상기 제3 화소부에는 상기 제3 화소 전극과 전기적으로 연결된 제3 스토리지 캐패시터가 형성된 것을 특징으로 하는 액정표시장치.
  20. 제19항에 있어서, 상기 제1 스토리지 캐패시터는 상기 제1 및 제3 화소 전극 사이로 누설되는 광을 차단하며,
    상기 제2 스토리지 캐패시터는 상기 제1 및 제2 화소 전극 사이로 누설되는 광을 차단하며,
    상기 제3 스토리지 캐패시터는 상기 제3 화소 전극 및 상기 제3 화소 전극과 인접한 제4 화소 전극 사이로 누설된 광을 차단하는 것을 특징으로 하는 액정표시장치.
  21. 제19항에 있어서, 상기 제1 내지 제3 화소 전극들 각각은 복수의 서브 전극들을 포함하는 것을 특징으로 하는 액정표시장치.
  22. 제21항에 있어서, 상기 제1 스토리지 캐패시터는 상기 제1 및 제3 화소 전극의 서브 전극들 사이로 누설되는 광을 차단하고,
    상기 제2 스토리지 캐패시터는 상기 제1 및 제2 화소 전극의 서브 전극들 사이로 누설되는 광을 차단하며,
    상기 제3 스토리지 캐패시터는 상기 제1 및 제4 화소 전극의 서브 전극들 사 이로 누설된 광을 차단하는 것을 특징으로 하는 액정표시장치.
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