KR20070077245A

KR20070077245A - 액정 표시 장치 및 그 제조 방법

Info

Publication number: KR20070077245A
Application number: KR1020060006651A
Authority: KR
Inventors: 김동규; 문성재
Original assignee: 삼성전자주식회사
Priority date: 2006-01-23
Filing date: 2006-01-23
Publication date: 2007-07-26

Abstract

본 발명은 데이터 라인과 중첩되는 쉴드 공통 라인을 화소 전극과 함께 유기 절연막 위에 형성함으로써 데이터 라인과 상부 공통 전극 사이의 기생 커패시턴스를 최소화할 수 있는 액정 표시 장치와 그 제조 방법을 개시한다. 이에 따라 본 발명은 데이터 라인에 공급되는 데이터 신호를 따라 상부 공통 전극에 공급된 공통 전압이 왜곡되는 것을 최소화하여 크로스토크를 방지함으로써 화질을 향상시킬 수 있다.

SPVA, 기생 커패시턴스, 수평 크로스토크, 쉴드 VCOM

Description

액정 표시 장치 및 그 제조 방법{LIQUID CRYSTAL DISPLAY AND METHOD OF MANUFACTURING THE SAME}

도 1은 본 발명의 실시 예에 따른 액정 표시 장치의 일부를 도시한 도면.

도 2는 도 1에 도시된 액정 표시 장치의 박막 트랜지스터 기판에서 2개의 서브 화소를 도시한 평면도.

도 3은 도 2에 도시된 Ⅲ-Ⅲ'선에 따른 한 서브 화소의 단면도.

도 4는 도 1에 도시된 액정 표시 장치의 데이터 라인 영역을 도시한 단면도.

도 5는 본 발명의 다른 실시 예에 따른 액정 표시 장치의 박막 트랜지스터 기판에서 2개의 서브 화소를 도시한 평면도.

도 6은 도 5에 도시된 Ⅵ-Ⅵ'선에 따른 한 서브 화소의 단면도.

< 도면의 주요 부분에 대한 부호의 설명 >

2, 102 : 게이트 라인 4, 104 : 데이터 라인

6, 106 : 박막 트랜지스터 8. 108 : 반도체층

10, 110 : 소스 전극 12, 112 : 드레인 전극

14, 114 : 컨택홀 15, 115, 125 : 스토리지 홀

16, 116 : 스토리지 라인 20, 120, 140 : 화소 전극

24, 124 : 쉴드 공통 라인 26, 126 : 스토리지 커패시터

30, 40, 130 : 절연 기판 32, 132 : 게이트 절연막

34, 134 : 무기 절연막 36, 136 : 유기 절연막

42 : 블랙 매트릭스 44 : 칼라 필터

46 : 오버 코트층 48 : 상부 공통 전극

62 : 인쇄 회로 기판(PCB) 64 : 타이밍 컨트롤러

66 : 회로 필름 68 : 데이터 구동칩

70 : 액정 패널 72, 74 : 게이트 구동부

76 : 화상 표시부 78 : 공통 스토리지 라인

80 : 제2 공통 전압 공급 라인 150 : 커플링 커패시터

본 발명은 액정 표시 장치에 관한 것으로, 특히 기생 커패시턴스를 최소화하여 화질을 향상시킬 수 있는 액정 표시 장치 및 그 제조 방법에 관한 것이다.

액정 표시 장치는 액정의 전기적 및 광학적 특성을 이용한 화소 매트릭스를 통해 영상을 표시한다. 액정 표시 장치의 각 화소는 데이터 신호에 따른 액정 배열의 가변으로 광투과율을 조절하는 적, 녹, 청 서브 화소의 조합으로 원하는 색을 구현한다. 각 서브 화소는 스위칭 소자인 박막 트랜지스터를 통해 화소 전극에 공 급된 데이터 신호와, 공통 전극에 공급된 공통 전압의 차전압을 충전하여 액정을 구동한다. 박막 트랜지스터는 게이트 라인에 공급된 게이트 온 전압에 의해 턴-온되어 데이터 라인에 공급된 데이터 신호를 화소 전극에 충전하고, 게이트 라인에 공급된 게이트 오프 전압에 의해 턴-오프되어 화소 전극에 충전된 데이터 신호가 유지되게 한다. 여기서, 게이트 라인에 공급된 게이트 오프 전압은 화소 전극에 충전된 데이터 신호가 유지되도록 안정된 전압을 유지하여야 한다.

그런데, 액정 표시 장치에서는 액정을 사이에 두고 중첩된 데이터 라인과 공통 전극 사이에 존재하는 기생 커패시턴스의 커플링 작용으로 데이터 라인에 공급되는 데이터 신호를 따라 공통 전압이 스윙하는 리플 현상이 발생하여 크로스토크가 발생된다. 특히 화면에 극성 치우침이 심한 특정 패턴을 표시하는 경우 공통 전압의 리플 성분이 증가함으로써 크로스토크는 심해지게 된다. 이를 해결하기 위하여 액정 표시 장치로부터 피드백된 공통 전압의 왜곡을 보상하는 방법이 이용되고 있다. 그러나, 액정 표시 장치가 대형화되면서 공통 전압을 공급하는 배선의 길이 증가로 저항 성분이 증가함으로써 공통 전압의 왜곡이 크로스토크를 제거할 수 있도록 충분히 보상되지 않는 문제점이 있다.

따라서 본 발명은 종래의 문제점을 해결하기 위하여 안출된 것으로 기생 커패시턴스를 최소화하여 크로스크토크를 방지함으로써 화질을 향상시킬 수 있는 액정 표시 장치 및 그 제조 방법을 제공하는 것이다.

이를 위하여 본 발명의 실시 예에 따른 액정 표시 장치는 제1 기판에 형성된 공통 전극과; 상기 제1 기판과 액정을 사이에 두고 마주하는 제2 기판과; 상기 제2 기판에 교차 구조로 형성되어 게이트 라인 방향의 장변과 데이터 라인 방향의 단변을 갖는 각 서브 화소 영역을 구분하는 게이트 라인 및 데이터 라인과; 상기 제2 기판의 상기 각 서브 화소에 형성된 화소 전극과; 상기 게이트 라인 및 데이터 라인과 화소 전극 사이에 접속된 박막 트랜지스터와; 상기 공통 전극과 상기 데이터 라인 사이에 위치하도록 상기 데이터 라인 보다 넓은 선폭으로 상기 제2 기판 상에 형성된 쉴드 공통 라인을 포함한다. 여기서 상하로 인접한 2개의 화소 전극과 각각 접속된 박막 트랜지스터는 극성이 상반된 데이터 신호가 공급되는 서로 다른 데이터 라인과 각각 접속된다.

그리고 본 발명의 액정 표시 장치는 상기 제2 기판 상에 형성되어 상기 화소 전극과 절연막을 사이에 두고 중첩된 스토리지 라인과; 상기 스토리지 라인을 중심으로 대칭된 사선 방향으로 상기 화소 전극에 형성된 슬릿을 추가로 포함한다.

또한 본 발명의 액정 표시 장치는 상기 스토리지 라인 위에 적층된 무기 절연막 및 유기 절연막과; 상기 스토리지 라인과 중첩되게 상기 유기 절연막을 관통하는 제1 스토리지 홀을 추가로 포함하고; 상기 화소 전극은 스토리지 홀을 따라 형성되어 상기 무기 절연막을 사이에 두고 상기 스토리지 라인과 중첩되어 스토리지 커패시터를 형성한다.

상기 화소 전극은 상기 슬릿에 의해 분리된 제1 및 제2 화소 전극을 포함하고; 상기 제2 화소 전극이 상기 스토리지 라인과 중첩되며 상기 박막 트랜지스터의 드레인 전극과 접속되고, 상기 제1 화소 전극은 상기 드레인 전극과 절연막을 사이에 두고 중첩되어 커플링 커패시터를 형성한다. 여기서 본 발명의 액정 표시 장치는 상기 드레인 전극과 상기 제1 및 제2 화소 전극 사이에 적층된 무기 절연막 및 유기 절연막과; 상기 드레인 전극과 중첩되게 상기 유기 절연막을 관통하는 제2 스토리지 홀을 추가로 포함하고; 상기 제1 화소 전극은 스토리지 홀을 따라 형성되어 상기 무기 절연막을 사이에 두고 상기 드레인 전극과 중첩되어 상기 커플링 커패시터를 형성한다. 상기 스토리지 라인은 상기 제2 화소 전극과의 중첩부에서 상기 드레인 전극과 반대 방향으로 돌출되게 형성된다.

그리고, 본 발명에 따른 액정 표시 장치의 제조 방법은 기판 상에 게이트 라인 방향의 장변과 데이터 라인 방향의 단변을 갖는 각 서브 화소 영역을 구분하는 게이트 라인과 데이터 라인을 교차 구조로 형성하는 단계와; 상기 각 서브 화소에 화소 전극을 형성하는 단계와; 상기 게이트 라인 및 데이터 라인과 화소 전극 사이에 접속된 박막 트랜지스터를 형성하는 단계와; 상기 박막 트랜지스터와 상기 화소 전극 사이에 유기 절연막을 형성하는 단계와; 상기 데이터 라인 보다 넓은 선폭으로 상기 데이터 라인과 중첩된 쉴드 공통 라인을 상기 유기 절연막 위에 형성하는 단계를 포함한다. 여기서, 상하로 인접한 2개의 화소 전극과 각각 접속된 박막 트랜지스터는 극성이 상반된 데이터 신호가 공급되는 서로 다른 데이터 라인과 각각 접속되게 형성된다.

또한 본 발명의 액정 표시 장치의 제조 방법은 상기 박막 트랜지스터와 상기 유기 절연막 사이에 무기 절연막을 형성하는 단계와; 상기 유기 절연막을 관통하여 상기 화소 전극이 경유하는 제1 스토리지 홀을 형성하는 단계와; 상기 스토리지 홀을 경유하는 화소 전극과 상기 무기 절연막을 사이에 두고 중첩되어 스토리지 커패시터를 형성하는 스토리지 라인을 형성하는 단계를 추가로 포함한다.

상기 화소 전극을 형성하는 단계는 상기 화소 전극에 상기 스토리지 라인을 중심으로 대칭된 사선 방향으로 슬릿을 형성하는 단계를 추가로 포함한다.

상기 화소 전극을 형성하는 단계는 상기 슬릿에 의해 분리된 제1 및 제2 화소 전극을 형성하는 단계를 포함하고; 상기 제2 화소 전극은 상기 스토리지 라인과 중첩되며 상기 박막 트랜지스터의 드레인 전극과 접속되게 형성되고, 상기 제1 화소 전극은 상기 드레인 전극과 상기 무기 절연막을 사이에 두고 중첩되게 형성된다. 그리고, 상기 유기 절연막을 관통하여 상기 제1 화소 전극이 경유하는 제2 스토리지 홀을 형성하는 단계를 추가로 포함한다.

상기 기술적 과제 외에 본 발명의 다른 특징 및 이점들은 첨부 도면을 참조한 본 발명의 바람직한 실시 예에 대한 설명을 통하여 명백하게 드러나게 될 것이다.

이하 본 발명의 바람직한 실시예들을 첨부한 도 1 내지 도 6을 참조하여 상세하게 설명하기로 한다.

도 1은 본 발명의 실시 예에 따른 액정 표시 장치를 개략적으로 평면도이다.

도 1에 도시된 액정 표시 장치는 화상 표시부(76)와, 화상 표시부(76)의 게 이트 라인(GL1 내지 GLm)을 구동하는 게이트 구동부(72, 74)가 형성된 액정 패널(70)과, 화상 표시부(76)의 데이터 라인(DL1 내지 DLn+1)을 구동하는 데이터 구동칩(68)이 실장되고 인쇄 회로 기판(이하, PCB)(62)과 액정 패널(70) 사이에 접속된 회로 필름(66)과, PCB(62)에 실장된 타이밍 컨트롤러(64)를 구비한다.

액정 패널(70)의 화상 표시부(76)는 적(이하 R), 녹(이하 G), 청(이하 B) 서브 화소로 구성된 다수의 화소들이 매트릭스 형태로 배열되어 화상을 표시한다. 화상 표시부(76)는 R, G, B 서브 화소별로 박막 트랜지스터(TFT)가 형성된 박막 트랜지스터 기판과, 칼라 필터가 형성된 칼라 필터 기판이 액정을 사이에 두고 합착되어 형성된다. R, G, B 서브 화소는 수직 방향으로 번갈아가면서 반복적으로 배열되고 같은 색의 서브 화소는 수평 방향의 스트라이프 형태로 배열된다. 다시 말하여, 화상 표시부(76)는 다수의 R 서브 화소로 구성된 R 수평 라인, 다수의 G 서브 화소로 구성된 G 수평 라인, 다수의 B 서브 화소로 구성된 B 수평 라인이 수직 방향으로 번갈아가면서 반복적으로 배열된 구조를 갖는다. R, G, B 서브 화소는 장변이 수평 방향으로, 단변이 수직 방향으로 형성된 직사각형 형상을 갖는다. 화상 표시부(76)에 R, G, B 서브 화소가 수직 방향으로 배열됨에 따라 R, G, B 서브 화소가 수평 방향으로 배열된 액정 표시 장치 보다 데이터 라인(DL) 수가 1/3로 감소되고 이 결과 데이터 라인(DL1 내지 DLm)을 구동하는 데이터 구동칩(68)의 수도 감소된다. R, G, B 서브 화소의 수직 방향 배열로 데이터 라인이 감소한 만큼 게이트 라인(GL1 내지 GLn)이 증가하여 게이트 구동부(72, 74)의 크기가 증가되지만 게이트 구동부(72, 74)의 회로 구성이 데이터 구동칩(68) 보다 간단하므로 제조 원 가는 절감된다. 특히 게이트 구동부(72, 74)가 아모퍼스 실리콘(Amorphous Silicon) 박막을 이용한 박막 트랜지스터 기판에 내장되어 제조 원가는 더욱 절감된다.

박막 트랜지스터 기판에는 게이트 라인들(GL1 내지 GLm)과 데이터 라인들(DL1 내지 DLn+1)이 교차 구조로 형성되고 그 교차 구조로 정의된 R, G, B 서브 화소에 박막 트랜지스터(TFT)와 화소 전극이 형성된다. 그리고 각 서브 화소의 스토리지 커패시터 형성을 위한 스토리지 라인들(SL1 내지 SLn) 각각이 데이터 라인(DL1 내지 DLn+1)과 나란하게 형성된다. 스토리지 라인들(SL1 내지 SLn)은 회로 필름(66)과 접속된 공통 스토리지 라인(78)을 통해 전원부(미도시)로부터의 스토리지 전압을 공급받는다. 화소 전극과 함께 액정을 구동하는 공통 전극은 칼라 필터 기판에 형성되며 회로 필름(66)과 접속되어 박막 트랜지스터 기판에 형성된 제1 공통 전압 공급 라인과 쇼트 도트(미도시)를 경유하여 전원부로부터의 제1 공통 전압을 공급받는다. 칼라 필터 기판에 형성된 공통 전극과 박막 트랜지스터 기판에 형성된 데이터 라인(DL1 내지 DLn+1)의 중첩으로 형성된 기생 커패시턴스를 최소화하기 위하여 박막 트랜지스터 기판에는 데이터 라인(DL1 내지 DLn+1) 각각과 중첩된 쉴드(Shield) 공통 라인(24)이 더 형성된다. 쉴드 공통 라인(24)은 공통 전극과 동일하거나 유사한 제2 공통 전압이 공급되어 그들 사이의 액정 구동을 방지하여 항상 블랙이 되게 하므로 데이터 라인(DL) 영역의 빛샘을 차단하는 역할도 한다. 쉴드 공통 라인(24)은 회로 필름(66)과 접속된 제2 공통 전압 공급 라인(80)을 통해 전원부(미도시)로부터의 제2 공통 전압을 공급받는다.

또한 액정 열화를 방지하기 위하여 데이터 라인(DL1 내지 DLn+1)에 공급되는 데이터 신호의 극성은 일정 주기로 인버젼되어야 한다. 인버젼 방법들 중 도트 인버젼 방법은 각 서브 화소가 수평 및 수직 방향으로 인접한 서브 화소와 극성이 상반되게 구동하는 방법으로 가장 우수한 화질을 제공한다. 그러나 도트 인버젼 방법을 위해서는 데이터 라인(DL1 내지 DLn+1)에 공급되는 데이터 신호가 서브 화소 단위로 인버젼되어야 하므로 데이터 신호의 스윙 폭 및 구동 주파수가 증가하여 소비 전력면에서 불리한 단점이 있다. 이를 해결하기 위하여 데이터 라인(DL1 내지 DLn+1)과 접속된 박막 트랜지스터(TFT)의 접속 방향을 수직 방향을 따라 가면서 교번적으로 바뀌게 한다. 예를 들면 오드 게이트 라인(GL1, GL3, ..., GLn)과 접속된 오드 수평 라인의 박막 트랜지스터(TFT)들은 데이터 라인(DL1 내지 DLn)의 우측에 위치한 화소 전극(46)과 접속된다. 이븐 게이트 라인(GL2, GL4, ..., GLn)과 접속된 이븐 수평 라인의 박막 트랜지스터들(TFT)은 데이터 라인(DL2 내지 DLn+1)의 좌측에 위치한 화소 전극(46)과 접속된다. 이에 따라 데이터 라인(DL1 내지 DLn+1) 각각에 공급되는 데이터 신호의 극성이 인접한 데이터 라인(DL)의 데이터 신호와 상반되고 프레임 단위로만 인버젼되어도 화소 전극(46)은 수평 및 수직 방향으로 인접한 화소 전극(46)과 상반된 극성의 데이터 신호를 충전하여 도트 인버젼 방식으로 구동된다.

제1 및 제2 게이트 구동부(72, 74)는 화상 표시부(76)의 양측부에 위치하여 게이트 라인들(GL1 내지 GLn)을 분할 구동한다. 예를 들면 제1 게이트 구동부(72)는 오드 게이트 라인들(GL1, GL3, ...GLm)을, 제2 게이트 구동부(74)는 이븐 게이 트 라인들(GL2, GL4, ...GLm-1)을 구동한다. 제1 및 제2 게이트 구동부(72, 74)는 다수의 박막 트랜지스터를 포함하는 쉬프트 레지스터로 구성되므로 액정 패널(70)의 박막 트랜지스터 기판에 화상 표시부(76)의 박막 트랜지스터(TFT) 및 다수의 신호 라인들과 함께 형성되어 비표시 영역에 내장된다. 제1 및 제2 게이트 구동부(72, 74)는 타이밍 컨트롤러(64)로부터의 게이트 제어 신호들과 전원부(미도시)로부터의 게이트 온 전압 및 게이트 오프 전압을 이용하여 화상 표시부(76)의 게이트 라인들(GL1 내지 GLn)을 순차 구동한다

화상 표시부(76)의 데이터 라인들을 분할 구동하는 다수의 데이터 구동칩(68) 각각은 회로 필름(66) 상에 실장되고 회로 필름(66)은 ACF(Anisotropic Conductive Fim)을 통해 액정 패널(70) 및 PCB(62)에 부착된다. 데이터 구동칩(68)을 실장한 회로 필름(66)으로는 TCP(Tape Carrier Package) 또는 COF(Chip On Film)이 이용된다. 이와 달리 데이터 구동칩(68)은 회로 필름(66)을 사용하지 않고 액정 패널(70)의 박막 트랜지스터 기판 상에 COG(Chip On Glass) 방식으로 직접 실장되기도 한다. 데이터 구동칩(68)은 타이밍 컨트롤러(64)로부터의 디지털 데이터를 감마 전압부(미도시)로부터의 감마 전압을 이용하여 아날로그 데이터 신호로 변환하고 화상 표시부(76)의 게이트 라인(GL)이 구동되는 각 수평 기간에 동기하여 데이터 라인들(DL1 내지 DLn)로 아날로그 데이터 신호를 공급한다.

PCB(62)에 실장된 타이밍 컨트롤러(64)는 데이터 구동칩들(68)과 제1 및 제2 게이트 구동부(72, 74)를 제어한다. 타이밍 컨트롤러(64)로부터의 데이터 신호와 다수의 데이터 제어 신호들은 PCB(62)와 회로 필름(66)을 경유하여 각 데이터 구동 칩(68)에 공급되고 다수의 게이트 제어 신호들은 PCB(62)와 회로 필름(66) 및 액정 패널(70)의 박막 트랜지스터 기판을 경유하여 제1 및 제2 게이트 구동부(72, 74)로 공급된다.

도 2는 도 1에 도시된 액정 표시 장치에 포함되는 박막 트랜지스터 기판에서 2개의 서브 화소 구조를 도시한 평면도이고, 도 3은 도 2에 도시된 Ⅲ-Ⅲ'선을 따른 한 서브 화소의 단면 구조를 도시한 단면도이다.

도 2 및 도 3에 도시된 박막 트랜지터 기판은 게이트 라인(2)과 데이터 라인(4)의 교차로 정의된 서브 화소 영역에 형성된 화소 전극(20)과, 게이트 라인(2) 및 데이터 라인(4)과 화소 전극(30) 사이에 접속된 박막 트랜지스터(6)를 포함한다.

게이트 라인(2)과 데이터 라인(4)은 게이트 절연막(32)을 사이에 두고 교차하도록 절연 기판(30) 상에 형성된다. 게이트 라인(2)과 데이터 라인(4)의 교차 구조로 각 서브 화소 영역이 구분된다. 스토리지 라인(16)은 게이트 절연막(32) 상에 데이터 라인(4)과 나란하게 형성되어 각 서브 화소의 중앙부를 단축 방향으로 경유한다.

박막 트랜지스터(6)는 게이트 라인(2)에 포함된 게이트 전극, 데이터 라인(4)과 접속된 소스 전극(10), 화소 전극(20)과 접속된 드레인 전극(12), 소스 전극(10) 및 드레인 전극(12)과 접속된 반도체층(8)을 구비한다. 반도체층(8)은 소스 전극(10) 및 드레인 전극(12) 사이에 채널을 형성하는 활성층(8A)과, 활성층(8A)과 소스 전극(10) 및 드레인 전극(12) 각각의 오믹 컨택을 위한 오믹 컨택층(8B)으로 구성된다. 이러한 반도체층(8)은 데이터 라인(4) 및 스토리지 라인(16)의 하부에도 더 형성된다. 특히 상하로 인접한 2개의 서브 화소에 각각 형성된 박막 트랜지스터(6)는 극성이 상반된 좌우 데이터 라인(4)과 각각 접속된다.

화소 전극(20)은 박막 트랜지스터(6)를 덮는 유기 절연막(36) 위에 형성되고 유기 절연막(36)과 박막 트랜지스터(6) 사이에는 무기 절연막(34)이 더 형성된다. 화소 전극(20)은 유기 절연막(36) 및 무기 절연막을 관통하는 컨택홀(14)을 통해 박막 트랜지스터(6) 각각의 드레인 전극(12)과 접속된다. 화소 전극(20)에는 멀티 도메인 형성을 위한 슬릿(22)이 형성된다. 화소 전극(20)의 슬릿(22)은 서브 화소의 단축 방향, 즉 스토리지 라인(16)을 기준으로 대칭되면서 경사진 사선 방향으로 형성된다. 화소 전극(20)의 슬릿(22)은 화소 전극(20)과 칼라 필터 기판의 공통 전극 사이에 프린지 전계를 형성하여 액정 분자들이 슬릿(22)을 기준으로 대칭적으로 배열되게 함으로써 멀티-도메인을 형성한다. 또한 더 많은 멀티-도메인을 위하여 칼라 필터 기판의 공통 전극에는 화소 전극(20)의 슬릿(22)과 엇갈리면서 나란한 구조로 공통 전극 슬릿이 더 형성되기도 한다. 여기서 화소 전극(20)과 중첩된 드레인 전극(12)의 면적에 의해 멀티 도메인의 대칭성이 깨질 수 있으므로 스토리지 라인(16)을 기준으로 드레인 전극(12)과 대칭되는 위치에 드레인 전극(12)과 동일한 금속의 더미 패턴(13)이 더 형성되기도 한다.

그리고 화소 전극(20)은 스토리지 라인(16)과 무기 절연막(34)을 사이에 두고 중첩되어 스토리지 커패시터(26)를 형성한다. 여기서 유기 절연막(36) 위에 형성된 화소 전극(20)과 무기 절연막(34) 하부에 형성된 스토리지 라인(16)의 간격을 감소시키기 위하여 유기 절연막(36)을 관통하는 스토리지 홀(15)이 형성된다. 이에 따라 화소 전극(20)의 개구율을 감소시키는 스토리지 라인(16)의 면적을 감소시키더라도 충분한 용랴의 스토리지 커패시터(26)가 형성되므로 화소 전극(20)에 충전된 데이터 신호를 안정적으로 유지시킬 수 있다.

유기 절연막(36) 위에는 데이터 라인(4)과 중첩된 쉴드 공통 라인(24)이 화소 전극(20)과 함께 투명 도전층으로 형성된다. 도 4를 참조하면, 쉴드 공통 라인(24)은 데이터 라인(4) 보다 넓은 선폭으로 유기 절연막(36) 상에 형성되어 데이터 라인(4)과 칼라 필터 기판의 상부 공통 전극(48) 사이에 형성되는 기생 커패시턴스를 최소화시킨다. 다시 말하여 쉴드 공통 라인(24)은 데이터 라인(4)에 공급되는 데이터 신호의 변화량이 기생 커패시턴스를 통해 상부 공통 전극(48)으로 커플링되는 것을 차단하는 역할을 하므로 데이터 신호에 따른 공통 전압의 왜곡을 최소화하여 크로스크토크를 방지할 수 있다. 특히 쉴드 공통 라인(24)에는 칼라 필터 기판의 상부 공통 전극(48)과 동일하거나 유사한 제2 공통 전압이 공급된다. 이에 따라 쉴드 공통 라인(24)과 상부 공통 전극(48) 사이에 전계가 형성되지 않아 수직 배향된 액정 분자들(50)이 구동되지 않거나, 액정 분자들(50)가 구동되지 않을 정도의 미약한 전계가 형성되어 블랙 모드가 되므로 빛샘을 차단한다. 도 4에 도시된 칼라 필터 기판은 절연 기판(40)에 순차적으로 적층된 블랙 매트릭스(42), 칼라 필터(44), 오버 코트층(46)을 더 포함하고, 상부 공통 전극(48)은 오버 코트층(46)에 형성된다.

그리고 도 2 및 도 3에 도시된 박막 트랜지스터 기판 제조 방법을 구체적으 로 살펴보면 다음과 같다.

제1 마스크 공정으로 절연 기판(30) 상에 게이트 라인(2)이 형성된다. 게이트 라인(2)은 절연 기판(30) 상에 스퍼터링 방법 등의 증착 방법을 통해 게이트 금속층을 형성하여 제1 마스크를 이용한 포토리소그래피 공정 및 식각 공정으로 패터닝함으로써 형성된다. 게이트 금속층으로는 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr) 등과, 이들의 합금이 단일층 또는 복층 구조로 적층되어 이용된다.

제2 마스크 공정으로 게이트 라인(2)이 형성된 절연 기판(30) 상에 게이트 절연막(32), 반도체층(8)이 적층되고 반도체층(8) 위에 데이터 라인(4), 소스 전극(10), 드레인 전극(12), 스토리지 라인(16)을 포함하는 소스/드레인 금속 패턴이 형성된다.

구체적으로 게이트 라인(2)이 형성된 절연 기판(30) 상에 PECVD 등의 증착 방법으로 게이트 절연막(32), 비정질 실리콘층, n+ 비정질 실리콘층이 순차적으로 적층되고, 그 위에 스퍼터링 등의 증착 방법으로 소스/드레인 금속층이 형성된다. 게이트 절연막(32)으로는 산화 실리콘(SiOx), 질화 실리콘(SiNx) 등과 같은 무기 절연 물질이 이용되고, 소스/드레인 금속층으로는 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr) 등과, 이들의 합금이 단일층 또는 복층 구조로 적층되어 이용된다. 이어서, 회절 노광 마스크 또는 반투과 마스크인 제2 마스크를 이용한 포토리소그래피 공정으로 소스/드레인 금속층 위에 두께차를 갖는 포토레지스트 패턴이 형성된다. 그 다음 포토레지스트 패턴을 통한 1차 식각 공정으로 소스/드레인 금속층과 함께 그 아래의 n+ 비정질 실리콘층 및 비정질 실리콘층이 패터닝됨으로써 데이터 라인 (4), 소스 전극(10)과 연결된 드레인 전극(12), 스토리지 라인(16)을 포함하는 소스/드레인 금속 패턴과, 그 아래에 오믹 접촉층(8B)과 활성층(8A)을 포함하는 반도체층(8)이 형성된다. 이때 각 서브 화소 영역에는 스토리지 라인(16)을 기준으로 드레인 전극(12)과 대칭되는 더미 패턴(13)이 더 형성되기도 한다. 그리고 포토레지스트 패턴에서 두께가 얇은 부분을 제거하고 노출된 소스 전극(10) 및 드레인 전극(12)의 연결 부분과, 그 아래의 오믹 접촉층(8B)을 2차 식각함으로써 소스 전극(10) 및 드레인 전극(12)을 분리시킨다. 이러한 2차 식각 공정으로 활성층(8A) 위에 적층된 오믹 접촉층(8B) 및 소스/드레인 금속 패턴이 과식각됨으로써 활성층(8A)의 양단부가 돌출된 계단 형태의 단차 구조를 갖게 된다.

그 다음, 이러한 소스/드레인 금속 패턴이 형성된 게이트 절연막(32) 위에 무기 절연막(34) 및 유기 절연막(36)이 순차적으로 형성된다. 무기 절연막(34)은 게이트 절연막(32)과 같은 무기 절연 물질이 PECVD 등 방법으로 증착되어 형성된다. 유기 절연막(36)은 아크릴(acryl)계 유기 화합물, BCB 또는 PFCB 등과 같은 유기 절연 물질이 스핀 코팅(Spin Coating), 스핀리스 코팅(Spinless Coating) 등의 방법으로 코팅됨으로써 형성된다. 이어서 제3 마스크 공정으로 유기 절연막(36)을 관통하는 컨택홀(14) 및 스토리지 홀(15)이 형성되고, 제4 마스크 공정으로 유기 절연막(36)의 컨택홀(14)이 그 아래의 무기 절연막(34)까지 관통하도록 연장되어 드레인 전극(12)을 노출시킨다.

그리고 제5 마스크 공정으로 유기 절연막(36) 위에 화소 전극(20)과 쉴드 공통 라인(24)을 포함하는 투명 도전 패턴이 형성된다. 제2 화소 전극(20)과 쉴드 공통 라인(24)은 유기 절연막(36) 위에 투명 도전층을 스퍼터링 등과 같은 증착 방법으로 형성한 다음 제5 마스크를 이용한 포토리쏘그래피 공정 및 식각 공정으로 패터닝함으로써 형성된다. 투명 도전층으로는 ITO(Indium Tin Oxide), TO(Tin Oxide), IZO(Indium Zinc Oxide), ITZO 등이 이용된다.

도 5는 본 발명의 다른 실시 예에 따른 액정 표시 장치에 포함되는 박막 트랜지스터 기판에서 2개의 서브 화소 구조를 도시한 평면도이고, 도 6은 도 5에 도시된 Ⅵ-Ⅵ'선을 따른 한 서브 화소의 단면 구조를 도시한 단면도이다.

도 5 및 도 6에 도시된 박막 트랜지터 기판에서 각 서브 화소는 시인성 향상을 위하여 서로 다른 데이터 신호가 인가되는 고계조 영역 및 저계조 영역으로 분할된다. 이를 위하여 각 서브 화소는 저계조 영역과 고계조 영역에 독립적으로 형성된 제1 및 제2 화소 전극(120, 140)과, 제2 화소 전극(140)과 접속된 박막 트랜지스터(106)와, 박막 트랜지스터(106)과 접속된 게이트 라인(102) 및 데이터 라인(104)을 포함한다. 제1 화소 전극(120)은 제2 화소 전극(140)과 접속된 드레인 전극(112)과 커플링 커패시턴스(150)를 형성하여 제2 화소 전극(140) 보다 낮은 데이터 신호를 공급받는다.

게이트 라인(102)은 게이트 절연막(132)을 사이에 두고 데이터 라인(104) 및 스토리지 라인(116)과 교차하도록 절연 기판(130) 상에 형성된다. 박막 트랜지스터(106)는 게이트 라인(102)에 포함된 게이트 전극, 데이터 라인(104)과 접속된 소스 전극(110), 제2 화소 전극(140)과 접속된 드레인 전극(112), 소스 전극(110) 및 드레인 전극(112)과 접속된 반도체층(108)을 구비한다. 반도체층(108)은 소스 전 극(110) 및 드레인 전극(112) 사이에 채널을 형성하는 활성층(108A)과, 활성층(108A)과 소스 전극(110) 및 드레인 전극(112) 각각의 오믹 컨택을 위한 오믹 컨택층(108B)으로 구성된다. 이러한 반도체층(108)은 데이터 라인(104) 및 스토리지 라인(116)의 하부에도 형성된다. 특히 상하로 인접한 2개의 서브 화소에 각각 형성된 박막 트랜지스터(106)는 극성이 상반된 좌우 데이터 라인(104)과 각각 접속된다.

제1 및 제2 화소 전극(120, 140)은 박막 트랜지스터(106)를 덮는 유기 절연막(136) 위에 형성되고 유기 절연막(136)과 박막 트랜지스터(106) 사이에는 무기 절연막(134)이 더 형성된다. 제1 화소 전극(120)은 각 서브 화소 영역 중 저계조 영역에, 제2 화소 전극(140)은 고계조 영역에 형성되고 제1 및 제2 화소 전극(120, 140)은 슬릿(122)에 의해 분리된다. 슬릿(122)은 서브 화소의 단축 방향, 즉 스토리지 라인(116)을 기준으로 대칭되면서 경사진 사선 방향으로 형성된다. 고계조 영역의 제2 화소 전극(140)은 각 서브 화소의 단축 방향, 즉 스토리지 라인(116)을 기준으로 하여 좌우 대칭적으로 경사진 좌우 날개부를 갖는 구조로, 즉 "V"자형 구조로 형성된다. 사선 슬릿(122)에 의해 제2 화소 전극(140)과 분리된 저계조 영역의 제1 화소 전극(120)은 각 서브 화소에서 제2 화소 전극(140)에 의해 분할된 좌우측부에 스토리지 라인(116)을 기준으로 대칭된 구조로 형성되고 게이트 라인(2)과 중첩된 연결부를 통해 서로 연결된다. 사선 슬릿(122)은 프린지 전계가 형성되게 하여 멀티-도메인을 형성한다. 또한 더 많은 멀티-도메인을 위하여 칼라 필터 기판의 공통 전극에는 제1 및 제2 화소 전극(120, 140) 사이의 슬릿(122)과 엇갈리 면서 나란한 구조로 공통 전극 슬릿이 더 형성되기도 한다.

제2 화소 전극(120)은 유기 절연막(136) 및 무기 절연막(134)을 관통하는 컨택홀(114)을 통해 박막 트랜지스터(106)의 드레인 전극(112)과 접속된다. 다시 말하여 제2 화소 전극(120)은 게이트 라인(102) 및 데이터 라인(104)의 교차부와 인접한 박막 트랜지스터(6)로부터 제1 화소 전극(120)을 경유하면서 신장된 드레인 전극(112)과 접속된다. 제1 화소 전극(120)은 무기 절연막(134)을 사이에 두고 드레인 전극(112)과 중첩되어 커플링 커패시터(150)를 형성한다. 여기서 유기 절연막(136) 위에 형성된 제1 화소 전극(120)과 무기 절연막(134) 하부에 형성된 드레인 전극(112)의 간격을 감소시키기 위하여 유기 절연막(136)을 관통하는 스토리지 홀(125)이 형성된다. 이에 따라 제1 화소 전극(120)과 드레인 전극(112)의 중첩부에는 제1 화소 전극(120)의 개구율을 감소시키는 드레인 전극(112)의 선폭을 작게 하면서도 드레인 전극(112)에 공급된 데이터 신호를 제1 화소 전극(120)으로 충분히 전달할 수 있는 커플링 커패시터(150)가 형성된다. 이때, 제1 화소 전극(120)에 공급되는 데이터 신호는 커플링 커패시터(150)를 통해 전압 강하되므로 제2 화소 전극(140) 보다 항상 낮은 전압이 공급된다.

그리고 제2 화소 전극(140)은 스토리지 라인(116)과 무기 절연막(134)을 사이에 두고 중첩되어 스토리지 커패시터(126)를 형성한다. 여기서 유기 절연막(120) 위에 형성된 제2 화소 전극(140)과 무기 절연막(134) 하부에 형성된 스토리지 라인(116)의 간격 감소로 커패시터 용량을 증가시키기 위하여 유기 절연막(136)을 관통하는 스토리지 홀(115)이 형성된다. 여기서 스토리지 라인(116)은 제2 화소 전극(140)과 중첩된 드레인 전극(112)의 면적에 의해 멀티 도메인의 대칭성이 깨질 수 있으므로 드레인 전극(112)의 반대 방향으로 돌출되게 형성된다.

유기 절연막(136) 위에는 데이터 라인(104)과 중첩된 쉴드 공통 라인(124)이 제1 및 제2 화소 전극(120, 140)과 함께 투명 도전층으로 형성된다. 쉴드 공통 라인(124)은 데이터 라인(104) 보다 넓은 선폭으로 유기 절연막(136) 상에 형성되어 데이터 라인(104)과 상부 공통 전극 사이에 형성되는 기생 커패시턴스를 최소화시킴으로써 크로스크토크를 방지할 수 있다. 쉴드 공통 라인(124)에는 상부 공통 전극과 동일하거나 유사한 제2 공통 전압이 공급되어 그들 사이의 액정 분자들이 구동되지 않아 블랙 모드가 되므로 빛샘을 차단한다.

그리고 도 5 및 도 6에 도시된 박막 트랜지스터 기판 제조 방법은 도 2 및 도 3에 도시된 박막 트랜지스터 기판의 제조 방법과 동일하므로 간단히 살펴보면 다음과 같다.

제1 마스크 공정으로 절연 기판(130) 상에 게이트 라인(102)이 형성된다. 제2 마스크 공정으로 게이트 라인(102)이 형성된 절연 기판(130) 상에 게이트 절연막(132), 반도체층(108)이 적층되고 반도체층(108) 위에 데이터 라인(104), 소스 전극(110), 드레인 전극(112), 스토리지 라인(116)을 포함하는 소스/드레인 금속 패턴이 형성된다. 그 다음 소스/드레인 금속 패턴이 형성된 게이트 절연막(132) 위에 무기 절연막(134) 및 유기 절연막(136)이 순차적으로 형성되고, 제3 마스크 공정으로 유기 절연막(136)을 관통하는 컨택홀(114) 및 스토리지 홀(115, 125)이 형성되고, 제4 마스크 공정으로 유기 절연막(136)의 컨택홀(114)이 그 아래의 무기 절연막(134)까지 관통하도록 연장되어 드레인 전극(112)을 노출시킨다. 그리고 제5 마스크 공정으로 유기 절연막(136) 위에 제1 및 제2 화소 전극(120, 140)과 쉴드 공통 라인(124)을 포함하는 투명 도전 패턴이 형성된다.

상술한 바와 같이, 본 발명에 따른 액정 표시 장치 및 그 제조 방법은 데이터 라인과 중첩되는 쉴드 공통 라인을 화소 전극과 함께 유기 절연막 위에 형성함으로써 데이터 라인과 상부 공통 전극 사이의 기생 커패시턴스를 최소화할 수 있게 된다. 이에 따라 데이터 라인에 공급되는 데이터 신호를 따라 상부 공통 전극에 공급된 공통 전압이 왜곡되는 것을 최소화하여 크로스토크를 방지함으로써 화질을 향상시킬 수 있다.

이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.

Claims

제1 기판에 형성된 공통 전극과;

상기 제1 기판과 액정을 사이에 두고 마주하는 제2 기판과;

상기 제2 기판에 교차 구조로 형성되어 게이트 라인 방향의 장변과 데이터 라인 방향의 단변을 갖는 각 서브 화소 영역을 구분하는 게이트 라인 및 데이터 라인과;

상기 제2 기판의 상기 각 서브 화소에 형성된 화소 전극과;

상기 게이트 라인 및 데이터 라인과 화소 전극 사이에 접속된 박막 트랜지스터와;

상기 공통 전극과 상기 데이터 라인 사이에 위치하도록 상기 데이터 라인 보다 넓은 선폭으로 상기 제2 기판 상에 형성된 쉴드 공통 라인을 포함하는 것을 특징으로 하는 액정 표시 장치.
제 1 항에 있어서,

상하로 인접한 2개의 화소 전극과 각각 접속된 박막 트랜지스터는 극성이 상반된 데이터 신호가 공급되는 서로 다른 데이터 라인과 각각 접속된 것을 특징으로 하는 액정 표시 장치.
제 2 항에 있어서,

상기 제2 기판 상에 형성되어 상기 화소 전극과 절연막을 사이에 두고 중첩된 스토리지 라인과;

상기 스토리지 라인을 중심으로 대칭된 사선 방향으로 상기 화소 전극에 형성된 슬릿을 추가로 포함하는 것을 특징으로 하는 액정 표시 장치.
제 3 항에 있어서,

상기 스토리지 라인 위에 적층된 무기 절연막 및 유기 절연막과;

상기 스토리지 라인과 중첩되게 상기 유기 절연막을 관통하는 제1 스토리지 홀을 추가로 포함하고;

상기 화소 전극은 스토리지 홀을 따라 형성되어 상기 무기 절연막을 사이에 두고 상기 스토리지 라인과 중첩되어 스토리지 커패시터를 형성하는 것을 특징으로 하는 액정 표시 장치.
제 4 항에 있어서,

상기 화소 전극은 상기 슬릿에 의해 분리된 제1 및 제2 화소 전극을 포함하고;

상기 제2 화소 전극이 상기 스토리지 라인과 중첩되며 상기 박막 트랜지스터의 드레인 전극과 접속되고, 상기 제1 화소 전극은 상기 드레인 전극과 절연막을 사이에 두고 중첩되어 커플링 커패시터를 형성하는 것을 특징으로 하는 액정 표시 장치.
제 5 항에 있어서,

상기 드레인 전극과 상기 제1 및 제2 화소 전극 사이에 적층된 무기 절연막 및 유기 절연막과;

상기 드레인 전극과 중첩되게 상기 유기 절연막을 관통하는 제2 스토리지 홀을 추가로 포함하고;

상기 제1 화소 전극은 스토리지 홀을 따라 형성되어 상기 무기 절연막을 사이에 두고 상기 드레인 전극과 중첩되어 상기 커플링 커패시터를 형성하는 것을 특징으로 하는 액정 표시 장치.
제 6 항에 있어서,

상기 스토리지 라인은 상기 제2 화소 전극과의 중첩부에서 상기 드레인 전극과 반대 방향으로 돌출되게 형성된 것을 특징으로 하는 액정 표시 장치.
기판 상에 게이트 라인 방향의 장변과 데이터 라인 방향의 단변을 갖는 각 서브 화소 영역을 구분하는 게이트 라인과 데이터 라인을 교차 구조로 형성하는 단계와;

상기 각 서브 화소에 화소 전극을 형성하는 단계와;

상기 게이트 라인 및 데이터 라인과 화소 전극 사이에 접속된 박막 트랜지스터를 형성하는 단계와;

상기 박막 트랜지스터와 상기 화소 전극 사이에 유기 절연막을 형성하는 단계와;

상기 데이터 라인 보다 넓은 선폭으로 상기 데이터 라인과 중첩된 쉴드 공통 라인을 상기 유기 절연막 위에 형성하는 단계를 포함하는 것을 특징으로 하는 액정 표시 장치의 제조 방법.
제 8 항에 있어서,

상하로 인접한 2개의 화소 전극과 각각 접속된 박막 트랜지스터는 극성이 상반된 데이터 신호가 공급되는 서로 다른 데이터 라인과 각각 접속되게 형성된 것을 특징으로 하는 액정 표시 장치의 제조 방법.
제 9 항에 있어서,

상기 박막 트랜지스터와 상기 유기 절연막 사이에 무기 절연막을 형성하는 단계와;

상기 유기 절연막을 관통하여 상기 화소 전극이 경유하는 제1 스토리지 홀을 형성하는 단계와;

상기 스토리지 홀을 경유하는 화소 전극과 상기 무기 절연막을 사이에 두고 중첩되어 스토리지 커패시터를 형성하는 스토리지 라인을 형성하는 단계를 추가로 포함하는 것을 특징으로 하는 액정 표시 장치의 제조 방법.
제 10 항에 있어서

상기 화소 전극을 형성하는 단계는 상기 화소 전극에 상기 스토리지 라인을 중심으로 대칭된 사선 방향으로 슬릿을 형성하는 단계를 추가로 포함하는 것을 특징으로 하는 액정 표시 장치의 제조 방법.
제 11 항에 있어서

상기 화소 전극을 형성하는 단계는 상기 슬릿에 의해 분리된 제1 및 제2 화소 전극을 형성하는 단계를 포함하고;

상기 제2 화소 전극은 상기 스토리지 라인과 중첩되며 상기 박막 트랜지스터의 드레인 전극과 접속되게 형성되고, 상기 제1 화소 전극은 상기 드레인 전극과 상기 무기 절연막을 사이에 두고 중첩되게 형성된 것을 특징으로 하는 액정 표시 장치의 제조 방법.
제 12 항에 있어서,

상기 유기 절연막을 관통하여 상기 제1 화소 전극이 경유하는 제2 스토리지 홀을 형성하는 단계를 추가로 포함하는 것을 특징으로 하는 액정 표시 장치의 제조 방법.
제 13 항에 있어서,

상기 스토리지 라인은 상기 제2 화소 전극과의 중첩부에서 상기 드레인 전극 과 반대 방향으로 돌출되게 형성된 것을 특징으로 하는 액정 표시 장치의 제조 방법.