KR20130103022A - 박막트랜지스터 기판 및 그 제조 방법 - Google Patents
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Abstract
본 발명은 개구율을 향상시킬 수 있는 박막트랜지스터 기판 및 그 제조 방법을 제공하는 것이다.
본 발명에 따른 박막트랜지스터 기판은 기판 상에 형성되는 게이트 라인과; 상기 게이트 라인과 교차하여 화소 영역을 마련하는 데이터 라인과; 상기 데이터 라인과 교번되게 형성되는 공통 라인과; 상기 게이트 라인 및 데이터 라인과 접속되는 박막트랜지스터와; 상기 박막트랜지스터와 접속되며 상기 화소 영역에 형성되는 화소 전극과; 상기 공통 라인과 접속되어 상기 화소 전극과 프린지 전계를 형성하며, 상기 공통 라인에서 상기 데이터 라인쪽으로 신장되게 형성되는 공통 전극을 구비하며, 상기 데이터 라인을 사이에 두고 인접한 화소 영역들의 공통 전극들은 서로 이격되도록 형성되며, 상기 공통 라인을 사이에 두고 인접한 화소 영역들의 공통 전극들은 상기 공통 라인을 통해 서로 접속되며, 상기 공통 전극은 상기 데이터 라인과 마주보는 부분이 개구된 형태인 슬릿을 포함하는 것을 특징으로 한다.
본 발명에 따른 박막트랜지스터 기판은 기판 상에 형성되는 게이트 라인과; 상기 게이트 라인과 교차하여 화소 영역을 마련하는 데이터 라인과; 상기 데이터 라인과 교번되게 형성되는 공통 라인과; 상기 게이트 라인 및 데이터 라인과 접속되는 박막트랜지스터와; 상기 박막트랜지스터와 접속되며 상기 화소 영역에 형성되는 화소 전극과; 상기 공통 라인과 접속되어 상기 화소 전극과 프린지 전계를 형성하며, 상기 공통 라인에서 상기 데이터 라인쪽으로 신장되게 형성되는 공통 전극을 구비하며, 상기 데이터 라인을 사이에 두고 인접한 화소 영역들의 공통 전극들은 서로 이격되도록 형성되며, 상기 공통 라인을 사이에 두고 인접한 화소 영역들의 공통 전극들은 상기 공통 라인을 통해 서로 접속되며, 상기 공통 전극은 상기 데이터 라인과 마주보는 부분이 개구된 형태인 슬릿을 포함하는 것을 특징으로 한다.
Description
본 발명은 개구율을 향상시킬 수 있는 박막트랜지스터 기판 및 그 제조 방법에 관한 것이다.
일반적으로, 액정표시장치(Liquid Crystal Display)는 액정을 이용하여 영상을 표시하는 평판표시장치의 하나로써, 다른 디스플레이 장치에 비해 얇고 가벼우며, 낮은 구동전압 및 낮은 소비전력을 갖는 장점이 있어, 산업 전반에 걸쳐 광범위하게 사용되고 있다.
이와 같은 액정 표시 장치는 액정을 사이에 두고 서로 대향하는 박막트랜지스터 기판 및 컬러 필터 기판을 가지는 액정 표시 패널을 구비한다.
컬러 필터 기판은 상부 기판에 빛샘 방지를 위해 형성된 블랙매트릭스와, 컬러 구현을 위한 컬러 필터와, 그들 위에 액정 배향을 위해 형성된 상부 배향막으로 이루어진다.
박막트랜지스터 기판은 하부 기판에 형성된 게이트 라인 및 데이터 라인들과, 게이트 라인들과 데이터 라인들의 교차부마다 스위치 소자로 형성된 박막트랜지스터와, 액정셀 단위로 형성되어 박막트랜지스터와 접속된 화소 전극과, 화소 전극과 프린지 전계를 이루는 공통 전극과, 그들 위에 도포된 배향막으로 이루어진다. 여기서, 박막트랜지스터는 게이트 라인에 공급되는 스캔 신호에 응답하여 데이터 라인에 공급되는 비디오 신호를 화소 전극에 공급한다.
종래 액정 표시 패널의 공통 전극들은 슬릿을 사이에 두고 서로 이격되도록 형성되며, 공통 전극들 각각의 양측에 형성된 공통 라인을 통해 공통 전압이 공급된다. 이 때, 슬릿은 공통 전극 및 공통 라인에 의해 둘러싸인 폐쇄형태로 형성된다. 이 경우, 각 화소 영역의 양측에 위치하는 공통 전극 및 공통 라인의 교차부에서 액정이 비정상적으로 구현되는 디스크리네이션 현상이 발생된다. 이에 따라, 디스크리네이션 현상이 발생된 공통 전극 및 공통 라인의 교차부와 대응하는 영역에 블랙매트릭스가 형성되므로 개구율이 감소하는 문제점이 있다.
상기와 같은 문제점을 해결하기 위하여, 본 발명은 개구율을 향상시킬 수 있는 박막트랜지스터 기판 및 그 제조 방법을 제공하는 것이다.
상기 기술적 과제를 달성하기 위하여, 본 발명에 따른 박막트랜지스터 기판은 기판 상에 형성되는 게이트 라인과; 상기 게이트 라인과 교차하여 화소 영역을 마련하는 데이터 라인과; 상기 데이터 라인과 교번되게 형성되는 공통 라인과; 상기 게이트 라인 및 데이터 라인과 접속되는 박막트랜지스터와; 상기 박막트랜지스터와 접속되며 상기 화소 영역에 형성되는 화소 전극과; 상기 공통 라인과 접속되어 상기 화소 전극과 프린지 전계를 형성하며, 상기 공통 라인에서 상기 데이터 라인쪽으로 신장되게 형성되는 공통 전극을 구비하며, 상기 데이터 라인을 사이에 두고 인접한 화소 영역들의 공통 전극들은 서로 이격되도록 형성되며, 상기 공통 라인을 사이에 두고 인접한 화소 영역들의 공통 전극들은 상기 공통 라인을 통해 서로 접속되며, 상기 공통 전극은 상기 데이터 라인과 마주보는 부분이 개구된 형태인 슬릿을 포함하는 것을 특징으로 한다.
상기 기술적 과제를 달성하기 위하여, 본 발명에 따른 박막트랜지스터 기판의 제조 방법은 게이트 라인과, 상기 게이트 라인과 접속되는 게이트 전극과, 화소 전극 및 공통 전극 중 어느 하나의 구동 전극을 기판 상에 형성하는 단계와; 상기 게이트 라인, 게이트 전극과, 상기 구동 전극이 형성된 기판 상에 반도체 패턴, 상기 게이트 라인과 교차하여 화소 영역을 마련하는 데이터 라인, 상기 데이터 라인과 접속되는 소스 전극, 상기 화소 전극과 접속되는 드레인 전극을 형성하는 단계와; 상기 화소 영역에 상기 화소 전극 및 공통 전극 중 나머지 하나의 구동 전극을 형성함과 동시에 상기 공통 전극과 접속되며 상기 데이터 라인과 교번되게 형성되는 공통 라인을 형성하는 단계를 포함하며, 상기 데이터 라인을 사이에 두고 인접한 화소 영역들의 공통 전극들은 서로 이격되도록 형성되며, 상기 공통 라인을 사이에 두고 인접한 화소 영역들의 공통 전극들은 상기 공통 라인을 통해 서로 접속되며, 상기 공통 전극은 상기 공통 라인에서 상기 데이터 라인쪽으로 신장되게 형성되며, 상기 데이터 라인과 마주보는 부분이 개구된 형태인 슬릿을 포함하는 것을 특징으로 한다.
여기서, 상기 슬릿은 상기 게이트 라인과 나란한 각 화소 영역의 중심 라인을 기준으로 대칭되면서 경사진 사선 방향으로 형성되는 것을 특징으로 한다.
한편, 상기 데이터 라인을 사이에 두고 양측에 위치하는 화소 영역 중 일측에 위치하는 화소 영역의 공통 전극은 화소 영역의 하부에서 상부로 갈수록 길이가 짧아지며, 타측에 위치하는 타측 화소 영역의 공통 전극은 하부에서 상부로 갈수록 길이가 길어지는 것을 특징으로 한다.
또한, 상기 박막트랜지스터 기판은 상기 각 화소 영역에서 제2i(여기서, i는 자연수) 번째 및 제2i-1 번째 공통 전극들의 타단들을 접속시키는 공통 연결부를 추가로 구비하며, 상기 제2i 번째 및 제2i-1 번째 공통 전극들은 상기 공통 연결부에 의해 폐쇄된 형태의 상기 슬릿을 사이에 두고 이격되며, 상기 제2i 번째 및 제2i+1 번째 공통 전극들은 상기 데이터 라인과 마주보는 부분이 개구된 형태의 상기 슬릿을 사이에 두고 이격되는 것을 특징으로 한다.
본 발명은 데이터 라인과 마주보는 부분이 개구된 형태인 슬릿을 사이에 두고 공통 전극들이 이격되게 형성된다. 이에 따라, 본 발명은 종래에 비해 슬릿 영역이 증가하게 되므로 개구율이 향상된다. 또한, 본 발명은 공통 전극들의 일단에 형성된 공통 라인을 통해 공통 전압이 공급된다. 이에 따라, 본 발명은 공통 전극과 공통 라인의 교차부는 각 화소 영역의 일측에만 형성되므로 디스크리네이션 영역을 줄일 수 있어 투과율이 향상된다.
도 1은 본 발명의 제1 실시 예에 따른 박막트랜지스터 기판을 나타내는 평면도이다.
도 2는 도 1에서 선"Ⅰ-Ⅰ'"를 따라 절취한 박막트랜지스터 기판을 나타내는 단면도이다.
도 3은 도 1에서 선"Ⅱ-Ⅱ'", "Ⅲ-Ⅲ'"를 따라 절취한 박막트랜지스터 기판을 나타내는 단면도이다.
도 4a 내지 도 4d는 도 2에 도시된 박막트랜지스터 기판의 제조 방법을 구체적으로 설명하기 위한 단면도들이다.
도 5는 본 발명의 제2 실시 예에 따른 박막트랜지스터 기판을 나타내는 평면도이다.
도 6은 도 5에 도시된 공통 전극과 데이터 라인을 상세히 나타내는 평면도이다.
도 7은 도 5에서 선"Ⅳ-Ⅳ'", "Ⅴ-Ⅴ'"를 따라 절취한 박막트랜지스터 기판을 나타내는 단면도이다.
도 8은 본 발명의 제3 실시 예에 따른 박막트랜지스터 기판을 나타내는 평면도이다.
도 9는 도 8에 도시된 공통 전극과 데이터 라인을 상세히 나타내는 평면도이다.
도 2는 도 1에서 선"Ⅰ-Ⅰ'"를 따라 절취한 박막트랜지스터 기판을 나타내는 단면도이다.
도 3은 도 1에서 선"Ⅱ-Ⅱ'", "Ⅲ-Ⅲ'"를 따라 절취한 박막트랜지스터 기판을 나타내는 단면도이다.
도 4a 내지 도 4d는 도 2에 도시된 박막트랜지스터 기판의 제조 방법을 구체적으로 설명하기 위한 단면도들이다.
도 5는 본 발명의 제2 실시 예에 따른 박막트랜지스터 기판을 나타내는 평면도이다.
도 6은 도 5에 도시된 공통 전극과 데이터 라인을 상세히 나타내는 평면도이다.
도 7은 도 5에서 선"Ⅳ-Ⅳ'", "Ⅴ-Ⅴ'"를 따라 절취한 박막트랜지스터 기판을 나타내는 단면도이다.
도 8은 본 발명의 제3 실시 예에 따른 박막트랜지스터 기판을 나타내는 평면도이다.
도 9는 도 8에 도시된 공통 전극과 데이터 라인을 상세히 나타내는 평면도이다.
이하, 첨부된 도면 및 실시 예를 통해 본 발명의 실시 예를 구체적으로 살펴보면 다음과 같다.
도 1은 본 발명의 제1 실시 예에 따른 박막 트랜지스터 기판을 도시한 평면도이고, 도 2는 도 1에 도시된 박막트랜지스터 기판을 Ⅰ-Ⅰ'선을 따라 절단하여 도시한 단면도이다.
도 1 및 도 2에 도시된 박막 트랜지스터 기판은 하부 기판(101) 위에 게이트 절연막(112)을 사이에 두고 교차하여 화소 영역을 정의하는 게이트 라인(102) 및 데이터 라인(104), 게이트 라인(102) 및 데이터 라인(104)의 교차부와 접속된 박막 트랜지스터(TFT), 박막 트랜지스터(TFT)와 접속되어 화소 영역에 형성된 화소 전극(122), 화소 영역에서 화소 전극(122)과 프린지 필드를 형성하도록 형성된 공통 전극(136), 공통 전극(136)과 접속된 공통 라인(132)을 구비한다.
게이트 라인(102)은 게이트 드라이버(미도시)로부터의 스캔 신호를, 데이터 라인(104)은 데이터 드라이버(미도시)로부터의 비디오 신호를 공급한다. 이러한 게이트 라인(102) 및 데이터 라인(104)은 게이트 절연막(112)을 사이에 두고 교차하여 각 화소 영역을 정의한다.
박막 트랜지스터는 게이트 라인(102)의 스캔 신호에 응답하여 데이터 라인(104) 상의 비디오 신호가 화소 전극(122)에 충전되어 유지되게 한다. 이를 위하여, 박막 트랜지스터는 게이트 라인(102)과 접속된 게이트 전극(106), 데이터 라인(104)과 접속된 소스 전극(108), 소스 전극(108)과 마주하며 화소 전극(122)과 접속된 드레인 전극(110), 게이트 절연막(112)을 사이에 두고 게이트 라인(102)과 중첩되어 소스 전극(108)과 드레인 전극(110) 사이에 채널을 형성하는 활성층(114), 소스 전극(108) 및 드레인 전극(110)과의 오믹 접촉을 위하여 채널부를 제외한 활성층(114) 위에 형성된 오믹접촉층(116)을 구비한다. 그리고, 활성층(114) 및 오믹 접촉층(116)을 포함하는 반도체 패턴은 데이터 라인(104)과도 중첩되도록 형성된다.
여기서, 게이트 전극(106) 및 게이트 라인(102)은 기판(101) 위에 투명 도전층을 포함한 적어도 이중 이상의 복층 구조로 형성된다. 예를 들면, 게이트 전극(106) 및 게이트 라인(102)은 도 2에 도시된 바와 같이 투명 도전층을 이용한 제1 도전층(106a)과, 불투명한 금속을 이용한 제2 도전층(106b)이 적층된 이중 구조로 형성된다. 이 경우, 제1 도전층(106a)으로는 ITO, TO, IZO, ITZO 등이, 제2 도전층(106b)로는 Cu, Mo, Al, Cu합금, Mo 합금, Al 합금 등이 이용된다.
화소 전극(122)은 기판(101) 상에 판 형태로 형성되며, 투명 도전층으로 형성된다. 이 화소 전극(122)은 게이트 절연막(112) 및 보호막(118)을 관통하는 화소 컨택홀(120)을 통해 노출되며, 화소 컨택홀(120)을 통해 노출된 화소 전극(122)은 박막 트랜지스터의 드레인 전극(110)과 화소 연결부(124)를 통해 접속된다. 그리고, 화소 전극(122)은 각 화소 영역에서 게이트 절연막(112) 및 보호막(118)을 사이에 두고 공통 전극(136)과 중첩되어 프린지 필드를 형성한다. 즉, 화소 전극(122)은 박막 트랜지스터를 통해 비디오 신호가 공급되면, 공통 전압이 공급된 공통 전극(136)과 프린지 필드를 형성하여 박막 트랜지스터 기판과 칼라 필터 기판 사이에서 수평 방향으로 배열된 액정 분자들이 유전 이방성에 의해 회전하게 된다. 그리고, 액정 분자들의 회전 정도에 따라 화소 영역을 투과하는 광 투과율이 달라지게 됨으로써 계조를 구현하게 된다.
공통 전극(136)은 각 화소 영역의 일측에 형성된 공통 라인(132)과 접속된다. 특히, 공통 전극(136)의 일단은 공통 라인(132)을 사이에 두고 인접한 화소 영역의 공통 전극(136)과 그 공통 라인(132)에 공통으로 접속되며, 공통 전극(136)의 타단은 데이터 라인(104)을 사이에 두고 인접한 화소 영역의 공통 전극(136)과 이격되도록 형성된다. 또한, 공통 전극(136)은 데이터 라인(104)을 가로지르도록 형성된 수평 연결부(134)를 통해 데이터 라인(104)을 사이에 두고 인접한 화소 영역의 공통 전극(136)과 접속된다.
이러한 공통 전극(136)의 슬릿(130)은 게이트 라인(102)과 나란한 각 화소영역의 중심라인을 기준으로 대칭되면서 경사진 사선 방향으로 형성된다. 이에 따라, 공통 전극(136)과 화소 전극(122) 사이에 형성된 프린지 전계에 의해 액정 분자들이 슬릿을 기준으로 대칭적으로 배열됨으로써 멀티-도메인을 형성할 수 있어 시야각을 향상시킬 수 있다.
공통 라인(132)은 액정 구동을 위한 기준 전압, 즉 공통 전압을 각 공통 전극(136)에 공급한다. 공통 라인(132)은 데이터 라인(104)과 교번되게 보호막(118) 상에 형성된다. 이러한 공통 라인(132)은 데이터 라인(104)에 공급되는 비디오 신호가 데이터 라인(104)과 화소 전극(122) 사이에 형성된 기생커패시턴스를 통해 공통 전극(136)으로 커플링되는 것을 차단한다. 이에 따라, 데이터 라인(104)의 비디오 신호에 따라 화소 전극(122)에 공급되는 비디오 신호의 왜곡을 최소화함으로써 크로스토크를 방지할 수 있다.
한편, 본 발명의 공통 전극(136)의 일단은 공통 라인(132)을 사이에 두고 인접한 화소 영역의 공통 전극(136)과 그 공통 라인(132)에 공통으로 접속되며, 공통 전극(136)의 타단은 데이터 라인(104)을 사이에 두고 인접한 화소 영역의 공통 전극(136)과 이격되도록 형성된다.
즉, 본 발명은 디스크리네이션이 주로 발생되는 공통 라인(132)과 공통 전극(136)의 교차 영역이 각 화소 영역의 양측이 아닌 일측에서만 공통 라인(132)을 따라 형성된다. 이 경우, 공통 라인과 공통 전극의 교차 영역이 각 화소 영역의 양측에 있는 종래 구조에서는 각 화소 영역의 양측에서 디스크리네이션이 발생되는 반면에 본 발명에서는 공통 라인(132)과 공통 전극(136)의 교차 영역이 각 화소 영역의 일측에만 있으므로 종래에 비해 디스크리네이션 발생 영역을 줄일 수 있다. 이에 따라, 본 발명은 디스크리네이션에 의한 빛샘 발생 영역을 줄일 수 있으므로 도 3에 도시된 바와 같이 상부 기판(103) 상에 형성된 블랙 매트릭스(105)의 선폭을 줄일 수 있어 개구율이 향상된다.
또한, 본 발명은 각 화소 영역에서 공통 라인(132)을 통해 상하로 인접한 공통 전극들(136)의 일단이 서로 접속되며, 상하로 인접한 공통 전극들(136)의 타단들은 슬릿(130)을 사이에 두고 분리되도록 형성된다. 즉, 본 발명의 슬릿(130)은 데이터 라인(104)과 마주보는 부분이 개구된 형태로 형성된다. 이 경우, 본 발명은 상하로 인접한 공통 전극들의 양측이 공통 라인을 통해 서로 접속되어 폐쇄형 슬릿을 가지는 종래 구조에 비해 상하로 인접한 공통 전극들(136)의 타단들이 분리되어 슬릿(130)이 마련되므로 각 화소 영역의 전체 슬릿 영역이 증가하게 되어 개구율 및 투과율이 향상된다.
이러한 구성을 갖는 본 발명의 제1 실시 예에 따른 박막 트랜지스터 기판은 다음과 같이 4마스크 공정으로 형성된다.
도 4a를 참조하면, 제1 마스크 공정으로 하부 기판(101) 상에 게이트 라인(102), 게이트 전극(106) 및 화소 전극(122)을 포함하는 제1 도전 패턴이 형성된다. 구체적으로, 하부 기판(101) 상에 스퍼터링 방법 등의 증착 방법을 통해 제1 및 제2 도전층(106a,106b)이 적층된다. 제1 도전층(106a)으로는 ITO, TO, IZO, ITZO 등과 같은 투명 도전 물질이, 제2 도전층(106b)으로는 Mo, Ti, Cu, AlNd, Al,Cr 또는 이들의 합금 등과 같이 금속 물질이 단일층으로 이용되거나, 이들을 이용한 다층 구조로 이용된다. 그런 다음, 하프톤 마스크 또는 슬릿 마스크를 이용한 포토리소그래피 공정을 통해 형성된 포토레지스트 패턴을 마스크로 이용하여 제1 및 제2 도전층(106a,106b)을 패터닝함으로써 이중 구조의 게이트 전극(106) 및 게이트 라인(102)과, 제1 도전층(106a)으로만 이루어진 화소 전극(122)이 형성된다.
도 4b를 참조하면, 제1 도전 패턴이 형성된 하부 기판(101) 상에 게이트 절연막(112)이 형성되고, 제2 마스크 공정으로 게이트 절연막(112) 위에 적층된 활성층(114) 및 오믹 접촉층(116)을 포함하는 반도체 패턴과, 데이터 라인(104), 소스 전극(108), 드레인 전극(110)을 포함하는 제2 도전 패턴이 형성된다.
구체적으로, 제1 도전 패턴이 형성된 하부 기판(101) 상에 PECVD 등의 증착 방법으로 게이트 절연막(112), 비정질 실리콘층, 불순물(n+ 또는 p+)이 도핑된 비정질 실리콘층이 순차적으로 형성되고, 그 위에 스퍼터링 등의 증착 방법으로 소스/드레인 금속층이 형성된다. 게이트 절연막(112)으로는 SiOx, SiNx 등과 같은 무기 절연 물질이 이용된다. 소스/드레인 금속층로는 Mo, Ti, Cu, AlNd, Al, Cr 또는 이들의 합금과 같이 금속 물질이 단일층으로 이용되거나, 또는 이들을 이용하여 다층 구조로 이용된다. 그런 다음, 하프톤 마스크 또는 슬릿 마스크를 이용한 포토리소그래피 공정을 통해 형성된 포토레지스트 패턴을 마스크로 이용하여 비정질 실리콘층, 불순물(n+ 또는 p+)이 도핑된 비정질 실리콘층과 소스/드레인 금속층 패터닝함으로써 게이트 절연막(112) 상에 활성층(114), 오믹 접촉층(116), 데이터 라인(104), 소스 전극(108) 및 드레인 전극(110)이 형성된다.
도 4c를 참조하면, 제3 마스크 공정으로 제2 도전 패턴이 형성된 게이트 절연막(112) 상에 화소 컨택홀(120)을 갖는 보호막(118)이 형성된다.
구체적으로, 제2 도전 패턴이 형성된 게이트 절연막(112) 상에 PECVD, 스핀 코팅(Spin Coating), 스핀리스 코팅(Spinless Coating) 등의 방법으로 보호막(118)이 형성된다. 보호막(118)으로는 게이트 절연막(112)과 같은 무기 절연 물질이 이용되거나, 유기 절연 물질이 이용된다. 그리고, 보호막(118) 위에 제3 포토 마스크를 이용한 포토리소그래피 공정 및 식각 공정으로 보호막(118) 및 게이트 절연막(112)이 패터닝됨으로써 화소 컨택홀(120)이 형성된다. 여기서, 화소 컨택홀(120)은 게이트 절연막(112) 및 보호막(118)을 관통하여 드레인 전극(110)과 화소 전극(122)을 노출시킨다.
도 4d를 참조하면, 제4 마스크 공정으로 보호막(118) 상에 화소 연결부(124), 슬릿(130)을 가지는 공통 전극(136) 및 공통 라인(132)을 포함하는 제3 도전 패턴이 형성된다.
구체적으로, 보호막(118) 상에 투명 도전층이 스퍼터링 등과 같은 증착 방법으로 형성된다. 투명 도전층으로는 상기 제1 도전 패턴의 제1 도전층(106a)과 같은 ITO, TO, IZO, ITZO 등이 이용된다. 그 다음, 제4 포토 마스크를 이용한 포토리소 그래피 공정 및 식각 공정으로 투명 도전층이 패터닝됨으로써 화소 연결부(124), 공통 전극(136) 및 공통 라인(132)을 포함하는 제3 도전 패턴이 형성된다. 화소 연결부(124)는 화소 컨택홀(108)을 통해 노출된 드레인 전극(110) 및 화소 전극(122)과 접속된다. 따라서, 화소 전극(122)은 화소 연결부(124)를 통해 드레인 전극(110)과 접속된다.
한편, 제3 도전 패턴이 형성된 후, 슬릿(130) 또는 게이트 라인(102)과 나란한 수평 러빙 공정을 통해 배향막(미도시)이 형성된다.
도 5는 본 발명의 제2 실시 예에 따른 박막트랜지스터 기판을 나타내는 평면도이며, 도 6은 도 5에 도시된 공통 전극과 데이터 라인을 상세히 나타내는 평면도이다.
도 5 및 도 6에 도시된 박막트랜지스터 기판은 도 1 및 도 2에 도시된 박막트랜지스터 기판과 대비하여 각 화소 영역에서 공통 전극(136)의 길이가 위치에 따라 변동되는 것을 제외하고는 동일한 구성요소를 구비한다. 이에 따라, 동일한 구성요소에 대한 상세한 설명은 생략하기로 한다.
데이터 라인(104)을 사이에 두고 양측에 위치하는 화소 영역 중 일측, 예를 들어 좌측에 위치하는 화소 영역의 공통 전극(136)은 도 6에 도시된 바와 같이 하부에서 상부로 갈수록 길이가 짧아지며, 타측, 예를 들어 우측에 위치하는 화소 영역의 공통 전극(136)은 하부에서 상부로 갈수록 길이가 길어진다. 이 경우, 데이터 라인(104)을 사이에 두고 이격된 공통 전극들(136)의 이격 거리는 도 7에 도시된 바와 같이 일정하다. 이 때, 데이터 라인(104)을 사이에 두고 이격된 공통 전극들(136)의 이격 거리는 약 6~12㎛이다.
이에 따라, 데이터 라인(104)을 기준으로 공통 전극(136)이 좌/우 방향으로 미스얼라인이 발생되더라도 좌측 화소 영역의 공통 전극(136) 및 데이터 라인(104) 사이의 중첩 면적과, 우측 화소 영역의 공통 전극(136) 및 데이터 라인(104) 사이의 중첩 면적은 서로 대칭성을 가지므로 일정하다. 즉, 좌측 화소 영역의 공통 전극(136) 및 데이터 라인(104) 사이의 중첩 면적은 하부에서 상부로 갈수록 감소하며, 우측 화소 영역의 공통 전극(136) 및 데이터 라인(104) 사이의 중첩 면적은 하부에서 상부로 갈수록 증가한다. 따라서, 좌측 화소 영역 중 상부에 위치하는 공통 전극(136) 및 데이터 라인(104) 사이의 중첩 면적이 감산하는 만큼 우측 화소 영역 중 상부에 위치하는 공통 전극(136) 및 데이터 라인(104) 사이의 중첩 면적은 가산된다. 그리고, 좌측 화소 영역 중 하부에 위치하는 공통 전극(136) 및 데이터 라인(104) 사이의 중첩 면적은 가산되는 만큼 우측 화소 영역 중 하부에 위치하는 공통 전극(136) 및 데이터 라인(104) 사이의 중첩 면적이 감산된다. 따라서, 좌측 화소 영역의 공통 전극(136) 및 데이터 라인(104) 간의 기생 캐패시터의 용량값과, 우측 화소 영역의 공통 전극(136) 및 데이터 라인(104) 간의 기생 캐패시터의 용량값 간의 변동을 방지할 수 있어 좌/우 화소 영역 간의 휘도편차를 방지할 수 있다.
도 8은 본 발명의 제3 실시 예에 따른 박막트랜지스터 기판을 나타내는 평면도이며, 도 9는 도 8에서 데이터 라인을 사이에 두고 양측에 위치하는 공통 전극들을 상세히 나타내는 평면도다.
도 8 및 9에 도시된 박막트랜지스터 기판은 도 1 및 도 2에 도시된 박막트랜지스터 기판과 대비하여 공통 연결부(138)를 추가로 구비하는 것을 제외하고는 동일한 구성요소를 구비한다. 이에 따라, 동일한 구성요소에 대한 상세한 설명은 생략하기로 한다.
공통 연결부(138)는 상하로 인접한 2i(여기서, i는 자연수)번째 및 제2i-1 번째 공통 전극(136)의 타단들을 연결하도록 형성된다. 구체적으로, 상하로 인접한 제2i번째 및 제2i-1번째 공통 전극(136)의 타단들은 공통 연결부(138)를 통해 접속되며, 제2i번째 및 제2i+1 번째 공통 전극(136)의 타단들은 이격되도록 형성된다. 이에 따라, 제2i 번째 및 제2i-1 번째 공통 전극들(136)은 공통 연결부(138)에 의해 폐쇄된 형태의 슬릿(130)을 사이에 두고 이격되며, 제2i 번째 및 제2i+1 번째 공통 전극들(136)은 데이터 라인(104)과 마주보는 부분이 개구된 형태의 슬릿(130)을 사이에 두고 이격된 다. 한편, 공통 연결부(138)는 2개의 공통 전극들(136)의 타단들과 접속되는 것을 예로 들어 설명하였지만, 이외에도 2개 이상의 공통 전극들(136)의 타단들과 접속될 수 있다.
이러한 공통 연결부(138)는 데이터 라인(104)에 공급되는 비디오 신호가 데이터 라인(104)과 화소 전극(122) 사이에 형성된 기생커패시턴스를 통해 공통 전극(136)으로 커플링되는 것을 차단한다. 이에 따라, 데이터 라인(104)의 비디오 신호에 따라 화소 전극(122)에 공급되는 비디오 신호의 왜곡을 최소화함으로써 크로스토크를 방지할 수 있다.
또한, 제2i 번째 및 제2i+1 번째 공통 전극(136)의 타단들은 데이터 라인(104)과 마주보는 부분이 개구된 형태의 슬릿(130)을 사이에 두고 이격되도록 형성되므로 각 화소 영역의 전체 슬릿 영역이 증가하게 되어 개구율이 향상된다.
이상에서 설명한 본 발명은 상술한 실시 예 및 첨부된 도면에 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 종래의 지식을 가진 자에게 있어 명백할 것이다.
102 : 게이트 라인 104 : 데이터 라인
106 : 게이트 전극 108 : 소스 전극
110 : 드레인 전극 112 : 게이트 절연막
114 : 활성층 116 : 오믹 접촉층
118 : 보호막 120 : 화소 컨택홀
122 : 화소 전극 130 : 슬릿
132 : 공통 라인 136 : 공통 전극
106 : 게이트 전극 108 : 소스 전극
110 : 드레인 전극 112 : 게이트 절연막
114 : 활성층 116 : 오믹 접촉층
118 : 보호막 120 : 화소 컨택홀
122 : 화소 전극 130 : 슬릿
132 : 공통 라인 136 : 공통 전극
Claims (8)
- 기판 상에 형성되는 게이트 라인과;
상기 게이트 라인과 교차하여 화소 영역을 마련하는 데이터 라인과;
상기 데이터 라인과 교번되게 형성되는 공통 라인과;
상기 게이트 라인 및 데이터 라인과 접속되는 박막트랜지스터와;
상기 박막트랜지스터와 접속되며 상기 화소 영역에 형성되는 화소 전극과;
상기 공통 라인과 접속되어 상기 화소 전극과 프린지 전계를 형성하며, 상기 공통 라인에서 상기 데이터 라인쪽으로 신장되게 형성되는 공통 전극을 구비하며,
상기 데이터 라인을 사이에 두고 인접한 화소 영역들의 공통 전극들은 서로 이격되도록 형성되며, 상기 공통 라인을 사이에 두고 인접한 화소 영역들의 공통 전극들은 상기 공통 라인을 통해 서로 접속되며,
상기 공통 전극은 상기 데이터 라인과 마주보는 부분이 개구된 형태인 슬릿을 포함하는 것을 특징으로 하는 박막트랜지스터 기판. - 제 1 항에 있어서,
상기 슬릿은 상기 게이트 라인과 나란한 각 화소 영역의 중심 라인을 기준으로 대칭되면서 경사진 사선 방향으로 형성되는 것을 특징으로 하는 박막트랜지스터 기판. - 제 1 항에 있어서,
상기 데이터 라인을 사이에 두고 양측에 위치하는 화소 영역 중 일측에 위치하는 화소 영역의 공통 전극은 화소 영역의 하부에서 상부로 갈수록 길이가 짧아지며, 타측에 위치하는 타측 화소 영역의 공통 전극은 하부에서 상부로 갈수록 길이가 길어지는 것을 특징으로 하는 박막트랜지스터 기판. - 제 1 항에 있어서,
상기 각 화소 영역에서 제2i(여기서, i는 자연수) 번째 및 제2i-1 번째 공통 전극들의 타단들을 접속시키는 공통 연결부를 추가로 구비하며,
상기 제2i 번째 및 제2i-1 번째 공통 전극들은 상기 공통 연결부에 의해 폐쇄된 형태의 상기 슬릿을 사이에 두고 이격되며,
상기 제2i 번째 및 제2i+1 번째 공통 전극들은 상기 데이터 라인과 마주보는 부분이 개구된 형태의 상기 슬릿을 사이에 두고 이격되는 것을 특징으로 하는 박막트랜지스터 기판. - 게이트 라인과, 상기 게이트 라인과 접속되는 게이트 전극과, 화소 전극 및 공통 전극 중 어느 하나의 구동 전극을 기판 상에 형성하는 단계와;
상기 게이트 라인, 게이트 전극과, 상기 구동 전극이 형성된 기판 상에 반도체 패턴, 상기 게이트 라인과 교차하여 화소 영역을 마련하는 데이터 라인, 상기 데이터 라인과 접속되는 소스 전극, 상기 화소 전극과 접속되는 드레인 전극을 형성하는 단계와;
상기 화소 영역에 상기 화소 전극 및 공통 전극 중 나머지 하나의 구동 전극을 형성함과 동시에 상기 공통 전극과 접속되며 상기 데이터 라인과 교번되게 형성되는 공통 라인을 형성하는 단계를 포함하며,
상기 데이터 라인을 사이에 두고 인접한 화소 영역들의 공통 전극들은 서로 이격되도록 형성되며, 상기 공통 라인을 사이에 두고 인접한 화소 영역들의 공통 전극들은 상기 공통 라인을 통해 서로 접속되며,
상기 공통 전극은 상기 공통 라인에서 상기 데이터 라인쪽으로 신장되게 형성되며, 상기 데이터 라인과 마주보는 부분이 개구된 형태인 슬릿을 포함하는 것을 특징으로 하는 박막트랜지스터 기판의 제조 방법. - 제 5 항에 있어서,
상기 슬릿은 상기 게이트 라인과 나란한 각 화소 영역의 중심 라인을 기준으로 대칭되면서 경사진 사선 방향으로 형성되는 것을 특징으로 하는 박막트랜지스터 기판의 제조 방법. - 제 5 항에 있어서,
상기 데이터 라인을 사이에 두고 양측에 위치하는 화소 영역 중 일측에 위치하는 화소 영역의 공통 전극은 화소 영역의 하부에서 상부로 갈수록 길이가 짧아지며, 타측에 위치하는 타측 화소 영역의 공통 전극은 하부에서 상부로 갈수록 길이가 길어지는 것을 특징으로 하는 박막트랜지스터 기판의 제조 방법. - 제 5 항에 있어서,
상기 각 화소 영역에서 제2i(여기서, i는 자연수) 번째 및 제2i-1 번째 공통 전극들의 타단들을 접속시키는 공통 연결부를 형성하는 단계를 추가로 포함하며,
상기 제2i 번째 및 제2i-1 번째 공통 전극들은 상기 공통 연결부에 의해 폐쇄된 형태의 상기 슬릿을 사이에 두고 이격되며,
상기 제2i 번째 및 제2i+1 번째 공통 전극들은 상기 데이터 라인과 마주보는 부분이 개구된 형태의 상기 슬릿을 사이에 두고 이격되는 것을 특징으로 하는 박막트랜지스터 기판의 제조 방법.
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