KR101765545B1 - 표시 장치 - Google Patents

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Abstract

표시 장치에서, 각 화소는 게이트 라인, 게이트 라인과 이격하여 구비된 스토리지 라인, 및 게이트 라인과 교차하는 데이터 라인을 포함한다. 또한, 화소는 게이트 라인과 데이터 라인에 연결된 스위칭 소자, 게이트 라인과 스토리지 라인이 서로 인접한 영역에 형성된 개구부를 구비하는 보호막 및 보호막 상에 구비되어 스위칭 소자에 연결되고, 스토리지 라인과 중첩하는 화소 전극을 포함한다. 여기서, 개구부는 게이트 라인 및 스토리지 라인 중 적어도 하나와 중첩하는 위치에 형성된다. 따라서, 개구부가 형성된 영역에 대응하여 게이트 라인과 스토리지 라인 사이에 직류 전계가 형성되고, 직류 전계에 의해서 불순물 이온들이 트랩될 수 있다.

Description

표시 장치{DISPLAY APPARATUS}
본 발명은 표시 장치에 관한 것으로, 더욱 상세하게는 표시 품질을 개선할 수 있는 표시 장치에 관한 것이다.
일반적으로, 액정표시장치는 어레이 기판, 어레이 기판과 마주보는 대향기판 및 어레이 기판과 대향기판과의 사이에 개재된 액정층으로 이루어진다. 어레이 기판에는 화상을 나타내는 최소 단위인 복수의 화소가 구비된다.
액정표시장치를 장기간 구동하면 불순물 이온들의 이동에 의해서 화면상에 선 또는 면 잔상(image sticking)이 발생한다. 일반적으로, 선 잔상은 서로 다른 그레이로 구동되는 패턴들의 경계면에 액정내의 이온 성분들이 축적됨으로 인해서 발생되고, 면 잔상은 이온 불순물이나 플리커(Flicker) 현상에 의해서 발생된 잔류 DC 성분이 면 형태로 휘도차를 유발함으로써 발생된다. 따라서, 장기 구동시 액정표시장치의 표시품질을 개선하기 위한 방안이 요구된다.
따라서, 본 발명의 목적은 불순물 이온들에 의한 잔상을 제거하여 표시 품질을 개선할 수 있는 표시 장치를 제공하는 것이다.
본 발명에 따른 표시 장치는 다수의 화소가 구비된 제1 기판 및 상기 제1 기판과 대향하여 결합하는 제2 기판을 포함한다. 상기 화소들 각각은 적어도 하나의 게이트 라인, 평면 상에서 볼 때 상기 게이트 라인과 이격하여 구비된 적어도 하나의 스토리지 라인, 상기 게이트 라인과 교차하는 적어도 하나의 데이터 라인, 상기 게이트 라인과 상기 데이터 라인에 연결된 적어도 하나의 스위칭 소자, 상기 게이트 라인과 상기 스토리지 라인이 서로 인접한 영역에 형성된 제1 개구부를 구비하는 보호막, 및 상기 보호막 상에 구비되어 상기 스위칭 소자에 연결되고, 상기 스토리지 라인과 중첩하는 적어도 하나의 화소 전극을 포함한다.
상기 제1 개구부는 상기 게이트 라인 및 상기 스토리지 라인 중 적어도 하나와 중첩하는 위치에 형성된다.
이와 같은 표시장치에 따르면, 스토리지 라인과 게이트 라인 사이에 직류 전계를 형성하기 위하여 보호막에는 스토리지 라인 및 게이트 라인과 중첩하는 위치에 개구부가 제공된다.
따라서, 스토리지 라인과 게이트 라인 사이에 직류 전계의 크기를 증가시킬 수 있고, 그 결과 불순물 이온들을 상기 직류 전계가 형성된 상기 개구부 영역 내에 트랩시킬 수 있다. 이로써, 불순물 이온들에 의해서 발생하는 선 또는 면 잔상을 개선할 수 있다.
도 1은 본 발명의 일 실시예에 따른 액정 표시 장치의 평면도이다.
도 2는 도 1에 도시된 절단선 Ⅰ-Ⅰ`에 따라 절단한 단면도이다.
도 3은 도 1에 도시된 스토리지 라인을 도시한 평면도이다.
도 4는 도 2에 도시된 보호막의 평면도이다.
도 5는 본 발명의 다른 실시예에 따른 스토리지 라인과 게이트 라인의 평면도이다.
도 6은 본 발명의 또 다른 실시예에 따른 스토리지 라인과 게이트 라인의 평면도이다.
도 7은 본 발명의 다른 실시예에 따른 스토리지 라인을 도시한 평면도이다.
도 8은 도 7에 도시된 스토리지 라인 상부에 구비된 보호막의 평면도이다.
도 9는 도 7 및 도 8에 도시된 스토리지 라인 및 보호막을 구비하는 액정 표시 장치의 단면도이다.
도 10은 본 발명의 다른 실시예에 따른 보호막의 개구 영역을 나타낸 평면도이다.
도 11은 본 발명의 또 다른 실시예에 따른 보호막을 나타낸 평면도이다.
도 12는 본 발명의 또 다른 실시예에 따른 제1 화소 전극, 제2 화소 전극 및 더미 화소 전극을 나타낸 평면도이다.
도 13은 본 발명의 다른 실시예에 따른 액정표시장치의 평면도이다.
도 14는 도 13에 도시된 절단선 Ⅱ-Ⅱ`에 따라 절단한 단면도이다.
도 15는 본 발명의 다른 실시예에 따른 액정표시장치의 화소의 등가 회로도이다.
도 16은 도 15에 도시된 화소의 레이아웃이다.
도 17은 도 16에 도시된 절단선 Ⅲ-Ⅲ`를 따라 절단한 단면도이다.
도 18은 본 발명의 다른 실시예에 따른 액정표시장치의 단면도이다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
각 도면을 설명하면서 유사한 참조부호를 유사한 구성요소에 대해 사용하였다. 첨부된 도면에 있어서, 구조물들의 치수는 본 발명의 명확성을 위하여 실제보다 확대하여 도시한 것이다. 제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다. 또한, 층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 있다고 할 경우, 이는 다른 부분 "바로 위에" 있는 경우뿐만 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 반대로 층, 막, 영역, 판 등의 부분이 다른 부분 "아래에" 있다고 할 경우, 이는 다른 부분 "바로 아래에" 있는 경우뿐만 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다.
도 1은 본 발명의 일 실시예에 따른 액정 표시 장치의 평면도이고, 도 2는 도 1에 도시된 절단선 Ⅰ-Ⅰ`에 따라 절단한 단면도이다.
액정 표시 장치는 다수의 화소를 구비하지만, 도 1 및 도 2에서는 설명의 편의를 위하여 한 화소의 구조만을 도시하였다. 나머지 화소는 이와 유사한 구조를 가지므로 설명을 생략한다.
도 1 및 도 2를 참조하면, 본 발명의 일 실시예에 따른 액정 표시 장치(400)는 화소(PX)가 구비된 제1 기판(100), 상기 제1 기판(100)과 마주하여 결합하는 제2 기판(200) 및 상기 제1 기판(100)과 상기 제2 기판(200) 사이에 개재된 액정층(300)을 포함한다.
상기 제1 기판(100)은 제1 베이스 기판(110)을 포함하고, 상기 화소(PX)는 상기 제1 베이스 기판(110) 상에 구비된다. 상기 화소(PX)는 제1 방향(D1)으로 연장된 적어도 하나의 게이트 라인(GL), 상기 제1 방향(D1)과 직교하는 제2 방향(D2)으로 연장된 제1 데이터 라인(DL1), 상기 제1 데이터 라인(DL1)과 평행한 제2 데이터 라인(DL2) 및 평면 상에서 볼 때 상기 게이트 라인(GL)과 이격된 스토리지 라인(SL)을 포함한다.
상기 게이트 라인(GL)은 게이트 신호를 수신하고, 상기 제1 데이터 라인(DL1)은 제1 데이터 전압을 수신하며, 상기 제2 데이터 라인(DL2)은 상기 제1 데이터 라인과 다른 크기를 갖는 제2 데이터 전압을 수신한다. 상기 스토리지 라인(SL)은 공통 전압을 수신하며, 이 경우 상기 제1 및 제2 데이터 전압은 상기 공통 전압을 기준으로 서로 다른 극성을 가질 수 있다. 본 발명의 일 예로, 상기 공통 전압은 0V 내지 7V 사이의 전압 레벨을 갖는 직류 전압으로 설정될 수 있다. 따라서, 상기 제1 데이터 전압이 상기 공통 전압보다 큰 전압 레벨로 설정되어 정극성을 가지면, 상기 제2 데이터 전압은 상기 공통 전압보다 작은 전압 레벨로 설정되어 부극성을 가질 수 있다.
또한, 상기 화소(PX)는 제1 박막 트랜지스터(Tr1), 제2 박막 트랜지스터(Tr2), 제1 화소 전극(PE1) 및 제2 화소 전극(PE2)을 더 포함한다.
상기 제1 박막 트랜지스터(Tr1)는 상기 게이트 라인(GL)으로부터 분기된 제1 게이트 전극(GE1), 상기 제1 데이터 라인(DL1)으로부터 분기된 제1 소스 전극(SE1) 및 상기 제1 화소 전극(PE1)에 전기적으로 연결된 제1 드레인 전극(DE1)으로 이루어진다. 상기 제2 박막 트랜지스터(Tr2)는 상기 게이트 라인(GL)으로부터 분기된 제2 게이트 전극(GE2), 상기 제2 데이터 라인(DL2)으로부터 분기된 제2 소스 전극(SE2) 및 상기 제2 화소 전극(PE2)에 전기적으로 연결된 제2 드레인 전극(DE2)으로 이루어진다.
따라서, 상기 제1 및 제2 박막 트랜지스터(Tr1, Tr2)는 상기 게이트 라인(GL)으로 인가된 상기 게이트 신호에 응답하여 동시에 턴-온된다. 상기 턴-온된 제1 박막 트랜지스터(Tr1)는 상기 제1 데이터 라인(DL1)으로부터 수신한 상기 제1 데이터 전압을 상기 제1 화소 전극(PE1)으로 전달한다. 또한, 상기 턴-온된 제2 박막 트랜지스터(Tr2)는 상기 제2 데이터 라인(DL2)으로부터 수신한 상기 제2 데이터 전압을 상기 제2 화소 전극(PE2)으로 전달한다.
상기 제1 화소 전극(PE1)은 제1 베이스 전극(BE1) 및 상기 제1 베이스 전극(BE1)으로부터 분기된 다수의 제1 가지 전극(BE2)을 포함한다. 상기 제1 베이스 전극(BE1)은 상기 게이트 라인(GL)의 연장 방향(D1)과 실질적으로 평행한 부분과 상기 제1 및 제2 데이터 라인(DL1, DL2)의 연장 방향(D2)과 실질적으로 부분을 포함할 수 있다. 상기 제1 가지 전극들(BE2)은 서로 평행하게 연장되고, 일정 간격으로 이격되어 배열된다. 또한, 상기 제1 가지 전극들(BE2)은 상기 게이트 라인(GL)에 대해서 소정의 각도로 기울어진 방향으로 연장될 수 있다. 본 발명의 일 실시예에서, 상기 제1 가지 전극(BE2)들 각각은 상기 게이트 라인(GL)의 연장 방향(D1)에 대해서 0도 내지 60도의 각도로 기울어져 형성될 수 있다.
상기 제2 화소 전극(PE2)은 상기 제1 베이스 전극(BE1)과 전기적으로 절연된 제2 베이스 전극(BE3) 및 상기 제2 베이스 전극(BE3)으로부터 분기된 다수의 제2 가지 전극(BE4)을 포함한다. 상기 제2 베이스 전극(BE2)은 상기 게이트 라인(GL)의 연장 방향(D1)과 실질적으로 평행한 부분과 상기 제1 및 제2 데이터 라인(DL1, DL2)의 연장 방향(D2)과 실질적으로 부분을 포함할 수 있다. 상기 제2 가지 전극들(BE4)은 서로 평행하게 연장되고, 일정 간격으로 이격되어 배열된다. 상기 제2 가지 전극들(BE4)은 상기 제1 가지 전극들(BE2)과 유사한 구조를 가진다. 또한, 상기 제2 가지 전극들(BE4) 각각은 서로 인접한 두 개의 제1 가지 전극(BE2) 사이에 배치된다. 따라서, 상기 제1 및 제2 가지 전극들(BE2, BE4)은 상기 각 화소(PX)가 형성된 영역 내에서 서로 교번적으로 위치한다.
상기 제1 및 제2 화소 전극(PE1, PE2)에는 상기 공통 전압을 기준으로 서로 다른 극성을 갖는 상기 제1 및 제2 데이터 전압이 각각 인가되므로, 상기 제1 기판(100)에는 상기 제1 화소 전극(PE1)과 상기 제2 화소 전극(PE2)에 의해서 상기 제1 베이스 기판(110)의 상면에 평행한 방향(즉, 수평 방향)으로 전계가 형성된다.
한편, 상기 액정층(300)은 무전계 상태에서 상기 제1 베이스 기판(110)의 상면에 대하여 수직으로 배열된 액정 분자들을 포함한다. 상기 제1 및 제2 화소 전극(PE1, PE2) 사이에 전계가 형성되면, 상기 액정 분자들은 상기 전계에 의해서 상기 수평 방향으로 배열될 수 있다.
이하, 상기 제1 기판(100)의 제조 과정에 대해서 설명하기로 한다.
도 3은 게이트 라인, 스토리지 라인, 제1 및 제2 게이트 전극이 형성된 제1 베이스 기판의 평면도이고, 도 4는 도 2에 도시된 보호막의 평면도이다.
도 1 내지 도 3을 참조하면, 투명한 유리 또는 플라스틱 따위로 만들어진 상기 제1 베이스 기판(110)이 준비되면, 상기 제1 베이스 기판(110) 상에 알루미늄(Al), 은(Ag), 구리(Cu), 몰리브덴(Mo), 크롬(Cr), 탄탈륨(Ta) 및 티타늄(Ti) 등으로 이루어진 제1 금속 물질을 형성한다. 상기 제1 금속 물질을 패터닝하여 상기 제1 베이스 기판(110) 상에 상기 게이트 라인(GL), 상기 스토리지 라인(SL), 상기 게이트 라인(GL)으로부터 분기된 상기 제1 및 제2 게이트 전극(GE1, GE2)을 형성한다.
상기 화소(PX)는 상기 스토리지 라인(SL)으로부터 상기 게이트 라인(GL) 측으로 돌출되어 상기 제1 및 제2 게이트 전극(GE1, GE2) 사이에 구비된 돌출부(141)를 더 포함한다. 상기 돌출부(141)에 의해서 상기 스토리지 라인(SL)과 상기 게이트 라인(GL)의 경계 영역의 길이가 증가할 수 있다.
상기 제1 베이스 기판(110) 상에는 상기 게이트 라인(GL), 상기 스토리지 라인(SL), 상기 제1 및 제2 게이트 전극(GE1, GE2)을 커버하는 게이트 절연막(120)이 형성된다. 상기 게이트 절연막(120)은 질화 규소(SiNx) 또는 산화 규소(SiOx) 따위로 이루어질 수 있다.
이어서, 상기 게이트 절연막(120) 위에 몰리브덴, 크롬, 탄탈륨 및 티타늄 등으로 이루어진 제2 금속 물질을 형성한다. 상기 제2 금속 물질을 패터닝하여 상기 제1 및 제2 데이터 라인(DL1, DL2), 제1 및 제2 소스 전극(SE1, SE2), 제1 및 제2 드레인 전극(DE1, DE2)을 형성한다.
따라서, 상기 제1 베이스 기판(110) 상에는 상기 제1 게이트 전극(GE1), 제1 소스 전극(SE1) 및 제1 드레인 전극(DE1)으로 이루어진 상기 제1 박막 트랜지스터(Tr1)가 형성되고, 상기 제2 게이트 전극(GE2), 제2 소스 전극(SE2) 및 제2 드레인 전극(DE2)으로 이루어진 상기 제2 박막 트랜지스터(Tr2)가 형성된다.
상기 게이트 절연막(120), 상기 제1 및 제2 박막 트랜지스터(Tr1, Tr2) 및 상기 제1 및 제2 데이터 라인(DL1, DL2) 상에는 보호막(130)이 형성된다. 상기 보호막(130)은 아크릴 계열의 유기 절연물로 이루어질 수 있다. 본 발명의 다른 일 예로, 상기 보호막(130)은 산화 규소 및 질화 규소와 같은 무기 절연물로 이루어지거나, 무기 절연물과 유기 절연물이 순차적으로 적층된 이중막 구조로 형성될 수도 있다.
도 2 및 도 4에 도시된 바와 같이, 상기 보호막(130)에는 상기 게이트 라인(GL)과 상기 스토리지 라인(SL)이 서로 인접한 영역에서 상기 게이트 절연막(120)을 노출시키는 제1 개구부(131)가 형성된다.
상기 제1 개구부(131)는 상기 게이트 라인(GL)과 상기 스토리지 라인(SL)이 서로 인접한 영역에서 상기 게이트 라인(GL)과 상기 스토리지 라인(SL) 중 어느 하나와 중첩하는 위치에 제공될 수 있다. 본 발명의 일 예로, 상기 제1 개구부(131)는 상기 게이트 라인(GL), 상기 스토리지 라인(SL) 및 상기 돌출부(141)와 중첩하는 위치에 제공된다.
상기와 같이 상기 제1 개구부(131)가 형성되면, 상기 게이트 라인(GL)과 상기 스토리지 라인(SL) 사이에 직류 전계가 형성될 수 있다. 즉, 하나의 영상을 표시하는데 소요되는 시간을 한 프레임(예를 들어, 16.7ms)으로 설정할 때, 상기 게이트 라인(GL)에 인가되는 상기 게이트 신호는 상기 한 프레임 중 일부 구간(한 수평 주가 구간(예를 들어, 25㎲))동안에만 하이 상태를 가질 뿐 나머지 구간에서는 로우 상태를 갖는다. 본 발명의 일 예로, 로우 구간에서 상기 게이트 신호는 대략 -10V의 전압 레벨을 갖는다. 또한, 상기 스토리지 라인(SL)에는 대략 0V 내지 7V의 직류 전압이 인가된다. 따라서, 상기 스토리지 라인(SL)과 상기 게이트 라인(GL) 사이에는 상기 한 프레임의 대부분의 시간동안 일정한 크기를 갖는 직류 전계가 형성된다.
또한, 상기 스토리지 라인(SL)에 형성된 돌출부(141)에 의해서 상기 스토리지 라인(SL)과 상기 게이트 라인(GL) 사이의 경계 영역의 길이가 증가한다. 따라서, 상기 직류 전계가 형성되는 영역은 상기 돌출부(141)의 형성으로 인해서 더 넓어질 수 있다.
상기와 같이, 상기 게이트 라인(GL)과 상기 스토리지 라인(SL) 사이에 상기 직류 전계가 형성되면, 상기 액정층(300)내에 분포되어 있던 불순물 이온들이 상기 직류 전계가 형성된 영역 내에 모이게 된다. 이처럼, 불순물 이온들을 특정 영역에 트랩시키면, 불순물 이온들의 이동에 의해서 블랙 계조 영역과 화이트 계조 영역 사이에서 선잔상이 시인되는 것을 방지할 수 있다.
한편, 상기 제2 기판(200)은 상기 제1 베이스 기판(110)과 마주하는 제2 베이스 기판(210) 및 상기 제2 베이스 기판(210) 상에 구비된 블랙 매트릭스(220)를 포함한다. 상기 제1 베이스 기판(110)은 표시 영역과 비표시 영역으로 구분되고, 상기 블랙 매트릭스(220)는 상기 비표시 영역에 대응하여 형성된다.
이 경우, 상기 제1 개구부(131)는 상기 블랙 매트릭스(220)가 형성된 영역 내에 대응하여 구비된다. 따라서, 상기 직류 전계에 의해서 불순물 이온들이 상기 제1 개구부(131)가 형성된 영역에 모이더라도, 상기 블랙 매트릭스(220)에 의해서 커버되므로, 상기 불순물 이온들이 얼룩으로 시인되는 것을 방지할 수 있다.
또한, 상기 제1 개구부(131)는 상기 제1 및 제2 드레인 전극(DE1, DE2)과 중첩하는 위치에 제공되어, 상기 제1 및 제2 드레인 전극(DE1, DE2)을 부분적으로 노출시킨다.
상기 보호막(130) 위에는 상기 제1 화소 전극(PE1) 및 상기 제2 화소 전극(PE2)이 형성된다. 상기 제1 및 제2 화소 전극(PE1, PE2)은 인듐 틴 옥사이드(indium tin oxide) 또는 인듐 징크 옥사이드(indium zinc oxide) 등의 투명한 도전 물질로 이루어질 수 있다. 본 발명의 일 실시예에서, 상기 제1 화소 전극(PE1)과 상기 제2 화소 전극(PE2)은 서로 동일한 층(layer) 상에 형성되지만, 서로 다른 층 상에 형성되는 것도 가능하다.
상술한 바와 같이, 상기 제1 및 제2 드레인 전극(DE1, DE2)은 상기 제1 개구부(131)를 통해 노출되므로, 상기 제1 화소 전극(PE1)은 상기 제1 개구부(131)를 통해 상기 제1 드레인 전극(DE1)과 전기적으로 접속되고, 상기 제2 화소 전극(PE2)은 상기 제1 개구부(131)를 통해 상기 제2 드레인 전극(DE2)과 전기적으로 접속된다.
또한, 평면 상에서 볼 때, 상기 제1 및 제2 드레인 전극(DE1, DE2)은 상기 스토리지 라인(SL)과 부분적으로 중첩할 수 있다. 이 경우, 상기 제1 드레인 전극(DE1)과 상기 게이트 라인(GL)의 이격 거리(d1)는 상기 스토리지 라인(SL)과 상기 게이트 라인(GL)의 이격 거리(d2)보다 크다. 마찬가지로, 상기 제2 드레인 전극(DE2)과 상기 게이트 라인(GL)의 이격 거리는 상기 스토리지 라인(SL)과 상기 게이트 라인(GL)의 이격 거리보다 크다.
따라서, 상기 스토리지 라인(SL)과 상기 게이트 라인(GL) 사이에 형성된 상기 직류 전계의 크기가 상기 제1 및 제2 드레인 전극(DE1, DE2)에 의해서 감소하는 것을 방지할 수 있다.
도 5는 본 발명의 다른 실시예에 따른 스토리지 라인과 게이트 라인의 평면도이다.
도 5를 참조하면, 화소(PX)는 상기 스토리지 라인(SL)으로부터 돌출된 다수의 제1 돌출 패턴(142)을 포함한다. 상기 다수의 제1 돌출 패턴(142)은 상기 스토리지 라인(SL)으로부터 상기 게이트 라인(GL) 측으로 돌출되어 형성되고, 서로 이격되어 배치된다. 본 발명의 일 예로, 상기 제1 돌출 패턴들(142)은 상기 제1 및 제2 게이트 전극(GE1, GE2) 사이에 배치된다.
또한, 상기 화소(PX)는 상기 게이트 라인(GL)으로부터 돌출되어 상기 제1 게이트 전극(GE1)과 상기 제2 게이트 전극(GE2) 사이에 구비된 다수의 제2 돌출 패턴(143)을 더 포함한다. 상기 다수의 제2 돌출 패턴(143)은 상기 게이트 라인(GL)으로부터 상기 스토리지 라인(SL) 측으로 돌출되어 형성되고, 서로 이격되어 배치된다. 또한, 상기 제2 돌출 패턴들(143) 각각은 서로 인접하는 두 개의 제1 돌출 패턴(142) 사이에 배치된다.
상술한 바와 같이, 상기 제1 및 제2 돌출 패턴들(142, 143)이 서로 교번적으로 배치되면, 상기 스토리지 라인(SL)과 상기 게이트 라인(GL) 사이의 경계 영역의 길이가 전체적으로 증가한다. 이로써, 상기 스토리지 라인SL)과 상기 게이트 라인(GL) 사이에서 상기 직류 전계가 형성되는 영역이 증가할 수 있다.
도 6은 본 발명의 또 다른 실시예에 따른 스토리지 라인과 게이트 라인의 평면도이다.
도 6을 참조하면, 화소(PX)는 상기 스토리지 라인(SL)으로부터 제2 방향(D2)으로 돌출된 제3 돌출 패턴(144) 및 상기 제3 돌출 패턴(144)으로부터 제1 방향(D1)으로 길게 연장된 제4 돌출 패턴(145)을 포함한다. 상기 제3 및 제4 돌출 패턴(144, 145)은 상기 제1 및 제2 게이트 전극(GE1, GE2) 사이에 구비된다.
상기 게이트 라인(GL)은 상기 제1 게이트 전극(GE1)으로부터 돌출된 제5 돌출 패턴(146) 및 상기 제2 게이트 전극(GE2)으로부터 돌출된 제6 돌출 패턴(147)을 포함한다. 상기 제5 돌출 패턴(146)은 상기 스토리지 라인(SL)과 상기 제4 돌출 패턴(145) 사이에 구비되고, 상기 제6 돌출 패턴(147)은 상기 스토리지 라인(SL)과 상기 제4 돌출 패턴(145) 사이에 구비된다.
상기 스토리지 라인(SL)과 상기 게이트 라인(GL) 사이에 형성된 상기 제3 내지 제6 돌출 패턴(144~147)에 의해서 상기 스토리지 라인(SL)과 상기 게이트 라인(GL) 사이의 경계 영역의 길이가 전체적으로 증가한다. 이로써, 상기 스토리지 라인(SL)과 상기 게이트 라인(GL) 사이에서 직류 전계가 형성되는 영역을 증가시킬 수 있다.
상기 스토리지 라인(SL)과 상기 게이트 라인(GL)에 각각 형성된 돌출 패턴들은 도 5 및 도 6에서 도시된 형상 이외의 형상을 가질 수도 있다.
도 7은 본 발명의 다른 실시예에 따른 스토리지 라인을 도시한 평면도이다.
도 7을 참조하면, 상기 스토리지 라인(SL)은 폐루프 형상을 갖는다. 또한, 상기 스토리지 라인(SL)은 상기 게이트 라인(GL)과 평행한 적어도 두 개의 부분(A1, A2)을 포함한다. 또한, 상기 스토리지 라인(SL)은 상기 두 개의 부분(A1, A2) 중 적어도 한 부분(A2)으로부터 상기 게이트 라인(GL) 측으로 돌출되어 상기 제1 및 제2 게이트 전극(GE1, GE2) 사이에 구비되는 돌출부(141)를 더 포함한다.
도 8은 도 7에 도시된 스토리지 라인 상부에 구비된 보호막의 평면도이며, 도 9는 도 7 및 도 8에 도시된 스토리지 라인 및 보호막을 구비하는 액정 표시 장치의 단면도이다.
도 8 및 도 9를 참조하면, 상기 보호막(130)에는 상기 게이트 라인(GL) 및 상기 스토리지 라인(SL)과 중첩하는 위치에 제1 개구부(132)가 형성된다. 특히, 상기 제1 개구부(132)는 상기 게이트 라인(GL), 상기 스토리지 라인(SL)의 상기 두 개의 부분(A1, A2) 및 상기 돌출부(141)와 중첩하는 위치에 제공된다.
상술한 바와 같이, 상기 스토리지 라인(SL)은 상기 두 개의 부분(A1, A2)에서 상기 게이트 라인(GL)과 인접한다. 따라서, 각 화소(PX)에서 상기 스토리지 라인(SL)과 상기 게이트 라인(GL) 사이의 경계 영역의 면적이 전체적으로 증가하고, 그 결과 상기 스토리지 라인(SL)과 상기 게이트 라인(GL) 사이에서 상기 직류 전계가 형성되는 영역이 증가할 수 있다.
도 10은 본 발명의 다른 실시예에 따른 보호막의 개구 영역을 나타낸 평면도이다.
도 10을 참조하면, 본 발명의 다른 실시예에서 상기 보호막(130, 도 9에 도시됨)은 상기 게이트 라인(GL)과 상기 스토리지 라인(SL)의 돌출부(141)와 중첩하는 위치에 제공된 제1 개구부(133)를 포함한다. 이 경우, 상기 제1 개구부(133)에 의해서 상기 제1 및 제2 드레인 전극(DE1, DE2)이 노출되지 않는다. 따라서, 상기 보호막(130)에는 상기 제1 및 제2 드레인 전극(DE1, DE2)을 각각 노출시키기 위한 제1 및 제2 콘택홀(미도시)이 더 형성될 수 있다. 그러면, 상기 제1 화소 전극(PE1)은 상기 제1 콘택홀을 통해 상기 제1 드레인 전극(DE1)과 연결되고, 상기 제2 화소 전극(PE2)은 상기 제2 콘택홀을 통해 상기 제2 드레인 전극(DE2)과 연결된다.
한편, 또 다른 실시예로, 상기 보호막(130)의 제1 개구부(134)는 상기 게이트 라인(GL), 상기 스토리지 라인(SL), 상기 제1 및 제2 박막 트랜지스터(Tr1, Tr2)와 중첩하는 위치에 제공될 수 있다. 이 경우, 상기 제1 박막 트랜지스터(Tr1)의 제1 소스 전극(SE1) 및 제1 드레인 전극(DE1)은 상기 제1 개구부(134)를 통해 노출되고, 상기 제2 박막 트랜지스터(Tr2)의 제2 소스 전극(SE2) 및 제2 드레인 전극(DE2)은 상기 제1 개구부(134)를 통해 노출될 수 있다. 따라서, 상기 보호막(130) 상에 구비되는 상기 제1 및 제2 화소 전극(PE1, PE2)은 상기 제1 개구부(134)를 통해 상기 제1 및 제2 드레인 전극(DE1, DE2)에 각각 연결될 수 있다.
도 11은 본 발명의 또 다른 실시예에 따른 보호막을 나타낸 평면도이다.
도 11을 참조하면, 상기 제1 베이스 기판(110) 상에는 상기 게이트 라인(GL), 상기 스토리지 라인(SL), 상기 게이트 라인(GL)으로부터 분기된 상기 제1 및 제2 게이트 전극(GE1, GE2)이 형성된다.
상기 스토리지 라인(SL)은 상기 게이트 라인(GL) 측으로 돌출되어 상기 제1 및 제2 게이트 전극(GE1, GE2) 사이에 구비된 돌출부(141)를 포함한다. 상기 돌출부(141)에 의해서 상기 스토리지 라인(SL)과 상기 게이트 라인(GL)의 경계 영역의 길이가 증가할 수 있다.
상기 보호막(130)에는 상기 스토리지 라인(SL), 상기 돌출부(141) 및 상기 게이트 라인(GL)과 중첩하는 위치에 제공된 제1 개구부(131), 상기 제1 데이터 라인(DL1)과 중접하는 위치에 제공된 제2 개구부(135) 및 상기 제2 데이터 라인(DL2)과 중첩하는 위치에 제공된 제3 개구부(136)가 형성된다. 상기 제2 및 제3 개구부(135, 136)는 상기 제1 및 제2 데이터 라인(DL1, DL2)이 연장된 방향으로 길게 형성될 수 있다.
상기 보호막(130)에 상기 제1 개구부(131)를 형성하면, 상기 스토리지 라인(SL)과 상기 게이트 라인(GL) 사이에 형성되는 직류 전계의 크기가 증가될 수 있다. 따라서, 특정 방향으로 이동하는 상기 불순물 이온들이 상기 직류 전계에 의해서 상기 블랙 매트릭스(220)가 형성된 비유효 표시 영역에 트랩될 수 있다.
또한, 상기 보호막(130)에 상기 제2 및 제3 개구부(135, 136)를 상기 제1 및 제2 데이터 라인(DL1, DL2)이 연장된 방향(제2 방향(D2)으로 길게 형성하면, 상기 제1 방향(D1)으로 이동하는 불순물 이온들의 모빌리티(mobility)가 상기 제2 및 제3 개구부(135, 136)에 의해서 감소될 수 있다. 따라서, 블랙 계조 영역과 화이트 계조 영역 사이에서 상기 불순물 이온들의 모빌리티의 차이로 인해 발생하는 선잔상을 개선할 수 있다.
도 12는 본 발명의 또 다른 실시예에 따른 제1 화소 전극, 제2 화소 전극, 제1 더미 화소 전극 및 제2 더미 화소 전극을 나타낸 평면도이다.
도 12를 참조하면, 본 발명의 또 다른 실시예에 따른 제1 기판(100)은 영상을 표시하는 표시 영역(DA) 및 상기 표시 영역(DA) 주변에 형성된 비표시 영역으로 구분된다. 상기 표시 영역(DA)에 대응하여 상기 보호막(130) 위에는 제1 화소 전극(PE1) 및 제2 화소 전극(PE2)이 구비된다. 상기 제1 및 제2 화소 전극(PE1, PE2)은 서로 전기적으로 절연되며, 서로 이격하여 배치된다. 상기 제1 및 제2 화소 전극(PE1, PE2)의 구조에 대한 설명은 도 1의 설명과 중복되므로 생략한다.
상기 비표시 영역에 대응하여 상기 보호막(130) 위에는 제1 더미 화소 전극(DPE1) 및 제2 더미 화소 전극(DPE2)이 더 구비된다. 상기 제1 및 제2 더미 화소 전극(DPE1, DPE2)은 상기 제1 및 제2 화소 전극(PE1, PE2)과 동일하게 투명한 도전성 물질(예를 들어, ITO, IZO 등)로 이루어질 수 있다.
상기 제1 및 제2 더미 화소 전극(DPE1, DPE2) 각각은 상기 제1 및 제2 화소 전극(PE1, PE2)과 이격하여 구비되어, 상기 제1 및 제2 화소 전극(PE1, PE2)와 전기적으로 절연된다. 특히, 상기 제1 더미 화소 전극(DPE1)은 상기 제1 데이터 라인(DL1)과 인접하여 구비되고, 상기 제2 더미 화소 전극(DPE2)은 상기 제2 데이터 라인(DL2)과 인접하여 구비된다. 또한, 상기 제1 및 제2 더미 화소 전극(DPE1, DPE2)은 상기 제1 및 제2 데이터 라인(DL1, DL2)과 평행한 방향으로 연장될 수 있다.
상기 제1 및 제2 더미 화소 전극(DPE1, DPE2)에는 직류 전압이 인가될 수 있다. 본 발명의 일 예로, 상기 직류 전압은 상기 스토리지 라인(SL)으로 인가되는 공통 전압일 수 있다. 이 경우, 상기 제1 및 제2 더미 화소 전극(DPE1, DPE2)은 상기 스토리지 라인(SL)과 전기적으로 연결될 수 있다.
한편, 본 발명의 다른 일 예로 상기 제1 및 제2 더미 화소 전극(DPE1, DPE2)은 전압이 인가되지 않는 플로팅 상태로 구비될 수도 있다.
이처럼, 상기 제1 및 제2 더미 화소 전극(DPE1, DPE2)을 상기 제1 및 제2 데이터 라인(DL1, DL2)과 평행한 제2 방향(D2)으로 형성하면, 제1 방향(D1)으로 이동하는 불순물 이온들의 모빌리티를 감소시킬 수 있다. 따라서, 상기 불순물 이온들의 모빌리티 차이로 인해 블랙 계조 영역과 화이트 계조 영역 사이에서 선잔상이 발생하는 것을 방지할 수 있다.
도면에 도시하지는 않았지만, 상기 제1 및 제2 더미 화소 전극(DPE1, DPE2)은 상기 블랙 매트릭스(220, 도 2에 도시됨)가 형성된 비표시 영역 내에 형성된다. 따라서, 상기 제1 및 제2 더미 화소 전극(DPE1, DPE2)에 의해서 트랩된 불순물 이온들이 얼룩으로 시인되는 것을 방지할 수 있다.
도 13은 본 발명의 다른 실시예에 따른 액정표시장치의 평면도이고, 도 14는 도 13에 도시된 절단선 Ⅱ-Ⅱ`에 따라 절단한 단면도이다. 단, 도 13 및 도 14에서 도 1 및 도 2에 도시된 구성 요소와 동일한 구성 요소에 대해서는 동일한 참조 부호를 병기하고, 그에 대한 구체적인 설명은 생략한다.
또한, 액정 표시 장치는 다수의 화소를 구비하지만, 도 13 및 도 14에서는 설명의 편의를 위하여 한 화소의 구조만을 도시하였다. 나머지 화소는 이와 유사한 구조를 가지므로 설명을 생략한다.
도 13 및 도 14를 참조하면, 본 발명의 다른 실시예에 따른 액정 표시 장치(450)는 화소(PX)가 구비된 제1 기판(100), 상기 제1 기판(100)과 마주하여 결합하는 제2 기판(200) 및 상기 제1 기판(100)과 상기 제2 기판(200) 사이에 개재된 액정층(300)을 포함한다.
상기 제1 기판(100)은 제1 베이스 기판(110)을 포함하고, 상기 화소(PX)는 상기 제1 베이스 기판(110) 상에 구비된다. 상기 화소(PX)는 제1 방향(D1)으로 연장된 적어도 하나의 게이트 라인(GL), 상기 제1 방향(D1)과 직교하는 제2 방향(D2)으로 연장된 제1 데이터 라인(DL1) 및 상기 제1 데이터 라인(DL1)과 평행한 제2 데이터 라인(DL2)을 포함한다. 상기 게이트 라인(GL)은 게이트 신호를 수신한다. 예를 들어, 상기 게이트 신호는 로우 구간에서 -7V의 전압 레벨로 유지될 수 있다.
또한, 상기 화소(PX)는 평면 상에서 볼 때 상기 게이트 라인(GL)과 이격하여 배치된 제1 전원 라인(SL1) 및 제2 전원 라인(SL2)을 포함한다. 특히, 상기 게이트 라인(GL)은 상기 제1 전원 라인(SL1)과 상기 제2 전원 라인(SL2) 사이에 구비된다. 또한, 상기 제1 및 제2 전원 라인(SL1, SL2)에는 서로 다른 전압이 인가된다. 예를 들어, 상기 제1 전원 라인(SL1)에 0V의 제1 전압이 인가되면, 상기 제2 전원 라인(SL2)에는 15V의 제2 전압이 인가될 수 있다. 이 경우, 상기 제1 및 제2 데이터 라인(DL1, DL2)에는 상기 0V 내지 15V 사이의 전압 레벨을 갖는 데이터 전압이 인가된다.
또한, 상기 화소(PX)는 제1 박막 트랜지스터(Tr1), 제2 박막 트랜지스터(Tr2), 제1 화소 전극(PE1) 및 제2 화소 전극(PE2)을 더 포함한다.
상기 제1 박막 트랜지스터(Tr1)는 상기 게이트 라인(GL)으로부터 분기된 제1 게이트 전극(GE1), 상기 제1 데이터 라인(DL1)으로부터 분기된 제1 소스 전극(SE1) 및 상기 제1 화소 전극(PE1)에 전기적으로 연결된 제1 드레인 전극(DE1)으로 이루어진다. 상기 제2 박막 트랜지스터(Tr2)는 상기 게이트 라인(GL)으로부터 분기된 제2 게이트 전극(GE2), 상기 제1 전원 라인(SL1)과 전기적으로 연결된 제2 소스 전극(SE2) 및 상기 제2 화소 전극(PE2)에 전기적으로 연결된 제2 드레인 전극(DE2)으로 이루어진다. 상기 제1 전원 라인(SL1)과 상기 제2 소스 전극(SE2)은 브릿지 전극(151)을 통해 전기적으로 연결될 수 있다.
따라서, 상기 제1 및 제2 박막 트랜지스터(Tr1, Tr2)는 상기 게이트 라인(GL)으로 인가된 상기 게이트 신호에 응답하여 동시에 턴-온된다. 상기 턴-온된 제1 박막 트랜지스터(Tr1)는 상기 제1 데이터 라인(DL1)으로부터 수신한 상기 데이터 전압을 상기 제1 화소 전극(PE1)으로 전달한다. 또한, 상기 턴-온된 제2 박막 트랜지스터(Tr2)는 상기 제1 전원 라인(SL1)으로부터 수신한 상기 전압을 상기 제2 화소 전극(PE2)으로 전달한다.
상기 제1 화소 전극(PE1)은 제1 베이스 전극(BE1) 및 상기 제1 베이스 전극(BE1)으로부터 분기된 다수의 제1 가지 전극(BE2)을 포함한다. 상기 제1 베이스 전극(BE1)은 상기 게이트 라인(GL)의 연장 방향(D1)과 실질적으로 평행한 부분과 상기 제1 및 제2 데이터 라인(DL1, DL2)의 연장 방향(D2)과 실질적으로 부분을 포함할 수 있다. 상기 제1 가지 전극들(BE2)은 일정 간격으로 이격되어 배열된다. 또한, 상기 제1 가지 전극들(BE2)은 상기 게이트 라인(GL)에 대해서 소정의 각도로 기울어진 방향으로 연장될 수 있다. 상기 제1 가지 전극들(BE2) 중 일부는 V자 형상을 가질 수도 있다. 또한, 상기 제1 화소 전극(PE1)은 평면 상에서 볼 때 상기 제1 드레인 전극(DE1)과 부분적으로 오버랩된다.
상기 제2 화소 전극(PE2)은 상기 제1 베이스 전극(BE1)과 전기적으로 절연된 제2 베이스 전극(BE3) 및 상기 제2 베이스 전극(BE3)으로부터 분기된 다수의 제2 가지 전극(BE4)을 포함한다. 상기 제2 베이스 전극(BE2)은 상기 게이트 라인(GL)의 연장 방향(D1)과 실질적으로 평행한 부분과 상기 제1 및 제2 데이터 라인(DL1, DL2)의 연장 방향(D2)과 실질적으로 부분을 포함할 수 있다. 상기 제2 가지 전극들(BE4)은 일정 간격으로 이격되어 배열된다. 상기 제2 가지 전극들(BE4)은 상기 제1 가지 전극들(BE2)과 유사한 구조를 가진다. 또한, 상기 제2 가지 전극들(BE4) 각각은 서로 인접한 두 개의 제1 가지 전극(BE2) 사이에 배치된다. 따라서, 상기 제1 및 제2 가지 전극들(BE2, BE4)은 상기 각 화소(PX)가 형성된 영역 내에서 서로 교번적으로 위치한다. 또한, 상기 제2 화소 전극(PE2)은 평면 상에서 볼 때 상기 제2 드레인 전극(DE2)과 부분적으로 오버랩된다.
상기 제1 화소 전극(PE1)에는 상기 데이터 전압이 인가되고, 상기 제2 화소 전극(PE2)에는 상기 제2 전압이 인가되므로, 상기 제1 기판(100)에는 상기 제1 화소 전극(PE1)과 상기 제2 화소 전극(PE2)에 의해서 상기 제1 베이스 기판(110)의 상면에 평행한 방향(즉, 수평 방향)으로 전계가 형성된다.
한편, 상기 액정층(300)은 무전계 상태에서 상기 제1 베이스 기판(110)의 상면에 대하여 수직으로 배열된 액정 분자들을 포함한다. 상기 제1 및 제2 화소 전극(PE1, PE2) 사이에 전계가 형성되면, 상기 액정 분자들은 상기 전계에 의해서 상기 수평 방향으로 배열될 수 있다.
도 14를 참조하면, 보호막(130)에는 상기 게이트 라인(GL)과 상기 제1 전원 라인(SL1)이 서로 인접한 영역 및 상기 게이트 라인(GL)과 상기 제2 전원 라인(SL2)이 서로 인접한 영역에 형성된 제1 개구부(137)가 제공된다. 구체적으로, 상기 제1 개구부(137)는 상기 게이트 라인(GL), 상기 제1 전원 라인(SL1) 및 제2 전원 라인(SL2)과 중첩하는 위치에 제공된다.
상기와 같이 상기 제1 개구부(137)가 형성되면, 상기 게이트 라인(GL)과 상기 제1 전원 라인(SL1) 사이 및 상기 게이트 라인(GL)과 상기 제2 전원 라인(SL2) 사이에 직류 전계가 형성된다. 즉, 하나의 영상을 표시하는데 소요되는 시간을 한 프레임(예를 들어, 16.7ms)으로 설정할 때, 상기 게이트 라인(GL)에 인가되는 상기 게이트 신호는 상기 한 프레임 중 일부 구간(한 수평 주가 구간(예를 들어, 25㎲))동안에만 하이 상태를 가질 뿐 나머지 구간에서는 로우 상태를 갖는다. 본 발명의 일 예로, 로우 구간에서 상기 게이트 신호는 대략 -7V의 전압 레벨을 갖는다. 또한, 상기 제1 전원 라인(SL1)에는 0V 및 15V 중 어느 하나의 직류 전압이 인가되며, 상기 제2 전원 라인(SL2)에는 0V 및 15V 중 나머지 하나의 직류 전압이 인가된다. 따라서, 상기 제1 전원 라인(SL1)과 상기 게이트 라인(GL) 사이에는 상기 한 프레임의 대부분의 시간동안 일정한 크기를 갖는 직류 전계가 형성된다.
상기와 같이, 상기 게이트 라인(GL)과 상기 제1 전원 라인(SL1) 사이에 상기 직류 전계가 형성되면, 상기 액정층(300)내에 분포되어 있던 불순물 이온들이 상기 직류 전계가 형성된 영역 내에 모이게 된다. 이처럼, 불순물 이온들을 상기 제1 개구부(137)가 형성된 영역에 트랩시키면, 불순물 이온들의 이동에 의해서 블랙 계조 영역과 화이트 계조 영역 사이에서 선잔상이 시인되는 것을 방지할 수 있다.
한편, 상기 제2 기판(200)은 상기 제1 베이스 기판(110)과 마주하는 제2 베이스 기판(210) 및 상기 제2 베이스 기판(210) 상에 구비된 블랙 매트릭스(220)를 포함한다. 상기 제1 베이스 기판(110)은 표시 영역과 비표시 영역으로 구분되고, 상기 블랙 매트릭스(220)는 상기 비표시 영역에 대응하여 형성된다.
이 경우, 상기 제1 개구부(137)는 상기 블랙 매트릭스(220)가 형성된 영역 내에 대응하여 구비된다. 따라서, 상기 직류 전계에 의해서 불순물 이온들이 상기 제1 개구부(131)가 형성된 영역에 모이더라도, 상기 블랙 매트릭스(220)에 의해서 커버되므로, 상기 불순물 이온들이 얼룩으로 시인되는 것을 방지할 수 있다.
또한, 상기 제1 개구부(137)는 상기 제1 및 제2 드레인 전극(DE1, DE2)과 중첩하는 위치에 제공되어, 상기 제1 및 제2 드레인 전극(DE1, DE2)을 부분적으로 노출시킨다.
따라서, 상기 제1 화소 전극(PE1)은 상기 제1 개구부(131)를 통해 상기 제1 드레인 전극(DE1)과 전기적으로 접속되고, 상기 제2 화소 전극(PE2)은 상기 제1 개구부(131)를 통해 상기 제2 드레인 전극(DE2)과 전기적으로 접속된다.
또한, 평면 상에서 볼 때, 상기 제1 및 제2 드레인 전극(DE1, DE2)은 상기 전원 라인(SL1)과 부분적으로 중첩할 수 있다. 이 경우, 상기 제1 드레인 전극(DE1)과 상기 게이트 라인(GL)의 이격 거리(d1)는 상기 제1 전원 라인(SL1)과 상기 게이트 라인(GL)의 이격 거리(d2)보다 크다. 따라서, 상기 제1 전원 라인(SL1)과 상기 게이트 라인(GL) 사이에 형성된 상기 직류 전계의 크기가 상기 제1 및 제2 드레인 전극(DE1, DE2)에 의해서 감소하는 것을 방지할 수 있다.
도 15는 본 발명의 다른 실시예에 따른 액정표시장치의 화소의 등가 회로도이다. 본 발명의 다른 실시예에 따른 액정 표시 장치는 다수의 화소를 포함한다. 그러나, 도 15에서는 설명의 편의를 위하여 하나의 화소만을 도시하였으나, 나머지 화소들도 이와 유사한 구조를 갖는다.
도 15를 참조하면, 화소(PX)는 제1 서브 화소(SPX1) 및 제2 서브 화소(SPX2)를 포함한다. 상기 제1 서브 화소(SPX1)는 제1 박막 트랜지스터(Tr1), 제1 액정 커패시터(Clc1) 및 제1 스토리지 커패시터(Cst1)로 이루어지고, 상기 제2 서브 화소(SPX2)는 제2 박막 트랜지스터(Tr2), 제2 액정 커패시터(Clc2), 제2 스토리지 커패시터(Cst2), 제3 박막 트랜지스터(Tr3) 및 커플링 커패시터(Ccp)로 이루어진다. 상기 제1 및 제2 서브 화소(SPX1, SPX2)는 서로 인접하는 제1 데이터 라인(DL1) 및 제2 데이터 라인(DL2) 사이에 구비된다.
또한, 상기 제1 서브 화소(SPX1)의 상기 제1 박막 트랜지스터(Tr1)는 상기 제1 데이터 라인(DL1) 및 제1 게이트 라인(GL1)에 연결되고, 상기 제2 서브 화소(SPX2)의 상기 제2 박막 트랜지스터(Tr2)는 상기 제1 데이터 라인(DL1) 및 제1 게이트 라인(GL1)에 연결된다.
구체적으로, 상기 제1 박막 트랜지스터(Tr1)는 상기 제1 데이터 라인(DL1)에 연결된 제1 소스 전극, 상기 제1 게이트 라인(GL1)에 연결된 제1 게이트 전극, 및 상기 제1 액정 커패시터(Clc1)에 연결된 제1 드레인 전극을 포함한다. 상기 제1 스토리지 커패시터(Cst1)는 상기 제1 액정 커패시터(Clc1)에 병렬 연결된다. 상기 제2 박막 트랜지스터(Tr2)는 상기 제1 데이터 라인(DLm)에 연결된 제2 소스 전극, 상기 제1 게이트 라인(GL1)에 연결된 제2 게이트 전극 및 상기 제2 액정 커패시터(Clc2)에 연결된 제2 드레인 전극을 포함한다. 상기 제2 스토리지 커패시터(Cst2)는 상기 제2 액정 커패시터(Clc2)에 병렬 연결된다.
상기 제1 게이트 라인(GL1)에 제1 게이트 신호가 인가되면, 상기 제1 및 제2 박막 트랜지스터(Tr1, Tr2)가 동시에 턴-온된다. 상기 제1 데이터 라인(DL1)으로 인가된 데이터 전압은 턴-온된 상기 제1 및 제2 박막 트랜지스터(Tr1, Tr2)를 통해 상기 제1 및 제2 액정 커패시터(Clc1, Clc2)로 각각 인가된다. 따라서, 상기 제1 게이트 신호의 하이 구간동안 상기 제1 및 제2 액정 커패시터(Clc1, Clc2)에는 동일한 크기의 화소 전압이 충전된다.
한편, 상기 제3 박막 트랜지스터(Tr3)는 상기 제2 박막 트랜지스터(Tr2)의 제2 드레인 전극에 연결된 제3 소스 전극, 제2 게이트 라인(GL2)에 연결된 제3 게이트 전극 및 상기 커플링 커패시터(Ccp)에 연결된 제3 드레인 전극을 포함한다. 상기 제2 게이트 라인(GL2)은 상기 제1 게이트 신호가 폴링된 이후에 라이징되는 제2 게이트 신호를 수신한다. 상기 제2 게이트 신호에 응답하여 상기 제3 박막 트랜지스터(Tr3)가 턴-온되면, 상기 제2 액정 커패시터(Clc2)에 충전된 화소 전압은 상기 커플링 커패시터(Ccp)에 의해서 다운된다.
결국, 상기 제2 게이트 신호가 발생된 이후에, 상기 제1 액정 커패시터(Clc1)에는 제1 화소 전압이 충전되고, 상기 제2 액정 커패시터(Clc2)에는 상기 제1 화소 전압보다 낮은 크기의 제2 화소 전압이 충전될 수 있다.
도 16은 도 15에 도시된 화소의 레이아웃이고, 도 17은 도 16에 도시된 절단선 Ⅲ-Ⅲ`를 따라 절단한 단면도이다.
도 16 및 도 17을 참조하면, 액정 표시 장치(500)는 제1 기판(100), 상기 제1 기판(100)과 마주하여 결합하는 제2 기판(200) 및 상기 제1 기판(100)과 상기 제2 기판(200) 사이에 개재된 액정층(300)을 포함한다.
상기 제1 기판(100)은 제1 베이스 기판(110), 상기 제1 베이스 기판(110) 상에서 상기 제1 방향(D1)으로 연장된 제1 및 제2 게이트 라인(GL1, GL2), 상기 제2 방향(D2)으로 서로 평행하게 연장된 제1 및 제2 데이터 라인(DL1, DL2)을 포함한다.
또한, 상기 제1 기판(100)은 상기 제1 방향(D1)으로 연장된 제1 스토리지 라인(SL1), 상기 제1 스토리지 라인(SL1)으로부터 분기되어 상기 제2 방향(D2)으로 연장된 제1 및 제2 분기 전극(LSL1, RSL1)을 더 포함한다. 또한, 상기 제1 기판(100)은 상기 제1 방향(D1)으로 연장된 제2 스토리지 라인(SL2), 상기 제2 스토리지 라인(SL2)으로부터 분기되어 상기 제2 방향(D2)으로 연장된 제3 및 제4 분기 전극(LSL2, RSL2)을 더 포함한다.
상기 제1 박막 트랜지스터(Tr1)의 제1 게이트 전극(GE1)은 상기 제1 게이트 라인(GL1)으로부터 분기되고, 제1 소스 전극(SE1)은 상기 제1 데이터 라인(DL1)으로부터 분기된다. 상기 제1 박막 트랜지스터(Tr1)의 제1 드레인 전극(DE1)은 제1 화소 전극(PE1)과 전기적으로 연결된다.
상기 제1 화소 전극(PE1)은 상기 제1 스토리지 라인(SL1), 제1 및 제2 분기 전극(LSL1, RSL1)과 부분적으로 오버랩되어 상기 제1 스토리지 커패시터(Cst1, 도 15에 도시됨)를 형성한다.
한편, 상기 제2 박막 트랜지스터(Tr2)의 제2 게이트 전극(GE2)은 상기 제1 게이트 라인(GL1)으로부터 분기되고, 제2 소스 전극(SE2)은 상기 제1 데이터 라인(DL1)으로부터 분기된다. 상기 제2 박막 트랜지스터(Tr2)의 제2 드레인 전극(DE2)은 제2 화소 전극(PE2)과 전기적으로 연결된다.
상기 제2 화소 전극(PE2)은 상기 제2 스토리지 라인(SL2), 제3 및 제4 분기 전극(LSL2, RSL2)과 부분적으로 오버랩되어 상기 제2 스토리지 커패시터(Cst2, 도 15에 도시됨)를 형성한다.
상기 제1 기판(100)은 상기 제3 박막 트랜지스터(Tr3) 및 상기 커플링 커패시터(Ccp)를 더 포함한다. 상기 제3 박막 트랜지스터(Tr3)의 제3 게이트 전극(GE3)은 상기 제2 게이트 라인(GL2)으로부터 분기되고, 제3 소스 전극(SE3)은 상기 제2 드레인 전극(DE2)으로부터 연장되며, 제3 드레인 전극(DE3)은 상기 커플링 커패시터(Ccp)에 연결된다. 상기 커플링 커패시터(Ccp)는 상기 제2 분기 전극(RSL1)으로부터 연장된 제1 커플링 전극(CE1) 및 상기 제3 드레인 전극(DE3)으로부터 연장되어 상기 제1 커플링 전극(CE1)과 마주하는 제2 커플링 전극(CE2)으로 이루어진다. 상기 커플링 커패시터(Ccp)의 구조는 여기에 한정되지는 않는다.
도 17을 참조하면, 상기 제1 기판(100)은 게이트 절연막(120) 및 보호막(130)을 더 포함한다.
상기 보호막(130)에는 상기 제1 커플링 전극(CE1) 및 상기 제1 게이트 라인(GL1)과 중첩하는 위치에 제공된 제1 개구부(138)가 형성된다. 본 발명의 일 예로, 상기 제1 커플링 전극(CE1)과 상기 제1 게이트 라인(GL1)은 대략 9㎛ 정도의 이격 거리를 갖는다. 도 16에 도시된 바와 같이, 상기 제1 커플링 전극(CE1)은 상기 제1 스토리지 라인(SL1)으로부터 분기되므로, 상기 제1 커플링 전극(CE1)에는 상기 제1 스토리지 라인(SL1)으로 인가되는 공통 전압이 제공된다. 한편, 상기 제1 게이트 라인(GL1)에는 한 프레임 중 한 수평 주가 구간을 제외하고는 대부분의 시간 동안 로우 상태를 갖는 게이트 신호가 인가된다.
상기와 같이, 상기 보호막(130)에 상기 제1 개구부(138)를 형성하면, 상기 제1 커플링 전극(CE1)과 상기 제1 게이트 라인(GL1) 사이에 직류 전계가 형성될 수 있다. 따라서, 특정 방향으로 이동하는 상기 불순물 이온들이 상기 직류 전계에 의해서 상기 제1 개구부(138)가 형성된 영역에 트랩될 수 있다.
한편, 상기 제2 기판(200)은 제2 베이스 기판(210), 블랙 매트릭스(220) 및 공통 전극(230)을 포함한다. 상기 블랙 매트릭스(220)는 상기 제1 기판(100)의 비표시 영역에 대응하여 형성된다. 상기 비표시 영역은 상기 제1 및 제2 데이터 라인(DL1, DL2), 제1 내지 제3 박막 트랜지스터(Tr1~Tr3), 커플링 커패시터(Ccp) 및 상기 제1 및 제2 게이트 라인(GL1, GL2)이 형성된 영역으로 정의될 수 있다. 상기 비표시 영역에는 제1 및 제2 화소 전극(PE1, PE2)이 형성되지 않으므로, 액정 분자들이 배향되지 않아 빛샘이 발생할 수 있다. 따라서, 상기 블랙 매트릭스(220)는 상기 비표시 영역에 형성되어 상기 빛샘을 차단한다.
본 발명의 일 예로, 상기 제1 개구부(138)는 상기 블랙 매트릭스(220)가 형성된 영역에 대응하여 형성되므로, 상기 불순물 이온들이 상기 제1 개구부(138)가 형성된 영역에 트랩되어도 이들이 얼룩으로 시인되지 않는다.
상기 공통 전극(230)은 상기 제1 화소 전극(PE1)과 마주하여 상기 제1 액정 커패시터(Clc1)를 형성한다. 도면에 도시하지는 않았지만, 상기 공통 전극(230)은 상기 제2 화소 전극(PE2)과 마주하여 상기 제2 액정 커패시터(Clc2)를 형성한다.
도면에 도시하지는 않았지만, 상기 제2 기판(200)은 컬러필터층을 더 포함할 수 있다.
한편, 상기 액정층(300)은 무전계 상태에서 상기 제1 베이스 기판(110)의 상면에 대하여 수직으로 배열된 액정 분자들을 포함한다. 상기 제1 화소 전극(PE1)과 상기 공통 전극(230) 사이 및 상기 제2 화소 전극(PE2)과 상기 공통 전극(230) 사이에 전계가 형성되면, 상기 액정 분자들은 상기 전계에 의해서 배열될 수 있다.
도면에 도시하지는 않았지만, 상기 액정 분자들의 배열 방향은 상기 제1 및 제2 기판(100, 200)에 각각 형성되는 제1 및 제2 배향막에 의해서 결정된다.
상기 제1 기판(100)에 형성된 제1 배향막에는 서로 다른 두 개의 배향 방향으로 기울어진 선경사각(Pretilt angle)이 형성될 수 있다. 상기 제2 기판(200)에 형성된 제2 배향막을 더 포함할 수 있다. 상기 제2 배향막에는 서로 다른 두 개의 배향 방향으로 기울어진 선경사각이 형성될 수 있다. 따라서, 상기 제1 및 제2 배향막은 무전계 상태에서 상기 선경사각 만큼 상기 액정층(미도시)의 액정분자들을 기울어지게 수직 배향시킬 수 있다.
여기서, 상기 제1 및 제2 배향막은 광(예를 들어, 자외선(UV) 또는 레이저)의 조사에 의해 분해(decomposition), 이합체화 반응(dimerization), 이성질체화반응(isomerization) 중 하나의 반응이 이루어지는 폴리비닐 신나메이트(polyvinyl cinnamate: PVCN)계 물질 또는 폴리실록산 신나메이트(polysiloxane cinnamate: PSCN)계 물질, 셀룰로오즈 신나메이트(Cellulose cinnamate: CelCN)계 물질 등과 같은 고분자 물질을 포함할 수 있다.
상기 제1 및 제2 기판(100, 200)이 결합하면, 상기 제1 기판(100)과 상기 제2 기판(200) 사이에는 상기 제1 및 제2 배향막의 배향 방향에 의해서 다수의 도메인이 형성된다. 상기 다수의 도메인에서 액정 분자들은 서로 다른 방향으로 배열될 수 있다. 본 발명의 일 예로, 상기 액정 분자들은 상기 도메인 각각에서 상기 제1 및 제2 배향막의 배향 방향의 벡터 합으로 정의된 방향으로 배열될 수 있다. 이처럼, 상기 화소 영역에 서로 다른 배향 방향을 갖는 다수의 도메인을 형성함으로써, 액정표시장치의 넓은 시야각을 확보할 수 있다.
도 18은 본 발명의 다른 실시예에 따른 액정 표시 장치의 단면도이다.
도 18을 참조하면, 본 발명의 다른 실시예에 따른 액정 표시 장치(550)는 제1 기판(100), 상기 제1 기판(100)과 마주하여 결합하는 제2 기판(200) 및 상기 제1 기판(100)과 상기 제2 기판(200) 사이에 개재된 액정층(300)을 포함한다.
상기 제1 기판(100)에 구비된 상기 보호막(130)에는 상기 제1 게이트 라인(GL1)과 중첩하는 위치에 제공된 제1 개구부(139)가 형성된다. 한편, 상기 제1 게이트 라인(GL1)에는 한 프레임 중 한 수평 주가 구간을 제외하고는 대부분의 시간 동안 로우 상태를 갖는 게이트 신호가 인가된다.
상기와 같이, 상기 보호막(130)에 상기 제1 개구부(139)를 형성하면, 상기 공통 전극(230)과 상기 제1 게이트 라인(GL1) 사이에 직류 전계가 형성될 수 있다. 본 발명의 일 예로, 상기 제1 게이트 라인(GL1)과 상기 공통 전극(230)은 대략 6㎛ 정도의 이격 거리를 갖는다. 따라서, 상기 공통 전극(230)과 상기 제1 게이트 라인(GL1) 사이에서 상기 보호막(130)을 제거하면, 불순물 이온들을 트랩할 수 있을 정도의 크기를 갖는 직류 전계가 형성된다. 이로써, 특정 방향으로 이동하는 상기 불순물 이온들이 상기 직류 전계에 의해서 상기 제1 개구부(139)가 형성된 영역에 트랩될 수 있고, 그 결과 선잔상을 개선할 수 있다.
이상 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
100 : 제1 기판 130 : 보호막
131 : 제1 개구부 135, 136 : 제2 및 제3 개구부
200 : 제2 기판 300 : 액정층
400 : 액정 표시 장치 PE1 : 제1 화소 전극
PE2: 제2 화소 전극 SL : 스토리지 라인
GL : 게이트 라인

Claims (20)

  1. 다수의 화소가 구비된 제1 기판; 및
    상기 제1 기판과 대향하여 결합하는 제2 기판을 포함하고,
    상기 화소들 각각은,
    적어도 하나의 게이트 라인;
    평면 상에서 볼 때 상기 게이트 라인과 이격하여 구비된 적어도 하나의 스토리지 라인;
    상기 게이트 라인 및 상기 스토리지 라인을 커버하는 게이트 절연막;
    상기 게이트 절연막 상에 배치되며, 상기 게이트 라인과 교차하는 적어도 하나의 데이터 라인;
    상기 게이트 라인과 상기 데이터 라인에 연결된 적어도 하나의 스위칭 소자;
    상기 게이트 절연막, 상기 데이터 라인, 및 상기 스위칭 소자 상에 배치되고, 상기 게이트 라인과 상기 스토리지 라인이 서로 인접한 영역에서 상기 게이트 절연막을 노출시키는 제1 개구부를 구비하는 보호막; 및
    상기 보호막 상에 구비되어 상기 스위칭 소자에 연결되고, 상기 스토리지 라인과 중첩하는 적어도 하나의 화소 전극을 포함하며,
    상기 제1 개구부는 상기 게이트 라인 및 상기 스토리지 라인 중 적어도 하나와 중첩하는 위치에 형성된 것을 특징으로 하는 표시 장치.
  2. 제1항에 있어서, 상기 화소 전극은 서로 다른 전압을 수신하는 제1 화소 전극과 제2 화소 전극을 포함하는 것을 특징으로 하는 표시 장치.
  3. 제2항에 있어서, 상기 데이터 라인은 서로 평행하고 소정 간격 이격된 제1 및 제2 데이터 라인을 포함하고,
    상기 스위칭 소자는 상기 게이트 라인에 연결된 제1 게이트 전극, 상기 제1 데이터 라인에 연결된 제1 소스 전극 및 상기 제1 화소 전극에 연결된 제1 드레인 전극으로 이루어진 제1 스위칭 소자, 상기 게이트 라인에 연결된 제2 게이트 전극, 상기 제2 데이터 라인에 연결된 제2 소스 전극 및 상기 제2 화소 전극에 연결된 제2 드레인 전극으로 이루어진 제2 스위칭 소자를 포함하는 것을 특징으로 하는 표시 장치.
  4. 제3항에 있어서, 상기 제1 개구부는 상기 게이트 라인 및 상기 스토리지 라인과 중첩하는 위치에 형성된 것을 특징으로 하는 표시 장치.
  5. 제4항에 있어서, 상기 각 화소는,
    상기 제1 개구부가 형성된 영역에서 상기 스토리지 라인으로부터 상기 게이트 라인 측으로 돌출된 다수의 제1 돌출 패턴; 및
    상기 제1 개구부가 형성된 영역에서 상기 게이트 라인으로부터 상기 스토리지 라인 측으로 돌출되고, 각각 서로 인접하는 두 개의 제1 돌출 패턴 사이에 개재된 다수의 제2 돌출 패턴을 더 포함하는 것을 특징으로 하는 표시 장치.
  6. 제4항에 있어서, 상기 각 화소는,
    상기 제1 개구부가 형성된 영역에서 상기 스토리지 라인으로부터 돌출된 제3 돌출 패턴;
    상기 제3 돌출 패턴으로부터 상기 게이트 라인과 평행하게 연장된 제4 돌출 패턴;
    상기 제1 게이트 전극으로부터 연장되어 상기 스토리지 라인과 상기 제4 돌출 패턴 사이에 구비된 제5 돌출 패턴; 및
    상기 제2 게이트 전극으로부터 연장되어 상기 스토리지 라인과 상기 제4 돌출 패턴 사이에 구비된 제6 돌출 패턴을 더 포함하는 것을 특징으로 하는 표시 장치.
  7. 제4항에 있어서, 상기 제1 드레인 전극 및 상기 제2 드레인 전극은 상기 제1 개구부를 통해 노출되고,
    상기 제1 화소 전극은 상기 제1 개구부를 통해 상기 제1 드레인 전극과 전기적으로 연결되고, 상기 제2 화소 전극은 상기 제1 개구부를 통해 상기 제2 드레인 전극과 전기적으로 연결되는 것을 특징으로 하는 표시 장치.
  8. 제4항에 있어서, 평면 상에서 볼 때 상기 제1 및 제2 드레인 전극은 상기 스토리지 라인과 중첩하고,
    상기 제1 및 제2 드레인 전극들 각각과 상기 게이트 라인의 이격 거리는 상기 스토리지 라인과 상기 게이트 라인의 이격 거리보다 큰 것을 특징으로 하는 표시 장치.
  9. 제2항에 있어서, 상기 게이트 라인은 서로 평행하고 소정 간격 이격하여 배치된 제1 게이트 라인 및 제2 게이트 라인을 포함하고,
    상기 스위칭 소자는 상기 제1 게이트 라인에 연결된 제1 게이트 전극, 상기 데이터 라인에 연결된 제1 소스 전극 및 상기 제1 화소 전극에 연결된 제1 드레인 전극으로 이루어진 제1 스위칭 소자, 상기 제1 게이트 라인에 연결된 제2 게이트 전극, 상기 데이터 라인에 연결된 제2 소스 전극 및 상기 제2 화소 전극에 연결된 제2 드레인 전극으로 이루어진 제2 스위칭 소자를 포함하는 것을 특징으로 하는 표시 장치.
  10. 제9항에 있어서, 상기 각 화소는,
    상기 스토리지 라인으로부터 분기된 제1 커플링 전극;
    상기 게이트 절연막을 사이에 두고 상기 제1 커플링 전극과 마주하는 제2 커플링 전극; 및
    상기 제2 게이트 라인에 연결된 제3 게이트 전극, 상기 제2 화소 전극에 연결된 제3 소스 전극 및 상기 제2 커플링 전극에 연결된 제3 드레인 전극을 포함하는 제3 스위칭 소자를 더 포함하는 것을 특징으로 하는 표시 장치.
  11. 제10항에 있어서, 상기 제1 개구부는 상기 제1 게이트 라인 및 상기 제1 커플링 전극과 중첩하는 위치에 제공되는 것을 특징으로 하는 표시 장치.
  12. 제10항에 있어서, 상기 제2 기판은 상기 제1 및 제2 화소 전극과 마주하는 공통 전극을 포함하고,
    상기 제1 개구부는 상기 제1 게이트 라인이 형성된 영역에 제공되는 것을 특징으로 하는 표시 장치.
  13. 제2항에 있어서, 상기 스토리지 라인은 상기 게이트 라인과 평행한 적어도 두 개의 부분을 포함하는 폐루프 형상을 가지며,
    상기 제1 개구부는 상기 게이트 라인 및 상기 스토리지 라인의 상기 두 개의 부분과 중첩하는 위치에 제공된 것을 특징으로 하는 표시 장치.
  14. 제2항에 있어서, 상기 스토리지 라인은 서로 평행하고 소정 간격 이격되며 서로 다른 전압을 각각 수신하는 제1 전원 라인 및 제2 전원 라인을 포함하고, 상기 데이터 라인은 서로 평행하고 소정 간격 이격된 제1 및 제2 데이터 라인을 포함하고,
    상기 스위칭 소자는 상기 게이트 라인에 연결된 제1 게이트 전극, 상기 제1 데이터 라인에 연결된 제1 소스 전극 및 상기 제1 화소 전극에 연결된 제1 드레인 전극으로 이루어진 제1 스위칭 소자, 상기 게이트 라인에 연결된 제2 게이트 전극, 상기 제1 및 제2 전원 라인 중 어느 하나에 연결된 제2 소스 전극 및 상기 제2 화소 전극에 연결된 제2 드레인 전극으로 이루어진 제2 스위칭 소자를 포함하는 것을 특징으로 하는 표시 장치.
  15. 제14항에 있어서, 상기 게이트 라인은 상기 제1 및 제2 전원 라인 사이에 구비되고,
    상기 제1 개구부는 상기 게이트 라인, 상기 제1 및 제2 전원 라인과 중첩하는 위치에 제공된 것을 특징으로 하는 표시 장치.
  16. 제15항에 있어서, 상기 제1 드레인 전극 및 상기 제2 드레인 전극은 상기 제1 개구부를 통해 노출되고,
    상기 제1 화소 전극은 상기 제1 개구부를 통해 상기 제1 드레인 전극과 전기적으로 연결되고, 상기 제2 화소 전극은 상기 제1 개구부를 통해 상기 제2 드레인 전극과 전기적으로 연결되는 것을 특징으로 하는 표시 장치.
  17. 제15항에 있어서, 평면 상에서 볼 때 상기 제1 드레인 전극은 상기 제1 전원 라인과 중첩하고, 상기 제2 드레인 전극은 상기 제2 전원 라인과 중첩하며,
    상기 제1 드레인 전극과 상기 게이트 라인의 이격 거리는 상기 제1 전원 라인과 상기 게이트 라인의 이격 거리보다 크고, 상기 제2 드레인 전극과 상기 게이트 라인의 이격 거리는 상기 제2 전원 라인과 상기 게이트 라인의 이격 거리보다 큰 것을 특징으로 하는 표시 장치.
  18. 제1항에 있어서, 상기 보호막은 상기 데이터 라인에 대응하는 위치에 형성된 제2 개구부를 더 구비하는 것을 특징으로 하는 표시 장치.
  19. 제1항에 있어서, 상기 각 화소는,
    상기 데이터 라인과 평행하고, 평면 상에서 볼 때 상기 화소 전극과 이격되어 구비된 더미 화소 전극을 더 포함하는 것을 특징으로 하는 표시 장치.
  20. 제1항에 있어서, 상기 제1 기판은 표시 영역과 비표시 영역으로 구분되고,
    상기 제2 기판은 상기 제1 기판의 상기 비표시 영역에 대응하여 형성된 블랙 매트릭스를 포함하며,
    상기 제1 개구부는 상기 비표시 영역 내에 형성되는 것을 특징으로 하는 표시 장치.
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