JP2014186135A - 液晶表示装置 - Google Patents
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Abstract
【課題】表示品位の良好な液晶表示装置を提供する。
【解決手段】ソース配線Sとゲート配線Gとが交差する位置近傍に配置されたスイッチング素子と、を備えたアレイ基板と、列方向に並んだ画素電極PEと対向して配置され、赤色着色層、緑色着色層および青色着色層を含むカラーフィルタを備えた対向基板と、アレイ基板と対向基板との間に配置されたスペーサSSと、を備え、列方向に隣接した画素電極PEは、スイッチング素子を介して互いに異なるソース配線Sと電気的に接続され、行方向における一方側のソース配線Sとスイッチング素子を介して電気的に接続した画素電極PEは、行方向における他方側のソース配線Sの上層を覆うように配置され、赤色着色層と緑色着色層との境界と対向して配置されたスペーサSS数は、赤色着色層と青色着色層との境界と対向して配置されたスペーサSS数よりも少ない液晶表示装置。
【選択図】図5
【解決手段】ソース配線Sとゲート配線Gとが交差する位置近傍に配置されたスイッチング素子と、を備えたアレイ基板と、列方向に並んだ画素電極PEと対向して配置され、赤色着色層、緑色着色層および青色着色層を含むカラーフィルタを備えた対向基板と、アレイ基板と対向基板との間に配置されたスペーサSSと、を備え、列方向に隣接した画素電極PEは、スイッチング素子を介して互いに異なるソース配線Sと電気的に接続され、行方向における一方側のソース配線Sとスイッチング素子を介して電気的に接続した画素電極PEは、行方向における他方側のソース配線Sの上層を覆うように配置され、赤色着色層と緑色着色層との境界と対向して配置されたスペーサSS数は、赤色着色層と青色着色層との境界と対向して配置されたスペーサSS数よりも少ない液晶表示装置。
【選択図】図5
Description
本発明の実施形態は、液晶表示装置に関する。
液晶表示装置は、様々な電子機器に搭載されている。液晶表示装置には、例えば、アクティブマトリクス型の液晶表示パネルが多く用いられている。液晶表示パネルは、アレイ基板と、対向基板と、アレイ基板及び対向基板間に挟持された液晶層とを備えている。アレイ基板は、互いに交差するように配線された複数本のゲート配線と複数本のソース配線と、これらゲート配線及びソース配線により区画された各画素領域に形成されたスイッチング素子としての薄膜トランジスタ(Thin Film Transistor:TFT)と、を備えている。
本発明の実施形態は、表示品位の良好な液晶表示装置を提供することを目的とする。
実施形態によれば、マトリクス状に配置された画素電極と、前記画素電極が配列した列に沿って延びたソース配線と、前記画素電極が配列した行に沿って延びたゲート配線と、前記ソース配線と前記ゲート配線とが交差する位置近傍に配置されたスイッチング素子と、を備えたアレイ基板と、前記列方向に並んだ前記画素電極と対向して配置され、赤色着色層、緑色着色層および青色着色層を含むカラーフィルタを備えた対向基板と、前記アレイ基板と前記対向基板との間に保持された液晶層と、前記アレイ基板と前記対向基板との間に配置されたスペーサと、を備え、前記列方向に隣接した前記画素電極は、前記スイッチング素子を介して互いに異なるソース配線と電気的に接続され、前記行方向における一方側の前記ソース配線と前記スイッチング素子を介して電気的に接続した前記画素電極は、前記行方向における他方側の前記ソース配線の上層を覆うように配置され、前記赤色着色層と前記緑色着色層との境界と対向して配置された前記スペーサの数は、前記赤色着色層と前記青色着色層との境界と対向して配置された前記スペーサの数よりも少ない液晶表示装置が提供される。
以下、本実施形態について、図面を参照しながら詳細に説明する。なお、各図において、同一又は類似した機能を発揮する構成要素には同一の参照符号を付し、重複する説明は省略する。
図1は、本実施形態における液晶表示装置の構成及び等価回路を概略的に示す図である。なお、本実施形態の液晶表示装置は、液晶配向モードとして垂直配向モードを採用している。
すなわち、液晶表示装置は、アクティブマトリクスタイプの液晶表示パネルLPNを備えている。液晶表示パネルLPNは、第1基板であるアレイ基板ARと、アレイ基板ARに対向して配置された第2基板である対向基板CTと、これらのアレイ基板ARと対向基板CTとの間に保持された液晶層LQと、を備えている。このような液晶表示パネルLPNは、画像を表示するアクティブエリアACTを備えている。このアクティブエリアACTは、m×n個のマトリクス状に配置された複数の画素PXによって構成されている(但し、m及びnは正の整数である)。
液晶表示パネルLPNは、アクティブエリアACTにおいて、n本のゲート配線G(G1〜Gn)、n本の補助容量線C(C1〜Cn)、m本のソース配線S(S1〜Sm)などを備えている。ゲート配線G及び補助容量線Cは、例えば、第1方向Xに沿って略直線的に延出している。これらのゲート配線G及び補助容量線Cは、第1方向Xに交差する第2方向Yに沿って交互に並列配置されている。ここでは、第1方向Xと第2方向Yとは互いに略直交している。ソース配線Sは、ゲート配線G及び補助容量線Cと交差している。ソース配線Sは、第2方向Yに沿って略直線的に延出している。なお、ゲート配線G、補助容量線C、及び、ソース配線Sは、必ずしも直線的に延出していなくても良く、それらの一部が屈曲していてもよい。また、補助容量線Cは液晶表示装置の設計に応じて省略されてもよい。
各ゲート配線Gは、アクティブエリアACTの外側に引き出され、ゲートドライバGDに接続されている。各ソース配線Sは、アクティブエリアACTの外側に引き出され、ソースドライバSDに接続されている。これらのゲートドライバGD及びソースドライバSDの少なくとも一部は、例えば、アレイ基板ARに形成され、コントローラを内蔵した駆動ICチップ2と接続されている。
各画素PXは、スイッチング素子SW、画素電極PE、共通電極CEなどを備えている。保持容量Csは、例えば補助容量線Cと画素電極PEとの間に形成される。補助容量線Cは、補助容量電圧が印加される電圧印加部VCSと電気的に接続されている。
なお、本実施形態においては、液晶表示パネルLPNは、画素電極PEがアレイ基板ARに形成される一方で共通電極CEの少なくとも一部が対向基板CTに形成された構成であり、これらの画素電極PEと共通電極CEとの間に形成される電界を主に利用して液晶層LQの液晶分子をスイッチングする。画素電極PEと共通電極CEとの間に形成される電界は、基板主面に対して略垂直方向に形成される。
スイッチング素子SWは、例えば、nチャネル薄膜トランジスタ(TFT)によって構成されている。このスイッチング素子SWは、ゲート配線G及びソース配線Sと電気的に接続されている。本実施形態では、第2方向Yに隣接した画素PXに配置されたスイッチング素子SWは、互いに異なるソース配線Sと電気的に接続している。第1方向Xに隣接した画素PXにおいて、スイッチング素子SWは共通のゲート配線Gと電気的に接続するとともに、第1方向Xにおける同じ側にあるソース配線Sと電気的に接続している。このようなスイッチング素子SWは、トップゲート型あるいはボトムゲート型のいずれであっても良い。また、スイッチング素子SWの半導体層は、例えば、ポリシリコンによって形成されているが、アモルファスシリコンによって形成されていても良い。
画素電極PEは、各画素PXに配置され、スイッチング素子SWに電気的に接続されている。共通電極CEは、液晶層LQを介して複数の画素PXの画素電極PEに対して共通に配置されている。このような画素電極PE及び共通電極CEは、例えば、インジウム・ティン・オキサイド(ITO)やインジウム・ジンク・オキサイド(IZO)などの光透過性を有する導電材料によって形成されている。
アレイ基板ARは、共通電極CEに電圧を印加するための給電部(図示せず)を備えている。この給電部は、例えば、アクティブエリアACTの外側に形成されている。共通電極CEは、アクティブエリアACTの外側においてアレイ基板ARの給電部と導電ペースト等の導電部材を介して電気的に接続している。
図2は、図1に示した液晶表示パネルLPNを対向基板側から見たときの画素PXの構造例を概略的に示す平面図である。ここでは、第2方向Yに並んだ画素PXをX−Y平面における平面図で示している。以下、図2の説明のために、第2方向Yにおいて上側に位置する画素を第1画素PX1、下側に位置する画素を第2画素PX2と称する。
ゲート配線GK、ゲート配線GK+1及びゲート配線GK+2は、第1方向Xに沿って延びている(Kは1以上n−2以下の正の整数)。補助容量線CKは、隣接するゲート配線GKとゲート配線GK+1との間に配置され、第1方向Xに沿って延びている。補助容量線CK+1は、隣接するゲート配線GK+1とゲート配線GK+2との間に配置され、第1方向Xに沿って延びている。ソース配線S1及びソース配線S2は、第2方向Yに沿って延びている。
図示した例では、第1画素PX1及び第2画素PX2において、ソース配線S1は左側端部に配置され、ソース配線S2は右側端部に配置されている。厳密には、ソース配線S1は当該画素PX1、PX2とその左側に隣接する画素との境界に跨って配置され、ソース配線S2は当該画素PX1、PX2とその右側に隣接する画素との境界に跨って配置されている。
また、第1画素PX1において、ゲート配線GKは上側端部に配置され、ゲート配線GK+1は下側端部に配置されている。厳密には、ゲート配線GKは第1画素PX1とその上側に隣接する画素との境界に跨って配置され、ゲート配線GK+1は第1画素PX1とその下側に隣接する第2画素PX2との境界に跨って配置されている。補助容量線CKは、第1画素PX1の略中央部に配置されている。
第1画素PX1において、画素電極PEは、隣接するソース配線S1とソース配線S2との間に配置されている。また、画素電極PEは、ゲート配線GKとゲート配線GK+1との間に位置している。厳密には、第1画素PX1において、画素電極PEの中心の位置は、第1方向Xにおけるソース配線S1とソース配線S2との中心の位置よりもソース配線S2寄りに配置されている。すなわち、第1画素PX1に配置された画素電極PEの端部は、第1方向Xにおいてソース配線S1と間隔を置いて配置されているとともに、ソース配線S2の上層に重畳するように配置されている。換言すると、第1方向Xにおいて、画素電極PEの端部とソース配線S1との間の距離は、画素電極PEの端部とソース配線S2との間の距離よりも大きい。
また、第2画素PX2において、ゲート配線GK+1は上側端部に配置され、ゲート配線GK+2は下側端部に配置されている。厳密には、ゲート配線GK+1は第2画素PX2とその上側に隣接する第1画素PX1との境界に跨って配置され、ゲート配線GK+2は第2画素PX2とその下側に隣接する画素との境界に跨って配置されている。補助容量線CK+1は、第2画素PX2の略中央部に配置されている。
第2画素PX2において、画素電極PEは、隣接するソース配線S1とソース配線S2との間に配置されている。また、画素電極PEは、ゲート配線GK+1とゲート配線GK+2との間に位置している。厳密には、第2画素PX2において、画素電極PEの中心の位置は、第1方向においてソース配線S1とソース配線S2との中心の位置よりもソース配線S1側に配置されている。すなわち、第2画素PX2に配置された画素電極PEの端部は、第1方向Xにおいてソース配線Sの上層に重畳するように配置されているとともに、第1方向Xにおいてソース配線S2と間隔を置いて配置されている。換言すると、第1方向Xにおいて、画素電極PEの端部とソース配線S1との間の距離は、画素電極PEの端部とソース配線S2との間の距離よりも小さい。
図示した例では、第1画素PX1において、スイッチング素子SWはゲート配線GK+1及びソース配線S1に電気的に接続されている。このスイッチング素子SWは、ゲート配線GK+1とソース配線S1の交点に設けられ、そのドレイン配線(半導体層SC)はゲート配線GK+1の一方側に設けられたコンタクトホールCH3を介してソース配線S1と電気的に接続し、ゲート配線GK+1と交差してソース配線S1及び補助容量線CKに沿って延長され、ゲート配線GK+1の他方側において補助容量線CKと重なる領域に形成されたコンタクトホールCH1、CH2を介して画素電極PEと電気的に接続されている。このようなスイッチング素子SWは、ソース配線S1及び補助容量線CKと重なる領域に設けられ、ソース配線S1及び補助容量線C1と重なる領域からほとんどはみ出すことはなく、表示に寄与する開口部の面積の低減を抑制している。
第2画素PX2において、スイッチング素子SWは、図示した例では、ゲート配線GK+2及びソース配線S2に電気的に接続されている。このスイッチング素子SWは、ゲート配線GK+2とソース配線S2の交点に設けられ、そのドレイン配線(半導体層SC)はゲート配線GK+2の一方側に設けられたコンタクトホールCH3を介してソース配線S2と電気的に接続し、ゲート配線GK+2と交差してソース配線S2及び補助容量線CK+1に沿って延長され、ゲート配線GK+2の他方側において補助容量線CK+1と重なる領域に形成されたコンタクトホールCH1、CH2を介して画素電極PEと電気的に接続されている。このようなスイッチング素子SWは、ソース配線S1及び補助容量線C1と重なる領域に設けられ、ソース配線S1及び補助容量線CK+1と重なる領域からほとんどはみ出すことはなく、表示に寄与する開口部の面積の低減を抑制している。
図3は、図2に示した液晶表示パネルLPNをA−A線で切断したときの断面構造を概略的に示す断面図である。なお、ここでは、説明に必要な箇所のみを図示している。
液晶表示パネルLPNを構成するアレイ基板ARの背面側には、バックライト4が配置されている。バックライト4としては、種々の形態が適用可能であり、また、光源として発光ダイオード(LED)を利用したものや冷陰極管(CCFL)を利用したものなどのいずれでも適用可能であり、詳細な構造については説明を省略する。
アレイ基板ARは、光透過性を有する第1絶縁基板10を用いて形成されている。第1絶縁基板10上は第1層間絶縁膜11によって覆われている。半導体層SC(ドレイン電極)は、第1層間絶縁膜11上に配置され第2層間絶縁膜12に覆われている。図示しないゲート配線や補助容量線は、第2層間絶縁膜12上に配置され第3層間絶縁膜13に覆われている。ソース配線Sは、第3層間絶縁膜13上に配置され平坦化膜14に覆われている。ソース配線Sは半導体層SCの直上に配置されている。換言すると、ソース配線Sと半導体層SCとは第3方向Zにおいて重畳している。第3方向Zとは、第1方向X及び第2方向Yに直交する方向、あるいは、液晶表示パネルLPNの法線方向である。画素電極PEは、平坦化膜14上に配置され第1配向膜AL1に覆われている。
第1配向膜AL1は、アレイ基板ARの対向基板CTと対向する面に配置され、アクティブエリアACTの略全体に亘って延在している。この第1配向膜AL1は、画素電極PEなどを覆っており、平坦化膜14上にも配置されている。このような第1配向膜AL1は、垂直配向性を示す材料によって形成されている。
対向基板CTは、光透過性を有する第2絶縁基板20を用いて形成されている。この対向基板CTは、ブラックマトリクスBM、カラーフィルタCF、オーバーコート層OC、共通電極CE、第2配向膜AL2などを備えている。
ブラックマトリクスBMは、各画素PXを区画し、画素電極PEと対向する開口部APを形成する。すなわち、ブラックマトリクスBMは、ソース配線S、ゲート配線、補助容量線、スイッチング素子などの配線部に対向するように配置されている。ここでは、ブラックマトリクスBMは、第2方向Yに沿って延出した部分のみが図示されているが、第1方向Xに沿って延出した部分を備えていても良い。このブラックマトリクスBMは、第2絶縁基板20のアレイ基板ARに対向する内面20Aに配置されている。
カラーフィルタCFは、各画素PXに対応して配置されている。すなわち、カラーフィルタCFは、第2絶縁基板20の内面20Aにおける開口部APに配置されるとともに、その一部がブラックマトリクスBMに乗り上げている。第1方向Xに隣接する画素PXにそれぞれ配置されたカラーフィルタCFは、互いに色が異なる。カラーフィルタCFの各着色層はアクティブエリアACTにおいて第2方向Yに延びている。すなわち、各色着色層は第2方向Yに並んだ画素電極PEと対向するように配置され、異なる色の着色層が第1方向Xに並んで配置されている。例えば、カラーフィルタCFは、赤色、青色、緑色といった3原色にそれぞれ着色された樹脂材料によって形成された着色層を備えている。
赤色に着色された樹脂材料からなる赤色着色層CFRは、赤色画素(赤色を表示する画素)に対応して配置されている。青色に着色された樹脂材料からなる青色着色層CFBは、青色画素(青色を表示する画素)に対応して配置されている。緑色に着色された樹脂材料からなる緑色着色層CFGは、緑色画素(緑色を表示する画素)に対応して配置されている。これらのカラーフィルタCF同士の境界は、ブラックマトリクスBMと重なる位置にある。
オーバーコート層OCは、カラーフィルタCFを覆っている。このオーバーコート層OCは、カラーフィルタCFの表面の凹凸の影響を緩和する。
共通電極CEは、オーバーコート層OCのアレイ基板ARと対向する側に形成されている。共通電極CEは複数の画素電極PEと対向するように配置され、例えばアクティブエリアACT全体に形成されている。共通電極CEは、画素電極PEと対向する位置において一部が除去されている。本実施形態では、共通電極CEは、開口部APの略中央に設けられた十字状の除去部CEA(図2に示す)を有している。除去部CEAは、第1方向Xと略平行に延びて除去された部分と、第2方向と略平行に延びて除去された部分とが交差した形状である。このように共通電極CEに除去部CEAを形成することにより、液晶層の液晶分子の配向を制御し各画素PX内に液晶の配向状態が異なる複数のドメインを形成することができ、視野角特性を改善することができる。尚、共通電極CEの除去部CEAは光を透過しない部分である。
第2配向膜AL2は、対向基板CTのアレイ基板ARと対向する面に配置され、アクティブエリアACTの略全体に亘って配置されている。この第2配向膜AL2は、共通電極CE及びオーバーコート層OCなどを覆っている。第2配向膜AL2は、垂直配向性を示す材料によって形成されている。
図4は、図2に示した液晶表示パネルLPNをB−B線で切断したときの断面構造を概略的に示す断面図である。なお、ここでは、柱状スペーサSSが配置された位置の断面において説明に必要な箇所のみを図示している。
遮光層LCが第1絶縁基板10上に配置され、第1層間絶縁膜11により覆われている。遮光層LCは、半導体層SCとゲート配線Gとが交差した位置の下層に配置されている。遮光層LCは、後述する柱状スペーサSSが配置された位置およびその周囲を遮光して柱状スペーサSS近傍における光抜けを回避する。なお、遮光層LCは、第1絶縁基板10上に形成される各種配線、例えば、ゲート配線Gやソース配線Sの一部であってもよい遮光層LCをアレイ基板ARに設けることにより、柱状スペーサSSと遮光層との位置ずれを抑制することができる。また、遮光層LCは、対向基板CTのブラックマトリクスBMの一部であってもよい。
半導体層SCは、第1絶縁基板10上において遮光層LCの直上に配置され、第2層間絶縁膜12に覆われている。
ゲート配線GKは、第2層間絶縁膜12上において半導体層SCと交差するように配置されている。ゲート配線GKは半導体層SCの上層において分岐し、半導体層SCの2カ所と交差している。ゲート配線GKは第3層間絶縁膜13に覆われている。
ソース配線S1は、第3層間絶縁膜13上において半導体層SCの直上に配置され、平坦化膜14に覆われている。
柱状スペーサSSは、下地層EBを介して平坦化膜14上に配置され、第1配向膜AL1に覆われている。下地層EBは、画素電極PEと同層に配置されている。柱状スペーサSSは、例えば樹脂材料により形成されている。
アレイ基板ARと対向基板CTとは、それぞれの第1配向膜AL1及び第2配向膜AL2が対向するように配置されている。このとき、アレイ基板ARの第1配向膜AL1と対向基板CTの第2配向膜AL2との間は、柱状スペーサSSにより所定のセルギャップ、例えば2〜7μmのセルギャップが形成される。アレイ基板ARと対向基板CTとは、所定のセルギャップが形成された状態で、アクティブエリアACTの外側のシール材(図示せず)によって貼り合わせられている。尚、これら第1配向膜AL1及び第2配向膜AL2は液晶層LQの液晶分子を垂直に配向させる垂直配向膜である。
液晶層LQは、アレイ基板ARと対向基板CTとの間に形成されたセルギャップに保持され、第1配向膜AL1と第2配向膜AL2との間に配置されている。このような液晶層LQの液晶分子は、例えば、誘電率異方性が負(ネガ型)の液晶材料によって構成され、液晶層LQに含まれる液晶分子は、電圧が印加されていないときにはアレイ基板AR及び対向基板CTの基板面に対して略垂直に配向し、所定の電圧が印加されたときにアレイ基板AR及び対向基板CTの基板面に対して略水平に配向する。
アレイ基板ARの外面、つまり、アレイ基板ARを構成する第1絶縁基板10の外面10Bには、第1光学素子OD1が接着剤などにより貼付されている。第1光学素子OD1は、液晶表示パネルLPNのバックライト4と対向する側に位置しており、バックライト4から液晶表示パネルLPNに入射する入射光の偏光状態を制御する。この第1光学素子OD1は、第1偏光軸(あるいは第1吸収軸)を有する第1偏光板PL1を含んでいる。
対向基板CTの外面、つまり、対向基板CTを構成する第2絶縁基板20の外面20Bには、第2光学素子OD2が接着剤などにより貼付されている。この第2光学素子OD2は、液晶表示パネルLPNの表示面側に位置しており、液晶表示パネルLPNから出射した出射光の偏光状態を制御する。この第2光学素子OD2は、第2偏光軸(あるいは第2吸収軸)AX2を有する第2偏光板PL2を含んでいる。
本実施形態において、ソース配線Sの第1方向Xにおける幅は3μmであって、ブラックマトリクスBMの延びた方向と略直交する方向における幅は4μmである。
ここで、例えば液晶表示装置の極性反転駆動方法の一つであるカラム反転駆動を採用した液晶表示装置では、アクティブエリアACTの中央に略矩形状の窓を表示した場合、画素電極PEとソース配線Sとのカップリング容量に起因した縦クロストークが生じることがある。本実施形態では、この縦クロストークを回避するために、ソース配線Sの電位変動はカラム反転同等とするとともに、第2方向Yに隣接した画素電極PEが第2方向Yに沿ってスイッチング素子SWを介して異なるソース配線Sと接続している。さらに、本実施形態では、画素電極PEが、スイッチング素子SWを介して接続したソース配線Sと逆極性のソース配線S側にシフトして配置されている。画素電極PEは、絶縁層を介してスイッチング素子SWを介して接続したソース配線Sと逆極性のソース配線S上を覆っている。このことにより、画素電極PEとソース配線Sとのカップリング容量のバランスを調整し、縦クロストークの発生を抑制している。
しかしながら、上記のように画素電極PEを一方のソース配線S側へシフトすることにより、第3方向Zに対して傾いた方向からアクティブエリアACTを視認した場合、隣接した画素PXに表示される色が混ざってしまうことがあった。例えば、赤色画素PXRの画素電極PEが、隣接した緑色画素PXG側へシフトして配置されている箇所について、赤色画素PXRではバックライト4からの光を透過し緑色画素PXGではバックライト4からの光を遮断しているとき、赤色画素PXRを緑色画素PXG側に傾いた斜め方向から視認すると、赤色画素PXRを透過する光の一部が緑色着色層CFGを介して視認され、本来であれば赤色に表示される箇所が橙色に見えることがあった。高輝度化および高精細化の要求にともない、ブラックマトリクスBMの幅を小さくすると、上記のように隣接した画素PXの表示色が混ざることにより表示品位が低下することがより懸念される。
上記表示品位の低下の一因として、柱状スペーサSSの周囲の液晶の配向乱れが考えられる。そこで、本実施形態では、上記混色による表示品位の低下を抑制すべく柱状スペーサSSの配置位置を決定している。
液晶表示パネルLPNは、アレイ基板AR及び対向基板CT間の隙間を一定に保つために複数の柱状スペーサSSを備えている。柱状スペーサSSをアレイ基板AR上にフォトリソグラフィ法により形成する場合、開口部APを避けて柱状スペーサSSを配置出来るため、良好な表示品位を得ることができる。
このとき、柱状スペーサSSを配置する領域については、セルギャップの均一性を保つため、アレイ基板AR及び対向基板CTともに安定した平坦度を確保できる領域を選び、画素PX内の同一位置に配置することが望ましい。この為、柱状スペーサSSは、開口部APに重ならないように配置される。また安定した平坦度確保の為、アレイ基板ARのコンタクトホールCH1〜CH3周辺を避けて配置される。
さらに、ブラックマトリクスBMと対向する位置に柱状スペーサSSを配置することにより、2枚の基板間の距離を一定に保つと共に柱状スペーサSSを配置することによる開口率の低下を抑制して高輝度化を実現するとともに、柱状スペーサSSの選択的配置と高さの精度向上によるセルギャップ均一化に寄与してきたものである。
そこで、本実施形態の液晶表示装置では、柱状スペーサSSは、ソース配線Sとゲート配線Gとの交点付近又はソース配線Sと補助容量線Cとの交点付近に配置されている。
ここで、ガラス基板の面押しに対して高い耐久性をもつ液晶表示装置を製造するためにはスペーサ面密度(基板面の単位面積当たりの柱状スペーサSSの面積)を高くすることが望ましい。また、均一なセルギャップの液晶表示装置を得るためにも、所定値以上のスペーサ面密度であることが望ましい。
図5は、上記液晶表示装置において、柱状スペーサSSを配置する位置の一例について説明するための図である。ここでは、説明に必要な構成のみを示し他の構成は省略している。また、画素PXの中央においてゲート線と平行に配置されている補助容量線C及び共通電極の十字状の除去部CEAは図2と同様であり、図5では省略している。
本実施形態の液晶表示装置では、高輝度を実現する為に、カラーフィルタCFの赤、緑、青の三種類の着色層のうち、緑色着色層CFGの透過率を高く設計している。この場合、緑色画素PXGが駆動されていない状態(バックライト4からの光を遮断する状態)で、隣接した赤色画素PXRや、青色画素PXBが駆動している場合に混色した状態で視認されやすくなる。
そこで、図5に示す例ではでは、上記事情を鑑みて緑色画素PXGの周囲を囲む領域に配置される柱状スペーサSSを少なくしている。より具体的には、赤色画素PXRと緑色画素PXGとの間に配置されたソース配線S上において、柱状スペーサSSは、隣接した3本のゲート配線Gのうちの1本の上に配置されている。図5に示した例では、柱状スペーサSSは、ゲート配線G1、G4とソース配線S2、S5とが交差した位置に配置されている。緑色画素PXGと青色画素PXBとの間に配置されたソース配線S上には柱状スペーサSSを配置していない。図5に示した例では、ソース配線S3上には柱状スペーサSSが配置されない。青色画素PXBと赤色画素PXRとの間に配置されたソース配線S上において、柱状スペーサSSは、隣接した3本のゲート配線Gのうちの2本の上に配置されている。すなわち、図5に示した例では、柱状スペーサSSは、ゲート配線G2、G3、G5とソース配線S1、S4とが交差した位置に配置されている。
本実施形態では、画素PXの中央にゲート配線Gと平行に補助容量線Cが配置されている。このアレイ基板AR上の補助容量線Cと、対向基板TC上において画素PXの略中央に設けられた共通電極CEの十字状の除去部CEA(図2に示す)の一部は重なって配置されている。すなわち、十字状の除去部CEAにおいて、補助容量線Cと平行な部分の除去部分は補助容量線Cと重なり補助容量線Cと垂直な部分はゲート線Gに向かって延出するように配置されている。これにより画素内で液晶が対称的に配向し視野角を改善し、且つ、光を透過させない部分を重ねているため透過率の向上を図ることができる。さらに、除去部を十字状にすることにより液晶分子の応答を速くすることができる。
一方、柱状スペーサSSはその周辺の液晶分子を不所望な方向に配向させる。したがって、液晶分子を所望とする方向に制御する十字状の除去部CEAと液晶分子を不所望な方向に配向させる柱状スペーサSSが互いに近接して配置されると液晶分子の配向の乱れが生じ表示不良になる虞がある。
そこで、本実施形態では、上記の視野角の改善、透過率の向上、及び、液晶分子の配向の乱れの抑制等を考慮して、画素の中央で補助容量線Cと共通電極の十字状の除去部CEAを重ねるとともに柱状スペーサSSを十字状の除去部CEAから遠くに位置するゲート配線Gとソース配線Sとの交差部に配置している。
上記のように配置するのは、3色の着色層のうち、緑色着色層CFGが最も透過率が高く設計されているため、緑色画素PXGの周囲に柱状スペーサSSの下の遮光層LCを配置すると、開口率の減少が大きくなり製品輝度に反映される為である。
なお、セルギャップの保持、ガラスの面押しに対する高い耐久性を持つ液晶表示装置を製造する為には、ある程度のスペーサ面密度が必要であり、製品によって必要なスペーサ面密度は異なる。この為、赤色画素PXRと緑色画素PXGとの間に配置されたソース配線S上に柱状スペーサSSを配置しなくても十分な耐久性を持つ液晶表示装置を提供できる場合には、赤色画素PXRと青色画素PXBとの間に配置されたソース配線S上にのみ柱状スペーサSSを配置してもよい。
また、本実施形態では、赤色着色層CFRは青色着色層CFBよりも透過率が低く設計されているため、すなわち、青色着色層CFBと緑色着色層CFGの透過率差が赤色着色層CFRと緑色着色層CFGの透過率差に比べて大きく青色に緑色が混色する場合に混色が分かり易いため、青色画素PXBと緑色画素PXGとの間には柱状スペーサSSを配置せずに、赤色画素PXRと緑色画素PXGとの間に柱状スペーサSSを配置して、開口率の低下を抑制している。カラーフィルタCFの設計に応じて、青色画素PXBと緑色画素PXGとの間にも柱状スペーサSSを配置してもよい。
上記のように柱状スペーサSSを配置することにより、緑色画素PXGの周囲に配置される柱状スペーサSSの数が、赤色画素PXR及び青色画素PXBの周囲に配置される柱状スペーサSSの数よりも少なくなり、赤色画素PXR及び青色画素PXBを透過する光の一部が緑色着色層CFGを介して視認されることを抑制することができる。したがって、図5に示すように柱状スペーサSSを配置することにより、表示品位の良好な液晶表示装置を提供することができる。
図6は、上記液晶表示装置において、柱状スペーサSSを配置する位置の他の例について説明するための図である。ここでは、説明に必要な構成のみを示し他の構成は省略している。また、画素PXの中央においてゲート線Gと平行に配置されている補助容量線C及び共通電極CEの十字状の除去部CEAの配置は図2と同様であり、図6では省略している。
この例では、赤色画素PXRと青色画素PXBとの間に配置されたソース配線S上と、赤色画素PXRと緑色画素PXGとの間に配置されたソース配線S上とに同じ数だけ柱状スペーサSSが配置され、緑色画素PXGと青色画素PXBとの間に配置されたソース配線S上には柱状スペーサSSが配置されていない。
赤色画素PXRと緑色画素PXGとの間に配置されたソース配線S上の柱状スペーサSSは、赤色画素PXRと青色画素PXBとの間に配置されたソース配線S上の柱状スペーサSSよりも底面の面積が小さい。したがって、赤色画素PXRと緑色画素PXGとの間に配置する柱状スペーサSS下の遮光層LCは、赤色画素PXRと青色画素PXBとの間に配置する柱状スペーサSS下の遮光層LCよりも小さくすることができ、緑色画素PXGの開口率の減少を抑制することができる。
また、上記のように底面の面積が異なる柱状スペーサSSを配置することにより、緑色画素PXGの周囲に配置される柱状スペーサSSは、赤色画素PXR及び青色画素PXBの周囲に配置される柱状スペーサSSよりもその底面の面積が小さくなり、柱状スペーサSSによる配向乱れにより赤色画素PXR及び青色画素PXBを透過する光の一部が緑色着色層CFGを介して視認されることを抑制することができる。
また、図6に示す例では視野角の改善、透過率の向上、及び、液晶分子の配向の乱れの抑制を考慮して、図5に示す例と同様に補助容量線上に柱状スペーサSSを配置しない。
したがって、図6に示すように柱状スペーサSSを配置することにより、表示品位の良好な液晶表示装置を提供することができる。
図7は、上記液晶表示装置において、柱状スペーサSSを配置する位置の他の例について説明するための図である。ここでは、説明に必要な構成のみを示し他の構成は省略している。また、画素PXの中央においてゲート線Gと平行に配置されている補助容量線C及び共通電極CEの十字状の除去部CEAの配置は図2と同様であり、図7では省略している。
この例では、図5に示した例の柱状スペーサSSの位置を一部変更している。すなわち、赤色画素PXRと緑色画素PXGとの間に配置されたソース配線S2、S5上において、柱状スペーサSSはソース配線S2、S5とゲート配線G1、G4とが交差した位置からずれて配置されている。柱状スペーサSSは、画素電極PEが赤色画素PXR側へシフトした緑色画素PXG側へ、ゲート配線G上から第2方向Yに沿ってずれて配置される。具体的には、柱状スペーサSSは、ソース配線S2とゲート配線G1とが交差する位置から第2方向Yに沿って上側にずれて配置され、ソース配線S2とゲート配線G4とが交差する位置から第2方向Yに沿って下側(ゲート配線G5側)にずれて配置されている。
上記のように赤色画素PXRと緑色画素PXGとの間に配置されたソース配線S2、S5上に配置した柱状スペーサSSをずらして配置すると、緑色画素PXG側へ隣接した画素PXの画素電極PEがシフトしている部分に柱状スペーサSSが配置されることが無くなり、柱状スペーサSS近傍の液晶の配向乱れにより赤色画素PXRを透過する光の一部が緑色着色層CFGを介して視認されることを回避できる。
また、図7に示す例では視野角の改善、透過率の向上、及び、液晶分子の配向の乱れの抑制を考慮して、図5に示す例と同様に補助容量線上に柱状スペーサSSを配置しない。
したがって、図7に示す例によれば、図5に示す例と同様の効果が得られるとともに、さらに表示品位を改善することができる。
図8は、上記液晶表示装置において、柱状スペーサSSを配置する位置の他の例について説明するための図である。ここでは、説明に必要な構成のみを示し他の構成は省略している。また、画素PXの中央においてゲート線Gと平行に配置されている補助容量線C及び共通電極CEの十字状の除去部CEAの配置は図2と同様であり、図8では省略している。
この例では、図5に示した例の柱状スペーサSSの位置を一部変更している。すなわち、柱状スペーサSSは、赤色画素PXRと緑色画素PXGとの間に配置されたソース配線S2、S5とゲート配線G1、G4とが交差する位置から、第1方向Xに沿って赤色画素PXR側にずれて配置されている。具体的には、柱状スペーサSSは、ソース配線S2とゲート配線G1とが交差する位置から第1方向Xに沿って左側(ソース配線S1側)にずれて配置され、ソース配線S2とゲート配線G4とが交差する位置から第1方向Xに沿って左側(ソース配線S1側)にずれて配置されている。
上記のように赤色画素PXRと緑色画素PXGとの間に配置されたソース配線S2、S5上に配置した柱状スペーサSSをずらして配置すると、緑色画素PXGから離れた位置に柱状スペーサSSが配置されるため、遮光層LCにより緑色画素PXGの開口率が低下することもなく、柱状スペーサSS近傍の液晶の配向乱れにより赤色画素PXRを透過する光の一部が緑色着色層CFGを介して視認されることを回避できる。
また、図8に示す例では視野角の改善、透過率の向上、及び、液晶分子の配向の乱れの抑制を考慮して、図5に示す例と同様に補助容量線上に柱状スペーサSSを配置していない。
したがって、図8に示す例によれば、図5に示す例と同様の効果が得られるとともに、さらに表示品位を改善することができる。
図9は、上記液晶表示装置において、柱状スペーサSSを配置する位置の他の例について説明するための図である。ここでは、説明に必要な構成のみを示し他の構成は省略している。また、図9に示す例では画素PXの中央においてアレイ基板AR上にゲート線Gと平行に配置されている補助容量線Cとこの補助容量線と重なる部分の対向基板CT上に共通電極CEの十字状の除去部CEAが配置されている。共通電極CEの十字状の除去部CEAの配置は図2と同様であり、図9では図示を省略している。
この例では、図5に示した例の柱状スペーサSSの位置を一部変更している。すなわち、赤色画素PXRと緑色画素PXGとの間に配置されたソース配線S2、S5上において、柱状スペーサSSの少なくとも一部はソース配線Sと補助容量線Cとが交差した位置に配置されている。
また、柱状スペーサSSを赤色画素PXRと緑色画素PXG間のみ補助容量線Cとソース配線Sとの交差位置に配置する。混色した状態が視認される表示不良は、法線方向Zに対して第1方向X側に傾いた斜め方向からアクティブエリアACTを視認したとき生じる。したがって、第1方向Xに延びた補助容量線C上に柱状スペーサSSを配置すると、補助容量線Cにより柱状スペーサSSの周囲も遮光され、柱状スペーサSSによる液晶の配向乱れが生じた場合でも光抜け等が生じない。
なお、図9のように画素PXの第2方向Yにおける中央に補助容量線Cが配置されている場合には、柱状スペーサSSの周囲の配向が乱れることが懸念されるが、赤色着色層CFRと緑色着色層CFGの透過率差は青色着色層CFBと緑色着色層CFGの透過率差に比べて小さく配向の乱れが目立ち難い為、赤色画素PXRと緑色画素PXGとの間のみに柱状スペーサSSを配置した方が望ましい。
上記のように赤色画素PXRと緑色画素PXGとの間において、柱状スペーサSSをソース配線Sと補助容量線Cとが交差する位置に配置することにより、補助容量線Cにより柱状スペーサSSの周囲を遮光することができるため、別途遮光層を設ける必要がなく、開口率が低下を回避することができる。
したがって、図9に示す例によれば、図5に示す例と同様の効果が得られるとともに、さらに表示品位を改善することができる。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
なお、上記実施形態において、アレイ基板ARの表面に凹凸が生じている場合には、柱状スペーサSSの高さを調整してもよい。例えば、ゲート配線Gとソース配線Sとが交差する位置が、ソース配線Sのみが配置された位置やゲート配線Gのみが配置された位置よりも厚くなっている場合には、ゲート配線Gとソース配線Sとが交差する位置に配置する柱状スペーサSSを低くしてもよい。
また、上記実施形態では、共通電極CEの除去部は十字状の例で説明したが、ゲート配線Gと平行な除去部が無くソース配線Sに平行な除去部のみの構造でも良く、すなわち、共通電極CEの除去部はI字状であっても良い。
また、上記実施形態では、垂直配向モードを採用した液晶表示装置を例に説明したが、他の液晶配向モード(例えば、ECBモードやFFSモード等)を採用した液晶表示装置であっても、上記の実施形態と同様に柱状スペーサを配置することにより同様の効果を得ることができる。
LPN…液晶表示パネル、AR…アレイ基板、CT…対向基板、LQ…液晶層、ACT…アクティブエリア、PX…画素、G…ゲート配線、C…補助容量線、S…ソース配線、X…第1方向、Y…第2方向、Z…第3方向(法線方向)、SW…スイッチング素子、PE…画素電極、CE…共通電極、SC…半導体層(ドレイン配線)、BM…ブラックマトリクス、CF…カラーフィルタ、OC…オーバーコート層、AP…開口部、CFR…赤色着色層、CFB…青色着色層、CFG…緑色着色層、CEA…除去部(スリット)、LC…遮光層、SS…柱状スペーサ、EB…下地層、PXR…赤色画素、PXG…緑色画素、PXB…青色画素、4…バックライト。
Claims (8)
- マトリクス状に配置された画素電極と、前記画素電極が配列した列に沿って延びたソース配線と、前記画素電極が配列した行に沿って延びたゲート配線と、前記ソース配線と前記ゲート配線とが交差する位置近傍に配置されたスイッチング素子と、を備えたアレイ基板と、
前記列方向に並んだ前記画素電極と対向して配置され、赤色着色層、緑色着色層および青色着色層を含むカラーフィルタを備えた対向基板と、
前記アレイ基板と前記対向基板との間に保持された液晶層と、
前記アレイ基板と前記対向基板との間に配置されたスペーサと、を備え、
前記列方向に隣接した前記画素電極は、前記スイッチング素子を介して互いに異なるソース配線と電気的に接続され、
前記行方向における一方側の前記ソース配線と前記スイッチング素子を介して電気的に接続した前記画素電極は、前記行方向における他方側の前記ソース配線の上層を覆うように配置され、
前記赤色着色層と前記緑色着色層との境界と対向して配置された前記スペーサの数は、前記赤色着色層と前記青色着色層との境界と対向して配置された前記スペーサの数よりも少ない液晶表示装置。 - マトリクス状に配置された画素電極と、前記画素電極が配列した列に沿って延びたソース配線と、前記画素電極が配列した行に沿って延びたゲート配線と、前記ソース配線と前記ゲート配線とが交差する位置近傍に配置されたスイッチング素子と、を備えたアレイ基板と、
前記列方向に並んだ前記画素電極と対向して配置され、赤色着色層、緑色着色層および青色着色層を含むカラーフィルタを備えた対向基板と、
前記アレイ基板と前記対向基板との間に保持された液晶層と、
前記アレイ基板と前記対向基板との間に配置されたスペーサと、を備え、
前記列方向に隣接した前記画素電極は、前記スイッチング素子を介して互いに異なるソース配線と電気的に接続され、
前記行方向における一方側の前記ソース配線と前記スイッチング素子を介して電気的に接続した前記画素電極は、前記行方向における他方側の前記ソース配線の上層を覆うように配置され、
前記赤色着色層と前記緑色着色層との境界と対向して配置された前記スペーサの底面の面積は、前記赤色着色層と前記青色着色層との境界と対向して配置された前記スペーサの底面の面積よりも小さい液晶表示装置。 - 前記緑色着色層と前記青色着色層との境界と対向した位置に前記スペーサが配置されない請求項1又は請求項2記載の液晶表示装置。
- 前記スペーサは、前記ソース配線と前記ゲート配線とが交差した位置と対向して配置されている請求項1乃至請求項3のいずれか1項記載の液晶表示装置。
- 前記列方向に並んだ前記ゲート配線間において、前記行方向に沿って延びた補助容量線と、前記対向基板において前記画素電極と対向する共通電極と、前記共通電極の除去部と、を更に備え、
前記液晶層の液晶分子は負の誘電率異方性を有している請求項1乃至請求項4のいずれか1項記載の液晶表示装置。 - 前記赤色着色層と前記緑色着色層との境界と対向した前記スペーサの少なくとも一部は、前記補助容量線と前記ソース配線とが交差した位置と対向して配置されている請求項1乃至請求項3のいずれか1項記載の液晶表示装置。
- 前記スペーサは、前記赤色着色層と前記緑色着色層との境界と対向した前記ソース配線上を覆う前記画素電極が配置された緑色を表示する画素において、前記赤色着色層と前記緑色着色層との境界と対向した前記ソース配線と対向して配置されている請求項1乃至請求項3のいずれか1項記載の液晶表示装置。
- 前記スペーサは、前記赤色着色層と前記緑色着色層との境界と対向した前記ソース配線と前記ゲート配線とが交差した位置との近傍において、赤色を表示する画素間に配置された前記ゲート配線と対向して配置されている請求項1乃至請求項3のいずれか1項記載の液晶表示装置。
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Cited By (6)
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CN107407843B (zh) * | 2015-03-06 | 2020-11-17 | 夏普株式会社 | 液晶显示装置 |
CN106324915A (zh) * | 2015-06-24 | 2017-01-11 | 群创光电股份有限公司 | 显示面板 |
CN111458938A (zh) * | 2019-01-18 | 2020-07-28 | 夏普株式会社 | 显示装置和有源矩阵基板 |
CN111458938B (zh) * | 2019-01-18 | 2023-05-23 | 夏普株式会社 | 显示装置和有源矩阵基板 |
WO2021166711A1 (ja) * | 2020-02-20 | 2021-08-26 | ソニーセミコンダクタソリューションズ株式会社 | 投射型表示装置 |
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