JPH0711642B2 - 表示電極基板の製造方法 - Google Patents
表示電極基板の製造方法Info
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- JPH0711642B2 JPH0711642B2 JP27169888A JP27169888A JPH0711642B2 JP H0711642 B2 JPH0711642 B2 JP H0711642B2 JP 27169888 A JP27169888 A JP 27169888A JP 27169888 A JP27169888 A JP 27169888A JP H0711642 B2 JPH0711642 B2 JP H0711642B2
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Description
【発明の詳細な説明】 産業上の利用分野 本発明は、アクティブマトリクス表示装置に用いられる
表示電極基板の製造方法に関する。
表示電極基板の製造方法に関する。
従来の技術 第７図はアクティブマトリクス液晶表示装置に用いられ
る従来の表示電極基板の１絵素当たりの構成を示す平面
図であり、第８図は第７図におけるVIII−VIII矢視断面
図を示す。
る従来の表示電極基板の１絵素当たりの構成を示す平面
図であり、第８図は第７図におけるVIII−VIII矢視断面
図を示す。
第７図および第８図において、透明絶縁基板１上にはア
クティブマトリクス液晶表示装置の走査電極となるゲー
トバス２とゲート電極2aとが一体に形成され、さらにそ
の上にゲート電極2aおよびゲートバス２を覆うゲート絶
縁膜３が形成されている。ゲート絶縁膜３上のゲート電
極2aと重なる位置には半導体層４が形成されている。ま
たゲート絶縁膜３上には、アクティブマトリクス液晶表
示装置の信号電極となるソースバス５とソース電極5aと
が一体に形成されている。ソースバス５はゲート絶縁膜
３を介してゲートバス２と直角に立体交差する向きに形
成され、ソース電極5aはその一部が半導体層４上の一側
部と重なるように形成されている。
クティブマトリクス液晶表示装置の走査電極となるゲー
トバス２とゲート電極2aとが一体に形成され、さらにそ
の上にゲート電極2aおよびゲートバス２を覆うゲート絶
縁膜３が形成されている。ゲート絶縁膜３上のゲート電
極2aと重なる位置には半導体層４が形成されている。ま
たゲート絶縁膜３上には、アクティブマトリクス液晶表
示装置の信号電極となるソースバス５とソース電極5aと
が一体に形成されている。ソースバス５はゲート絶縁膜
３を介してゲートバス２と直角に立体交差する向きに形
成され、ソース電極5aはその一部が半導体層４上の一側
部と重なるように形成されている。
これとは別に、ゲート絶縁膜３上には、一部が半導体層
４上の他側部と重なるようにドレイン電極６が形成され
ている。さらに、ゲート絶縁膜３上には、透明導電膜か
らなり１絵素分の面積を有する絵素電極７が形成され、
この絵素電極７はドレイン電極６の一部の上に重ねられ
てこのドレイン電極６と電気的に接続されている。上記
ゲート電極2a,ゲート絶縁膜3,半導体層4,ソース電極5a
およびドレイン電極６によって１つの薄膜トランジスタ
（Thin Film Transistor:以下、TFTと称する）８が構
成され、これがアクティブマトリクス液晶表示装置の１
絵素に対応するスイッチング素子となる。このTFT8と絵
素電極７とはゲートバス２とソースバス５とが交差する
位置ごとに、すなわちマトリクス状に配列して絵素の数
だけ形成される。このようにして形成された表示電極基
板上に液晶層，透明電極を順次重ねることによって透過
型のアクティブマトリクス液晶表示装置が構成される。
４上の他側部と重なるようにドレイン電極６が形成され
ている。さらに、ゲート絶縁膜３上には、透明導電膜か
らなり１絵素分の面積を有する絵素電極７が形成され、
この絵素電極７はドレイン電極６の一部の上に重ねられ
てこのドレイン電極６と電気的に接続されている。上記
ゲート電極2a,ゲート絶縁膜3,半導体層4,ソース電極5a
およびドレイン電極６によって１つの薄膜トランジスタ
（Thin Film Transistor:以下、TFTと称する）８が構
成され、これがアクティブマトリクス液晶表示装置の１
絵素に対応するスイッチング素子となる。このTFT8と絵
素電極７とはゲートバス２とソースバス５とが交差する
位置ごとに、すなわちマトリクス状に配列して絵素の数
だけ形成される。このようにして形成された表示電極基
板上に液晶層，透明電極を順次重ねることによって透過
型のアクティブマトリクス液晶表示装置が構成される。
上述した表示電極基板に形成するTFT8の数は絵素数に応
じて決まり、たとえば400×640ドットの液晶表示装置の
場合には256000個ものTFT8をマトリクス状に配列しなけ
ればならない。このように多数のTFT8を持つ表示電極基
板の場合、それらのTFT8のうち１個でも故障していると
液晶表示装置の液晶品位が低下してしまうので、多数の
TFT8を持つ場合でもそれらのすべてを欠陥なく形成する
ことが必要になる。
じて決まり、たとえば400×640ドットの液晶表示装置の
場合には256000個ものTFT8をマトリクス状に配列しなけ
ればならない。このように多数のTFT8を持つ表示電極基
板の場合、それらのTFT8のうち１個でも故障していると
液晶表示装置の液晶品位が低下してしまうので、多数の
TFT8を持つ場合でもそれらのすべてを欠陥なく形成する
ことが必要になる。
しかしながら、表示電極基板の製造工程は上述したよう
に複数であるため、大面積の絶縁基板上に多数個のTFT8
を欠陥なく形成することは困難であり、そのため表示電
極基板の製造歩留まりは低いのが実情である。
に複数であるため、大面積の絶縁基板上に多数個のTFT8
を欠陥なく形成することは困難であり、そのため表示電
極基板の製造歩留まりは低いのが実情である。
そこで、表示電極基板の製造歩留まりを向上させる１つ
の対策として、１絵素当たり２個以上のTFT8を設けるこ
とが提案されている。この場合、１絵素に割り当てられ
複数個のTFT8のうち例えば１個が断線していても残りの
TFT8が正常である限りその絵素は正常に働くことになる
ので、TFT8の断線に対して有効となる。
の対策として、１絵素当たり２個以上のTFT8を設けるこ
とが提案されている。この場合、１絵素に割り当てられ
複数個のTFT8のうち例えば１個が断線していても残りの
TFT8が正常である限りその絵素は正常に働くことになる
ので、TFT8の断線に対して有効となる。
発明が解決しようとする課題 しかしながら、上述したように１絵素当たりの２個以上
のTFT8を設ける場合には、断線に対する対策として有効
である半面、TFT8の数が増大することからTFT8のソース
電極5aとドレイン電極６の間のショートに関する欠陥発
生率がそれだけ高くなっってしまう。このため、TFT8の
ショートの有無を検査して、ショートしているTFT8を絵
素電極７から切り離すという新たな作業が必要になると
いう問題点が生じる。
のTFT8を設ける場合には、断線に対する対策として有効
である半面、TFT8の数が増大することからTFT8のソース
電極5aとドレイン電極６の間のショートに関する欠陥発
生率がそれだけ高くなっってしまう。このため、TFT8の
ショートの有無を検査して、ショートしているTFT8を絵
素電極７から切り離すという新たな作業が必要になると
いう問題点が生じる。
したがって、本発明の目的は、１絵素当たり２個以上の
TFTを設けた表示電極基板を、欠陥検査を行うことなく
欠陥箇所が自動的に修正されるように製造することので
きる表示電極基板の製造方法を提供することである。
TFTを設けた表示電極基板を、欠陥検査を行うことなく
欠陥箇所が自動的に修正されるように製造することので
きる表示電極基板の製造方法を提供することである。
課題を解決するための手段 本発明は、アクティブマトリクス表示装置の各絵素に対
応する絵素電極が絶縁基板上にマトリクス状に配列され
るとともに、ソース電極が信号電極に接続されゲート電
極が走査電極に接続され、ドレイン電極が絵素電極に接
続される薄膜トランジスタがアクティブマトリクス表示
装置のスイッチング素子として前記各絵素電極ごとに２
個以上対応付けられて前記絶縁基板上にマトリクス状に
配列されて形成される表示電極基板の製造方法におい
て、 ゲートバス・ゲート電極、ゲート絶縁膜、半導体層およ
びソースバス・ソース電極・ドレイン電極をこれらの順
序で絶縁基板上にそれぞれ積層して前記薄膜トランジス
タを形成したあと、 前記薄膜トランジスタのゲート電極にオフ電圧を印加す
るとともにソース電極に電気化学的に絶縁膜を形成する
ための電圧を印加して電気化学的処理を施し、これによ
ってソース電極とショートしているドレイン電極上に前
記電気化学的処理による絶縁膜を形成し、 このあと絶縁絵素電極を、その一部が絶縁薄膜トランジ
スタのドレイン電極の上に重なるように形成することを
特徴とする表示電極基板の製造方法である。
応する絵素電極が絶縁基板上にマトリクス状に配列され
るとともに、ソース電極が信号電極に接続されゲート電
極が走査電極に接続され、ドレイン電極が絵素電極に接
続される薄膜トランジスタがアクティブマトリクス表示
装置のスイッチング素子として前記各絵素電極ごとに２
個以上対応付けられて前記絶縁基板上にマトリクス状に
配列されて形成される表示電極基板の製造方法におい
て、 ゲートバス・ゲート電極、ゲート絶縁膜、半導体層およ
びソースバス・ソース電極・ドレイン電極をこれらの順
序で絶縁基板上にそれぞれ積層して前記薄膜トランジス
タを形成したあと、 前記薄膜トランジスタのゲート電極にオフ電圧を印加す
るとともにソース電極に電気化学的に絶縁膜を形成する
ための電圧を印加して電気化学的処理を施し、これによ
ってソース電極とショートしているドレイン電極上に前
記電気化学的処理による絶縁膜を形成し、 このあと絶縁絵素電極を、その一部が絶縁薄膜トランジ
スタのドレイン電極の上に重なるように形成することを
特徴とする表示電極基板の製造方法である。
作 用 本発明に従えば、絶縁基板上に形成された薄膜トランジ
スタのうち、そのソース電極・ドレイン電極間がショー
トしているものについては、電気化学的処理工程におい
て、少なくともドレイン電極の表面上に絶縁膜が形成さ
れるため、次の工程においてドレイン電極上に一部が重
なるように形成される絵素電極はショートしている薄膜
トランジスタと電気的に切り離されることになる。
スタのうち、そのソース電極・ドレイン電極間がショー
トしているものについては、電気化学的処理工程におい
て、少なくともドレイン電極の表面上に絶縁膜が形成さ
れるため、次の工程においてドレイン電極上に一部が重
なるように形成される絵素電極はショートしている薄膜
トランジスタと電気的に切り離されることになる。
実施例 第１図は本発明の一実施例である表示電極基板の製造方
法の各工程を示す説明図であり、第２図はその製造方法
によって得られる表示電極基板の１絵素当たりの構成を
示す平面図である。
法の各工程を示す説明図であり、第２図はその製造方法
によって得られる表示電極基板の１絵素当たりの構成を
示す平面図である。
この製造方法は、第２図に示すように１絵素当たり複数
個（ここでは２個）のTFT18を持つ表示電極基板を製造
するものであって、この実施例では透過型のアクティブ
マトリクス液晶表示装置に用いられる表示電極基板を製
造する場合について説明する。
個（ここでは２個）のTFT18を持つ表示電極基板を製造
するものであって、この実施例では透過型のアクティブ
マトリクス液晶表示装置に用いられる表示電極基板を製
造する場合について説明する。
まず、第１図（ａ）に示す工程において透明絶縁基板で
あるガラス基板11上の全面にタンタル（Ta）をスパッタ
リング法を用いて被着し、そのTa層に対してホトリソグ
ラフィーの手法を用いることによって第２図に示すよう
にアクティブマトリクス液晶表示装置の走査電極となる
ゲートバス12とTFT18のゲート電極12aとを一体にパター
ン化して形成する。
あるガラス基板11上の全面にタンタル（Ta）をスパッタ
リング法を用いて被着し、そのTa層に対してホトリソグ
ラフィーの手法を用いることによって第２図に示すよう
にアクティブマトリクス液晶表示装置の走査電極となる
ゲートバス12とTFT18のゲート電極12aとを一体にパター
ン化して形成する。
次に、第１図（ｂ）に示す工程では上記ゲートバス12お
よびゲート電極12aを覆うようにガラス基板11上の全面
に窒化ケイ素（SiNx）膜をプラズマCVD法を用いて形成
してゲート絶縁膜13とし、さらにゲート絶縁膜13上のゲ
ート電極12aと重なる位置にアモルファスシリコン（以
下、ａ−Siと略称する）層を同じくプラズマCVD法を用
いて形成し、これをTFT18の半導体層14とする。
よびゲート電極12aを覆うようにガラス基板11上の全面
に窒化ケイ素（SiNx）膜をプラズマCVD法を用いて形成
してゲート絶縁膜13とし、さらにゲート絶縁膜13上のゲ
ート電極12aと重なる位置にアモルファスシリコン（以
下、ａ−Siと略称する）層を同じくプラズマCVD法を用
いて形成し、これをTFT18の半導体層14とする。
続いて第１図（ｃ）に示す工程では、上記ゲート絶縁膜
13および半導体層14の全面にタンタル（Ta）をスパッタ
リング法を用いて被着したあと、そのTa層をパターン化
して第２図に示すようにアクティブマトリクス液晶表示
装置の信号電極となるソースバス15とTFT18のソース電
極15aおよびドレイン電極16を形成する。
13および半導体層14の全面にタンタル（Ta）をスパッタ
リング法を用いて被着したあと、そのTa層をパターン化
して第２図に示すようにアクティブマトリクス液晶表示
装置の信号電極となるソースバス15とTFT18のソース電
極15aおよびドレイン電極16を形成する。
ソースバス15とソース電極15aとは一体的に形成され、
ソースバス15はゲート絶縁膜13を介してゲートバス12と
直角に立体交差する向きに形成する。また、ソース電極
15aはその一部が半導体層14上の一側部と重なるように
形成し、ドレイン電極16は一部が半導体層14上の他側部
と重なるように形成する。このようにして形成されたゲ
ート電極12a,ゲート絶縁膜13,半導体層14,ソース電極15
aおよびドレイン電極16によって、第２図に示すように
１絵素当たり２個のTFT18が得られ、各TFT18のゲート電
極12aはゲートバス12に、ソース電極15aはソースバス15
にそれぞれ接続される。
ソースバス15はゲート絶縁膜13を介してゲートバス12と
直角に立体交差する向きに形成する。また、ソース電極
15aはその一部が半導体層14上の一側部と重なるように
形成し、ドレイン電極16は一部が半導体層14上の他側部
と重なるように形成する。このようにして形成されたゲ
ート電極12a,ゲート絶縁膜13,半導体層14,ソース電極15
aおよびドレイン電極16によって、第２図に示すように
１絵素当たり２個のTFT18が得られ、各TFT18のゲート電
極12aはゲートバス12に、ソース電極15aはソースバス15
にそれぞれ接続される。
このようにTFT18の形成されたガラス基板11を、次の第
１図（ｄ）に示す工程では第４図に示すように容器30に
満たした１％程度のホウ酸アンモニウム水溶液31中に浸
漬して陽極酸化法を施す。すなわち、TFT18のゲート電
極12aに負電圧（たとえば−20V）の電源32を接続してTF
T18をオフ状態にしておき、上記水溶液31中に別に浸漬
した対向電極33とTFTソース電極15aとの間に別の電源34
を接続して、この電源34によってソース電極15aに正電
圧（たとえば＋40V）を印加する。
１図（ｄ）に示す工程では第４図に示すように容器30に
満たした１％程度のホウ酸アンモニウム水溶液31中に浸
漬して陽極酸化法を施す。すなわち、TFT18のゲート電
極12aに負電圧（たとえば−20V）の電源32を接続してTF
T18をオフ状態にしておき、上記水溶液31中に別に浸漬
した対向電極33とTFTソース電極15aとの間に別の電源34
を接続して、この電源34によってソース電極15aに正電
圧（たとえば＋40V）を印加する。
このとき、TFT18のソース電極15aとドレイン電極16の間
にショートがなければ、ソース電極15aのみに正電圧が
印加されることになるので、第１図（ｄ）に示すように
ソース電極15a上にのみ絶縁膜つまりTa2O5膜19が形成さ
れる。
にショートがなければ、ソース電極15aのみに正電圧が
印加されることになるので、第１図（ｄ）に示すように
ソース電極15a上にのみ絶縁膜つまりTa2O5膜19が形成さ
れる。
一方、TFT18のソース電極15aとドレイン電極16の間がシ
ョートしている場合には、ソース電極15aだけでなくド
レイン電極16上にもTa2O5膜19が形成されることにな
る。
ョートしている場合には、ソース電極15aだけでなくド
レイン電極16上にもTa2O5膜19が形成されることにな
る。
最後に、第１図（ｅ）に示す工程では、一部が上記ドレ
イン電極16上に重なるようにスパッタリング法を用いて
１絵素分の面積を有するITO（インジウム錫酸化物）膜
をパターン化して形成し、これを絵素電極17とする。TF
T18のソース電極15aとドレイン電極16の間がショートし
ていない場合は前の工程においてドレイン電極16上にTa
2O2膜19が形成されないで、このとき絵素電極17は第１
図（ｅ）に示すようにドレイン電極16と電気的に接続さ
れる。
イン電極16上に重なるようにスパッタリング法を用いて
１絵素分の面積を有するITO（インジウム錫酸化物）膜
をパターン化して形成し、これを絵素電極17とする。TF
T18のソース電極15aとドレイン電極16の間がショートし
ていない場合は前の工程においてドレイン電極16上にTa
2O2膜19が形成されないで、このとき絵素電極17は第１
図（ｅ）に示すようにドレイン電極16と電気的に接続さ
れる。
これに対して、TFT18のソース電極15aドレイン電極16間
がショートしている場合はドレイン電極16上にもTa2O2
膜19が形成されているので、このとき絵素電極17は第３
図に示すようにTa2O2膜19を介してドレイン電極16上に
重なることになり、したがって絵素電極17はTFT18から
電気的に切り離される。つまりショートしているTFT18
は製造工程に伴って自動的に絵素電極17から切り離され
ることになる。
がショートしている場合はドレイン電極16上にもTa2O2
膜19が形成されているので、このとき絵素電極17は第３
図に示すようにTa2O2膜19を介してドレイン電極16上に
重なることになり、したがって絵素電極17はTFT18から
電気的に切り離される。つまりショートしているTFT18
は製造工程に伴って自動的に絵素電極17から切り離され
ることになる。
このようにしてアクティブマトリクス液晶表示装置に１
絵素に対応する２個のTFT18と１つの絵素電極17はゲー
トバス12とソースバス15が交差する位置ごとに、つまり
マトリクス状に配列された絵素の数だけガラス基板11上
に形成される。このようにして得られた表示電極基板上
に液晶層、透明電極を順次重なることによって透過型の
アクティブマトリクス液晶表示装置が構成される。
絵素に対応する２個のTFT18と１つの絵素電極17はゲー
トバス12とソースバス15が交差する位置ごとに、つまり
マトリクス状に配列された絵素の数だけガラス基板11上
に形成される。このようにして得られた表示電極基板上
に液晶層、透明電極を順次重なることによって透過型の
アクティブマトリクス液晶表示装置が構成される。
上述した表示電極基板では、１つの絵素電極17に対して
２個のTFT18が割り当てられているので、一方のTFT18に
断線があっても他方のTFT18が正常である限り絵素は正
常に働くことになり、断線欠陥に対して有効である。
２個のTFT18が割り当てられているので、一方のTFT18に
断線があっても他方のTFT18が正常である限り絵素は正
常に働くことになり、断線欠陥に対して有効である。
また、一方のTFT18にソース電極15a・ドレイン電極16間
にショートが生じている場合、上述したように製造の過
程でそのショート欠陥のあるTFT18は対応する絵素電極1
7から自動的に切り離されるので、ショート欠陥のあるT
FT18が絵素の働きを阻止することにはならない。すなわ
ち、絵素電極17はショート欠陥のない正常な他方のTFT1
8によって駆動される。
にショートが生じている場合、上述したように製造の過
程でそのショート欠陥のあるTFT18は対応する絵素電極1
7から自動的に切り離されるので、ショート欠陥のあるT
FT18が絵素の働きを阻止することにはならない。すなわ
ち、絵素電極17はショート欠陥のない正常な他方のTFT1
8によって駆動される。
第５図は、本発明の他の実施例である表示電極基板の製
造方法の各工程を示す説明図である。
造方法の各工程を示す説明図である。
この実施例も、１絵素当たり複数個のTFTを持つ表示電
極基板の製造方法であって、アクティブマトリクス液晶
表示装置に用いられる表示電極基板を製造する場合につ
いて示す。
極基板の製造方法であって、アクティブマトリクス液晶
表示装置に用いられる表示電極基板を製造する場合につ
いて示す。
まず、第５図（ａ）に示す工程において透明絶縁基板で
あるガラス基板21上の全面タンタル（Ta）をスパッタリ
ング法を用いて被着し、そのTa層に対してホトリソグラ
フィーの手法を用いることによってアクティブマトリク
ス液晶表示装置の走査電極となる図示しないゲートバス
とTFT28のゲート電極22とを一体にパターン化して形成
する。
あるガラス基板21上の全面タンタル（Ta）をスパッタリ
ング法を用いて被着し、そのTa層に対してホトリソグラ
フィーの手法を用いることによってアクティブマトリク
ス液晶表示装置の走査電極となる図示しないゲートバス
とTFT28のゲート電極22とを一体にパターン化して形成
する。
次に、第５図（ｂ）に示す工程では上記ゲートバスおよ
びゲート電極22を覆うようにガラス基板21上の全面に酸
化ケイ礎（SiOx）膜をプラズマCVD法を用いて形成しゲ
ート絶縁膜23とし、さらにゲート絶縁膜23上のゲート電
極22と重なる位置にａ−Si層を同じくプラズマCVD法を
用いて形成し、これをTFT28の半導体層24とする。
びゲート電極22を覆うようにガラス基板21上の全面に酸
化ケイ礎（SiOx）膜をプラズマCVD法を用いて形成しゲ
ート絶縁膜23とし、さらにゲート絶縁膜23上のゲート電
極22と重なる位置にａ−Si層を同じくプラズマCVD法を
用いて形成し、これをTFT28の半導体層24とする。
続いて第５図（Ｃ）に示す工程では、上記ゲート絶縁膜
23および半導体層24の全面にチタン（Ti）をスパッタリ
ング法を用いて被着したあと、そのTi層をパターン化し
てアクティブマトリクス液晶表示装置の信号電極となる
ソースバス25とTFT28のソース電極25aおよびドレイン電
極26を形成する。ソースバス25とソース電極25aとは一
体に形成し、ソースバス25はゲート絶縁膜23を介してゲ
ートバスと直角に立体交差する向きに形成することは先
の実施例と同様である。また、ソース電極25aはその一
部が半導体層24上の一側部と重なるように形成し、ドレ
イン電極26は一部が半導体層24上に他側部と重なるよう
に形成する。
23および半導体層24の全面にチタン（Ti）をスパッタリ
ング法を用いて被着したあと、そのTi層をパターン化し
てアクティブマトリクス液晶表示装置の信号電極となる
ソースバス25とTFT28のソース電極25aおよびドレイン電
極26を形成する。ソースバス25とソース電極25aとは一
体に形成し、ソースバス25はゲート絶縁膜23を介してゲ
ートバスと直角に立体交差する向きに形成することは先
の実施例と同様である。また、ソース電極25aはその一
部が半導体層24上の一側部と重なるように形成し、ドレ
イン電極26は一部が半導体層24上に他側部と重なるよう
に形成する。
このようにして形成されたゲート電極22,ゲート絶縁膜2
3,半導体層24,ソース電極25aおよびドレイン電極26によ
って、１絵素当たり複数個のTFT28が得られ、各TFT28の
ゲート電極22はゲートバスに、ソース電極25aはソース
バス25にそれぞれ接続される。
3,半導体層24,ソース電極25aおよびドレイン電極26によ
って、１絵素当たり複数個のTFT28が得られ、各TFT28の
ゲート電極22はゲートバスに、ソース電極25aはソース
バス25にそれぞれ接続される。
このようにTFT28の形成されたガラス基板21に対して次
の第５図（ｄ）に示す工程において電着法を施す。この
電着法は、第４図に示した陽極酸化法におけるホウ酸ア
ンモニウム水溶液31に替えてカルボキシルアニオンなど
が解離している電着液を用い、その他は陽極酸化法の場
合と同様の条件とすることによって行う。
の第５図（ｄ）に示す工程において電着法を施す。この
電着法は、第４図に示した陽極酸化法におけるホウ酸ア
ンモニウム水溶液31に替えてカルボキシルアニオンなど
が解離している電着液を用い、その他は陽極酸化法の場
合と同様の条件とすることによって行う。
このとき、TFT28のソース電極25とドレイン電極26の間
にショートがなければソース電極25のみに正電圧が印加
されることになるので、第５図（ｄ）に示すようにソー
ス電極25a上にのみ絶縁膜つまり電着膜29が形成され
る。一方、TFT28のソース電極25とドレイン電極26の間
がショートしている場合には、ソース電極25aだけでな
くドレイン電極26上にも電着膜29が形成されることにな
る。
にショートがなければソース電極25のみに正電圧が印加
されることになるので、第５図（ｄ）に示すようにソー
ス電極25a上にのみ絶縁膜つまり電着膜29が形成され
る。一方、TFT28のソース電極25とドレイン電極26の間
がショートしている場合には、ソース電極25aだけでな
くドレイン電極26上にも電着膜29が形成されることにな
る。
最後に、第５図（ｅ）に示す工程では、一部が上記ドレ
イン電極26上に重なるようにスパッタリング法を用いて
１絵素分の面積を有するITO膜をパターン化して形成
し、これを絵素電極27とする。TFT28のソース電極25aと
ドレイン電極26との間がショートしていない場合は前の
工程においてドレイン電極26上に電極膜29が形成されな
いので、このとき絵素電極27は第５図（ｅ）に示すよう
にドレイン電極26と電気的に接続される。
イン電極26上に重なるようにスパッタリング法を用いて
１絵素分の面積を有するITO膜をパターン化して形成
し、これを絵素電極27とする。TFT28のソース電極25aと
ドレイン電極26との間がショートしていない場合は前の
工程においてドレイン電極26上に電極膜29が形成されな
いので、このとき絵素電極27は第５図（ｅ）に示すよう
にドレイン電極26と電気的に接続される。
これに対して、TFT28のソース電極25aドレンイン電極26
間がショートしている場合にはドレイン電極26上にも電
着膜29が形成されているので、このとき絵素電極27は第
６図に示すように電着膜29を介してドレイン電極26上に
重なることになり、したがって絵素電極27はTFT28から
電気的に切り離される。つまりショートしているTFT28
は製造工程に伴って自動的に絵素電極27から切り離さ
れ、ショートによる欠陥が自動的に修正されることにな
る。
間がショートしている場合にはドレイン電極26上にも電
着膜29が形成されているので、このとき絵素電極27は第
６図に示すように電着膜29を介してドレイン電極26上に
重なることになり、したがって絵素電極27はTFT28から
電気的に切り離される。つまりショートしているTFT28
は製造工程に伴って自動的に絵素電極27から切り離さ
れ、ショートによる欠陥が自動的に修正されることにな
る。
発明の効果 以上のように、本発明の表示電極基板の製造方法によれ
ば、絶縁基板上に形成された薄膜トランジスタのうち、
そのソース電極・ドレイン電極間がショートしているも
のについては、電気化学的処理工程において、少なくと
もドレイン電極の表面上に絶縁膜が形成されるようにし
たので、次の工程においてドレイン電極の上に一部が重
なるように形成される絵素電極はショートしている薄膜
トランジスタと電気的に切り離されることになり、別に
ショートの検査を行うことなくショートによる欠陥を自
動的に修正することができる。
ば、絶縁基板上に形成された薄膜トランジスタのうち、
そのソース電極・ドレイン電極間がショートしているも
のについては、電気化学的処理工程において、少なくと
もドレイン電極の表面上に絶縁膜が形成されるようにし
たので、次の工程においてドレイン電極の上に一部が重
なるように形成される絵素電極はショートしている薄膜
トランジスタと電気的に切り離されることになり、別に
ショートの検査を行うことなくショートによる欠陥を自
動的に修正することができる。
また本発明によれば、絶縁基板上に、ゲートバスとゲー
ト電極とを形成し、次に、ゲート絶縁膜を形成し、さら
にその後、半導体層を形成し、次にソースバス、ソース
電極、ドレイン電極を形成し、このようにゲートバスと
ゲート電極とを同時に形成することができるとともに、
ソースバス、ソース電極およびドレイン電極を同時に形
成することができ、製造工程が簡略化されるという優れ
た利点があるけれども、この反面、ソース電極とドレイ
ン電極間のショート、すなわち短絡が生じやすいという
問題があり、そこで本発明では、上述のように、電気化
学的処理による絶縁膜19が形成されることによって、シ
ョートを生じている薄膜トランジツタと絵素電極とが接
続されることが防がれ、好都合である。
ト電極とを形成し、次に、ゲート絶縁膜を形成し、さら
にその後、半導体層を形成し、次にソースバス、ソース
電極、ドレイン電極を形成し、このようにゲートバスと
ゲート電極とを同時に形成することができるとともに、
ソースバス、ソース電極およびドレイン電極を同時に形
成することができ、製造工程が簡略化されるという優れ
た利点があるけれども、この反面、ソース電極とドレイ
ン電極間のショート、すなわち短絡が生じやすいという
問題があり、そこで本発明では、上述のように、電気化
学的処理による絶縁膜19が形成されることによって、シ
ョートを生じている薄膜トランジツタと絵素電極とが接
続されることが防がれ、好都合である。
さらに本発明によれば、電気化学的処理による絶縁膜19
は、ソースバス上にも形成され、したがってソースバス
および絵素電極のパターニング不良などによるソースバ
スと画素電極のショートを防止することもできる。
は、ソースバス上にも形成され、したがってソースバス
および絵素電極のパターニング不良などによるソースバ
スと画素電極のショートを防止することもできる。
さらに本発明によれば、断線しているソースバス上には
電気化学的処理による絶縁膜19が形成されないので、ソ
ースバスの断線検査にも本発明を実施することができ
る。
電気化学的処理による絶縁膜19が形成されないので、ソ
ースバスの断線検査にも本発明を実施することができ
る。
第１図は本発明の一実施例である表示電極基板の製造方
法の各工程を示す説明図、第２図はその製造工程によっ
て得られる表示電極基板の１絵素分の構成を示す平面
図、第３図はその製造方法によってショートによる欠陥
が修正された状態を示す表示電極基板の部分縦断面図、
第４図はその製造方法における陽極酸化工程を示す説明
図、第５図は本発明の他の実施例である表示電極基板の
製造方法の各工程を示す説明図、第６図はその製造方法
によってショートによる欠陥が修正された状態を示す表
示電極基板の部分縦断面図、第７図は従来の製造方法に
よって得られる表示電極基板の１絵素分の構成を示す平
面図、第８図は第７図のVIII−VIII矢視断面図である。 11,12……ガラス基板、12……ゲートバス（走査電
極）、12a,22……ゲート電極、15,25……データ線（信
号電極）、15a,25a……ソース電極、16,26……ドレイン
電極、17,27……絵素電極、18,28……TFT、19……Ta2O5
膜、29……電着膜
法の各工程を示す説明図、第２図はその製造工程によっ
て得られる表示電極基板の１絵素分の構成を示す平面
図、第３図はその製造方法によってショートによる欠陥
が修正された状態を示す表示電極基板の部分縦断面図、
第４図はその製造方法における陽極酸化工程を示す説明
図、第５図は本発明の他の実施例である表示電極基板の
製造方法の各工程を示す説明図、第６図はその製造方法
によってショートによる欠陥が修正された状態を示す表
示電極基板の部分縦断面図、第７図は従来の製造方法に
よって得られる表示電極基板の１絵素分の構成を示す平
面図、第８図は第７図のVIII−VIII矢視断面図である。 11,12……ガラス基板、12……ゲートバス（走査電
極）、12a,22……ゲート電極、15,25……データ線（信
号電極）、15a,25a……ソース電極、16,26……ドレイン
電極、17,27……絵素電極、18,28……TFT、19……Ta2O5
膜、29……電着膜
フロントページの続き (72)発明者 音琴 秀則 大阪府大阪市阿倍野区長池町22番22号 シ ャープ株式会社内 (72)発明者 金森 謙 大阪府大阪市阿倍野区長池町22番22号 シ ャープ株式会社内 (72)発明者 森本 弘 大阪府大阪市阿倍野区長池町22番22号 シ ャープ株式会社内 (56)参考文献 特開 昭61−100971（ＪＰ，Ａ)
Claims (1)
- 【請求項１】アクティブマトリクス表示装置の各絵素に
対応する絵素電極が絶縁基板上にマトリクス状に配列さ
れるとともに、ソース電極が信号電極に接続されゲート
電極が走査電極に接続され、ドレイン電極が絵素電極に
接続される薄膜トランジスタがアクティブマトリクス表
示装置のスイッチング素子として前記各絵素電極ごとに
２個以上対応付けられて前記絶縁基板上にマトリクス状
に配列されて形成される表示電極基板の製造方法におい
て、 ゲートバス・ゲート電極、ゲート絶縁膜、半導体層およ
びソースバス・ソース電極・ドレイン電極をこれらの順
序で絶縁基板上にそれぞれ積層して前記薄膜トランジス
タを形成したあと、 前記薄膜トランジスタのゲート電極にオフ電圧を印加す
るとともにソース電極に電気化学的に絶縁膜を形成する
ための電圧を印加して電気化学的処理を施し、これによ
ってソース電極とショートしているドレイン電極上に前
記電気化学的処理による絶縁膜を形成し、 このあと絶縁絵素電極を、その一部が絶縁薄膜トランジ
スタのドレイン電極の上に重なるように形成することを
特徴とする表示電極基板の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27169888A JPH0711642B2 (ja) | 1988-10-27 | 1988-10-27 | 表示電極基板の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27169888A JPH0711642B2 (ja) | 1988-10-27 | 1988-10-27 | 表示電極基板の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02116831A JPH02116831A (ja) | 1990-05-01 |
| JPH0711642B2 true JPH0711642B2 (ja) | 1995-02-08 |
Family
ID=17503598
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27169888A Expired - Lifetime JPH0711642B2 (ja) | 1988-10-27 | 1988-10-27 | 表示電極基板の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0711642B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN101053084A (zh) * | 2004-10-25 | 2007-10-10 | 先锋株式会社 | 电子电路基板及其制造方法 |
| JP5568543B2 (ja) * | 2011-12-02 | 2014-08-06 | 株式会社ジャパンディスプレイ | 平面表示装置用アレイ基板の製造方法 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61100971A (ja) * | 1984-10-23 | 1986-05-19 | Fujitsu Ltd | 薄膜トランジスタの製造方法 |
-
1988
- 1988-10-27 JP JP27169888A patent/JPH0711642B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02116831A (ja) | 1990-05-01 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080208 Year of fee payment: 13 |
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