JP2013218236A - 液晶表示装置 - Google Patents

Abstract

【課題】表示品位を改善することが可能な液晶表示装置を提供する。
【解決手段】ゲート電極を含む第１ゲート配線と、前記第１ゲート配線と略平行に延出した第２ゲート配線と、前記第１ゲート配線及び前記第２ゲート配線を覆う第１絶縁膜上において前記ゲート電極と対向する半導体層と、前記第１絶縁膜上において前記第２ゲート配線と対向し前記半導体層と同一材料によって形成されたシールド電極と、前記半導体層にコンタクトしたソース電極及びドレイン電極と、前記シールド電極、前記ソース電極及び前記ドレイン電極を覆う第２絶縁膜上に形成された複数の主画素電極を有し前記ドレイン電極と電気的に接続された画素電極と、前記第２絶縁膜上に形成され前記主画素電極と交互に並んだ複数の主共通電極を有する共通電極と、を備え、前記画素電極または前記共通電極は透明導電材料によって形成され前記シールド電極と対向する位置に延在したシールド部を有する液晶表示装置。
【選択図】図２

Description

本発明の実施形態は、液晶表示装置に関する。

液晶表示装置は、軽量、薄型、低消費電力などの特徴を生かして、パーソナルコンピュータなどのＯＡ機器やテレビなどの表示装置として各種分野で利用されている。近年では、液晶表示装置は、携帯電話などの携帯端末機器や、カーナビゲーション装置、ゲーム機などの表示装置としても利用されている。

このような液晶表示装置のうち、アクティブマトリクス駆動方式の液晶表示装置は、各画素にスイッチング素子として薄膜トランジスタを備えている。このようなアクティブマトリクス駆動方式においては、薄膜トランジスタの動作不良などが発生するおそれがあり、欠陥画素を正常な画素として修復する技術が種々提案されている。

特開２０１０−１５６８６７号公報

本実施形態の目的は、表示品位を改善することが可能な液晶表示装置を提供することにある。

本実施形態によれば、
ゲート電極を含む第１ゲート配線と、前記第１ゲート配線と略平行に延出した第２ゲート配線と、前記第１ゲート配線及び前記第２ゲート配線を覆う第１絶縁膜と、前記第１絶縁膜上において前記ゲート電極と対向する半導体層と、前記第１絶縁膜上において前記第２ゲート配線と対向し前記半導体層と同一材料によって形成されたシールド電極と、前記半導体層にコンタクトしたソース電極及びドレイン電極と、前記シールド電極、前記ソース電極及び前記ドレイン電極を覆う第２絶縁膜と、前記第２絶縁膜上に形成された複数の主画素電極を有し前記ドレイン電極と電気的に接続された画素電極と、前記第２絶縁膜上に形成され前記主画素電極と交互に並んだ複数の主共通電極を有する共通電極と、前記画素電極及び前記共通電極を覆う第１配向膜と、を備えた第１基板と、前記第１配向膜と対向する第２配向膜を備えた第２基板と、前記第１基板の前記第１配向膜と前記第２基板の前記第２配向膜との間に保持された液晶層と、を備え、前記画素電極または前記共通電極は、透明導電材料によって形成され前記シールド電極と対向する位置に延在したシールド部を有することを特徴とする液晶表示装置が提供される。

本実施形態によれば、
ゲート電極を含む第１ゲート配線と、前記第１ゲート配線と略平行に延出した第２ゲート配線と、前記第１ゲート配線及び前記第２ゲート配線を覆う第１絶縁膜と、前記第１絶縁膜上において前記ゲート電極と対向する半導体層と、前記第１絶縁膜上において前記第２ゲート配線と対向し前記半導体層と同一材料によって形成されたシールド電極と、前記半導体層にコンタクトしたソース電極及びドレイン電極と、前記シールド電極、前記ソース電極及び前記ドレイン電極を覆う第２絶縁膜と、前記第２絶縁膜上に形成され間隔をおいて互いに平行に延出した第１乃至第３主画素電極を有し前記ドレイン電極と電気的に接続され透明導電材料によって形成された画素電極と、前記第２絶縁膜上に形成され前記第１主画素電極の両側に位置する第１主共通電極を有する第１共通電極と、前記第２絶縁膜上に形成され前記第３主画素電極の両側に位置する第２主共通電極を有し前記第１共通電極と同電位の第２共通電極と、前記画素電極、前記第１共通電極及び前記第２共通電極を覆う第１配向膜と、を備えた第１基板と、前記第１配向膜と対向する第２配向膜を備えた第２基板と、前記第１基板の前記第１配向膜と前記第２基板の前記第２配向膜との間に保持された液晶層と、を備え、前記画素電極は、前記第１共通電極と前記第２共通電極との間に延在した前記第２主画素電極と繋がり前記シールド電極と対向するシールド部を有することを特徴とする液晶表示装置が提供される。

図１は、本実施形態の液晶表示装置を構成する液晶表示パネルの構成及び等価回路を概略的に示す図である。 図２は、図１に示したアレイ基板における画素の構造を対向基板の側から見た概略平面図である。 図３は、図２に示したＡ−Ｂ線、及び、Ｃ-Ｄ線で切断したときの液晶表示パネルの断面構造を概略的に示す図である。 図４は、本実施形態で適用可能なレーザカットの手法によるリペア処理を説明するための図である。 図５は、図１に示したアレイ基板における画素の他の構造を対向基板の側から見た概略平面図である。

以下、本実施形態について、図面を参照しながら詳細に説明する。なお、各図において、同一又は類似した機能を発揮する構成要素には同一の参照符号を付し、重複する説明は省略する。

図１は、本実施形態の液晶表示装置を構成する液晶表示パネルＬＰＮの構成及び等価回路を概略的に示す図である。

すなわち、液晶表示装置は、アクティブマトリクスタイプの透過型の液晶表示パネルＬＰＮを備えている。液晶表示パネルＬＰＮは、第１基板であるアレイ基板ＡＲと、アレイ基板ＡＲに対向して配置された第２基板である対向基板ＣＴと、これらのアレイ基板ＡＲと対向基板ＣＴとの間に保持された液晶層ＬＱと、を備えている。このような液晶表示パネルＬＰＮは、画像を表示するアクティブエリアＡＣＴを備えている。このアクティブエリアＡＣＴは、ｍ×ｎ個のマトリクス状に配置された複数の画素ＰＸによって構成されている（但し、ｍ及びｎは正の整数である）。

アレイ基板ＡＲは、アクティブエリアＡＣＴにおいて、第１方向Ｘに沿ってそれぞれ延出したｎ本のゲート配線Ｇ（Ｇ１〜Ｇｎ）及びｎ本の共通電位線Ｃ（Ｃ１〜Ｃｎ）、第１方向Ｘに交差する第２方向Ｙに沿ってそれぞれ延出したｍ本のソース配線Ｓ（Ｓ１〜Ｓｍ）、各画素ＰＸにおいてゲート配線Ｇ及びソース配線Ｓと電気的に接続されたスイッチング素子ＳＷ、各画素ＰＸにおいてスイッチング素子ＳＷに各々電気的に接続された画素電極ＰＥ、共通電位線Ｃと電気的に接続された共通電極ＣＥなどを備えている。補助容量ＣＳは、画素電極ＰＥと共通電極ＣＥとの間に形成される。なお、ゲート配線Ｇ、共通電位線Ｃ、及び、ソース配線Ｓは、必ずしも直線的に延出していなくても良く、それらの一部が屈曲していてもよい。

各ゲート配線Ｇは、アクティブエリアＡＣＴの外側に引き出され、ゲートドライバＧＤに接続されている。各ソース配線Ｓは、アクティブエリアＡＣＴの外側に引き出され、ソースドライバＳＤに接続されている。各共通電位線Ｃは、アクティブエリアＡＣＴの外側に引き出され、コモン電圧が供給される給電部ＶＳと電気的に接続されている。ゲートドライバＧＤ及びソースドライバＳＤは、例えばその少なくとも一部がアレイ基板ＡＲに形成され、駆動ＩＣチップ２と接続されている。図示した例では、液晶表示パネルＬＰＮを駆動するのに必要な信号源としての駆動ＩＣチップ２は、アクティブエリアＡＣＴの外側においてアレイ基板ＡＲに実装されている。また、アレイ基板ＡＲの端部には、信号源としてのフレキシブルプリント回路基板（ＦＰＣ）３が実装されている。

また、図示した例の液晶表示パネルＬＰＮは、Ｉｎ−Ｐｌａｎｅ Ｓｗｉｔｃｈｉｎｇ（ＩＰＳ）モードに適用可能な構成であり、アレイ基板ＡＲに画素電極ＰＥ及び共通電極ＣＥを備えている。このような構成の液晶表示パネルＬＰＮでは、画素電極ＰＥ及び共通電極ＣＥの間に形成される横電界を主に利用して液晶層ＬＱを構成する液晶分子をスイッチングする。

図２は、図１に示したアレイ基板ＡＲにおける画素ＰＸの構造を対向基板ＣＴの側から見た概略平面図である。なお、ここでは、説明に必要な主要部のみを図示し、ゲート配線Ｇ１及びゲート配線Ｇ２とソース配線Ｓ１及びソース配線Ｓ２とで規定される画素ＰＸが「く」の字形に屈曲した形状である場合について説明する。

ゲート配線Ｇ１及びゲート配線Ｇ２は、第１方向Ｘに沿ってそれぞれ延出している。これらのゲート配線Ｇ１及びゲート配線Ｇ２には、それぞれゲート電極ＷＧに相当する領域を含んでいる。ゲート電極ＷＧに相当する領域の第２方向Ｙに沿った幅は、その他の領域の第２方向Ｙに沿った幅よりも広い。

ソース配線Ｓ１及びソース配線Ｓ２は、第２方向Ｙに沿って概ね延出しているが、それらの一部が屈曲している。すなわち、ソース配線Ｓ１及びソース配線Ｓ２は、それぞれゲート配線Ｇ１及びゲート配線Ｇ２と略直交する直線部と、ゲート配線Ｇ１とゲート配線Ｇ２との間で同一方向を向く「く」の字形に屈曲した屈曲部とを有している。図示した例のソース配線Ｓ１及びソース配線Ｓ２の屈曲部は、「く」の字を左右反転させた形である。

共通電位線Ｃ１は、ゲート配線Ｇ１とゲート配線Ｇ２との間において、ゲート配線Ｇ１よりもゲート配線Ｇ２に近い側に偏在し、第１方向Ｘに沿って延出している。なお、図示した例では、共通電位線Ｃ１は、その一部がソース配線Ｓ１及びソース配線Ｓ２のそれぞれの屈曲部に沿って延在している。

図示した画素ＰＸのスイッチング素子ＳＷは、薄膜トランジスタ（ＴＦＴ）であり、ゲート配線Ｇ２及びソース配線Ｓ２と電気的に接続されている。このスイッチング素子ＳＷのゲート電極ＷＧは、ゲート配線Ｇ２に含まれる。このゲート電極ＷＧは、ソース配線Ｓ１とソース配線Ｓ２との間において、ソース配線Ｓ１よりもソース配線Ｓ２に近い側に偏在している。半導体層ＳＣは、ゲート電極ＷＧと対向している。この半導体層ＳＣは、例えば、アモルファスシリコンによって形成されている。ソース電極ＷＳは、ソース配線Ｓ２から分岐し、半導体層ＳＣにコンタクトしている。ドレイン電極ＷＤは、半導体層ＳＣにコンタクトし、しかも、共通電位線Ｃ１と対向する位置まで延在している。このようなドレイン電極ＷＤは、共通電位線Ｃ１との間で補助容量を形成している。

シールド電極ＳＥは、ゲート配線Ｇ２に対向している。図示した例では、シールド電極ＳＥは、ソース配線Ｓ１とソース配線Ｓ２との間に位置するゲート配線Ｇ２のうち、ゲート電極ＷＧに隣接する領域（ゲート電極ＷＧよりも幅が狭い領域）、あるいは、スイッチング素子ＳＷに隣接する領域と対向している。このようなシールド電極ＳＥは、島状に形成され、いずれの配線にも電気的に接続されていない。シールド電極ＳＥは、その第２方向Ｙに沿った幅がゲート配線Ｇ２の第２方向Ｙに沿った幅よりも広く、ゲート配線Ｇ２を覆うように配置されている。このシールド電極ＳＥは、半導体層ＳＣと同一材料（例えば、アモルファスシリコン）によって形成されているが、半導体層ＳＣからは離間しており、ソース電極ＷＳからも離間している。なお、ゲート配線Ｇ１においても同様に、ゲート電極ＷＧに隣接する領域あるいは図示しないスイッチング素子ＳＷに隣接する領域に対向したシールド電極ＳＥが設けられている。

画素電極ＰＥは、各画素ＰＸにおいて島状に形成され、スイッチング素子ＳＷと電気的に接続されている。詳述しないが、画素電極ＰＥは、図示した当該画素ＰＸに配置されたもの以外に、第１方向Ｘに隣接する画素に配置されたものや、第２方向Ｙに隣接する画素に配置されたものがある。

当該画素ＰＸの画素電極ＰＥは、ソース配線Ｓ１とソース配線Ｓ２との間に位置し、これらのソース配線と略平行に延出した複数の主画素電極を備えている。図示した例では、画素電極ＰＥは、略等間隔に並んだ３本の主画素電極ＰＡ１、ＰＡ２、ＰＡ３を備えており、これらの主画素電極ＰＡ１乃至ＰＡ３はいずれもソース配線と同様に「く」の字形状に屈曲している。

また、画素電極ＰＥは、副画素電極ＰＢを備えている。この副画素電極ＰＢは、第１方向Ｘに沿って延出し、主画素電極ＰＡ１乃至ＰＡ３の一端部に繋がっている。このため、図示した画素電極ＰＥは、櫛歯状に形成されている。このような副画素電極ＰＢは、ドレイン電極ＷＤと重なるように形成され、コンタクトホールＣＨ１を介してドレイン電極ＷＤと電気的に接続されている。

さらに、画素電極ＰＥは、シールド電極ＳＥと対向する位置に延在したシールド部ＰＣを備えている。このシールド部ＰＣの外形は、シールド電極ＳＥの外形と略同一であり、シールド部ＰＣのエッジの位置はシールド電極ＳＥのエッジの位置に略一致している。このようなシールド部ＰＣは、画素電極ＰＥの一部であり、画素電位となるように構成されている。図示した例では、シールド部ＰＣは、主画素電極ＰＡ２に繋がっている。

第２方向Ｙに隣接する画素間では、一方の画素の画素電極ＰＥの副画素電極ＰＢが他方の画素の画素電極ＰＥのシールド部ＰＣと向かい合っている。そして、当該画素ＰＸのスイッチング素子ＳＷは、当該画素ＰＸの第２方向Ｙに隣接する画素に配置された画素電極ＰＥのシールド部ＰＣと第１方向Ｘに並んでいる。

共通電極ＣＥは、例えば、各画素ＰＸにおいて島状に形成され、共通電位線Ｃ１と電気的に接続されている。すなわち、共通電極ＣＥは、ソース配線Ｓ１とソース配線Ｓ２との間に位置し、これらのソース配線と略平行に延出した複数の主共通電極を備えている。図示した例では、共通電極ＣＥとして、共通電極ＣＥ１及び共通電極ＣＥ２が配置されている。

共通電極ＣＥ１は、主画素電極ＰＡ１と交互に並んだ主共通電極ＣＡ１１及び主共通電極ＣＡ１２を備えている。つまり、主共通電極ＣＡ１１及び主共通電極ＣＡ１２は、主画素電極ＰＡ１の両側に位置している。これらの主共通電極ＣＡ１１及び主共通電極ＣＡ１２は、いずれもソース配線Ｓ１と同様に「く」の字形状に屈曲している。このような共通電極ＣＥ１は、副画素電極ＰＢとは反対側、つまり、ゲート配線Ｇ１に近い側に副共通電極ＣＢ１を備えている。この副共通電極ＣＢ１は、主共通電極ＣＡ１１及びＣＡ１２の一端部に繋がっている。このため、図示した共通電極ＣＥ１は、主画素電極ＰＡ１と向かい合うような櫛歯状に形成されている。このような副共通電極ＣＢ１は、ゲート配線Ｇ１の近傍まで延在した共通電位線Ｃ１と重なるように形成され、コンタクトホールＣＨ２を介して共通電位線Ｃ１と電気的に接続されている。

共通電極ＣＥ２は、主画素電極ＰＡ３と交互に並んだ主共通電極ＣＡ２１及び主共通電極ＣＡ２２を備えている。つまり、主共通電極ＣＡ２１及び主共通電極ＣＡ２２は、主画素電極ＰＡ３の両側に位置している。これらの主共通電極ＣＡ２１及び主共通電極ＣＡ２２は、いずれもソース配線Ｓ２と同様に「く」の字形状に屈曲している。このような共通電極ＣＥ２は、ゲート配線Ｇ１に近い側に副共通電極ＣＢ２を備えている。この副共通電極ＣＢ２は、主共通電極ＣＡ２１及びＣＡ２２の一端部に繋がっている。このため、図示した共通電極ＣＥ２は、主画素電極ＰＡ３と向かい合うような櫛歯状に形成されている。このような副共通電極ＣＢ２は、ゲート配線Ｇ１の近傍まで延在した共通電位線Ｃ１と重なるように形成され、コンタクトホールＣＨ３を介して共通電位線Ｃ１と電気的に接続されている。

主画素電極ＰＡ２は、共通電極ＣＥ１と共通電極ＣＥ２との間に延在している。つまり、主共通電極ＣＡ１２及び主共通電極ＣＡ２１は、主画素電極ＰＡ２の両側に位置している。このような主画素電極ＰＡ２は、副共通電極ＣＢ１と副共通電極ＣＢ２との間を通り、シールド部ＰＣに繋がっている。

マークＭは、シールド部ＰＣに繋がる主画素電極ＰＡ２と重なるように形成されている。図示した例では、マークＭは、シールド電極ＳＥに繋がっている。このようなマークＭは、島状に形成され、いずれの配線にも電気的に接続されていない。このようなマークＭは、例えば、半導体層ＳＣと同一材料（例えば、アモルファスシリコン）によって形成されているが、半導体層ＳＣからは離間している。なお、マークＭは、不透明あるいは有色の材料によって形成されていれば良く、半導体層ＳＣに限らず、ゲート配線やソース配線と同一材料によって形成しても良い。

図３は、図２に示したＡ−Ｂ線、及び、Ｃ-Ｄ線で切断したときの液晶表示パネルＬＰＮの断面構造を概略的に示す図である。

すなわち、アレイ基板ＡＲは、ガラス基板などの光透過性を有する第１絶縁基板１０を用いて形成されている。このアレイ基板ＡＲは、第１絶縁基板１０の内面（すなわち対向基板ＣＴに対向する側）１０Ａにスイッチング素子ＳＷ、画素電極ＰＥ、共通電極ＣＥなどを備えている。

スイッチング素子ＳＷのゲート電極ＷＧ、ゲート配線Ｇ２、及び、共通電位線Ｃ１は、第１絶縁基板１０の内面１０Ａに形成されている。ゲート電極ＷＧは、ゲート配線Ｇ２と一体的に形成されている。これらのゲート電極ＷＧ、ゲート配線Ｇ２、及び、共通電位線Ｃ１は、同一の配線材料を用いて同一工程で形成可能である。

ゲート電極ＷＧ、ゲート配線Ｇ２、及び、共通電位線Ｃ１は、第１絶縁膜１１によって覆われている。また、この第１絶縁膜１１は、第１絶縁基板１０の内面１０Ａにも配置されている。

スイッチング素子ＳＷの半導体層ＳＣは、第１絶縁膜１１の上に形成され、ゲート電極ＷＧの上方に位置している。シールド電極ＳＥは、第１絶縁膜１１の上に形成され、ゲート配線Ｇ２と対向している。マークＭは、第１絶縁膜１１の上に形成され、ゲート配線Ｇ２と対向する位置からずれた位置にある。これらの半導体層ＳＣ、シールド電極ＳＥ、及び、マークＭは、例えば、アモルファスシリコンによって形成されている。

スイッチング素子ＳＷのソース電極ＷＳ及びドレイン電極ＷＤは、第１絶縁膜１１の上に形成され、半導体層ＳＣにそれぞれコンタクトしている。ソース電極ＷＳは、ソース配線Ｓ２に電気的に接続されており、図示した例では、ソース配線Ｓ１と一体的に形成されている。

ソース配線Ｓ１及びソース配線Ｓ２は、第１絶縁膜１１の上に形成され、それぞれ共通電位線Ｃ１の上方に位置している。

ゲート電極ＷＧを含むゲート配線Ｇ、共通電位線Ｃ、ソース電極ＷＳを含むソース配線Ｓ、ドレイン電極ＷＤなどは、いずれも不透明な配線材料、例えば、アルミニウム（Ａｌ）、チタン（Ｔｉ）、銀（Ａｇ）、モリブデン（Ｍｏ）、タングステン（Ｗ）、銅（Ｃｕ）、クロム（Ｃｒ）などの金属材料またはいずれかを含む合金によって形成されている。

このような構成のスイッチング素子ＳＷ（半導体層ＳＣ、ソース電極ＷＳ、及び、ドレイン電極ＷＤを含む）や、シールド電極ＳＥ、マークＭ、ソース配線Ｓ１及びソース配線Ｓ２などは、いずれも第２絶縁膜１２によって覆われている。また、この第２絶縁膜１２は、第１絶縁膜１１の上にも配置されている。この第２絶縁膜１２には、ドレイン電極ＷＤまで貫通したコンタクトホールＣＨ１が形成されている。

共通電極ＣＥ１、共通電極ＣＥ２、画素電極ＰＥは、いずれも第２絶縁膜１２の上に形成されている。Ａ−Ｂ断面において、画素電極ＰＥは、コンタクトホールＣＨ１を介してドレイン電極ＷＤに電気的に接続されている。画素電極ＰＥのうち、図示した副画素電極ＰＢは、ドレイン電極ＷＤの上方に位置している。また、この副画素電極ＰＢに隣接する画素電極ＰＥのシールド部ＰＣは、マークＭの上方を通り、シールド電極ＳＥの上方に延在している。Ｃ−Ｄ断面において、主共通電極ＣＡ１１、主画素電極ＰＡ１、主共通電極ＣＡ１２、主画素電極ＰＡ２、主共通電極ＣＡ２１、主画素電極ＰＡ３、及び、主共通電極ＣＡ２２は、第２絶縁膜１２の上において、この順に第１方向Ｘに沿って並んでいる。

これらの共通電極ＣＥ１、共通電極ＣＥ２、画素電極ＰＥは、透明な導電材料、例えば、例えば、インジウム・ティン・オキサイド（ＩＴＯ）やインジウム・ジンク・オキサイド（ＩＺＯ）などの導電性酸化物などによって形成されている。

共通電極ＣＥ１、共通電極ＣＥ２、画素電極ＰＥは、いずれも第１配向膜ＡＬ１によって覆われている。この第１配向膜ＡＬ１は、第２絶縁膜１２も覆っている。このような第１配向膜ＡＬ１は、水平配向性を示す材料によって形成され、アレイ基板ＡＲの液晶層ＬＱに接する面に配置されている。

一方、対向基板ＣＴは、ガラス基板などの光透過性を有する第２絶縁基板３０を用いて形成されている。この対向基板ＣＴは、第２絶縁基板３０の内面（すなわちアレイ基板ＡＲに対向する側）３０Ａに、各画素ＰＸを区画するブラックマトリクス３１、カラーフィルタ３２、オーバーコート層３３などを備えている。

ブラックマトリクス３１は、第２絶縁基板３０の内面３０Ａにおいて、アレイ基板ＡＲに設けられたゲート配線Ｇやソース配線Ｓ、さらにはスイッチング素子ＳＷなどの配線部に対向するように形成されている。

カラーフィルタ３２は、第２絶縁基板３０の内面３０Ａに形成され、ブラックマトリクス３１の上にも延在している。このカラーフィルタ３２は、互いに異なる複数の色、例えば赤色、青色、緑色といった３原色にそれぞれ着色された樹脂材料によって形成されている。異なる色のカラーフィルタ３２間の境界は、ブラックマトリクス３１上に位置している。

オーバーコート層３３は、カラーフィルタ３２を覆っている。このオーバーコート層３３は、ブラックマトリクス３１やカラーフィルタ３２の表面の凹凸を平坦化する。このようなオーバーコート層３３は、透明な樹脂材料によって形成されている。オーバーコート層３３は、第２配向膜ＡＬ２によって覆われている。この第２配向膜ＡＬ２は、水平配向性を示す材料によって形成され、対向基板ＣＴの液晶層ＬＱに接する面に配置されている。

上述したようなアレイ基板ＡＲと対向基板ＣＴとは、第１配向膜ＡＬ１及び第２配向膜ＡＬ２が向かい合うように配置されている。このとき、アレイ基板ＡＲと対向基板ＣＴの間には、一方の基板に形成された柱状スペーサにより、所定のセルギャップが形成される。アレイ基板ＡＲと対向基板ＣＴとは、セルギャップが形成された状態でシール材によって貼り合わせられている。液晶層ＬＱは、これらのアレイ基板ＡＲの第１配向膜ＡＬ１と対向基板ＣＴの第２配向膜ＡＬ２との間に形成されたセルギャップに封入された液晶分子ＬＭを含む液晶組成物によって構成されている。

このような構成の液晶表示パネルＬＰＮに対して、その背面側には、バックライトＢＬが配置されている。バックライトＢＬとしては、種々の形態が適用可能であり、また、光源として発光ダイオード（ＬＥＤ）を利用したものや冷陰極管（ＣＣＦＬ）を利用したものなどのいずれでも適用可能であり、詳細な構造については説明を省略する。

アレイ基板ＡＲの外面、すなわち第１絶縁基板１０の外面１０Ｂには、第１偏光板ＰＬ１を含む第１光学素子ＯＤ１が配置されている。また、対向基板ＣＴの外面、すなわち第２絶縁基板３０の外面３０Ｂには、第２偏光板ＰＬ２を含む第２光学素子ＯＤ２が配置されている。第１偏光板ＰＬ１の第１偏光軸（あるいは第１吸収軸）と第２偏光板ＰＬ２の第２偏光軸（あるいは第２吸収軸）とは、例えば、クロスニコルの位置関係にある。

第１配向膜ＡＬ１及び第２配向膜ＡＬ２は、基板主面（あるいは、Ｘ−Ｙ平面）と平行な面内において、互いに平行な方位、例えば、第２方向Ｙに平行な方位に配向処理（例えば、ラビング処理や光配向処理）されている。

以下に、上記構成の液晶表示装置におけるノーマリーブラックモードの動作について説明する。

画素電極ＰＥと共通電極ＣＥ１及び共通電極ＣＥ２との間に電位差を形成するような電圧が印加されていないＯＦＦ時は、液晶層ＬＱに電圧が印加されていない状態であり、画素電極ＰＥと共通電極ＣＥ１及び共通電極ＣＥ２との間に電界が形成されていない。このため、液晶層ＬＱに含まれる液晶分子ＬＭは、Ｘ−Ｙ平面内において、第１配向膜ＡＬ１及び第２配向膜ＡＬ２の配向処理方向に初期配向する（液晶分子ＬＭが初期配向する方向を初期配向方向と称する）。

ＯＦＦ時には、バックライトＢＬからのバックライト光の一部は、第１偏光板ＰＬ１を透過し、液晶表示パネルＬＰＮに入射する。液晶表示パネルＬＰＮに入射した光は、第１偏光板ＰＬ１の第１偏光軸と直交する直線偏光である。このような直線偏光の偏光状態は、ＯＦＦ時の液晶表示パネルＬＰＮを通過した際にほとんど変化しない。このため、液晶表示パネルＬＰＮを透過した直線偏光は、第１偏光板ＰＬ１に対してクロスニコルの位置関係にある第２偏光板ＰＬ２によって吸収される（黒表示）。

一方、画素電極ＰＥと共通電極ＣＥ１及び共通電極ＣＥ２との間に電位差を形成するような電圧が印加されたＯＮ時は、液晶層ＬＱに電圧が印加された状態であり、画素電極ＰＥと共通電極ＣＥ１及び共通電極ＣＥ２との間に水平電界が形成される。このため、液晶分子ＬＭは、Ｘ−Ｙ平面内において、初期配向方向とは異なる方位に配向する。ポジ型の液晶材料においては、液晶分子ＬＭは、電界と略平行な方向を向くように配向する。

このようなＯＮ時には、第１偏光板ＰＬ１の第１偏光軸と直交する直線偏光は、液晶表示パネルＬＰＮに入射し、その偏光状態は、液晶層ＬＱを通過する際に液晶分子ＬＭの配向状態に応じて変化する。このため、ＯＮ時においては、液晶層ＬＱを通過した少なくとも一部の光は、第２偏光板ＰＬ２を透過する（白表示）。

このような本実施形態によれば、ゲート配線Ｇに対向するシールド電極ＳＥを配置し、しかも、画素電極ＰＥがこのシールド電極ＳＥと対向する位置に延在したシールド部ＰＣを備えているため、ゲート配線Ｇからの不所望な電界を２重に遮蔽することが可能となる。このため、ゲート配線Ｇから液晶層ＬＱに対して不所望なバイアスが印加されることを抑制することができ、焼きツキなどの表示不良の発生、さらには、液晶分子の配向不良に起因した光漏れの発生を抑制することが可能となる。

また、ゲート配線Ｇと画素電極ＰＥのシールド部ＰＣとの間に島状のシールド電極ＳＥが介在しているため、製造過程におけるゲート配線Ｇとシールド部ＰＣとの層間ショートを抑制することが可能となる。すなわち、シールド電極ＳＥが介在していない構成の場合、ゲート配線Ｇとシールド部ＰＣとの層間ショートが発生すると、画素電極ＰＥが常にゲート電位となり、コモン電位の共通電極ＣＥとの間の電位差によって液晶層ＬＱに電圧が印加された状態となってしまう。このため、ノーマリーブラックモードでは、当該画素は、常に点灯した状態である輝点不良となってしまう。このような輝点不良を解消するためには、画素電極ＰＥにおいて、シールド部ＰＣを電気的に切り離す（つまり、主画素電極ＰＡ２とシールド部ＰＣとを分離する）必要がある。しかしながら、画素電極ＰＥは、透明導電材料によって形成されているため、目視、あるいは、機械的な検出が困難である。また、シールド部ＰＣを主画素電極ＰＡ２から切り離すために、レーザーカットの手法を適用する場合、画素電極ＰＥにレーザー光を照射しても、当該画素電極ＰＥが透明であるため、レーザー光が透過してしまい、カットすることが困難である。

本実施形態によれば、シールド電極ＳＥを配置したことにより、ゲート配線Ｇとシールド部ＰＣとの直接的な層間ショートの発生を抑制することが可能となり、また、ゲート配線Ｇとシールド電極ＳＥとの層間ショート、あるいは、シールド電極ＳＥとシールド部ＰＣとの層間ショートが発生したとしても、シールド電極ＳＥは電気的にフローティング状態であり、これらの層間ショートに起因した不具合の発生は防止される。

また、本実施形態によれば、シールド部ＰＣに繋がる主画素電極ＰＡ２と重なる位置にマークＭを備えている。このため、たとえゲート配線Ｇとシールド部ＰＣとの間で層間ショートが発生したとしても、画素電極ＰＥにおいて、シールド部ＰＣを電気的に切り離す位置、つまり、シールド部ＰＣに繋がる主画素電極ＰＡ２の位置を、マークＭにより、目視、あるいは、機械的に検出することが可能となる。また、マークＭは不透明であるため、レーザーカットの手法を適用する場合、マークＭに向けてレーザー光を照射することにより、マークＭがレーザー光のエネルギーを吸収し、マークＭに重なる位置の主画素電極ＰＡ２を切断することが可能となる。

ここでは、図４の（Ａ）に示したように、ゲート配線Ｇ２と主画素電極ＰＡ２に繋がったシールド部ＰＣとで層間ショートが生じていた場合を例に説明する。この場合、ゲート配線Ｇ２のゲート電位がシールド部ＰＣを介して主画素電極ＰＡ２に印加された状態となる。このような層間ショートに対して、マークＭに向けてレーザー光を照射するリペア処理を施すことにより、図４の（Ｂ）に示したように、マークＭとともに、このマークＭに重なる主画素電極ＰＡ２の一部が消失する。これにより、主画素電極ＰＡ２は、シールド部ＰＣとは切り離される。このため、主画素電極ＰＡ２には、ゲート配線Ｇ２にゲート電位が印加されなくなる。

したがって、層間ショートに起因した輝点不良の画素を正常な表示を可能とする画素にリペアすることが可能となり、リペア効率の向上、さらには、製造歩留まりの向上が可能となる。

次に、他の構成例について説明する。

図５は、図１に示したアレイ基板ＡＲにおける画素ＰＸの他の構造を対向基板ＣＴの側から見た概略平面図である。なお、ここでは、説明に必要な主要部のみを図示している。

図５に示した例は、共通電極ＣＥがシールド部を有している点で、図２に示した例と相違している。他の構成については、図２に示した例と同一構成であり、詳細な説明を省略する。すなわち、共通電極ＣＥ１は、シールド電極ＳＥと対向する位置に延在したシールド部ＣＣを備えている。このシールド部ＣＣの外形は、シールド電極ＳＥの外形と略同一である。このようなシールド部ＣＣは、共通電極ＣＥ１の一部であり、コモン電位となるように構成されている。図示した例では、シールド部ＣＣは、副共通電極ＣＢ１に繋がっている。マークＭは、シールド部ＣＣに繋がる副共通電極ＣＢ１と重なるように形成されている。図示した例では、マークＭは、シールド電極ＳＥに繋がっている。

このような構成例においても、上記した構成例と同様に、ゲート配線Ｇに対向するシールド電極ＳＥ、及び、シールド電極ＳＥと対向するシールド部ＣＣを備えているため、ゲート配線Ｇからの不所望な電界を２重に遮蔽することが可能となる。また、ゲート配線Ｇと共通電極ＣＥのシールド部ＣＣとの層間ショートを抑制することが可能となる。

また、シールド部ＣＣに繋がる副共通電極ＣＢ１と重なる位置にマークＭを備えている。このため、たとえゲート配線Ｇとシールド部ＣＣとの間で層間ショートが発生したとしても、共通電極ＣＥ１において、シールド部ＣＣを電気的に切り離す位置を、マークＭにより、目視、あるいは、機械的に検出することが可能となる。また、マークＭは不透明であるため、レーザーカットの手法を適用する場合、マークＭに向けてレーザー光を照射することにより、マークＭがレーザー光のエネルギーを吸収し、マークＭに重なる位置の主画素電極ＰＡ２を切断することが可能となる。

以上説明したように、本実施形態によれば、表示品位を改善することが可能な液晶表示装置を提供することができる。

なお、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これらの新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これらの実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

ＬＰＮ…液晶表示パネル ＡＲ…アレイ基板 ＣＴ…対向基板
ＰＥ…画素電極 ＰＡ…主画素電極 ＰＢ…副画素電極 ＰＣ…シールド部
ＣＥ…共通電極 ＣＡ…主共通電極 ＣＢ…副共通電極 ＣＣ…シールド部
ＬＱ…液晶層
ＳＥ…シールド電極
Ｍ…マーク

Claims (8)

1. ゲート電極を含む第１ゲート配線と、前記第１ゲート配線と略平行に延出した第２ゲート配線と、前記第１ゲート配線及び前記第２ゲート配線を覆う第１絶縁膜と、前記第１絶縁膜上において前記ゲート電極と対向する半導体層と、前記第１絶縁膜上において前記第２ゲート配線と対向し前記半導体層と同一材料によって形成されたシールド電極と、前記半導体層にコンタクトしたソース電極及びドレイン電極と、前記シールド電極、前記ソース電極及び前記ドレイン電極を覆う第２絶縁膜と、前記第２絶縁膜上に形成された複数の主画素電極を有し前記ドレイン電極と電気的に接続された画素電極と、前記第２絶縁膜上に形成され前記主画素電極と交互に並んだ複数の主共通電極を有する共通電極と、前記画素電極及び前記共通電極を覆う第１配向膜と、を備えた第１基板と、
   前記第１配向膜と対向する第２配向膜を備えた第２基板と、
   前記第１基板の前記第１配向膜と前記第２基板の前記第２配向膜との間に保持された液晶層と、を備え、
   前記画素電極または前記共通電極は、透明導電材料によって形成され前記シールド電極と対向する位置に延在したシールド部を有することを特徴とする液晶表示装置。
2. 前記シールド部は、前記主画素電極に繋がったことを特徴とする請求項１に記載の液晶表示装置。
3. 第１基板は、さらに、前記シールド部に繋がる前記主画素電極と重なるマークを備えたことを特徴とする請求項２に記載の液晶表示装置。
4. 前記マークは、前記半導体層と同一材料によって形成されたことを特徴とする請求項３に記載の液晶表示装置。
5. 前記マークは、前記シールド電極に繋がったことを特徴とする請求項４に記載の液晶表示装置。
6. ゲート電極を含む第１ゲート配線と、前記第１ゲート配線と略平行に延出した第２ゲート配線と、前記第１ゲート配線及び前記第２ゲート配線を覆う第１絶縁膜と、前記第１絶縁膜上において前記ゲート電極と対向する半導体層と、前記第１絶縁膜上において前記第２ゲート配線と対向し前記半導体層と同一材料によって形成されたシールド電極と、前記半導体層にコンタクトしたソース電極及びドレイン電極と、前記シールド電極、前記ソース電極及び前記ドレイン電極を覆う第２絶縁膜と、前記第２絶縁膜上に形成され間隔をおいて互いに平行に延出した第１乃至第３主画素電極を有し前記ドレイン電極と電気的に接続され透明導電材料によって形成された画素電極と、前記第２絶縁膜上に形成され前記第１主画素電極の両側に位置する第１主共通電極を有する第１共通電極と、前記第２絶縁膜上に形成され前記第３主画素電極の両側に位置する第２主共通電極を有し前記第１共通電極と同電位の第２共通電極と、前記画素電極、前記第１共通電極及び前記第２共通電極を覆う第１配向膜と、を備えた第１基板と、
   前記第１配向膜と対向する第２配向膜を備えた第２基板と、
   前記第１基板の前記第１配向膜と前記第２基板の前記第２配向膜との間に保持された液晶層と、を備え、
   前記画素電極は、前記第１共通電極と前記第２共通電極との間に延在した前記第２主画素電極と繋がり前記シールド電極と対向するシールド部を有することを特徴とする液晶表示装置。
7. 第１基板は、さらに、前記シールド部に繋がる前記第２主画素電極と重なるマークを備えたことを特徴とする請求項６に記載の液晶表示装置。
8. 前記マークは、前記シールド電極に繋がったことを特徴とする請求項４に記載の液晶表示装置。

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