JP6093575B2 - 液晶表示装置 - Google Patents

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Description

本発明の実施形態は、液晶表示装置に関する。
近年、平面表示装置が盛んに開発されており、中でも液晶表示装置は、軽量、薄型、低消費電力等の利点から特に注目を集めている。特に、各画素にスイッチング素子を組み込んだアクティブマトリクス型液晶表示装置においては、ＩＰＳ（Ｉｎ−Ｐｌａｎｅ Ｓｗｉｔｃｈｉｎｇ）モードやＦＦＳ（Ｆｒｉｎｇｅ Ｆｉｅｌｄ Ｓｗｉｔｃｈｉｎｇ）モードなどの横電界（フリンジ電界も含む）を利用した構造が注目されている。このような横電界モードの液晶表示装置は、アレイ基板に形成された画素電極と対向電極とを備え、アレイ基板の主面に対してほぼ平行な横電界で液晶分子をスイッチングする。
一方で、アレイ基板に形成された画素電極と、対向基板に形成された対向電極との間に、横電界あるいは斜め電界を形成し、液晶分子をスイッチングする技術も提案されている。例えば、ゲート配線の直上に画素電極の一部である副電極を配置することで、ゲート配線から液晶層に対して不所望なバイアスが印加されることに起因した表示不良の発生を抑制する技術が提案されている。
特開２０１２−８８５４２号公報
本実施形態の目的は、表示品位の劣化を抑制することが可能な液晶表示装置を提供することにある。
本実施形態によれば、
第１方向にそれぞれ延出した第１ゲート配線及び第２ゲート配線と、第１方向に交差する第２方向にそれぞれ延出した第１ソース配線及び第２ソース配線と、前記第１ゲート配線及び前記第１ソース配線と電気的に接続されたスイッチング素子と、前記第１ゲート配線及び前記第２ゲート配線と前記第１ソース配線及び前記第２ソース配線とで囲まれた画素電極であって前記スイッチング素子とコンタクトし第１方向に延出したコンタクト部及び前記コンタクト部に繋がり第２方向に延出した主画素電極を備えた画素電極と、前記第１ゲート配線及び前記第２ゲート配線のそれぞれの上方に位置し第１方向に延出したゲートシールド電極と、前記ゲートシールド電極と繋がり前記第１ソース配線及び前記第２ソース配線のそれぞれの上方に位置し第２方向に延出したソースシールド電極と、を備えた第１基板と、前記ゲートシールド電極及び前記ソースシールド電極と同電位の共通電極であって前記ゲートシールド電極の上方に位置し第１方向に延出した副共通電極及び前記副共通電極と繋がり前記ソースシールド電極の上方に位置し第２方向に延出した主共通電極を備えた共通電極を備えた第２基板と、前記第１基板と前記第２基板との間に保持された液晶層と、を備え、前記スイッチング素子は、前記第１ソース配線と前記第２ソース配線との間に位置するドレイン電極であって前記コンタクト部の下方に位置し第１方向に延出した第１電極部、前記第１電極部に繋がり前記主画素電極の下方に位置し第２方向に延出した第２電極部、前記第２電極部に繋がり前記第１ゲート配線に沿って第１方向に延出した第３電極部、及び、前記第２電極部に繋がり前記第２ゲート配線に沿って第１方向に延出した第４電極部を備えたドレイン電極を有する、液晶表示装置が提供される。
本実施形態によれば、
第１方向にそれぞれ延出した第１ゲート配線及び第２ゲート配線と、第１方向に交差する第２方向にそれぞれ延出した第１ソース配線及び第２ソース配線と、前記第１ゲート配線及び前記第１ソース配線と電気的に接続されたスイッチング素子と、前記第１ゲート配線及び前記第２ゲート配線と前記第１ソース配線及び前記第２ソース配線とで囲まれた画素電極であって前記スイッチング素子とコンタクトし第１方向に延出したコンタクト部及び前記コンタクト部に繋がり第２方向にそれぞれ延出した第１主画素電極及び第２主画素電極を備えた画素電極と、前記第１ゲート配線及び前記第２ゲート配線のそれぞれの上方に位置し第１方向に延出したゲートシールド電極と、前記ゲートシールド電極と繋がり前記第１ソース配線及び前記第２ソース配線のそれぞれの上方に位置し第２方向に延出したソースシールド電極と、を備えた第１基板と、前記ゲートシールド電極及び前記ソースシールド電極と同電位の共通電極であって前記ゲートシールド電極の上方に位置し第１方向に延出した副共通電極、前記副共通電極と繋がり前記ソースシールド電極の上方に位置し第２方向に延出した第１主共通電極、及び、前記副共通電極と繋がり前記第１主画素電極と前記第２主画素電極との間に位置し第２方向に延出した第２主共通電極を備えた共通電極を備えた第２基板と、前記第１基板と前記第２基板との間に保持された液晶層と、を備え、前記スイッチング素子は、前記第１ソース配線と前記第２ソース配線との間に位置するドレイン電極であって前記コンタクト部の下方に位置し第１方向に延出した第１電極部、前記第１電極部に繋がり前記第１主画素電極の下方に位置し第２方向に延出した第２電極部、前記第１電極部に繋がり前記第２主画素電極の下方に位置し第２方向に延出した第３電極部、前記第２電極部及び前記第３電極部に繋がり前記第１ゲート配線に沿って第１方向に延出した第４電極部、及び、前記第２電極部及び前記第３電極部に繋がり前記第２ゲート配線に沿って第１方向に延出した第５電極部を備えたドレイン電極を有する、液晶表示装置が提供される。
図１は、本実施形態における液晶表示装置の構成及び等価回路を概略的に示す図である。 図２は、図１に示したアレイ基板を対向基板側から見たときの一画素の構造例を概略的に示す平面図である。 図３は、図２に示したアレイ基板ＡＲを構成する主要な層構造を概略的に示す分解図である。 図４は、図１に示した対向基板における一画素の構造例を概略的に示す平面図である。 図５は、図２のＡ−Ｂ線で切断したアレイ基板の断面構造を概略的に示す断面図である。 図６は、図４のＣ−Ｄ線で切断した液晶表示パネルの断面構造を概略的に示す断面図である。 図７は、図１に示したアレイ基板を対向基板側から見たときの一画素の変形例を概略的に示す平面図である。 図８は、図１に示したアレイ基板を対向基板側から見たときの一画素の変形例を概略的に示す平面図である。 図９は、図１に示した液晶表示パネルにおける主要部の一画素の他の構造例を概略的に示す平面図である。
以下、本実施形態について、図面を参照しながら詳細に説明する。なお、各図において、同一又は類似した機能を発揮する構成要素には同一の参照符号を付し、重複する説明は省略する。
図１は、本実施形態における液晶表示装置の構成及び等価回路を概略的に示す図である。
すなわち、液晶表示装置は、アクティブマトリクスタイプの液晶表示パネルＬＰＮを備えている。液晶表示パネルＬＰＮは、第１基板であるアレイ基板ＡＲと、アレイ基板ＡＲに対向して配置された第２基板である対向基板ＣＴと、アレイ基板ＡＲと対向基板ＣＴとの間に保持された液晶層ＬＱと、を備えている。液晶表示パネルＬＰＮは、画像を表示するアクティブエリアＡＣＴを備えている。アクティブエリアＡＣＴは、複数の画素ＰＸによって構成されている。
液晶表示パネルＬＰＮは、アクティブエリアＡＣＴにおいて、ゲート配線Ｇ（Ｇ１〜Ｇｎ）、補助容量線Ｃ（Ｃ１〜Ｃｎ）、ソース配線Ｓ（Ｓ１〜Ｓｍ）などを備えている。ゲート配線Ｇ及び補助容量線Ｃは、例えば、第１方向Ｘに沿って略直線的に延出している。ゲート配線Ｇ及び補助容量線Ｃは、第１方向Ｘに交差する第２方向Ｙに沿って間隔をおいて隣接し、交互に並列配置されている。ここでは、第１方向Ｘと第２方向Ｙとは互いに略直交している。ソース配線Ｓは、ゲート配線Ｇ及び補助容量線Ｃと交差している。ソース配線Ｓは、第２方向Ｙに沿って略直線的に延出している。なお、ゲート配線Ｇ、補助容量線Ｃ、及び、ソース配線Ｓは、必ずしも直線的に延出していなくても良く、それらの一部が屈曲していたり、それらの一部が拡幅していたりしても良い。
ゲート配線Ｇは、アクティブエリアＡＣＴの外側に引き出され、ゲートドライバＧＤに接続されている。ソース配線Ｓは、アクティブエリアＡＣＴの外側に引き出され、ソースドライバＳＤに接続されている。図示した例では、ゲートドライバＧＤ及びソースドライバＳＤは、駆動ＩＣチップ２と接続されているが、駆動ＩＣチップ２に内蔵されていても良い。
各画素ＰＸは、スイッチング素子ＳＷ、画素電極ＰＥ、共通電極ＣＥなどを備えている。保持容量Ｃｓは、例えば補助容量線Ｃと画素電極ＰＥ（あるいは画素電極と同電位のドレイン電極）との間に形成される。補助容量線Ｃは、補助容量電圧が印加される電圧印加部ＶＣＳと電気的に接続されている。
本実施形態においては、液晶表示パネルＬＰＮは、画素電極ＰＥがアレイ基板ＡＲに形成される一方で共通電極ＣＥの少なくとも一部が対向基板ＣＴに形成された構成であり、これらの画素電極ＰＥと共通電極ＣＥとの間に形成される電界を主に利用して液晶層ＬＱの液晶分子をスイッチングする。画素電極ＰＥと共通電極ＣＥとの間に形成される電界は、第１方向Ｘと第２方向Ｙとで規定されるＸ−Ｙ平面に対してわずかに傾いた斜め電界（あるいは横電界）である。
スイッチング素子ＳＷは、例えば、ｎチャネル薄膜トランジスタ（ＴＦＴ）によって構成されている。スイッチング素子ＳＷは、ゲート配線Ｇ及びソース配線Ｓと電気的に接続されている。画素電極ＰＥは、スイッチング素子ＳＷに電気的に接続されている。共通電極ＣＥは、液晶層ＬＱを介して複数の画素ＰＸの画素電極ＰＥに対して共通に配置されている。このような画素電極ＰＥ及び共通電極ＣＥは、例えば、インジウム・ティン・オキサイド（ＩＴＯ）やインジウム・ジンク・オキサイド（ＩＺＯ）などの透明な導電材料によって形成されているが、アルミニウム（Ａｌ）、チタン（Ｔｉ）、銀（Ａｇ）、モリブデン（Ｍｏ）、タングステン（Ｗ）、クロム（Ｃｒ）などの不透明な配線材料によって形成されても良い。
アレイ基板ＡＲは、共通電極ＣＥに電圧を印加するための給電部ＶＳを備えている。この給電部ＶＳは、例えば、アクティブエリアＡＣＴの外側に形成されている。対向基板ＣＴの共通電極ＣＥは、アクティブエリアＡＣＴの外側に引き出され、図示しない導電部材を介して、給電部ＶＳと電気的に接続されている。
図２は、図１に示したアレイ基板ＡＲを対向基板側から見たときの一画素ＰＸの構造例を概略的に示す平面図である。ここでは、Ｘ−Ｙ平面における平面図を示している。
アレイ基板ＡＲは、ゲート配線Ｇ１、ゲート配線Ｇ２、補助容量線Ｃ１、ソース配線Ｓ１、ソース配線Ｓ２、スイッチング素子ＳＷ、画素電極ＰＥ、ゲートシールド電極ＧＳ、ソースシールド電極ＳＳ、第１配向膜ＡＬ１などを備えている。
図示した例では、画素ＰＸは、破線で示したように、第１方向Ｘに沿った長さが第２方向Ｙに沿った長さよりも短い縦長の長方形状である。ゲート配線Ｇ１及びゲート配線Ｇ２は、それぞれ第１方向Ｘに沿って延出している。補助容量線Ｃ１は、ゲート配線Ｇ１とゲート配線Ｇ２との間に位置し、第１方向Ｘに沿って延出している。ソース配線Ｓ１及びソース配線Ｓ２は、それぞれ第２方向Ｙに沿って延出している。
図示した画素ＰＸにおいて、ゲート配線Ｇ１は上側端部に配置され、ゲート配線Ｇ２は下側端部に配置されている。厳密には、ゲート配線Ｇ１は当該画素ＰＸとその上側に隣接する画素との境界に跨って配置され、ゲート配線Ｇ２は当該画素ＰＸとその下側に隣接する画素との境界に跨って配置されている。つまり、画素ＰＸの第２方向Ｙに沿った長さは、隣接するゲート配線Ｇ１及びゲート配線Ｇ２の第２方向Ｙに沿った第１ピッチに相当する。ソース配線Ｓ１は左側端部に配置され、ソース配線Ｓ２は右側端部に配置されている。厳密には、ソース配線Ｓ１は当該画素ＰＸとその左側に隣接する画素との境界に跨って配置され、ソース配線Ｓ２は当該画素ＰＸとその右側に隣接する画素との境界に跨って配置されている。つまり、画素ＰＸの第１方向Ｘに沿った長さは、隣接するソース配線Ｓ１及びソース配線Ｓ２の第１方向Ｘに沿った第２ピッチに相当する。第２ピッチは、第１ピッチよりも小さい。補助容量線Ｃ１は、ゲート配線Ｇ２とゲート配線Ｇ１との中間に位置している。つまり、補助容量線Ｃ１とゲート配線Ｇ１との第２方向Ｙに沿った間隔は、補助容量線Ｃ１とゲート配線Ｇ２との第２方向Ｙに沿った間隔と略同一である。
スイッチング素子ＳＷは、図示した例では、ゲート配線Ｇ２及びソース配線Ｓ１に電気的に接続されている。スイッチング素子ＳＷは、ゲート配線Ｇ２の一部であるゲート電極ＷＧ、ゲート電極ＷＧの直上に形成されたアモルファスシリコンからなる半導体層ＳＣ、ソース配線Ｓ１に繋がり半導体層ＳＣにコンタクトしたソース電極ＷＳ、及び、半導体層ＳＣにコンタクトしたドレイン電極ＷＤを備えている。
ドレイン電極ＷＤは、ソース配線Ｓ１とソース配線Ｓ２との間に位置しており、ソース配線Ｓ１及びソース配線Ｓ２から離間している。ドレイン電極ＷＤは、第１電極部Ｄ１、第２電極部Ｄ２、第３電極部Ｄ３、第４電極部Ｄ４、及び、第５電極部Ｄ５を備えている。第１乃至第５電極部は、いずれも直線的な帯状に形成されている。第１電極部Ｄ１、第４電極部Ｄ４、及び、第５電極部Ｄ５は、いずれも第１方向Ｘに延出している。第１電極部Ｄ１は、第４電極部Ｄ４と第５電極部Ｄ５との間に位置している。第２電極部Ｄ２及び第３電極部Ｄ３は、いずれも第２方向Ｙに延出している。第１電極部Ｄ１、第２電極部Ｄ２、第３電極部Ｄ３、第４電極部Ｄ４、及び、第５電極部Ｄ５は、一体的あるいは連続的に形成され、互いに電気的に接続されている。このような構成のドレイン電極ＷＤは、略８の字形に形成されている。
第１電極部Ｄ１は、画素ＰＸの略中央部で補助容量線Ｃ１の上方に位置している。また、第１電極部Ｄ１は、後述する画素電極ＰＥのコンタクト部ＰＣの下方に位置している。
第２電極部Ｄ２及び第３電極部Ｄ３は、それぞれ第１電極部Ｄ１に繋がっている。第２電極部Ｄ２は、第３電極部Ｄ３よりもソース配線Ｓ１側に位置しており、第１電極部Ｄ１からゲート配線Ｇ１及びゲート配線Ｇ２に向かってそれぞれ延出している。なお、この第２電極部Ｄ２の先端部は略直角に屈曲し、半導体層ＳＣにコンタクトしている。第２電極部Ｄ２のうち、第２方向Ｙに直線状に延出した部分については、後述する画素電極ＰＥの主画素電極ＰＡ１の下方に位置し、主画素電極ＰＡ１と平行に延出している。第３電極部Ｄ３は、第２電極部Ｄ２よりもソース配線Ｓ２側に位置しており、第１電極部Ｄ１からゲート配線Ｇ１及びゲート配線Ｇ２に向かってそれぞれ延出している。第３電極Ｄ３は、後述する画素電極ＰＥの主画素電極ＰＡ２の下方に位置し、主画素電極ＰＡ２と平行に延出している。これらの第２電極部Ｄ２及び第３電極部Ｄ３は、それぞれゲート配線Ｇ１及びゲート配線Ｇ２の近傍付近まで延出している。
第４電極部Ｄ４及び第５電極部Ｄ５は、それぞれ第２電極部Ｄ２及び第３電極部Ｄ３に繋がっている。第４電極部Ｄ４は、第２電極部Ｄ２及び第３電極部Ｄ３のゲート配線Ｇ１に近接する側のそれぞれの一端部に繋がり、ゲート配線Ｇ１に沿って第１方向Ｘに延出している。第４電極部Ｄ４の一端部Ｄ４１は、第２電極部Ｄ２よりもソース配線Ｓ１に向かって第１方向Ｘに延出しているが、ソース配線Ｓ１からは離間している。第４電極部Ｄ４の他端部Ｄ４２は、第３電極部Ｄ３よりもソース配線Ｓ２に向かって第１方向Ｘに延出しているが、ソース配線Ｓ２からは離間している。第５電極部Ｄ５は、第２電極部Ｄ２と交差するとともに第３電極部Ｄ３のゲート配線Ｇ２に近接する側のそれぞれの他端部に繋がり、ゲート配線Ｇ２に沿って第１方向Ｘに延出している。第５電極部Ｄ５の一端部Ｄ５１は、第２電極部Ｄ２よりもソース配線Ｓ１に向かって第１方向Ｘに延出しているが、ソース配線Ｓ１からは離間している。第５電極部Ｄ５の他端部Ｄ５２は、第３電極部Ｄ３よりもソース配線Ｓ２に向かって第１方向Ｘに延出しているが、ソース配線Ｓ２からは離間している。
なお、第４電極部Ｄ４及び第５電極部Ｄ５は、いずれもゲート配線Ｇ１及びゲート配線Ｇ２とは異なる導電層であり、第４電極部Ｄ４及び第５電極部Ｄ５とゲート配線Ｇ１及びゲート配線Ｇ２との間には絶縁膜が介在しているため、Ｘ−Ｙ平面内において、第４電極部Ｄ４及び第５電極部Ｄ５のそれぞれの一部がゲート配線Ｇ１及びゲート配線Ｇ２に重なっていても良い。
画素電極ＰＥは、ソース配線Ｓ１及びソース配線Ｓ２と、ゲート配線Ｇ１及びゲート配線Ｇ２とで囲まれた内側に位置している。画素電極ＰＥは、主画素電極ＰＡ１、主画素電極ＰＡ２、及び、コンタクト部ＰＣを備えている。主画素電極ＰＡ１、主画素電極ＰＡ２、及び、コンタクト部ＰＣは、一体的あるいは連続的に形成され、互いに電気的に接続されている。
コンタクト部ＰＣは、スイッチング素子ＳＷとコンタクトしている。コンタクト部ＰＣは、画素ＰＸの略中央部に位置し、第１方向Ｘに沿って延出している。コンタクト部ＰＣは、ドレイン電極ＷＤの直上に位置している。このコンタクト部ＰＣは、コンタクトホールＣＨ１及びコンタクトホールＣＨ２を介してドレイン電極ＷＤの第１電極部Ｄ１と電気的に接続されている。なお、コンタクトホールＣＨ２は、コンタクトホールＣＨ１よりも大きなサイズとなるように形成されている。
主画素電極ＰＡ１及び主画素電極ＰＡ２は、それぞれコンタクト部ＰＣに繋がり、コンタクト部ＰＣからゲート配線Ｇ１及びゲート配線Ｇ２に向かって第２方向Ｙに延出している。主画素電極ＰＡ１は、ドレイン電極ＷＤとのコンタクト位置よりもソース配線Ｓ１側に位置し、また、第２電極部Ｄ２の上方に位置している。主画素電極ＰＡ２は、ドレイン電極ＷＤとのコンタクト位置よりもソース配線Ｓ２側に位置し、また、第３電極部Ｄ３の上方に位置している。このような構成の画素電極ＰＥは、略Ｈ字形の形状を有している。
図示した例では、第１電極部Ｄ１及びコンタクト部ＰＣは、それぞれ第２方向Ｙに略一定の幅を有する帯状に形成され、コンタクト部ＰＣが第１電極部Ｄ１よりも幅広に形成されている。第２電極部Ｄ２及び主画素電極ＰＡ１は、それぞれ第１方向Ｘに略一定の幅を有する帯状に形成され、主画素電極ＰＡ１が第２電極部Ｄ２よりも幅広に形成されている。第３電極部Ｄ３及び主画素電極ＰＡ２は、それぞれ第１方向Ｘに略一定の幅を有する帯状に形成され、主画素電極ＰＡ２が第３電極部Ｄ３よりも幅広に形成されている。つまり、Ｘ−Ｙ平面内においては、ドレイン電極ＷＤのうち第１電極部Ｄ１、第２電極部Ｄ２、及び、第３電極部Ｄ３は、それぞれ画素電極ＰＥのコンタクト部ＰＣ、主画素電極ＰＡ１、及び、主画素電極ＰＡ２で覆われており、画素電極ＰＥからはみ出していない。
ゲートシールド電極ＧＳは、ゲート配線Ｇ１及びゲート配線Ｇ２のそれぞれの上方に位置している（あるいは、ゲートシールド電極ＧＳは、ゲート配線Ｇ１及びゲート配線Ｇ２の直上に位置する）。ゲートシールド電極ＧＳは、第１方向Ｘに延出し、帯状に形成されている。ゲートシールド電極ＧＳ、ゲート配線Ｇ１及びゲート配線Ｇ２は、それぞれ第２方向Ｙに略一定の幅を有する帯状に形成され、ゲートシールド電極ＧＳがゲート配線Ｇ１及びゲート配線Ｇ２よりも幅広に形成されている。Ｘ−Ｙ平面内においては、ゲート配線Ｇ１及びゲート配線Ｇ２は、ゲートシールド電極ＧＳで覆われており、ゲートシールド電極ＧＳからはみ出していない。このようなゲートシールド電極ＧＳは、例えば、アクティブエリアＡＣＴの外側に引き出され、給電部ＶＳと電気的に接続されている。
ソースシールド電極ＳＳは、ソース配線Ｓ１及びソース配線Ｓ２のそれぞれの上方に位置している（あるいは、ソースシールド電極ＳＳは、ソース配線Ｓ１及びソース配線Ｓ２の直上に位置する）。ソースシールド電極ＳＳは、第２方向Ｙに延出し、帯状に形成されている。ソースシールド電極ＳＳ、ソース配線Ｓ１及びソース配線Ｓ２は、それぞれ第１方向Ｘに略一定の幅を有する帯状に形成され、ソースシールド電極ＳＳがソース配線Ｓ１及びソース配線Ｓ２よりも幅広に形成されている。Ｘ−Ｙ平面内においては、ソース配線Ｓ１及びソース配線Ｓ２は、ソースシールド電極ＳＳで覆われており、ソースシールド電極ＳＳからはみ出していない。このようなソースシールド電極ＳＳは、ゲートシールド電極ＧＳと繋がっている。つまり、ゲートシールド電極ＧＳ及びソースシールド電極ＳＳは、一体的あるいは連続的に形成され、格子状をなしている。なお、ゲートシールド電極ＧＳ及びソースシールド電極ＳＳの幅については、必ずしも一定でなくても良い。
第１配向膜ＡＬ１は、画素電極ＰＥ、ゲートシールド電極ＧＳ、及び、ソースシールド電極ＳＳを覆っている。第１配向膜ＡＬ１には、液晶層ＬＱの液晶分子を初期配向させるために、第１配向処理方向ＰＤ１に沿って配向処理がなされている。第１配向処理方向ＰＤ１は、例えば、第２方向Ｙと平行である。
図３は、図２に示したアレイ基板ＡＲを構成する主要な層構造を概略的に示す分解図である。なお、ここでは、アレイ基板ＡＲにおける主な導電層を図示している。
第１層Ｌ１と半導体層ＳＣとの間には第１絶縁膜１１が介在し、半導体層ＳＣ及び第２層Ｌ２と第３層Ｌ３との間には第２絶縁膜１２及び第３絶縁膜１３が介在している。
第１層Ｌ１には、補助容量線Ｃ１、ゲート配線Ｇ１及びゲート配線Ｇ２が配置されている。補助容量線Ｃ１、ゲート配線Ｇ１及びゲート配線Ｇ２は、例えば、同一の配線材料によって形成されている。ゲート配線Ｇ２のうち、半導体層ＳＣの下方に位置する領域がスイッチング素子ＳＷのゲート電極ＷＧに相当する。半導体層ＳＣは、例えば、アモルファスシリコンによって形成され、ゲート配線上に島状に形成されている。
第２層Ｌ２には、半導体層ＳＣ、ソース配線Ｓ１、ソース配線Ｓ２、及び、ドレイン電極ＷＤが配置されている。ソース配線Ｓ１、ソース配線Ｓ２、及び、ドレイン電極ＷＤは、例えば、同一の配線材料によって形成されている。ソース配線Ｓ１の一部は、半導体層ＳＣに向かって延出している。ソース配線Ｓ１のうち、半導体層ＳＣとコンタクトする領域がスイッチング素子ＳＷのソース電極ＷＳに相当する。ドレイン電極ＷＤは、その一部が半導体層ＳＣにコンタクトしている。第１電極部Ｄ１は、補助容量線Ｃ１と対向している。ソース配線Ｓ１及びソース配線Ｓ２は、補助容量線Ｃ１、ゲート配線Ｇ１及びゲート配線Ｇ２と第１絶縁膜１１を介して交差している。
第３層Ｌ３には、ゲートシールド電極ＧＳ、ソースシールド電極ＳＳ、及び、画素電極ＰＥが配置されている。ゲートシールド電極ＧＳ及びソースシールド電極ＳＳは、画素電極ＰＥと同一層、つまり、第３絶縁膜１３の上面に形成されているため、画素電極ＰＥと同一の導電材料（ＩＴＯなど）によって形成することが可能である。第３絶縁膜１２は、スイッチング素子ＳＷを覆う第２絶縁膜１２に積層されている。第３絶縁膜は、ゲートシールド電極ＧＳ、ソースシールド電極ＳＳ、及び、画素電極ＰＥの下地となる。つまり、第２絶縁膜１２及び第３絶縁膜１３の積層体は、スイッチング素子ＳＷを覆い、画素電極ＰＥ、ゲートシールド電極ＧＳ、及び、ソースシールド電極ＳＳの下地となる層間絶縁膜に相当する。
ゲートシールド電極ＧＳは、ゲート配線Ｇ１及びゲート配線Ｇ２と対向している。ゲートシールド電極ＧＳと、ゲート配線Ｇ１及びゲート配線Ｇ２との間には、第１絶縁膜１１、第２絶縁膜１２、及び、第３絶縁膜１３が介在している。ソースシールド電極ＳＳは、ソース配線Ｓ１及びソース配線Ｓ２と対向している。ソースシールド電極ＳＳと、ソース配線Ｓ１及びソース配線Ｓ２との間には、第２絶縁膜１２及び第３絶縁膜１３が介在している。
コンタクト部ＰＣは、第２絶縁膜１２及び第３絶縁膜１３を介して第１電極部Ｄ１と対向している。主画素電極ＰＡ１は、第２絶縁膜１２及び第３絶縁膜１３が介して第２電極部Ｄ２と対向している。主画素電極ＰＡ２は、第２絶縁膜１２及び第３絶縁膜１３が介して第３電極部Ｄ３と対向している。
画素ＰＸの略中央部においては、コンタクト部ＰＣと補助容量線Ｃ１との間に第１電極部Ｄ１が位置している。画素電極ＰＥと同電位のドレイン電極ＷＤのうちの第１電極部Ｄ１は、第１絶縁層１１を介して補助容量線Ｃ１と対向し、画素ＰＸでの画像表示に必要な容量を形成している。
なお、画素電極ＰＥは、ドレイン電極ＷＤの第４電極部Ｄ４及び第５電極部Ｄ５をそれぞれ覆うように形成しても良いが、ゲートシールド電極ＧＳ及びソースシールド電極ＳＳから離間させる必要があり、高精細化の要求に対応した画素構成では、ゲートシールド電極ＧＳ及びソースシールド電極ＳＳとの間にマージンを確保するために、画素電極ＰＥが第４電極部Ｄ４及び第５電極部Ｄ５を露出する構成が望ましい。
図４は、図１に示した対向基板ＣＴにおける一画素ＰＸの構造例を概略的に示す平面図である。ここでは、Ｘ−Ｙ平面における平面図を示している。なお、ここでは、説明に必要な構成のみを図示し、また、アレイ基板に備えられた画素電極ＰＥ、ゲートシールド電極ＧＳ、ソースシールド電極ＳＳなどを破線で示している。
対向基板ＣＴは、共通電極ＣＥ、第２配向膜ＡＬ２などを備えている。
共通電極ＣＥは、複数の主共通電極ＣＡ及び複数の副共通電極ＣＢを備えている。主共通電極ＣＡ及び副共通電極ＣＢは、一体的あるいは連続的に形成され、互いに電気的に接続されている。但し、副共通電極ＣＢは省略しても良い。図示した例では、共通電極ＣＥは、主共通電極ＣＡＬ、主共通電極ＣＡＲ、主共通電極ＣＡＣ、副共通電極ＣＢＵ、及び、副共通電極ＣＢＬを備えている。共通電極ＣＥは、上記の通り、給電部ＶＳと電気的に接続され、ゲートシールド電極ＧＳ及びソースシールド電極ＳＳとも電気的に接続されており、ゲートシールド電極ＧＳ及びソースシールド電極ＳＳと同電位である。
図示した画素ＰＸにおいて、主共通電極ＣＡＬは左側端部に配置され、主共通電極ＣＡＲは右側端部に配置され、主共通電極ＣＡＣは画素中央部に配置されている。厳密には、主共通電極ＣＡＬは当該画素ＰＸとその左側に隣接する画素との境界に跨って配置され、主共通電極ＣＡＲは当該画素ＰＸとその右側に隣接する画素との境界に跨って配置され、主共通電極ＣＡＣは主共通電極ＣＡＬと主共通電極ＣＡＲとの中間に配置されている。副共通電極ＣＢＵは上側端部に配置され、副共通電極ＣＢＬは下側端部に配置されている。厳密には、副共通電極ＣＢＵは当該画素ＰＸとその上側に隣接する画素との境界に跨って配置され、副共通電極ＣＢＬは当該画素ＰＸとその下側に隣接する画素との境界に跨って配置されている。
つまり、一画素あたり、３本の主共通電極ＣＡが第１方向Ｘに沿って等ピッチで配置されている。これらの主共通電極ＣＡは、第１方向Ｘに沿って略一定の幅を有する帯状に形成され、第２方向Ｙに沿って直線的に延出している。また、一画素あたり、２本の副共通電極ＣＢが配置されている。これらの副共通電極ＣＢは、第２方向Ｙに沿って略一定の幅を有する帯状に形成され、第１方向Ｘに沿って直線的に延出している。
主共通電極ＣＡＬは、ソース配線Ｓ１と対向するソースシールド電極ＳＳの上方に位置している。主共通電極ＣＡＲは、ソース配線Ｓ２と対向するソースシールド電極ＳＳの上方に位置している。主共通電極ＣＡＣは、コンタクトホールＣＨ１及びＣＨ２の上方を通り主画素電極ＰＡ１と主画素電極ＰＡ２との間に位置している。
Ｘ−Ｙ平面内において、主共通電極ＣＡＬ及び主共通電極ＣＡＣは、主画素電極ＰＡ１を挟んだ両側に位置している。主共通電極ＣＡＣ及び主共通電極ＣＡＲは、主画素電極ＰＡ２を挟んだ両側に位置している。主画素電極ＰＡ１及び主画素電極ＰＡ２は、主共通電極ＣＡＣを挟んだ両側に位置している。
つまり、Ｘ−Ｙ平面において、第１方向Ｘに沿って主共通電極ＣＡと主画素電極ＰＡとが交互に並んでおり、図示した例では、主共通電極ＣＡＬ、主画素電極ＰＡ１、主共通電極ＣＡＣ、主画素電極ＰＡ２、主共通電極ＣＡＲがこの順に並んでいる。主画素電極ＰＡ１と主共通電極ＣＡＣとの間の第１方向Ｘに沿った電極間距離は、主共通電極ＣＡＣと主画素電極ＰＡ２との間の第１方向Ｘに沿った電極間距離と略同等である。主共通電極ＣＡＬと主画素電極ＰＡ１との間の第１方向Ｘに沿った電極間距離は、主画素電極ＰＡ２と主共通電極ＣＡＲとの間の第１方向Ｘに沿った電極間距離と略同等である。なお、主共通電極ＣＡＬと主画素電極ＰＡ１との間の電極間距離、主画素電極ＰＡ１と主共通電極ＣＡＣとの間の電極間距離、主共通電極ＣＡＣと主画素電極ＰＡ２との間の電極間距離、及び、主画素電極ＰＡ２と主共通電極ＣＡＲとの間の電極間距離がすべてほぼ同等であっても良い。
副共通電極ＣＢＵは、ゲート配線Ｇ１と対向するゲートシールド電極ＧＳの上方に位置している。副共通電極ＣＢＬは、ゲート配線Ｇ２と対向するゲートシールド電極ＧＳの上方に位置している。Ｘ−Ｙ平面内において、副共通電極ＣＢＵ及び副共通電極ＣＢＬは、画素電極ＰＥを挟んだ両側に位置している。主共通電極ＣＡ及び副共通電極ＣＢは、互いに繋がり、格子状をなしている。
第２配向膜ＡＬ２は、共通電極ＣＥを覆っている。第２配向膜ＡＬ２には、液晶層ＬＱの液晶分子を初期配向させるために、第２配向処理方向ＰＤ２に沿って配向処理がなされている。第２配向処理方向ＰＤ２は、第１配向処理方向ＰＤ１とは互いに平行であって、互いに同じ向きあるいは逆向きである。図示した例では、第２配向処理方向ＰＤ２は、第２方向Ｙと平行であり、第１配向処理方向ＰＤ１と同じ向きである。
図５は、図２のＡ−Ｂ線で切断したアレイ基板ＡＲの断面構造を概略的に示す断面図である。
アレイ基板ＡＲは、光透過性を有する第１絶縁基板１０を用いて形成されている。このアレイ基板ＡＲは、第１絶縁基板１０の上に、スイッチング素子ＳＷ、補助容量線Ｃ１、画素電極ＰＥ、第１絶縁膜１１、第２絶縁膜１２、第３絶縁膜１３、第１配向膜ＡＬ１などを備えている。
ゲート電極ＷＧは、ゲート配線Ｇ２の一部であり、第１絶縁基板１０の内面１０Ａに形成されている。補助容量線Ｃ１も同様に、内面１０Ａに形成されている。ゲート配線Ｇ２と一体のゲート電極ＷＧ及び補助容量線Ｃ１は、第１絶縁膜１１によって覆われている。第１絶縁膜１１は、内面１０Ａの上にも配置されている。
半導体層ＳＣは、第１絶縁膜１１の上に形成され、ゲート電極ＷＧの直上に位置している。ソース配線Ｓ１、ソース電極ＷＳ、及び、ドレイン電極ＷＤは、第１絶縁膜１１の上に形成されている。ソース電極ＷＳは、半導体層ＳＣにコンタクトしている。ドレイン電極ＷＤは、第２電極部Ｄ２の一部が半導体層ＳＣにコンタクトしている。第２電極部Ｄ２は、補助容量線Ｃ１に向かって延出し、第５電極部Ｄ５と交差し、補助容量線Ｃ１の直上に位置する第１電極部Ｄ１に繋がっている。第５電極部Ｄ５は、ゲート配線Ｇ２に対して第１電極Ｄ１側に位置している。図示した例では、第５電極Ｄ５は、ゲート配線Ｇ２の補助容量線Ｃ１側の端部よりも第１電極部Ｄ１側で第２電極部Ｄ２と交差している。
半導体層ＳＣ、ソース配線Ｓ１と一体のソース電極ＷＳ及びドレイン電極ＷＤは、第２絶縁膜１２によって覆われている。第２絶縁膜１２は、第１絶縁膜１１の上にも配置されている。第２絶縁膜１２には、ドレイン電極ＷＤまで貫通したコンタクトホールＣＨ１が形成されている。第１絶縁膜１１及び第２絶縁膜１２は、例えば、シリコン酸化物（ＳｉＯ）やシリコン窒化物（ＳｉＮ）などの無機系材料によって形成されている。
第３絶縁膜１３は、第２絶縁膜１２の上に配置されている。第３絶縁膜１３は、例えば、透明な樹脂などの有機系材料を用いて形成され、その表面を平滑化している。また、第３絶縁膜１３は、第１絶縁膜１１及び第２絶縁膜１２よりも厚い膜厚を有している。第３絶縁膜１３には、コンタクトホールＣＨ２が形成されている。このコンタクトホールＣＨ２は、コンタクトホールＣＨ１よりも大きなサイズであり、コンタクトホールＣＨ１でドレイン電極ＷＤまで貫通するとともにコンタクトホールＣＨ１の周囲の第２絶縁膜１２まで貫通している。
図示したゲートシールド電極ＧＳは、ゲート配線Ｇ２と対向している。図示した画素電極ＰＥのうち、主画素電極ＰＡ１は第２絶縁膜１２及び第３絶縁膜１３を介して第２電極部Ｄ２に対向している。コンタクト部ＰＣは、第２絶縁膜１２及び第３絶縁膜１３を介して第１電極部Ｄ１に対向し、コンタクトホールＣＨ１及びコンタクトホールＣＨ２を介してドレイン電極ＷＤにコンタクトしている。
第１配向膜ＡＬ１は、画素電極ＰＥ、ゲートシールド電極ＧＳなどを覆っており、第３絶縁膜１３の上にも配置されている。第１配向膜ＡＬ１は、水平配向性を示す材料によって形成されている。
図６は、図４のＣ−Ｄ線で切断した液晶表示パネルＬＰＮの断面構造を概略的に示す断面図である。
液晶表示パネルＬＰＮを構成するアレイ基板ＡＲの背面側には、バックライト４が配置されている。バックライト４としては、種々の形態が適用可能であり、また、光源として発光ダイオード（ＬＥＤ）を利用したものや冷陰極管（ＣＣＦＬ）を利用したものなどのいずれでも適用可能であり、詳細な構造については説明を省略する。
アレイ基板ＡＲにおいて、第１絶縁膜１１は、第１絶縁基板１０の内面１０Ａ、つまり、対向基板ＣＴと対向する側の面に形成されている。ソース配線Ｓ１及びソース配線Ｓ２は、第１絶縁膜１１の上に形成され、第２絶縁膜１２によって覆われている。ドレイン電極ＷＤの第２電極部Ｄ２及び第３電極部Ｄ３は、第１絶縁膜１１の上に形成され、第２絶縁膜１２によって覆われている。つまり、ドレイン電極ＷＤは、ソース配線Ｓ１及びソース配線Ｓ２とともに同一層つまり第１絶縁膜１１の上面に形成され、ソース配線Ｓ１とソース配線Ｓ２との間に位置しており、ソース配線Ｓ１及びソース配線Ｓ２のいずれからも離間している。画素電極ＰＥ及びソースシールド電極ＳＳは、第３絶縁膜１３の上に形成され、第１配向膜ＡＬ１によって覆われている。図示した主画素電極ＰＡ１及び主画素電極ＰＡ２は、ソース配線Ｓ１及びソース配線Ｓ２のそれぞれの直上の位置よりもそれらの内側に位置している。主画素電極ＰＡ１は第２電極部Ｄ２の上方に位置し、主画素電極ＰＡ２は第３電極部Ｄ３の上方に位置している。ソースシールド電極ＳＳは、ソース配線Ｓ１及びソース配線Ｓ２の上方にそれぞれ位置している。第１配向膜ＡＬ１は、アレイ基板ＡＲの対向基板ＣＴと対向する面に配置され、アクティブエリアＡＣＴの略全体に亘って延在している。
対向基板ＣＴは、光透過性を有する第２絶縁基板２０を用いて形成されている。この対向基板ＣＴは、第２絶縁基板２０の内側、つまり、アレイ基板ＡＲと対向する側において、カラーフィルタＣＦ、オーバーコート層ＯＣ、共通電極ＣＥ、第２配向膜ＡＬ２などを備えている。なお、第２絶縁基板２０のアレイ基板ＡＲに対向する内面２０Ａには、各画素ＰＸを区画する（あるいはゲート配線やソース配線、スイッチング素子などの配線部と対向する位置）ブラックマトリクスが配置されても良い。
カラーフィルタＣＦは、各画素ＰＸに対応して配置されている。すなわち、カラーフィルタＣＦは、内面２０Ａに配置されている。第１方向Ｘに隣接する画素ＰＸにそれぞれ配置されたカラーフィルタＣＦは、互いに色が異なる。例えば、カラーフィルタＣＦは、赤色、青色、緑色といった３原色にそれぞれ着色された樹脂材料によって形成されている。オーバーコート層ＯＣは、カラーフィルタＣＦを覆っている。オーバーコート層ＯＣは、例えば透明な樹脂などの有機系材料を用いて形成され、その表面を平滑化している。
共通電極ＣＥは、オーバーコート層ＯＣのアレイ基板ＡＲと対向する側に形成され、第２配向膜ＡＬ１によって覆われている。図示した主共通電極ＣＡＬは、ソース配線Ｓ１の上方あるいはソースシールド電極ＳＳの上方に位置している。主共通電極ＣＡＲは、ソース配線Ｓ２の上方あるいはソースシールド電極ＳＳの上方に位置している。主共通電極ＣＡＣは、主共通電極ＣＡＬと主共通電極ＣＡＲとの中間あるいは主画素電極ＰＡ１と主画素電極ＰＡ２との中間に位置している。
画素電極ＰＥと共通電極ＣＥとの間の領域、つまり、主共通電極ＣＡＬと主画素電極ＰＡ１との間の領域、主共通電極ＣＡＣと主画素電極ＰＡ１との間の領域、主共通電極ＣＡＣと主画素電極ＰＡ２との間の領域、及び、主共通電極ＣＡＲと主画素電極ＰＡ２との間の領域は、バックライト光が透過可能な透過領域に相当する。
第２配向膜ＡＬ２は、対向基板ＣＴのアレイ基板ＡＲと対向する面に配置され、アクティブエリアＡＣＴの略全体に亘って延在している。第２配向膜ＡＬ２は、水平配向性を示す材料によって形成されている。
上述したようなアレイ基板ＡＲと対向基板ＣＴとは、それぞれの第１配向膜ＡＬ１及び第２配向膜ＡＬ２が対向するように配置されている。このとき、アレイ基板ＡＲの第１配向膜ＡＬ１と対向基板ＣＴの第２配向膜ＡＬ２との間には、例えば、樹脂材料によって一方の基板に一体的に形成された柱状スペーサにより、所定のセルギャップ、例えば２〜７μｍのセルギャップが形成される。アレイ基板ＡＲと対向基板ＣＴとは、所定のセルギャップが形成された状態で、アクティブエリアＡＣＴの外側のシール材によって貼り合わせられている。
液晶層ＬＱは、アレイ基板ＡＲと対向基板ＣＴとの間に形成されたセルギャップに保持され、第１配向膜ＡＬ１と第２配向膜ＡＬ２との間に配置されている。このような液晶層ＬＱは、例えば、誘電率異方性が正（ポジ型）の液晶材料によって構成されている。
なお、主画素電極ＰＡと主共通電極ＣＡとの第１方向Ｘに沿った電極間間隔は、液晶層ＬＱの厚さよりも大きく、液晶層ＬＱの厚さの２倍以上の大きさを持つ。
第１絶縁基板１０の外面１０Ｂには、第１光学素子ＯＤ１が接着剤などにより貼付されている。第１光学素子ＯＤ１は、液晶表示パネルＬＰＮのバックライト４と対向する側に位置しており、バックライト４から液晶表示パネルＬＰＮに入射する入射光の偏光状態を制御する。第１光学素子ＯＤ１は、第１偏光軸ＡＸ１を有する第１偏光板ＰＬ１を含んでいる。なお、第１偏光板ＰＬ１と第１絶縁基板１０との間に位相差板などの他の光学素子が配置されても良い。
第２絶縁基板２０の外面２０Ｂには、第２光学素子ＯＤ２が接着剤などにより貼付されている。第２光学素子ＯＤ２は、液晶表示パネルＬＰＮの表示面側に位置しており、液晶表示パネルＬＰＮから出射した出射光の偏光状態を制御する。第２光学素子ＯＤ２は、第２偏光軸ＡＸ２を有する第２偏光板ＰＬ２を含んでいる。なお、第２偏光板ＰＬ２と第２絶縁基板２０との間に位相差板などの他の光学素子が配置されていても良い。
第１偏光板ＰＬ１の第１偏光軸ＡＸ１と、第２偏光板ＰＬ２の第２偏光軸ＡＸ２とは、略直交する位置関係（クロスニコル）にある。このとき、一方の偏光板は、その偏光軸が主画素電極ＰＡあるいは主共通電極ＣＡの延出方向と略平行または略直交するように配置されている。図４の（ａ）で示した例では、第１偏光板ＰＬ１は、その第１偏光軸ＡＸ１が第２方向Ｙに対して直交するように配置され、また、第２偏光板ＰＬ２は、その第２偏光軸ＡＸ２が第２方向Ｙと平行となるように配置されている。また、図４の（ｂ）で示した例では、第２偏光板ＰＬ２は、その第２偏光軸ＡＸ２が第２方向Ｙに対して直交するように配置され、また、第１偏光板ＰＬ１は、その第１偏光軸ＡＸ１が第２方向Ｙと平行となるように配置されている。
次に、上記構成の液晶表示パネルＬＰＮの動作について、図２乃至図６を参照しながら説明する。
すなわち、液晶層ＬＱに電圧が印加されていない状態、つまり、画素電極ＰＥと共通電極ＣＥとの間に電界が形成されていない状態（ＯＦＦ時）では、液晶層ＬＱの液晶分子ＬＭは、その長軸が第１配向処理方向ＰＤ１及び第２配向処理方向ＰＤ２を向くように配向している。このようなＯＦＦ時の配向状態が初期配向状態に相当し、ＯＦＦ時の液晶分子ＬＭの配向方向が初期配向方向に相当する。ここでは、第１配向処理方向ＰＤ１及び第２配向処理方向ＰＤ２がともに第２方向Ｙと平行であるため、ＯＦＦ時の液晶分子ＬＭは、Ｘ−Ｙ平面内において、その長軸が第２方向Ｙと略平行な方向に初期配向する。
バックライト４からのバックライト光の一部は、第１偏光板ＰＬ１を透過し、液晶表示パネルＬＰＮに入射する。液晶表示パネルＬＰＮに入射した光は、第１偏光板ＰＬ１の第１偏光軸ＡＸ１と直交する直線偏光である。ＯＦＦ時においては、液晶層ＬＱを通過した直線偏光の偏光状態はほとんど変化しないため、液晶表示パネルＬＰＮを透過した直線偏光は、第１偏光板ＰＬ１に対してクロスニコルの位置関係にある第２偏光板ＰＬ２によって吸収される（黒表示）。
一方、液晶層ＬＱに電圧が印加された状態、つまり、画素電極ＰＥと共通電極ＣＥとの間に電界が形成された状態（ＯＮ時）では、画素電極ＰＥと共通電極ＣＥとの間に基板と略平行な横電界（あるいは斜め電界）が形成される。液晶分子ＬＭの配向状態は、電界の影響を受けて変化する。すなわち、液晶分子ＬＭの配向方向は、主画素電極ＰＡや主共通電極ＣＡと重なる位置を境界として複数の方向に分かれ、それぞれの配向方向でドメインを形成する。つまり、一画素ＰＸには、複数のドメインが形成される。
このようなＯＮ時には、液晶表示パネルＬＰＮに入射した直線偏光の偏光状態は、主画素電極ＰＡと主共通電極ＣＡとの間に形成された透過領域の液晶層ＬＱを通過する際に液晶分子ＬＭの配向状態に応じて変化する。これにより、液晶層ＬＱを通過した少なくとも一部の光の偏光状態は、第２方向Ｙに平行な直線偏光となる。このため、ＯＮ時においては、液晶層ＬＱを通過した少なくとも一部の光は、第２偏光板ＰＬ２を透過する（白表示）。但し、画素電極あるいは共通電極と重なる位置では、液晶分子が初期配向状態を維持しているため、ＯＦＦ時と同様に黒表示となる。
本実施形態によれば、ＯＮ時においては、画素電位の画素電極ＰＥとコモン電位の共通電極ＣＥとの間で電界が形成された際に、アレイ基板ＡＲにおいては画素電極ＰＥの主画素電極ＰＡに加えて、画素電極ＰＥに接続されたスイッチング素子ＳＷのドレイン電極ＷＤの一部の電極部が主画素電極ＰＡの下方に位置し且つ当該主画素電極ＰＡと平行に延出している。つまり、アレイ基板ＡＲにおいては、同一の画素電位の電極が２層構造になっている。このため、アレイ基板ＡＲにおける基板主面に対して垂直な法線方向での画素電位が強化され、他の電極との間での電界の影響を受けにくくすることが可能となる。したがって、液晶分子の配向不良の発生を抑制することができ、表示品位の劣化を抑制することが可能となる。
また、アレイ基板ＡＲは、ソース配線Ｓと対向するソースシールド電極ＳＳを備えているため、ソース配線Ｓからの不所望な電界を遮蔽することが可能となる。このため、ソース配線Ｓから液晶層ＬＱに対して不所望なバイアスが印加されることを抑制することができ、クロストークなどの表示品位の劣化を抑制することが可能となる。
また、アレイ基板ＡＲは、ゲート配線Ｇと対向するゲートシールド電極ＧＳを備えている。また、ドレイン電極ＷＤの一部の電極部は、ゲート配線Ｇに沿ってゲート配線Ｇと平行に延出している。このため、ゲート配線Ｇからの不所望な電界を遮蔽することが可能となる。このため、ゲート配線Ｇから液晶層ＬＱに対して不所望なバイアスが印加されることを抑制することができ、焼きツキなどの表示品位の劣化、さらには、黒表示の際のゲート配線Ｇからの漏れ電界の影響による液晶分子の配向不良に起因した光漏れの発生を抑制することが可能となる。したがって、コントラスト比の低下を抑制することが可能となる。
また、アレイ基板ＡＲに備えられたゲートシールド電極ＧＳ及びソースシールド電極ＳＳは互いに電気的に接続され、また、対向基板ＣＴに備えられた主共通電極ＣＡ及び副共通電極ＣＢは互いに電気的に接続されているため、冗長性を向上することが可能となる。つまり、ゲートシールド電極ＧＳ及びソースシールド電極ＳＳや、主共通電極ＣＡ及び副共通電極ＣＢの一部で断線が発生したとしても、各画素ＰＸに安定してコモン電位を供給することが可能となり、表示品位の劣化を抑制することが可能となる。
また、ドレイン電極ＷＤの各電極部は、互いに電気的に接続され、８の字形に形成されているため、冗長性を向上することが可能となる。つまり、ドレイン電極ＷＤを構成する一部の電極部で断線が発生したとしても、各画素ＰＸに安定して画素電位を供給することが可能となり、表示品位の劣化を抑制することが可能となる。
また、本実施形態によれば、共通電極ＣＥと重なる領域では、透過率が十分に低下している。これは、ゲート配線Ｇ及びソース配線Ｓと対向する共通電極ＣＥの位置よりも当該画素の外側に電界の漏れが発生せず、また、隣接する画素間で不所望な横電界が生じないため、共通電極ＣＥと重なる領域の液晶分子ＬＭが黒表示時の初期配向状態を保っているためである。また、例えアレイ基板ＡＲと対向基板ＣＴとの間で合わせズレが生じたとしても、隣接する画素への不所望な電界の漏れを抑制することが可能となる。換言すると、一画素ＰＸをＸ−Ｙ平面で見た場合に、対向基板ＣＴに配置されるとともにゲート配線Ｇ及びソース配線Ｓと対向する共通電極ＣＥ（あるいはアレイ基板ＡＲに配置されたゲートシールド電極及びソースシールド電極）の内側に画素電極ＰＥが配置されている。これにより、一画素内で電気力線の始点と終点をもち、自画素の電気力線が隣接画素に漏れることが無い。このため、隣接する画素間でカラーフィルタＣＦの色が異なる場合であっても、混色の発生を抑制することが可能となり、色再現性の低下やコントラスト比の低下を抑制することが可能となる。したがって、表示品位の劣化を抑制することができる。
なお、上記の例では、初期配向方向は、第２方向Ｙと平行に設定したが、第１方向Ｘ及び第２方向Ｙを斜めに交差する斜め方向に設定しても良い。
また、上記の例では、液晶層ＬＱは、正（ポジ型）の誘電率異方性を有する液晶材料によって構成したが、誘電率異方性が負（ネガ型）の液晶材料によって構成しても良い。
また、上記の例では、画素電極ＰＥが２本の主画素電極ＰＡを備える構成について説明したが、この例に限らない。各画素電極ＰＥが備える主画素電極ＰＡの本数をａ本とした場合、１画素あたりに配置される主共通電極ＣＡは（ａ＋１）本となり、隣接する主共通電極ＣＡの間に１本の主画素電極ＰＡが配置される（但し、ａは１以上の正数である）。
なお、本実施形態において、画素ＰＸの構造は、上記の例に限定されるものではない。
図７は、図１に示したアレイ基板を対向基板側から見たときの一画素の変形例を概略的に示す平面図である。
図７に示した例は、図２に示した例と比較して、ドレイン電極ＷＤの第４電極部及び第５電極部を省略した点で相違している。つまり、ドレイン電極ＷＤは、補助容量線Ｃ１とコンタクト部ＰＣとの間に位置する第１電極部Ｄ１、主画素電極ＰＡ１の下方に位置し且つ主画素電極ＰＡ１と平行に延出した第２電極部Ｄ２、及び、主画素電極ＰＡ２の下方に位置し且つ主画素電極ＰＡ２と平行に延出した第３電極部Ｄ３により、Ｈ字形に形成されている。第２電極部Ｄ２及び第３電極部Ｄ３は、それぞれゲート配線Ｇ１及びゲート配線Ｇ２の近傍付近まで延出している。
このようなドレイン電極ＷＤを備えたアレイ基板ＡＲに対しては、図４に示した共通電極ＣＥを備えた対向基板ＣＴを組み合わせることが可能である。
このような変形例によれば、上記の例と比較して、ゲート配線Ｇに沿った第４電極部及び第５電極部を省略したため、ゲート配線Ｇからの漏れ電界の遮蔽効果が若干低下するものの、上記の例と同様に、アレイ基板ＡＲにおける画素電位を強化することが可能となり、表示品位の劣化を抑制することが可能となる。
図８は、図１に示したアレイ基板を対向基板側から見たときの一画素の変形例を概略的に示す平面図である。
図８に示した例は、図７に示した例と比較して、ドレイン電極ＷＤの第３電極部を省略し、しかも、第２電極部Ｄ２を半導体層ＳＣとコンタクトした位置から第１電極部Ｄ１まで短縮した点で相違している。つまり、ドレイン電極ＷＤは、補助容量線Ｃ１とコンタクト部ＰＣとの間に位置する第１電極部Ｄ１、及び、半導体層ＳＣと第１電極部Ｄ１との間で主画素電極ＰＡ１の下方に位置し且つ主画素電極ＰＡ１と平行に延出した第２電極部Ｄ２により、Ｌ字形に形成されている。
このようなドレイン電極ＷＤを備えたアレイ基板ＡＲに対しては、図４に示した共通電極ＣＥを備えた対向基板ＣＴを組み合わせることが可能である。
このような変形例によれば、図７の例と比較して、第２電極部Ｄ２の一部、及び、主画素電極ＰＡ２の下方の第３電極部を省略したため、ゲート配線Ｇからの漏れ電界の遮蔽効果が低下し、アレイ基板ＡＲにおいて画素電位を強化可能な領域が半導体層ＳＣと第１電極Ｄ１までの間に限られてしまい、ゲート配線Ｇの近傍で液晶分子の配向不良に起因した光漏れが確認された。
図９は、図１に示した液晶表示パネルＬＰＮにおける主要部の一画素の他の構造例を概略的に示す平面図である。
図９に示した構造例は、図２に示した例と比較して、画素電極ＰＥが１本の主画素電極ＰＡ及びコンタクト部ＰＣを備えた十字形状であり、また、ドレイン電極ＷＤ及び共通電極ＣＥが画素電極ＰＥの形状に対応して第２方向Ｙに延出する１本の第２電極部を備えた点で相違している。
すなわち、主画素電極ＰＡは、ソース配線Ｓ１とソース配線Ｓ２との略中間に位置し、第２方向Ｙに直線的に延出した帯状に形成されている。つまり、主画素電極ＰＡは、第１方向Ｘに延出したコンタクト部ＰＣと交差し、十字状をなしている。ドレイン電極ＷＤは、補助容量線Ｃ１とコンタクト部ＰＣとの間に位置し第１方向Ｘに延出した第１電極部Ｄ１、第１電極部Ｄ１に繋がり主画素電極ＰＡ１の下方に位置し且つ主画素電極ＰＡ１と平行に延出した第２電極部Ｄ２、第２電極部Ｄ２に繋がりゲート配線Ｇ１に沿って第１方向Ｘに延出した第４電極部Ｄ４、及び、第２電極部Ｄ２に繋がりゲート配線Ｇ２に沿って第１方向Ｘに延出した第５電極部Ｄ５を備えている。
共通電極ＣＥのうちの主共通電極ＣＡＬは、ソース配線Ｓ１と対向するソースシールド電極ＳＳの上方に位置している。主共通電極ＣＡＲは、ソース配線Ｓ２と対向するソースシールド電極ＳＳの上方に位置している。副共通電極ＣＢＵは、ゲート配線Ｇ１と対向するゲートシールド電極ＧＳの上方に位置している。副共通電極ＣＢＬは、ゲート配線Ｇ２と対向するゲートシールド電極ＧＳの上方に位置している。
このような構造例においても、図１乃至図６を参照して説明した構造例と同様の効果が得られる。特に、図示した構造例は、画素ＰＸの第１方向Ｘに沿った長さが短い高精細の画素構成に好適である。
以上説明したように、本実施形態によれば、表示品位の劣化を抑制することが可能な液晶表示装置を提供することが可能となる。
なお、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これらの新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これらの実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
ＬＰＮ…液晶表示パネル
ＡＲ…アレイ基板 ＣＴ…対向基板 ＬＱ…液晶層
ＷＤ…ドレイン電極 Ｄ１…第１電極部 Ｄ２…第２電極部 Ｄ３…第３電極部
Ｄ４…第４電極部 Ｄ５…第５電極部
ＰＥ…画素電極 ＰＡ…主画素電極 ＰＣ…コンタクト部
ＣＥ…共通電極 ＣＡ…主共通電極 ＣＢ…副共通電極
Ｇ…ゲート配線 Ｓ…ソース配線
ＧＳ…ゲートシールド電極 ＳＳ…ソースシールド電極

Claims (7)

  1. 第１方向にそれぞれ延出した第１ゲート配線及び第２ゲート配線と、第１方向に交差する第２方向にそれぞれ延出した第１ソース配線及び第２ソース配線と、前記第１ゲート配線及び前記第１ソース配線と電気的に接続されたスイッチング素子と、前記第１ゲート配線及び前記第２ゲート配線と前記第１ソース配線及び前記第２ソース配線とで囲まれた画素電極であって前記スイッチング素子とコンタクトし第１方向に延出したコンタクト部及び前記コンタクト部に繋がり第２方向に延出した主画素電極を備えた画素電極と、前記第１ゲート配線及び前記第２ゲート配線のそれぞれの上方に位置し第１方向に延出したゲートシールド電極と、前記ゲートシールド電極と繋がり前記第１ソース配線及び前記第２ソース配線のそれぞれの上方に位置し第２方向に延出したソースシールド電極と、を備えた第１基板と、
    前記ゲートシールド電極及び前記ソースシールド電極と同電位の共通電極であって前記ゲートシールド電極の上方に位置し第１方向に延出した副共通電極及び前記副共通電極と繋がり前記ソースシールド電極の上方に位置し第２方向に延出した主共通電極を備えた共通電極を備えた第２基板と、
    前記第１基板と前記第２基板との間に保持された液晶層と、を備え、
    前記スイッチング素子は、前記第１ソース配線と前記第２ソース配線との間に位置するドレイン電極であって前記コンタクト部の下方に位置し第１方向に延出した第１電極部、前記第１電極部に繋がり前記主画素電極の下方に位置し第２方向に延出した第２電極部、前記第２電極部に繋がり前記第１ゲート配線に沿って第１方向に延出した第３電極部、及び、前記第２電極部に繋がり前記第２ゲート配線に沿って第１方向に延出した第４電極部を備えたドレイン電極を有する、液晶表示装置。
  2. 前記第３電極部及び前記第４電極部は、前記第２電極部よりも前記第１ソース配線及び前記第２ソース配線に向かって第１方向に沿って延出し且つ前記第１ソース配線及び前記第２ソース配線から離間している、請求項１に記載の液晶表示装置。
  3. 前記第１ゲート配線及び前記第２ゲート配線は第２方向に沿って第１ピッチで配置され、第１ソース配線及び第２ソース配線は第１方向に沿って第１ピッチよりも小さな第２ピッチで配置された、請求項１または２に記載の液晶表示装置。
  4. 前記第１基板は、さらに、前記第１ゲート配線と前記第２ゲート配線との中間に位置するとともに前記コンタクト部の下方に位置した補助容量線を備えた、請求項１乃至３のいずれか１項に記載の液晶表示装置。
  5. 前記第１基板は、さらに、前記スイッチング素子を覆い前記画素電極、前記ゲートシールド電極、及び、前記ソースシールド電極の下地となる層間絶縁膜と、前記画素電極、前記ゲートシールド電極、及び、前記ソースシールド電極を覆う第１配向膜と、を備えた、請求項１乃至４のいずれか１項に記載の液晶表示装置。
  6. 前記ゲートシールド電極及び前記ソースシールド電極は、前記画素電極と同一材料によって形成されたことを特徴とする請求項１乃至５のいずれか１項に記載の液晶表示装置。
  7. 第１方向にそれぞれ延出した第１ゲート配線及び第２ゲート配線と、第１方向に交差する第２方向にそれぞれ延出した第１ソース配線及び第２ソース配線と、前記第１ゲート配線及び前記第１ソース配線と電気的に接続されたスイッチング素子と、前記第１ゲート配線及び前記第２ゲート配線と前記第１ソース配線及び前記第２ソース配線とで囲まれた画素電極であって前記スイッチング素子とコンタクトし第１方向に延出したコンタクト部及び前記コンタクト部に繋がり第２方向にそれぞれ延出した第１主画素電極及び第２主画素電極を備えた画素電極と、前記第１ゲート配線及び前記第２ゲート配線のそれぞれの上方に位置し第１方向に延出したゲートシールド電極と、前記ゲートシールド電極と繋がり前記第１ソース配線及び前記第２ソース配線のそれぞれの上方に位置し第２方向に延出したソースシールド電極と、を備えた第１基板と、
    前記ゲートシールド電極及び前記ソースシールド電極と同電位の共通電極であって前記ゲートシールド電極の上方に位置し第１方向に延出した副共通電極、前記副共通電極と繋がり前記ソースシールド電極の上方に位置し第２方向に延出した第１主共通電極、及び、前記副共通電極と繋がり前記第１主画素電極と前記第２主画素電極との間に位置し第２方向に延出した第２主共通電極を備えた共通電極を備えた第２基板と、
    前記第１基板と前記第２基板との間に保持された液晶層と、を備え、
    前記スイッチング素子は、前記第１ソース配線と前記第２ソース配線との間に位置するドレイン電極であって前記コンタクト部の下方に位置し第１方向に延出した第１電極部、前記第１電極部に繋がり前記第１主画素電極の下方に位置し第２方向に延出した第２電極部、前記第１電極部に繋がり前記第２主画素電極の下方に位置し第２方向に延出した第３電極部、前記第２電極部及び前記第３電極部に繋がり前記第１ゲート配線に沿って第１方向に延出した第４電極部、及び、前記第２電極部及び前記第３電極部に繋がり前記第２ゲート配線に沿って第１方向に延出した第５電極部を備えたドレイン電極を有する、液晶表示装置。
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