JP5851175B2 - 液晶表示装置 - Google Patents

Description

本発明の実施形態は、液晶表示装置に関する。

近年、平面表示装置が盛んに開発されており、中でも液晶表示装置は、軽量、薄型、低消費電力等の利点から特に注目を集めている。特に、各画素にスイッチング素子を組み込んだアクティブマトリクス型液晶表示装置においては、ＩＰＳ（Ｉｎ−Ｐｌａｎｅ Ｓｗｉｔｃｈｉｎｇ）モードやＦＦＳ（Ｆｒｉｎｇｅ Ｆｉｅｌｄ Ｓｗｉｔｃｈｉｎｇ）モードなどの横電界（フリンジ電界も含む）を利用した構造が注目されている。このような横電界モードの液晶表示装置は、アレイ基板に形成された画素電極と対向電極とを備え、アレイ基板の主面に対してほぼ平行な横電界で液晶分子をスイッチングする。

一方で、アレイ基板に形成された画素電極と、対向基板に形成された対向電極との間に、横電界あるいは斜め電界を形成し、液晶分子をスイッチングする技術も提案されている。

特開２００９−１９２８２２号公報

本実施形態の目的は、表示品位の劣化を抑制することが可能な液晶表示装置を提供することにある。

本実施形態によれば、
第１方向に沿ってそれぞれ延出した第１ゲート配線及び第２ゲート配線と、前記第１ゲート配線と前記第２ゲート配線との間の略中間に位置し第１方向に沿って延出した補助容量線と、第１方向に交差する第２方向に沿ってそれぞれ延出した第１ソース配線及び第２ソース配線と、前記第１ソース配線及び前記第２ソース配線と同一材料によって形成された画素電極であって、前記補助容量線の上方に位置するとともに第１方向に沿って延出した副画素電極、前記副画素電極の前記第１ソース配線側に繋がり第２方向に沿って延出した第１主画素電極、及び、前記副画素電極の前記第２ソース配線側に繋がり第２方向に沿って延出した第２主画素電極を備えた画素電極と、を備えた第１基板と、前記第１主画素電極と前記第２主画素電極との間、前記第１ソース配線の上方、及び、前記第２ソース配線の上方にそれぞれ位置し第２方向に沿ってそれぞれ延出した主共通電極を備えた共通電極を備えた第２基板と、前記第１基板と前記第２基板との間に保持された液晶分子を含む液晶層と、を備えたことを特徴とする液晶表示装置が提供される。

本実施形態によれば、
第１方向に沿ってそれぞれ延出したゲート配線及び補助容量線と、前記ゲート配線と一体的に形成されたゲート電極と、前記ゲート配線、前記補助容量線、及び、前記ゲート電極を覆う絶縁膜と、前記絶縁膜上に形成され前記ゲート電極の直上に位置する半導体層と、前記絶縁膜上に形成され第１方向に交差する第２方向に沿って延出したソース配線と、前記絶縁膜上において前記ソース配線と一体的に形成され前記半導体層にコンタクトしたソース電極と、前記絶縁膜上に形成され前記半導体層にコンタクトした画素電極であって、画素の略中央部で前記補助容量線の上方に位置するとともに第１方向に沿って延出した副画素電極、前記副画素電極に繋がり第２方向に沿ってそれぞれ延出した第１主画素電極及び第２主画素電極を備えた画素電極と、を備えた第１基板と、前記第１主画素電極と前記第２主画素電極との間、前記ソース配線の上方にそれぞれ位置し第２方向に沿ってそれぞれ延出した主共通電極を備えた共通電極を備えた第２基板と、前記第１基板と前記第２基板との間に保持された液晶分子を含む液晶層と、を備えたことを特徴とする液晶表示装置が提供される。

図１は、本実施形態における液晶表示装置の構成及び等価回路を概略的に示す図である。 図２は、図１に示したアレイ基板を対向基板側から見たときの一画素の構造例を概略的に示す平面図である。 図３は、図１に示した対向基板における一画素の構造例を概略的に示す平面図である。 図４は、図２のＡ−Ｂ線で切断したアレイ基板の断面構造を概略的に示す断面図である。 図５は、図３のＣ−Ｄ線で切断した液晶表示パネルの断面構造を概略的に示す断面図である。 図６は、図１に示したアレイ基板を対向基板側から見たときの一画素の他の構造例を概略的に示す平面図である。

以下、本実施形態について、図面を参照しながら詳細に説明する。なお、各図において、同一又は類似した機能を発揮する構成要素には同一の参照符号を付し、重複する説明は省略する。

図１は、本実施形態における液晶表示装置の構成及び等価回路を概略的に示す図である。

すなわち、液晶表示装置は、アクティブマトリクスタイプの液晶表示パネルＬＰＮを備えている。液晶表示パネルＬＰＮは、第１基板であるアレイ基板ＡＲと、アレイ基板ＡＲに対向して配置された第２基板である対向基板ＣＴと、これらのアレイ基板ＡＲと対向基板ＣＴとの間に保持された液晶層ＬＱと、を備えている。このような液晶表示パネルＬＰＮは、画像を表示するアクティブエリアＡＣＴを備えている。このアクティブエリアＡＣＴは、ｍ×ｎ個のマトリクス状に配置された複数の画素ＰＸによって構成されている（但し、ｍ及びｎは正の整数である）。

液晶表示パネルＬＰＮは、アクティブエリアＡＣＴにおいて、ｎ本のゲート配線Ｇ（Ｇ１〜Ｇｎ）、ｎ本の補助容量線Ｃ（Ｃ１〜Ｃｎ）、ｍ本のソース配線Ｓ（Ｓ１〜Ｓｍ）などを備えている。ゲート配線Ｇ及び補助容量線Ｃは、例えば、第１方向Ｘに沿って略直線的に延出した信号配線に相当する。これらのゲート配線Ｇ及び補助容量線Ｃは、第１方向Ｘに交差する第２方向Ｙに沿って間隔をおいて隣接し、交互に並列配置されている。ここでは、第１方向Ｘと第２方向Ｙとは互いに略直交している。ソース配線Ｓは、ゲート配線Ｇ及び補助容量線Ｃと交差している。ソース配線Ｓは、第２方向Ｙに沿って略直線的に延出した信号配線に相当する。なお、ゲート配線Ｇ、補助容量線Ｃ、及び、ソース配線Ｓは、必ずしも直線的に延出していなくても良く、それらの一部が屈曲していてもよい。

各ゲート配線Ｇは、アクティブエリアＡＣＴの外側に引き出され、ゲートドライバＧＤに接続されている。各ソース配線Ｓは、アクティブエリアＡＣＴの外側に引き出され、ソースドライバＳＤに接続されている。これらのゲートドライバＧＤ及びソースドライバＳＤの少なくとも一部は、例えば、アレイ基板ＡＲに形成され、コントローラを内蔵した駆動ＩＣチップ２と接続されている。

各画素ＰＸは、スイッチング素子ＳＷ、画素電極ＰＥ、共通電極ＣＥなどを備えている。保持容量Ｃｓは、例えば補助容量線Ｃと画素電極ＰＥとの間に形成される。補助容量線Ｃは、補助容量電圧が印加される電圧印加部ＶＣＳと電気的に接続されている。

なお、本実施形態においては、液晶表示パネルＬＰＮは、画素電極ＰＥがアレイ基板ＡＲに形成される一方で共通電極ＣＥの少なくとも一部が対向基板ＣＴに形成された構成であり、これらの画素電極ＰＥと共通電極ＣＥとの間に形成される電界を主に利用して液晶層ＬＱの液晶分子をスイッチングする。画素電極ＰＥと共通電極ＣＥとの間に形成される電界は、第１方向Ｘと第２方向Ｙとで規定されるＸ−Ｙ平面あるいは基板主面に対してわずかに傾いた斜め電界（あるいは、基板主面にほぼ平行な横電界）である。

スイッチング素子ＳＷは、例えば、ｎチャネル薄膜トランジスタ（ＴＦＴ）によって構成されている。このスイッチング素子ＳＷは、ゲート配線Ｇ及びソース配線Ｓと電気的に接続されている。このようなスイッチング素子ＳＷは、トップゲート型あるいはボトムゲート型のいずれであっても良い。また、スイッチング素子ＳＷの半導体層は、例えば、アモルファスシリコンによって形成されているが、ポリシリコンによって形成されていても良い。

画素電極ＰＥは、各画素ＰＸに配置され、スイッチング素子ＳＷに電気的に接続されている。このような画素電極ＰＥは、不透明な導電材料、あるいは、遮光性あるいは反射性を有する導電材料によって形成されている。一例として、画素電極ＰＥは、アルミニウム（Ａｌ）、チタン（Ｔｉ）、銀（Ａｇ）、モリブデン（Ｍｏ）、タングステン（Ｗ）、銅（Ｃｕ）、クロム（Ｃｒ）のうちの少なくとも１つの金属材料またはいずれかを含む合金によって形成されている。

共通電極ＣＥは、液晶層ＬＱを介して複数の画素ＰＸの画素電極ＰＥに対して共通に配置されている。このような共通電極ＣＥは、例えば、インジウム・ティン・オキサイド（ＩＴＯ）やインジウム・ジンク・オキサイド（ＩＺＯ）などの光透過性を有する導電材料によって形成されていても良いし、上記の不透明な導電材料によって形成されていても良い。

アレイ基板ＡＲは、共通電極ＣＥに電圧を印加するための給電部ＶＳを備えている。この給電部ＶＳは、例えば、アクティブエリアＡＣＴの外側に形成されている。対向基板ＣＴの共通電極ＣＥは、アクティブエリアＡＣＴの外側に引き出され、図示しない導電部材を介して、給電部ＶＳと電気的に接続されている。

図２は、図１に示したアレイ基板ＡＲを対向基板側から見たときの一画素ＰＸの構造例を概略的に示す平面図である。ここでは、Ｘ−Ｙ平面における平面図を示している。

アレイ基板ＡＲは、ゲート配線Ｇ１、ゲート配線Ｇ２、補助容量線Ｃ１、ソース配線Ｓ１、ソース配線Ｓ２、スイッチング素子ＳＷ、画素電極ＰＥ、第１配向膜ＡＬ１などを備えている。

図示した例では、画素ＰＸは、破線で示したように、第１方向Ｘに沿った長さが第２方向Ｙに沿った長さよりも短い縦長の長方形状である。ゲート配線Ｇ１及びゲート配線Ｇ２は、第２方向Ｙに沿って第１ピッチで配置され、それぞれ第１方向Ｘに沿って延出している。補助容量線Ｃ１は、ゲート配線Ｇ１とゲート配線Ｇ２との間に位置し、第１方向Ｘに沿って延出している。ソース配線Ｓ１及びソース配線Ｓ２は、第１方向Ｘに沿って第２ピッチで配置され、それぞれ第２方向Ｙに沿って延出している。

図示した画素ＰＸにおいて、ソース配線Ｓ１は左側端部に配置され、ソース配線Ｓ２は右側端部に配置されている。厳密には、ソース配線Ｓ１は当該画素ＰＸとその左側に隣接する画素との境界に跨って配置され、ソース配線Ｓ２は当該画素ＰＸとその右側に隣接する画素との境界に跨って配置されている。つまり、画素ＰＸの第１方向Ｘに沿った長さは、ソース配線間の第２ピッチに相当する。

また、画素ＰＸにおいて、ゲート配線Ｇ１は上側端部に配置され、ゲート配線Ｇ２は下側端部に配置されている。厳密には、ゲート配線Ｇ１は当該画素ＰＸとその上側に隣接する画素との境界に跨って配置され、ゲート配線Ｇ２は当該画素ＰＸとその下側に隣接する画素との境界に跨って配置されている。つまり、画素ＰＸの第２方向Ｙに沿った長さは、ゲート配線間の第１ピッチに相当する。第１ピッチは、第２ピッチよりも大きい。

また、図示した画素ＰＸにおいては、補助容量線Ｃ１は、ゲート配線Ｇ２とゲート配線Ｇ１との略中間に位置している。つまり、補助容量線Ｃ１とゲート配線Ｇ１との第２方向Ｙに沿った間隔は、補助容量線Ｃ１とゲート配線Ｇ２との第２方向Ｙに沿った間隔と略同一である。

スイッチング素子ＳＷは、図示した例では、ゲート配線Ｇ２及びソース配線Ｓ１に電気的に接続されている。このスイッチング素子ＳＷは、画素ＰＸの下側においてソース配線Ｓ１とソース配線Ｓ２との略中間の領域に設けられている。このようなスイッチング素子ＳＷは、ゲート配線Ｇ２と電気的に接続されたゲート電極ＷＧ、ゲート電極ＷＧの直上に形成されたアモルファスシリコンからなる半導体層ＳＣ、及び、ソース配線Ｓ１と電気的に接続され半導体層ＳＣにコンタクトしたソース電極ＷＳを備えている。図示した例では、ゲート電極ＷＧはゲート配線Ｇ２と一体的に形成され、ソース電極ＷＳはソース配線Ｓ１と一体的に形成されている。また、ソース電極ＷＳのうち半導体層ＳＣにコンタクトしている部分については、第１方向Ｘに沿って延出している。

画素電極ＰＥは、隣接するソース配線Ｓ１とソース配線Ｓ２との間に位置するとともに、ゲート配線Ｇ１とゲート配線Ｇ２との間に位置している。つまり、画素電極ＰＥは、ソース配線Ｓ１及びソース配線Ｓ２と、ゲート配線Ｇ１及びゲート配線Ｇ２とで囲まれた内側に位置している。このような画素電極ＰＥは、半導体層ＳＣにコンタクトし、スイッチング素子ＳＷのドレイン電極としての機能を兼ね備えている。

画素電極ＰＥは、主画素電極ＰＡ及び副画素電極ＰＢを備えている。また、この画素電極ＰＥは、接続部ＰＤを備えている。これらの主画素電極ＰＡ、副画素電極ＰＢ、及び、接続部ＰＤは、互いに電気的に接続されている。このような主画素電極ＰＡ、副画素電極ＰＢ、及び、接続部ＰＤは、一体的あるいは連続的に形成され、互いに電気的に接続されている。

副画素電極ＰＢは、画素ＰＸの略中央部に位置し、第１方向Ｘに沿って延出している。このような副画素電極ＰＢは、第２方向Ｙに沿って略同一の幅を有する帯状に形成されている。

主画素電極ＰＡは、１個の画素電極ＰＥに２本以上備えられている。このような主画素電極ＰＡは、副画素電極ＰＢからそれぞれ第２方向Ｙに沿って延出している。このような主画素電極ＰＡは、第１方向Ｘに沿って略同一の幅を有する帯状に形成されている。

図示した例では、画素電極ＰＥは、２本の主画素電極ＰＡ１及び主画素電極ＰＡ２を備えている。主画素電極ＰＡ１は、副画素電極ＰＢのソース配線Ｓ１側に位置している。この主画素電極ＰＡ１は、副画素電極ＰＢのソース配線Ｓ１側に繋がっている。主画素電極ＰＡ２は、副画素電極ＰＢのソース配線Ｓ２側に位置している。この主画素電極ＰＡ２は、副画素電極ＰＢのソース配線Ｓ２側に繋がっている。主画素電極ＰＡ１及び主画素電極ＰＡ２のそれぞれは、副画素電極ＰＢから画素ＰＸの上側端部（つまり、ゲート配線Ｇ１側）及び下側端部（つまり、ゲート配線Ｇ２側）に向かってそれぞれ第２方向Ｙに沿って直線的に延出している。

主画素電極ＰＡ１について、副画素電極ＰＢからゲート配線Ｇ１側に向かって延出した長さと、副画素電極ＰＢからゲート配線Ｇ２側に向かって延出した長さとは略同一である。同様に、主画素電極ＰＡ２について、副画素電極ＰＢからゲート配線Ｇ１側に向かって延出した長さと、副画素電極ＰＢからゲート配線Ｇ２側に向かって延出した長さとは略同一である。つまり、副画素電極ＰＢは、主画素電極ＰＡ１の略中間の位置と主画素電極ＰＡ２の略中間の位置とを繋いでいる。

接続部ＰＤは、第１方向Ｘに沿って延出し、主画素電極ＰＡの各々を接続している。このような接続部ＰＤは、第２方向Ｙに沿って略同一の幅を有する帯状に形成されている。図示した例では、画素ＰＸのゲート配線Ｇ１の側において、接続部ＰＤ１は、主画素電極ＰＡ１と主画素電極ＰＡ２のそれぞれの一端部を接続している。また、画素ＰＸのゲート配線Ｇ２の側において、接続部ＰＤ２は、主画素電極ＰＡ１と主画素電極ＰＡ２のそれぞれの他端部を接続している。副画素電極ＰＢは、接続部ＰＤ１と接続部ＰＤ２との略中間に位置している。接続部ＰＤ２は、半導体層ＳＣにコンタクトし、スイッチング素子ＳＷのドレイン電極と同等の機能を兼ね備えている。図示した例では、接続部ＰＤ２のうち半導体層ＳＣにコンタクトしている部分については、第１方向Ｘに沿って延出しており、ソース電極ＷＳの半導体層ＳＣにコンタクトしている部分と平行である。このような構成の画素電極ＰＥは、８の字形である。つまり、画素電極ＰＥは、ループ状に形成されている。但し、接続部ＰＤ１は省略しても良い。

このような画素電極ＰＥにおいて、副画素電極ＰＢは、画素ＰＸの略中央部で補助容量線Ｃ１の上方に位置している。すなわち、このような画素電極ＰＥは、副画素電極ＰＢにおいて、補助容量線Ｃ１と対向し、画素ＰＸでの画像表示に必要な容量を形成している。なお、より大きな容量を形成するために、副画素電極ＰＢに加えて、主画素電極ＰＡの一部が補助容量線Ｃ１の上方に位置していても良い。

なお、アレイ基板ＡＲは、さらに、共通電極ＣＥの一部を備えていても良い。

このようなアレイ基板ＡＲにおいては、画素電極ＰＥは、第１配向膜ＡＬ１によって覆われている。この第１配向膜ＡＬ１には、液晶層ＬＱの液晶分子を初期配向させるために、第１配向処理方向ＰＤ１に沿って配向処理（例えば、ラビング処理や光配向処理）がなされている。第１配向膜ＡＬ１が液晶分子を初期配向させる第１配向処理方向ＰＤ１は、主画素電極ＰＡの延出方向である第２方向Ｙと略平行である。

ここで、寸法の一例について述べると、ゲート配線Ｇの第１ピッチつまりゲート配線Ｇ１とゲート配線Ｇ２との第２方向Ｙに沿った間隔は１５０μｍ〜１８０μｍであり、ソース配線Ｓの第２ピッチつまりソース配線Ｓ１とソース配線Ｓ２との第１方向Ｘに沿った間隔は５０μｍ〜６０μｍであり、ゲート配線Ｇ及び補助容量線Ｃの第２方向Ｙに沿った幅が５μｍであり、主画素電極ＰＡの第１方向Ｘに沿った幅が５μｍであり、ソース配線Ｓの第１方向Ｘに沿った幅が３μｍである。なお、ゲート配線Ｇ及び補助容量線Ｃは同一層に形成されており、電気的に絶縁する必要があるため、両者の間に例えば１０μｍのマージンを確保している。また、ソース配線Ｓ及び画素電極ＰＥは同一層に形成されており、電気的に絶縁する必要があるため、両者の間に例えば１０μｍのマージンを確保している。

図３は、図１に示した対向基板ＣＴにおける一画素ＰＸの構造例を概略的に示す平面図である。ここでは、Ｘ−Ｙ平面における平面図を示している。なお、ここでは、説明に必要な構成のみを図示し、また、アレイ基板に備えられた画素電極ＰＥ、ソース配線Ｓ、ゲート配線Ｇなどを破線で示している。

共通電極ＣＥは、対向基板ＣＴに主共通電極ＣＡを備えている。図示した例では、共通電極ＣＥは、さらに、対向基板ＣＴに副共通電極ＣＢを備えている。これらの主共通電極ＣＡ及び副共通電極ＣＢは、互いに電気的に接続されている。但し、副共通電極ＣＢは省略しても良い。

主共通電極ＣＡは、Ｘ−Ｙ平面内において、主画素電極ＰＡ１及び主画素電極ＰＡ２のそれぞれを挟んだ両側で主画素電極ＰＡの延出方向と略平行な第２方向Ｙに沿って直線的に延出している。あるいは、主共通電極ＣＡは、ソース配線Ｓの上方、及び、主画素電極ＰＡ間にそれぞれ１本ずつ配置されるとともに主画素電極ＰＡの延出方向と略平行な第２方向Ｙに沿って延出している。このような主共通電極ＣＡは、第１方向Ｘに沿って略同一の幅を有する帯状に形成されている。

図示した例では、主共通電極ＣＡは、第１方向Ｘに間隔をおいて３本平行に並んでいる。すなわち、一画素あたり、３本の主共通電極ＣＡが第１方向Ｘに沿って等ピッチで配置されている。画素ＰＸにおいて、主共通電極ＣＡＬは左側端部に配置され、主共通電極ＣＡＲは右側端部に配置され、主共通電極ＣＡＣは画素中央部に配置されている。厳密には、主共通電極ＣＡＬは当該画素ＰＸとその左側に隣接する画素との境界に跨って配置され、主共通電極ＣＡＲは当該画素ＰＸとその右側に隣接する画素との境界に跨って配置されている。主共通電極ＣＡＬはソース配線Ｓ１の上方に位置し、主共通電極ＣＡＲはソース配線Ｓ２の上方に位置し、主共通電極ＣＡＣは主画素電極ＰＡ１と主画素電極ＰＡ２との間に位置している。

主共通電極ＣＡＬ及び主共通電極ＣＡＣは、主画素電極ＰＡ１を挟んだ両側に位置している。同様に、主共通電極ＣＡＣ及び主共通電極ＣＡＲは、主画素電極ＰＡ２を挟んだ両側に位置している。換言すると、画素中央部に配置された主共通電極ＣＡＣは、主画素電極ＰＡ１と主画素電極ＰＡ２との略中間に位置している。つまり、Ｘ−Ｙ平面において、第１方向Ｘに沿って主共通電極ＣＡと主画素電極ＰＡとが交互に並んでおり、図示した例では、主共通電極ＣＡＬ、主画素電極ＰＡ１、主共通電極ＣＡＣ、主画素電極ＰＡ２、主共通電極ＣＡＲがこの順に並んでいる。なお、主画素電極ＰＡ１と主共通電極ＣＡＣとの間の第１方向Ｘに沿った電極間距離、及び、主共通電極ＣＡＣと主画素電極ＰＡ２との間の第１方向Ｘに沿った電極間距離は略同等である。また、主共通電極ＣＡＬと主画素電極ＰＡ１との間の第１方向Ｘに沿った電極間距離、及び、主画素電極ＰＡ２と主共通電極ＣＡＲとの間の第１方向Ｘに沿った電極間距離は略同等である。

副共通電極ＣＢは、Ｘ−Ｙ平面内において、画素電極ＰＥを挟んだ両側で第１方向Ｘに沿って直線的に延出している。あるいは、副共通電極ＣＢは、ゲート配線Ｇの上方にそれぞれ位置するとともに主共通電極ＣＡと繋がり第１方向Ｘに沿って直線的に延出している。このような副共通電極ＣＢは、第２方向Ｙに沿って略同一の幅を有する帯状に形成されている。また、このような副共通電極ＣＢは、主共通電極ＣＡと一体的あるいは連続的に形成され、主共通電極ＣＡと電気的に接続されている。つまり、対向基板ＣＴにおいては、共通電極ＣＥは格子状に形成されている。

図示した例では、副共通電極ＣＢは、第２方向Ｙに間隔をおいて２本平行に並んでおり、画素ＰＸの上下両端部にそれぞれ配置されている。すなわち、一画素あたり、２本の副共通電極ＣＢが配置されている。図示した画素ＰＸにおいて、副共通電極ＣＢＵは上側端部に配置され、副共通電極ＣＢＢは下側端部に配置されている。厳密には、副共通電極ＣＢＵは当該画素ＰＸとその上側に隣接する画素との境界に跨って配置され、副共通電極ＣＢＢは当該画素ＰＸとその下側に隣接する画素との境界に跨って配置されている。副共通電極ＣＢＵはゲート配線Ｇ１の上方に位置し、副共通電極ＣＢＢはゲート配線Ｇ２の上方に位置している。

このような対向基板ＣＴにおいては、共通電極ＣＥは、第２配向膜ＡＬ２によって覆われている。この第２配向膜ＡＬ２には、液晶層ＬＱの液晶分子を初期配向させるために、第２配向処理方向ＰＤ２に沿って配向処理（例えば、ラビング処理や光配向処理）がなされている。第２配向膜ＡＬ２が液晶分子を初期配向させる第２配向処理方向ＰＤ２は、第１配向処理方向ＰＤ１とは互いに平行であって、互いに同じ向きあるいは逆向きである。図示した例では、第２配向処理方向ＰＤ２は、第２方向Ｙと平行であり、Ｘ−Ｙ平面内において、第１配向処理方向ＰＤ１とは互いに平行であって、互いに同じ向きである。

図４は、図２のＡ−Ｂ線で切断したアレイ基板ＡＲの断面構造を概略的に示す断面図である。

アレイ基板ＡＲは、光透過性を有する第１絶縁基板１０を用いて形成されている。このアレイ基板ＡＲは、第１絶縁基板１０においてスイッチング素子ＳＷ、補助容量線Ｃ１、画素電極ＰＥ、第１絶縁膜１１、第１配向膜ＡＬ１などを備えている。

スイッチング素子ＳＷのゲート電極ＷＧは、ゲート配線Ｇ２の一部であり、第１絶縁基板１０の内面１０Ａに形成されている。補助容量線Ｃ１は、第１絶縁基板１０の内面１０Ａに形成されている。これらのゲート電極ＷＧ、ゲート配線Ｇ及び補助容量線Ｃは、同一材料によって形成されている。これらのゲート配線Ｇ２と一体のゲート電極ＷＧ及び補助容量線Ｃ１は、第１絶縁膜１１によって覆われている。

スイッチング素子ＳＷの半導体層ＳＣは、第１絶縁膜１１の上に形成され、ゲート電極ＷＧの直上に位置している。スイッチング素子ＳＷのソース電極ＷＳは、ソース配線Ｓ１の一部であり、第１絶縁膜１１の上に形成され、半導体層ＳＣにコンタクトしている。画素電極ＰＥは、第１絶縁膜１１の上に形成されている。この画素電極ＰＥの一部である接続部ＰＤ２は、半導体層ＳＣにコンタクトしている。また、画素電極ＰＥの一部である副画素電極ＰＢは、補助容量線Ｃ１の直上に位置している。すなわち、副画素電極ＰＢは、第１絶縁膜１１を介して補助容量線Ｃ１と対向している。これらのソース電極ＷＳ及び画素電極ＰＥは、ソース配線と同一材料によって形成されている。

第１配向膜ＡＬ１は、スイッチング素子ＳＷを構成する半導体層ＳＣ、ソース電極ＷＳ、画素電極ＰＥなどを覆っており、第１絶縁膜１１の上にも配置されている。このような第１配向膜ＡＬ１は、水平配向性を示す材料によって形成されている。

なお、これらのスイッチング素子ＳＷや画素電極ＰＥは、パッシベーション膜などの他の絶縁膜で覆われていても良い。

図５は、図３のＣ−Ｄ線で切断した液晶表示パネルＬＰＮの断面構造を概略的に示す断面図である。

液晶表示パネルＬＰＮを構成するアレイ基板ＡＲの背面側には、バックライト４が配置されている。バックライト４としては、種々の形態が適用可能であり、また、光源として発光ダイオード（ＬＥＤ）を利用したものや冷陰極管（ＣＣＦＬ）を利用したものなどのいずれでも適用可能であり、詳細な構造については説明を省略する。

アレイ基板ＡＲにおいて、第１絶縁膜１１は、第１絶縁基板１０の内面１０Ａ、つまり、対向基板ＣＴと対向する側に形成され、ソース配線Ｓ１及びソース配線Ｓ２は、第１絶縁膜１１の上に形成され、第１配向膜ＡＬ１によって覆われている。画素電極ＰＥの主画素電極ＰＡ１及び主画素電極ＰＡ２は、第１絶縁膜１１の上に形成され、第１配向膜ＡＬ１によって覆われている。主画素電極ＰＡ１及び主画素電極ＰＡ２は、ソース配線Ｓ１及びソース配線Ｓ２から離間し、これらの間に位置している。第１配向膜ＡＬ１は、アレイ基板ＡＲの対向基板ＣＴと対向する面に配置され、アクティブエリアＡＣＴの略全体に亘って延在している。

対向基板ＣＴは、光透過性を有する第２絶縁基板２０を用いて形成されている。この対向基板ＣＴは、第２絶縁基板２０の内側、つまり、アレイ基板ＡＲと対向する側において、カラーフィルタＣＦ、オーバーコート層ＯＣ、共通電極ＣＥ、第２配向膜ＡＬ２などを備えている。なお、第２絶縁基板２０のアレイ基板ＡＲに対向する内面２０Ａには、各画素ＰＸを区画するブラックマトリクスが配置されても良い。

カラーフィルタＣＦは、各画素ＰＸに対応して配置されている。すなわち、カラーフィルタＣＦは、第２絶縁基板２０の内面２０Ａに配置されている。第１方向Ｘに隣接する画素ＰＸにそれぞれ配置されたカラーフィルタＣＦは、互いに色が異なる。例えば、カラーフィルタＣＦは、赤色、青色、緑色といった３原色にそれぞれ着色された樹脂材料によって形成されている。赤色に着色された樹脂材料からなる赤色カラーフィルタは、赤色画素に対応して配置されている。青色に着色された樹脂材料からなる青色カラーフィルタは、青色画素に対応して配置されている。緑色に着色された樹脂材料からなる緑色カラーフィルタは、緑色画素に対応して配置されている。

オーバーコート層ＯＣは、カラーフィルタＣＦを覆っている。このオーバーコート層ＯＣは、カラーフィルタＣＦの表面の凹凸の影響を緩和する。

共通電極ＣＥの主共通電極ＣＡＬ、主共通電極ＣＡＣ、及び、主共通電極ＣＡＲ、図示しない副共通電極ＣＢなどは、オーバーコート層ＯＣのアレイ基板ＡＲと対向する側に形成されている。主共通電極ＣＡＬは、ソース配線Ｓ１の直上に位置している。主共通電極ＣＡＲは、ソース配線Ｓ２の直上に位置している。主共通電極ＣＡＣは、主共通電極ＣＡＬと主共通電極ＣＡＲとの間あるいは主画素電極ＰＡ１と主画素電極ＰＡ２との間に位置している。

画素電極ＰＥと共通電極ＣＥとの間の領域、つまり、主共通電極ＣＡＬと主画素電極ＰＡ１との間の領域、主共通電極ＣＡＣと主画素電極ＰＡ１との間の領域、主共通電極ＣＡＣと主画素電極ＰＡ２との間の領域、及び、主共通電極ＣＡＲと主画素電極ＰＡ２との間の領域は、バックライト光が透過可能な透過領域に相当する。

第２配向膜ＡＬ２は、対向基板ＣＴのアレイ基板ＡＲと対向する面に配置され、アクティブエリアＡＣＴの略全体に亘って延在している。この第２配向膜ＡＬ２は、共通電極ＣＥやオーバーコート層ＯＣなどを覆っている。このような第２配向膜ＡＬ２は、水平配向性を示す材料によって形成されている。

上述したようなアレイ基板ＡＲと対向基板ＣＴとは、それぞれの第１配向膜ＡＬ１及び第２配向膜ＡＬ２が対向するように配置されている。このとき、アレイ基板ＡＲの第１配向膜ＡＬ１と対向基板ＣＴの第２配向膜ＡＬ２との間には、例えば、樹脂材料によって一方の基板に一体的に形成された柱状スペーサにより、所定のセルギャップ、例えば２〜７μｍのセルギャップが形成される。アレイ基板ＡＲと対向基板ＣＴとは、所定のセルギャップが形成された状態で、アクティブエリアＡＣＴの外側のシール材によって貼り合わせられている。

液晶層ＬＱは、アレイ基板ＡＲと対向基板ＣＴとの間に形成されたセルギャップに保持され、第１配向膜ＡＬ１と第２配向膜ＡＬ２との間に配置されている。このような液晶層ＬＱは、例えば、誘電率異方性が正（ポジ型）の液晶材料によって構成されている。

尚、主画素電極ＰＡと主共通電極ＣＡとの第１方向Ｘに沿った間隔は、液晶層ＬＱの厚さよりも大きく、主画素電極ＰＡと主共通電極ＣＡとの間隔は、液晶層ＬＱの厚さの２倍以上の大きさを持つ。

アレイ基板ＡＲの外面、つまり、アレイ基板ＡＲを構成する第１絶縁基板１０の外面１０Ｂには、第１光学素子ＯＤ１が接着剤などにより貼付されている。この第１光学素子ＯＤ１は、液晶表示パネルＬＰＮのバックライト４と対向する側に位置しており、バックライト４から液晶表示パネルＬＰＮに入射する入射光の偏光状態を制御する。この第１光学素子ＯＤ１は、第１偏光軸（あるいは第１吸収軸）ＡＸ１を有する第１偏光板ＰＬ１を含んでいる。なお、第１偏光板ＰＬ１と第１絶縁基板１０との間に位相差板などの他の光学素子が配置されても良い。

対向基板ＣＴの外面、つまり、対向基板ＣＴを構成する第２絶縁基板２０の外面２０Ｂには、第２光学素子ＯＤ２が接着剤などにより貼付されている。この第２光学素子ＯＤ２は、液晶表示パネルＬＰＮの表示面側に位置しており、液晶表示パネルＬＰＮから出射した出射光の偏光状態を制御する。この第２光学素子ＯＤ２は、第２偏光軸（あるいは第２吸収軸）ＡＸ２を有する第２偏光板ＰＬ２を含んでいる。なお、第２偏光板ＰＬ２と第２絶縁基板２０との間に位相差板などの他の光学素子が配置されていても良い。

第１偏光板ＰＬ１の第１偏光軸ＡＸ１と、第２偏光板ＰＬ２の第２偏光軸ＡＸ２とは、略直交する位置関係（クロスニコル）にある。このとき、一方の偏光板は、例えば、その偏光軸が主画素電極ＰＡあるいは主共通電極ＣＡの延出方向と略平行または略直交するように配置されている。つまり、主画素電極ＰＡあるいは主共通電極ＣＡの延出方向が第２方向Ｙである場合、一方の偏光板の吸収軸は、第１方向Ｘと略平行である（つまり、第２方向Ｙと略直交する）、あるいは、第１方向Ｘと略直交する（つまり、第２方向Ｙと略平行である）。

あるいは、一方の偏光板は、例えば、その偏光軸が液晶分子の初期配向方向つまり第１配向処理方向ＰＤ１あるいは第２配向処理方向ＰＤ２と平行または直交するように配置されている。初期配向方向が第２方向Ｙと平行である場合、一方の偏光板の偏光軸は、第１方向Ｘと平行、あるいは、第２方向Ｙと平行である。

図３において、（ａ）で示した例では、第１偏光板ＰＬ１は、その第１偏光軸ＡＸ１が主画素電極ＰＡの延出方向あるいは液晶分子ＬＭの初期配向方向（第２方向Ｙ）に対して直交する（つまり、第１方向Ｘに平行となる）ように配置され、また、第２偏光板ＰＬ２は、その第２偏光軸ＡＸ２が主画素電極ＰＡの延出方向あるいは液晶分子ＬＭの初期配向方向に対して平行となる（つまり、第２方向Ｙと平行となる）ように配置されている。

また、図３において、（ｂ）で示した例では、第２偏光板ＰＬ２は、その第２偏光軸ＡＸ２が主画素電極ＰＡの延出方向あるいは液晶分子ＬＭの初期配向方向（第２方向Ｙ）に対して直交する（つまり、第１方向Ｘに平行となる）ように配置され、また、第１偏光板ＰＬ１は、その第１偏光軸ＡＸ１が主画素電極ＰＡの延出方向あるいは液晶分子ＬＭの初期配向方向に対して平行となる（つまり、第２方向Ｙと平行となる）ように配置されている。

次に、上記構成の液晶表示パネルＬＰＮの動作について、図２乃至図５を参照しながら説明する。

すなわち、液晶層ＬＱに電圧が印加されていない状態、つまり、画素電極ＰＥと共通電極ＣＥとの間に電界が形成されていない状態（ＯＦＦ時）では、液晶層ＬＱの液晶分子ＬＭは、その長軸が第１配向膜ＡＬ１の第１配向処理方向ＰＤ１及び第２配向膜ＡＬ２の第２配向処理方向ＰＤ２を向くように配向している。このようなＯＦＦ時が初期配向状態に相当し、ＯＦＦ時の液晶分子ＬＭの配向方向が初期配向方向に相当する。

なお、厳密には、液晶分子ＬＭは、Ｘ−Ｙ平面に平行に配向しているとは限らず、プレチルトしている場合が多い。このため、ここでの液晶分子ＬＭの初期配向方向とは、ＯＦＦ時の液晶分子ＬＭの長軸をＸ−Ｙ平面に正射影した方向である。以下では、説明を簡略にするために、液晶分子ＬＭは、Ｘ−Ｙ平面に平行に配向しているものとし、Ｘ−Ｙ平面と平行な面内で回転するものとして説明する。

ここでは、第１配向処理方向ＰＤ１及び第２配向処理方向ＰＤ２は、ともに第２方向Ｙと略平行な方向である。ＯＦＦ時においては、液晶分子ＬＭは、図３に破線で示したように、その長軸が第２方向Ｙと略平行な方向に初期配向する。

図示した例のように、第１配向処理方向ＰＤ１及び第２配向処理方向ＰＤ２が平行且つ同じ向きである場合、液晶層ＬＱの断面において、液晶分子ＬＭは、液晶層ＬＱの中間部付近で略水平（プレチルト角が略ゼロ）に配向し、ここを境界として第１配向膜ＡＬ１の近傍及び第２配向膜ＡＬ２の近傍において対称となるようなプレチルト角を持って配向する（スプレイ配向）。このように液晶分子ＬＭがスプレイ配向している状態では、基板の法線方向から傾いた方向においても第１配向膜ＡＬ１の近傍の液晶分子ＬＭと第２配向膜ＡＬ２の近傍の液晶分子ＬＭとにより光学的に補償される。したがって、第１配向処理方向ＰＤ１及び第２配向処理方向ＰＤ２が互いに平行、且つ、同じ向きである場合には、黒表示の場合に光漏れが少なく、高コントラスト比を実現することができ、表示品位を向上することが可能となる。

なお、第１配向処理方向ＰＤ１及び第２配向処理方向ＰＤ２が互いに平行且つ逆向きである場合、液晶層ＬＱの断面において、液晶分子ＬＭは、第１配向膜ＡＬ１の近傍、第２配向膜ＡＬ２の近傍、及び、液晶層ＬＱの中間部において略均一なプレチルト角を持って配向する（ホモジニアス配向）。

バックライト４からのバックライト光の一部は、第１偏光板ＰＬ１を透過し、液晶表示パネルＬＰＮに入射する。液晶表示パネルＬＰＮに入射した光は、第１偏光板ＰＬ１の第１吸収軸ＡＸ１と直交する直線偏光である。このような直線偏光の偏光状態は、液晶層ＬＱを通過する際に液晶分子ＬＭの配向状態によって変化するが、ＯＦＦ時においては、液晶層ＬＱを通過した直線偏光の偏光状態はほとんど変化しない。このため、液晶表示パネルＬＰＮを透過した直線偏光は、第１偏光板ＰＬ１に対してクロスニコルの位置関係にある第２偏光板ＰＬ２によって吸収される（黒表示）。

一方、液晶層ＬＱに電圧が印加された状態、つまり、画素電極ＰＥと共通電極ＣＥとの間に電界が形成された状態（ＯＮ時）では、画素電極ＰＥと共通電極ＣＥとの間に基板と略平行な横電界（あるいは斜め電界）が形成される。液晶分子ＬＭは、電界の影響を受け、その長軸が図中の実線で示したようにＸ−Ｙ平面と略平行な平面内で回転する。

図３に示した例では、画素ＰＸ内において、主画素電極ＰＡ１と主共通電極ＣＡＣとの間の下側の領域内では、液晶分子ＬＭは、第２方向Ｙに対して反時計回りに回転し図中の右下を向くように配向し、上側の領域内では、液晶分子ＬＭは、第２方向Ｙに対して時計回りに回転し図中の右上を向くように配向する。また、主画素電極ＰＡ２と主共通電極ＣＡＣとの間の下側の領域内では、液晶分子ＬＭは、第２方向Ｙに対して時計回りに回転し図中の左下を向くように配向し、上側の領域内では、液晶分子ＬＭは、第２方向Ｙに対して反時計回りに回転し図中の左上を向くように配向する。

このように、各画素ＰＸにおいて、画素電極ＰＥと共通電極ＣＥとの間に電界が形成された状態では、液晶分子ＬＭの配向方向は、主画素電極ＰＡと重なる位置あるいは主共通電極ＣＡと重なる位置を境界として複数の方向に分かれ、それぞれの配向方向でドメインを形成する。つまり、一画素ＰＸには、複数のドメインが形成される。

このようなＯＮ時には、バックライト４から液晶表示パネルＬＰＮに入射したバックライト光の一部は、第１偏光板ＰＬ１を透過し、液晶表示パネルＬＰＮに入射する。液晶表示パネルＬＰＮに入射した光は、第１偏光板ＰＬ１の第１吸収軸ＡＸ１と直交する直線偏光である。このような直線偏光の偏光状態は、液晶層ＬＱを通過する際に液晶分子ＬＭの配向状態に応じて変化する。例えば、第１方向Ｘに平行な直線偏光が液晶表示パネルＬＰＮに入射すると、液晶層ＬＱを通過する際に第１方向Ｘに対して４５°−２２５°方位あるいは１３５°−３１５°方位に配向した液晶分子ＬＭによりλ／２の位相差の影響を受ける（但し、λは液晶層ＬＱを透過する光の波長である）。これにより、液晶層ＬＱを通過した光の偏光状態は、第２方向Ｙに平行な直線偏光となる。このため、ＯＮ時においては、液晶層ＬＱを通過した少なくとも一部の光は、第２偏光板ＰＬ２を透過する（白表示）。但し、画素電極あるいは共通電極と重なる位置では、液晶分子が初期配向状態を維持しているため、ＯＦＦ時と同様に黒表示となる。

このような本実施形態によれば、画素電極ＰＥは、インジウム（Ｉｎ）を使用しない導電材料によって形成されている。このため、画素電極ＰＥ及び共通電極ＣＥの双方をＩＴＯやＩＺＯによって形成した場合と比較して、インジウムの使用量を低減することが可能となる。また、画素電極ＰＥのみならず共通電極ＣＥについても、インジウム（Ｉｎ）を使用しない導電材料によって形成された場合には、インジウムフリーを実現することが可能となる。

また、画素電極ＰＥ上あるいは共通電極ＣＥ上では、ＯＦＦ時は勿論のこと、ＯＮ時においても、横電界がほとんど形成されない（あるいは、液晶分子ＬＭを駆動するのに十分な電界が形成されない）ため、液晶分子ＬＭは、ＯＦＦ時と同様に初期配向方向からほとんど動かない。このため、ＯＮ時において、画素電極ＰＥ及び共通電極ＣＥがＩＴＯなどの光透過性の導電材料によって形成されていたとしても、これらの領域ではバックライト光がほとんど透過せず、ＯＮ時において表示にほとんど寄与しない。つまり、本実施形態のように、画素電極ＰＥ及び共通電極ＣＥが上記の不透明な導電材料によって形成されていても、画素電極ＰＥ及び共通電極ＣＥが透明な導電材料によって形成された場合と比較して、ＯＮ時における透過率の低減、あるいは、実質的に表示に寄与する透過領域の面積の低減を抑制することが可能となる。

また、画素電極ＰＥが上記の不透明な導電材料によって形成された本実施形態において、液晶表示パネルＬＰＮに入射した直線偏光は、画素電極ＰＥのエッジの延出方向と略平行であるあるいは略直交する。また、上記のような不透明な導電材料によって形成されているゲート配線Ｇ、補助容量線Ｃ、及び、ソース配線Ｓの延出方向は、液晶表示パネルＬＰＮに入射した直線偏光と略平行であるあるいは略直交する。また、共通電極ＣＥも上記の不透明な導電材料によって形成されている場合もあり、共通電極ＣＥの延出方向は、液晶表示パネルＬＰＮに入射した直線偏光と略平行であるあるいは略直交する。このため、画素電極ＰＥや共通電極ＣＥ、ゲート配線Ｇ、補助容量線Ｃ、及び、ソース配線Ｓのエッジで反射された直線偏光は、その偏光面が乱れにくく、偏光子である第１偏光板ＰＬ１を透過した際の偏光面を維持することができる。したがって、ＯＦＦ時において、液晶表示パネルＬＰＮを透過した直線偏光は、検光子である第２偏光板ＰＬ２で十分に吸収されるため、光漏れを抑制することが可能となる。つまり、黒表示の際に十分に透過率を低減することができ、コントラスト比の低下を抑制することが可能となる。また、画素電極ＰＥや共通電極ＣＥの周辺での光漏れ対策のためにブラックマトリクスの幅を拡張する必要がなく、透過領域の面積の低減、ＯＮ時の透過率の低減を抑制することが可能となる。したがって、表示品位の劣化を抑制することが可能となる。

また、本実施形態によれば、画素電極ＰＥは、同一層に形成されるソース配線Ｓと同一材料によって形成可能である。このため、ソース配線Ｓを形成する工程で、画素電極ＰＥを同時に形成することが可能となる。つまり、画素電極ＰＥをスイッチング素子ＳＷのドレイン電極と別個に形成する工程などを省略することが可能となる。したがって、製造コストの削減が可能となる。

また、本実施形態によれば、画素電極ＰＥは、絶縁膜のコンタクトホールを介することなく半導体層ＳＣに直接コンタクトし、スイッチング素子ＳＷのドレイン電極として機能する。このため、コンタクトホールの凹凸に起因した液晶分子ＬＭの配向乱れの発生を抑制することが可能となる。これにより、ＯＦＦ時における光漏れを抑制することが可能となり、コントラスト比を向上することが可能となる。

また、本実施形態によれば、画素ＰＸの略中央部を横切る補助容量線Ｃ１を備え、画素電極ＰＥの副画素電極ＰＢは、画素ＰＸの略中央部において補助容量線Ｃ１の直上に位置している。そして、副画素電極ＰＢ及び接続部ＰＤに繋がった主画素電極ＰＡと主共通電極ＣＡとの間に形成される電界を利用して液晶分子が駆動される。このため、一画素ＰＸにおいて副画素電極ＰＢを挟んだ上下の領域つまりゲート配線Ｇ１側の領域及びゲート配線Ｇ２側の領域において、表示に寄与する透過領域を形成することが可能となる。したがって、一画素ＰＸにおいて、表示に利用できない無駄なスペースを少なくすることができる。

比較例として、副画素電極ＰＢをスイッチング素子ＳＷに近接させたレイアウトでは、副画素電極ＰＢの直下に位置する補助容量線Ｃがスイッチング素子ＳＷのゲート電極ＷＧあるいはゲート配線Ｇに近接するが、両者は同一層に形成され且つ電気的に絶縁されることが要求されるため、両者の間に十分な隙間（上記の例では１０μｍ以上のマージン）を確保する必要がある。このため、スイッチング素子ＳＷと副画素電極ＰＢあるいは画素電極ＰＥとの間に、ほとんど表示に利用できない無駄なスペースができてしまう。本実施形態によれば、このような比較例のレイアウトと比較して、一画素ＰＸの面積が同一であっても、実質的に表示に寄与する透過領域の面積を拡大することが可能となる。

また、本実施形態によれば、画素電極ＰＥの接続部ＰＤ２において、半導体層ＳＣにコンタクトしたコンタクト位置から主画素電極ＰＡの各々までの距離を同等とすることができ、主画素電極ＰＡ間での抵抗差などに起因した表示品位の劣化を抑制することが可能となる。このようなコンタクト位置は、ソース配線Ｓ１及びソース配線Ｓ２の双方から等距離にあるため、ソース配線Ｓ間の第２ピッチが仕様毎に変更された場合であっても、コンタクト位置から主画素電極ＰＡの各々までの距離に偏りが発生することはなく、種々の画素ピッチの製品を提供することが可能となる。

また、本実施形態によれば、第１絶縁膜１１を介して対向する補助容量線Ｃ１と画素電極ＰＥとの間で容量を形成している。つまり、補助容量線Ｃ１と画素電極ＰＥとのギャップは、第１絶縁膜１１の膜厚に相当する。このため、本実施形態の構成は、補助容量線Ｃ１と画素電極ＰＥとの間に複数の絶縁膜が介在した状態で容量を形成する場合と比較して、より大きな容量を形成することが可能となる。

また、本実施形態によれば、画素電極ＰＥはループ状に形成されているため、冗長性を向上することが可能となる。すなわち、例え画素電極ＰＥの一部で断線が発生したとしても、副画素電極ＰＢを介したパス、接続部ＰＤ１を介したパス、及び、接続部ＰＤ２を介したパスによっていずれの主画素電極ＰＡにも画素電位を供給することが可能となる。したがって、高精細化の要求に伴って画素電極ＰＥの幅が極めて細くなったとしても、画素ＰＸ内での画素電極ＰＥの一部の断線に起因した表示不良など表示品位の劣化を抑制することが可能となる。

また、本実施形態によれば、画素電極ＰＥと共通電極ＣＥとの間の電極間隙において高い透過率を得ることが可能となる。また、一画素あたりの透過率を十分に高くするためには、主画素電極ＰＡと主共通電極ＣＡとの間の電極間距離を拡大することで対応することが可能となる。また、画素ピッチが異なる製品仕様に対しては、主画素電極ＰＡと主共通電極ＣＡとの電極間距離を変更することで、透過率分布のピーク条件を利用することが可能となる。つまり、本実施形態の表示モードにおいては、比較的画素ピッチが大きな低解像度の製品仕様から比較的画素ピッチが小さい高解像度の製品仕様まで、微細な電極加工を必ずしも必要とせず、電極間距離の設定により種々の画素ピッチの製品を提供することが可能となる。

また、本実施形態によれば、共通電極ＣＥと重なる領域では、透過率が十分に低下している。これは、ゲート配線Ｇ及びソース配線Ｓの直上に位置する共通電極ＣＥの位置よりも当該画素の外側に電界の漏れが発生せず、また、隣接する画素間で不所望な横電界が生じないため、共通電極ＣＥと重なる領域の液晶分子ＬＭがＯＦＦ時（あるいは黒表示時）と同様に初期配向状態を保っているためである。したがって、隣接する画素間でカラーフィルタＣＦの色が異なる場合であっても、混色の発生を抑制することが可能となり、色再現性の低下やコントラスト比の低下を抑制することが可能となる。

また、アレイ基板ＡＲと対向基板ＣＴとの合わせずれが生じた際に、画素電極ＰＥを挟んだ両側の共通電極ＣＥとの電極間距離に差が生じることがある。しかしながら、このような合わせずれは、全ての画素ＰＸに共通に生じるため、画素ＰＸ間での電界分布に相違はなく、画像の表示に及ぼす影響はきわめて小さい。また、例えアレイ基板ＡＲと対向基板ＣＴとの間で合わせズレが生じたとしても、隣接する画素への不所望な電界の漏れを抑制することが可能となる。このため、隣接する画素間でカラーフィルタＣＦの色が異なる場合であっても、混色の発生を抑制することが可能となり、色再現性の低下やコントラスト比の低下を抑制することが可能となる。

また、一画素ＰＸをＸ−Ｙ平面で見た場合に、対向基板ＣＴに配置された共通電極ＣＥの内側にアレイ基板ＡＲ上に画素電極ＰＥが配置されている。言い換えれば、１画素ＰＸにおいて画素電極ＰＥは共通電極ＣＥによって囲まれている。このように配置することによって、一画素内で電気力線の始点と終点をもち、自画素の電気力線が隣接画素に漏れることが無い。このため、例えば、第１方向Ｘに隣接した画素ＰＸ間において液晶層ＬＱに印加される電界が互いに影響を受けることがない。したがって、隣接画素からの電界の影響によって自画素の液晶分子ＬＭが動くことが無く、表示品位の劣化を抑制することができる。

また、本実施形態によれば、一画素内に複数のドメインを形成することが可能となる。このため、複数の方向で視野角を光学的に補償することができ、広視野角化が可能となる。図３に示した例では、一画素内に４つのドメインを形成することが可能となり、しかも、４つのドメインが略同等の面積であるため、更なる視野角補償が可能となる。

なお、上記の例では、液晶分子ＬＭの初期配向方向が第２方向Ｙと平行である場合について説明したが、液晶分子ＬＭの初期配向方向は、第１方向Ｘ及び第２方向Ｙを斜めに交差する斜め方向であっても良い。

また、上記の例では、液晶層ＬＱが正（ポジ型）の誘電率異方性を有する液晶材料によって構成された場合について説明したが、液晶層ＬＱは、誘電率異方性が負（ネガ型）の液晶材料によって構成されていても良い。

また、ＯＮ時においても、画素電極ＰＥ上あるいは共通電極ＣＥ上ではバックライト光がほとんど透過しないため、画素電極ＰＥの一部と補助容量線Ｃとが重なって容量を形成する構成であっても、実質的な透過領域の面積を低減することはない。つまり、主画素電極ＰＡ及び副画素電極ＰＢと補助容量線Ｃとによって容量を形成する本実施形態によれば、透過領域の面積を低減することなく、画素ＰＸにおいて表示に必要な容量を確保することが可能となる。

また、一部の主共通電極ＣＡは、表示に寄与しないソース配線Ｓの上方に位置しているため、実質的な透過領域の面積を低減することはない。

また、上記の例では、１個の画素電極ＰＥが２本の主画素電極ＰＡを備える構成について説明したが、この例に限らない。１個の画素電極ＰＥが備える主画素電極ＰＡの本数をａ本とした場合、１画素あたりに配置される主共通電極ＣＡは（ａ＋１）本となり、隣接する主共通電極ＣＡの間に１本の主画素電極ＰＡが配置される（但し、ａは正数である）。

また、上記の例では、補助容量線Ｃ１は、副画素電極ＰＢの直下に位置しているが、主画素電極ＰＡの直下に延在していても良いし、さらに、接続部ＰＤの直下に位置し、画素電極ＰＥの直下においてループ状に形成されても良い。この場合、補助容量線Ｃ１が画素電極ＰＥからはみ出さないレイアウトとすることにより、透過領域の面積を低減することなく、より大きな容量を形成することが可能となる。また、画素電極ＰＥの直下で補助容量線をループ状に形成することにより、補助容量線Ｃ１についても冗長性を向上することが可能となり、補助容量線Ｃ１の一部で断線が発生したとしても、補助容量線Ｃ１の全体に補助容量電圧を印加することが可能となる。したがって、同一の補助容量線Ｃに接続された各画素ＰＸにおいて表示不良など表示品位の劣化を抑制することが可能となる。

なお、本実施形態において、画素ＰＸの構造は、上記の例に限定されるものではない。

図６は、図１に示したアレイ基板を対向基板側から見たときの一画素の他の構造例を概略的に示す平面図である。

ここに示した構造例は、図２に示した構造例と比較して、スイッチング素子ＳＷの構造が相違している。すなわち、ソース配線Ｓ１と一体的なソース電極ＷＳは、第２方向Ｙに沿って延出し、半導体層ＳＣと２箇所でコンタクトしている。ドレイン電極としての機能を兼ね備えた画素電極ＰＥは、接続部ＰＤ２と一体的なコンタクト部ＰＣを備えている。このコンタクト部ＰＣは、第２方向Ｙに沿って延出し、ソース電極ＷＳの間で半導体層ＳＣとコンタクトしている。このような構造のスイッチング素子ＳＷを適用した場合であっても、上記の構造例と同様の効果が得られる。

以上説明したように、本実施形態によれば、コストの削減が可能であるとともに、表示品位の劣化を抑制することが可能な液晶表示装置を提供することが可能となる。

なお、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これらの新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これらの実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

ＬＰＮ…液晶表示パネル
ＡＲ…アレイ基板 ＣＴ…対向基板 ＬＱ…液晶層
ＰＥ…画素電極 ＰＡ…主画素電極 ＰＢ…副画素電極 ＰＤ…接続部
ＣＥ…共通電極 ＣＡ…主共通電極 ＣＢ…副共通電極

Claims (8)

1. 第１方向に沿ってそれぞれ延出した第１ゲート配線及び第２ゲート配線と、前記第１ゲート配線と前記第２ゲート配線との間の略中央部に位置し第１方向に沿って延出した補助容量線と、第１方向に交差する第２方向に沿ってそれぞれ延出した第１ソース配線及び第２ソース配線と、半導体層と、前記第１ゲート配線と電気的に接続されたゲート電極と、前記半導体層にコンタクトし前記第１ソース配線と電気的に接続されたソース電極と、前記第１ソース配線及び前記第２ソース配線と同一材料によって形成された画素電極であって、前記補助容量線の上方に位置するとともに第１方向に沿って延出した副画素電極、前記副画素電極の前記第１ソース配線側に繋がり第２方向に沿って延出した第１主画素電極、前記副画素電極の前記第２ソース配線側に繋がり第２方向に沿って延出した第２主画素電極、及び、前記第１主画素電極と前記第２主画素電極とを接続する接続部を備えた画素電極と、を備えた第１基板と、
   前記第１主画素電極と前記第２主画素電極との間、前記第１ソース配線の上方、及び、前記第２ソース配線の上方にそれぞれ位置し第２方向に沿ってそれぞれ延出した主共通電極を備えた共通電極を備えた第２基板と、
   前記第１基板と前記第２基板との間に保持された液晶分子を含む液晶層と、
   を備え、
   前記接続部及び前記副画素電極は、前記第１主画素電極及び前記第２主画素電極を超えて前記第１ソース配線及び前記第２ソース配線に向かって突出することなしに第１方向に沿って延出し、
   前記画素電極は、前記第１ソース配線及び前記第２ソース配線と同一層に位置し、前記接続部において前記半導体層にコンタクトしたことを特徴とする液晶表示装置。
2. 前記第２基板は、前記第１ゲート配線の上方及び前記第２ゲート配線の上方にそれぞれ位置し前記主共通電極と繋がり第１方向に沿ってそれぞれ延出した副共通電極を備えたことを特徴とする請求項１に記載の液晶表示装置。
3. 第１方向に沿ってそれぞれ延出したゲート配線及び補助容量線と、前記ゲート配線と一体的に形成されたゲート電極と、前記ゲート配線、前記補助容量線、及び、前記ゲート電極を覆う絶縁膜と、前記絶縁膜上に形成され前記ゲート電極の直上に位置する半導体層と、前記絶縁膜上に形成され第１方向に交差する第２方向に沿って延出したソース配線と、前記絶縁膜上において前記ソース配線と一体的に形成され前記半導体層にコンタクトしたソース電極と、前記絶縁膜上に形成され前記半導体層にコンタクトした画素電極であって、画素の略中央部で前記補助容量線の上方に位置するとともに第１方向に沿って延出した副画素電極、前記副画素電極に繋がり第２方向に沿ってそれぞれ延出した第１主画素電極及び第２主画素電極、及び、前記第１主画素電極と前記第２主画素電極とを接続する接続部を備えた画素電極と、を備えた第１基板と、
   前記第１主画素電極と前記第２主画素電極との間、前記ソース配線の上方にそれぞれ位置し第２方向に沿ってそれぞれ延出した主共通電極を備えた共通電極を備えた第２基板と、
   前記第１基板と前記第２基板との間に保持された液晶分子を含む液晶層と、
   を備え、
   前記接続部及び前記副画素電極は、前記第１主画素電極及び前記第２主画素電極を超えて前記ソース配線に向かって突出することなしに第１方向に沿って延出し、
   前記画素電極は、前記ソース配線と同一絶縁膜上に位置し、前記接続部において前記半導体層にコンタクトしたことを特徴とする液晶表示装置。
4. 前記画素電極は、前記ソース電極と同一材料によって形成されたことを特徴とする請求項３に記載の液晶表示装置。
5. 前記画素電極は、アルミニウム（Ａｌ）、チタン（Ｔｉ）、銀（Ａｇ）、モリブデン（Ｍｏ）、タングステン（Ｗ）、銅（Ｃｕ）、クロム（Ｃｒ）のうちの少なくとも１つの金属材料またはいずれかを含む合金によって形成されたことを特徴とする請求項１乃至４のいずれか１項に記載の液晶表示装置。
6. 前記画素電極は、第２方向に沿った長さが第１方向に沿った長さよりも長い画素に配置されたことを特徴とする請求項１乃至５のいずれか１項に記載の液晶表示装置。
7. 前記第２基板は、前記ゲート配線の上方に位置し前記主共通電極と繋がり第１方向に沿って延出した副共通電極を備えたことを特徴とする請求項３に記載の液晶表示装置。
8. さらに、前記第１基板の外面に配置され第１吸収軸を有する第１偏光板と、
   前記第２基板の外面に配置され前記第１吸収軸とクロスニコルの位置関係にある第２吸収軸を有する第２偏光板と、を備え、
   前記第１吸収軸は、第２方向と略平行であるまたは略直交することを特徴とする請求項１乃至７のいずれか１項に記載の液晶表示装置。

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