JP5712105B2 - 液晶表示装置 - Google Patents

Description

本発明の実施形態は、液晶表示装置に関する。

近年、平面表示装置が盛んに開発されており、中でも液晶表示装置は、軽量、薄型、低消費電力等の利点から特に注目を集めている。特に、各画素にスイッチング素子を組み込んだアクティブマトリクス型液晶表示装置においては、ＩＰＳ（Ｉｎ−Ｐｌａｎｅ Ｓｗｉｔｃｈｉｎｇ）モードやＦＦＳ（Ｆｒｉｎｇｅ Ｆｉｅｌｄ Ｓｗｉｔｃｈｉｎｇ）モードなどの横電界（フリンジ電界も含む）を利用した構造が注目されている。このような横電界モードの液晶表示装置は、アレイ基板に形成された画素電極と対向電極とを備え、アレイ基板の主面に対してほぼ平行な横電界で液晶分子をスイッチングする。

一方で、アレイ基板に形成された画素電極と、対向基板に形成された対向電極との間に、横電界あるいは斜め電界を形成し、液晶分子をスイッチングする技術も提案されている。

特開２００９−４２６３０号公報 特開２００９−１９２８２２号公報

本実施形態の目的は、コストの削減が可能であるとともに、表示品位の劣化を抑制することが可能な液晶表示装置を提供することにある。

本実施形態によれば、
第１方向に沿ってそれぞれ延出するとともに第１方向に交差する第２方向に沿って第１ピッチで配置された第１ゲート配線及び第２ゲート配線と、第２方向に沿ってそれぞれ延出するとともに第１方向に沿って第１ピッチよりも大きな第２ピッチで配置された第１ソース配線及び第２ソース配線と、半導体層と、前記第１ゲート配線と電気的に接続されたゲート電極と、前記半導体層にコンタクトし前記第１ソース配線と電気的に接続されたソース電極と、前記第１ソース配線及び前記第２ソース配線と同一材料によって形成されたドレイン電極であって、前記半導体層にコンタクトした第１電極部、前記第１電極部の前記第１ゲート配線側に繋がり第１方向に沿って延出した第２電極部、及び、前記第１電極部の前記第２ゲート配線側に繋がり第１方向に沿って延出した第３電極部を備えたドレイン電極と、を備えた第１基板と、前記第２電極部と前記第３電極部との間、前記第１ゲート配線の上方、及び、前記第２ゲート配線の上方にそれぞれ位置し第１方向に沿ってそれぞれ延出した主共通電極を備えた共通電極を備えた第２基板と、前記第１基板と前記第２基板との間に保持された液晶分子を含む液晶層と、を備えたことを特徴とする液晶表示装置が提供される。

本実施形態によれば、
第１方向に沿って延出したゲート配線と、前記ゲート配線と電気的に接続されたゲート電極と、前記ゲート配線及び前記ゲート電極を覆う絶縁膜と、前記絶縁膜上に形成され前記ゲート電極の直上に位置する半導体層と、前記絶縁膜上に形成され第１方向に交差する第２方向に沿って延出したソース配線と、前記絶縁膜上において前記ソース配線と電気的に接続され前記半導体層にコンタクトしたソース電極と、第１方向に沿った長さが第２方向に沿った長さよりも長い画素の前記絶縁膜上に形成されたドレイン電極であって、前記半導体層にコンタクトした第１電極部、前記第１電極部に繋がり第１方向に沿ってそれぞれ延出した第２電極部及び第３電極部を備えたドレイン電極と、を備えた第１基板と、前記第２電極部と前記第３電極部との間、前記ゲート配線の上方にそれぞれ位置し第１方向に沿ってそれぞれ延出した主共通電極を備えた共通電極を備えた第２基板と、前記第１基板と前記第２基板との間に保持された液晶分子を含む液晶層と、を備えたことを特徴とする液晶表示装置が提供される。

図１は、本実施形態における液晶表示装置の構成及び等価回路を概略的に示す図である。 図２は、図１に示したアレイ基板を対向基板側から見たときの一画素の構造例を概略的に示す平面図である。 図３は、図１に示した対向基板における一画素の構造例を概略的に示す平面図である。 図４は、図２のＡ−Ｂ線で切断したアレイ基板の断面構造を概略的に示す断面図である。 図５は、図３のＣ−Ｄ線で切断した液晶表示パネルの断面構造を概略的に示す断面図である。 図６は、図１に示したアレイ基板を対向基板側から見たときの一画素の他の構造例を概略的に示す平面図である。 図７は、図１に示したアレイ基板を対向基板側から見たときの一画素の他の構造例を概略的に示す平面図である。 図８は、図１に示したアレイ基板を対向基板側から見たときの一画素の他の構造例を概略的に示す平面図である。 図９は、図８のＥ−Ｆ線で切断したアレイ基板の断面構造を概略的に示す断面図である。 図１０は、図１に示したアレイ基板を対向基板側から見たときの一画素の他の構造例を概略的に示す平面図である。 図１１は、図１に示したアレイ基板を対向基板側から見たときの一画素の他の構造例を概略的に示す平面図である。 図１２は、図１に示したアレイ基板を対向基板側から見たときの一画素の他の構造例を概略的に示す平面図である。 図１３は、図１に示したアレイ基板を対向基板側から見たときの一画素の他の構造例を概略的に示す平面図である。

以下、本実施形態について、図面を参照しながら詳細に説明する。なお、各図において、同一又は類似した機能を発揮する構成要素には同一の参照符号を付し、重複する説明は省略する。

図１は、本実施形態における液晶表示装置の構成及び等価回路を概略的に示す図である。

すなわち、液晶表示装置は、アクティブマトリクスタイプの液晶表示パネルＬＰＮを備えている。液晶表示パネルＬＰＮは、第１基板であるアレイ基板ＡＲと、アレイ基板ＡＲに対向して配置された第２基板である対向基板ＣＴと、これらのアレイ基板ＡＲと対向基板ＣＴとの間に保持された液晶層ＬＱと、を備えている。このような液晶表示パネルＬＰＮは、画像を表示するアクティブエリアＡＣＴを備えている。このアクティブエリアＡＣＴは、ｍ×ｎ個のマトリクス状に配置された複数の画素ＰＸによって構成されている（但し、ｍ及びｎは正の整数である）。

液晶表示パネルＬＰＮは、アクティブエリアＡＣＴにおいて、ｎ本のゲート配線Ｇ（Ｇ１〜Ｇｎ）、ｎ本の補助容量線Ｃ（Ｃ１〜Ｃｎ）、ｍ本のソース配線Ｓ（Ｓ１〜Ｓｍ）などを備えている。ゲート配線Ｇ及び補助容量線Ｃは、例えば、第１方向Ｘに沿って略直線的に延出した信号配線に相当する。これらのゲート配線Ｇ及び補助容量線Ｃは、第１方向Ｘに交差する第２方向Ｙに沿って間隔をおいて隣接し、交互に並列配置されている。ここでは、第１方向Ｘと第２方向Ｙとは互いに略直交している。ソース配線Ｓは、ゲート配線Ｇ及び補助容量線Ｃと交差している。ソース配線Ｓは、第２方向Ｙに沿って略直線的に延出した信号配線に相当する。なお、ゲート配線Ｇ、補助容量線Ｃ、及び、ソース配線Ｓは、必ずしも直線的に延出していなくても良く、それらの一部が屈曲していてもよい。

各ゲート配線Ｇは、アクティブエリアＡＣＴの外側に引き出され、ゲートドライバＧＤに接続されている。各ソース配線Ｓは、アクティブエリアＡＣＴの外側に引き出され、ソースドライバＳＤに接続されている。これらのゲートドライバＧＤ及びソースドライバＳＤの少なくとも一部は、例えば、アレイ基板ＡＲに形成され、コントローラを内蔵した駆動ＩＣチップ２と接続されている。

各画素ＰＸは、スイッチング素子ＳＷ、画素電極ＰＥ、共通電極ＣＥなどを備えている。保持容量Ｃｓは、例えば補助容量線Ｃと画素電極ＰＥとの間に形成される。補助容量線Ｃは、補助容量電圧が印加される電圧印加部ＶＣＳと電気的に接続されている。

なお、本実施形態においては、液晶表示パネルＬＰＮは、画素電極ＰＥがアレイ基板ＡＲに形成される一方で共通電極ＣＥの少なくとも一部が対向基板ＣＴに形成された構成であり、これらの画素電極ＰＥと共通電極ＣＥとの間に形成される電界を主に利用して液晶層ＬＱの液晶分子をスイッチングする。画素電極ＰＥと共通電極ＣＥとの間に形成される電界は、第１方向Ｘと第２方向Ｙとで規定されるＸ−Ｙ平面あるいは基板主面に対してわずかに傾いた斜め電界（あるいは、基板主面にほぼ平行な横電界）である。

スイッチング素子ＳＷは、例えば、ｎチャネル薄膜トランジスタ（ＴＦＴ）によって構成されている。このスイッチング素子ＳＷは、ゲート配線Ｇ及びソース配線Ｓと電気的に接続されている。このようなスイッチング素子ＳＷは、トップゲート型あるいはボトムゲート型のいずれであっても良い。また、スイッチング素子ＳＷの半導体層は、例えば、アモルファスシリコンによって形成されているが、ポリシリコンによって形成されていても良い。

画素電極ＰＥは、各画素ＰＸに配置され、スイッチング素子ＳＷに電気的に接続されている。本実施形態においては、後に詳述するが、スイッチング素子ＳＷのドレイン電極が画素電極ＰＥとして機能しても良いし、ドレイン電極に電気的に接続された画素電極ＰＥを別途設けても良い。ドレイン電極が画素電極ＰＥとして機能する構成の場合、画素電極ＰＥは、配線材料、不透明な導電材料、あるいは、遮光性あるいは反射性を有する導電材料によって形成され、一例として、アルミニウム（Ａｌ）、チタン（Ｔｉ）、銀（Ａｇ）、モリブデン（Ｍｏ）、タングステン（Ｗ）、銅（Ｃｕ）、クロム（Ｃｒ）のうちの少なくとも１つの金属材料またはいずれかを含む合金によって形成される。また、画素電極ＰＥをドレイン電極とは別個に設ける場合、画素電極ＰＥは、例えば、インジウム・ティン・オキサイド（ＩＴＯ）やインジウム・ジンク・オキサイド（ＩＺＯ）などの光透過性を有する導電材料によって形成されても良いし、上記の配線材料によって形成されていても良い。

共通電極ＣＥは、液晶層ＬＱを介して複数の画素ＰＸの画素電極ＰＥに対して共通に配置されている。このような共通電極ＣＥは、例えば、ＩＴＯやＩＺＯなどの光透過性を有する導電材料によって形成されても良いし、上記の配線材料によって形成されていても良い。

アレイ基板ＡＲは、共通電極ＣＥに電圧を印加するための給電部ＶＳを備えている。この給電部ＶＳは、例えば、アクティブエリアＡＣＴの外側に形成されている。対向基板ＣＴの共通電極ＣＥは、アクティブエリアＡＣＴの外側に引き出され、図示しない導電部材を介して、給電部ＶＳと電気的に接続されている。

図２は、図１に示したアレイ基板ＡＲを対向基板側から見たときの一画素ＰＸの構造例を概略的に示す平面図である。ここでは、Ｘ−Ｙ平面における平面図を示している。

アレイ基板ＡＲは、ゲート配線Ｇ１、ゲート配線Ｇ２、補助容量線Ｃ１、ソース配線Ｓ１、ソース配線Ｓ２、スイッチング素子ＳＷ、第１配向膜ＡＬ１などを備えている。

図示した例では、画素ＰＸは、破線で示したように、第１方向Ｘに沿った長さが第２方向Ｙに沿った長さよりも長い横長の長方形状である。ゲート配線Ｇ１及びゲート配線Ｇ２は、第２方向Ｙに沿って第１ピッチで配置され、それぞれ第１方向Ｘに沿って延出している。補助容量線Ｃ１は、ゲート配線Ｇ１とゲート配線Ｇ２との間に位置し、第１方向Ｘに沿って延出している。ソース配線Ｓ１及びソース配線Ｓ２は、第１方向Ｘに沿って第２ピッチで配置され、それぞれ第２方向Ｙに沿って延出している。

図示した画素ＰＸにおいて、ソース配線Ｓ１は左側端部に配置され、ソース配線Ｓ２は右側端部に配置されている。厳密には、ソース配線Ｓ１は当該画素ＰＸとその左側に隣接する画素との境界に跨って配置され、ソース配線Ｓ２は当該画素ＰＸとその右側に隣接する画素との境界に跨って配置されている。つまり、画素ＰＸの第１方向Ｘに沿った長さは、ソース配線間の第２ピッチに相当する。

また、画素ＰＸにおいて、ゲート配線Ｇ１は上側端部に配置され、ゲート配線Ｇ２は下側端部に配置されている。厳密には、ゲート配線Ｇ１は当該画素ＰＸとその上側に隣接する画素との境界に跨って配置され、ゲート配線Ｇ２は当該画素ＰＸとその下側に隣接する画素との境界に跨って配置されている。つまり、画素ＰＸの第２方向Ｙに沿った長さは、ゲート配線間の第１ピッチに相当する。第１ピッチは、第２ピッチよりも小さい。

また、図示した画素ＰＸにおいては、補助容量線Ｃ１は、ゲート配線Ｇ２の側よりもゲート配線Ｇ１の側に偏在している。つまり、補助容量線Ｃ１とゲート配線Ｇ１との第２方向Ｙに沿った間隔は、補助容量線Ｃ１とゲート配線Ｇ２との第２方向Ｙに沿った間隔よりも小さい。

スイッチング素子ＳＷは、図示した例では、ソース配線Ｓ１付近、つまり、画素ＰＸの左側端部付近に位置し、ゲート配線Ｇ２及びソース配線Ｓ１に電気的に接続されている。このスイッチング素子ＳＷは、ゲート配線Ｇ２と電気的に接続されたゲート電極ＷＧ、ゲート電極ＷＧの直上に形成されたアモルファスシリコンからなる半導体層ＳＣ、ソース配線Ｓ１と電気的に接続され半導体層ＳＣにコンタクトしたソース電極ＷＳ、及び、半導体層ＳＣにコンタクトしたドレイン電極ＷＤを備えている。図示した例では、ゲート電極ＷＧはゲート配線Ｇ２と一体的に形成され、ソース電極ＷＳはソース配線Ｓ１と一体的に形成されている。また、ソース電極ＷＳのうち半導体層ＳＣにコンタクトしている部分については、第２方向Ｙに沿って延出している。

ドレイン電極ＷＤは、隣接するソース配線Ｓ１とソース配線Ｓ２との間に位置するとともに、ゲート配線Ｇ１とゲート配線Ｇ２との間に位置している。つまり、ドレイン電極ＷＤは、ソース配線Ｓ１及びソース配線Ｓ２と、ゲート配線Ｇ１及びゲート配線Ｇ２とで囲まれた内側に位置している。このようなドレイン電極ＷＤは、画素電極ＰＥとしての機能を兼ね備えている。

ドレイン電極ＷＤは、半導体層ＳＣにコンタクトした第１電極部Ｄ１、第１電極部Ｄ１のゲート配線Ｇ１側に繋がり第１方向Ｘに沿って延出した第２電極部Ｄ２、及び、第１電極部Ｄ１のゲート配線Ｇ２側に繋がり第１方向Ｘに沿って延出した第３電極部Ｄ３を備えている。図示した例では、ドレイン電極ＷＤは、さらに、第２電極部Ｄ２及び第３電極部Ｄ３に繋がり第２方向Ｙに沿って延出した第４電極部Ｄ４を備えている。これらの第１電極部Ｄ１、第２電極部Ｄ２、第３電極部Ｄ３、及び、第４電極部Ｄ４は、一体的あるいは連続的に形成され、互いに電気的に接続されている。

第１電極部Ｄ１は、画素ＰＸの左側端部付近に位置し、第２方向Ｙに沿って直線的に延出している。この第１電極部Ｄ１の一部、特に、第２電極部Ｄ２と第３電極部Ｄ３とから略等距離の位置にある部分（コンタクト位置）で半導体層ＳＣとコンタクトしている。つまり、ドレイン電極ＷＤが半導体層ＳＣとコンタクトするコンタクト位置ＰＰから第２電極部Ｄ２までの第２方向Ｙに沿った距離Ｌと、コンタクト位置ＰＰから第３電極部Ｄ３までの第２方向Ｙに沿った距離Ｌとが略同一である。第１電極部Ｄ１において、半導体層ＳＣとコンタクトする部分については、ソース電極ＷＳの半導体層ＳＣとコンタクトする部分と略平行であり、第２方向Ｙに沿って延出している。このような第１電極部Ｄ１は、第１方向Ｘに沿って略同一の幅を有する帯状に形成されている。

第２電極部Ｄ２及び第３電極部Ｄ３は、第１電極部Ｄ１からそれぞれ第１方向Ｘに沿って直線的に延出している。つまり、第２電極部Ｄ２及び第３電極部Ｄ３のそれぞれは、画素ＰＸの左側端部付近（つまり、ソース配線Ｓ１側）から右側端部付近（つまり、ソース配線Ｓ２側）に向かってそれぞれ第１方向Ｘに沿って延出している。これらの第２電極部Ｄ２及び第３電極部Ｄ３は、第２方向Ｙに沿って略同一の幅を有する帯状に形成されている。

第４電極部Ｄ４は、画素ＰＸの右側端部付近に位置し、第２方向Ｙに沿って直線的に延出している。このような第４電極部Ｄ４は、第１方向Ｘに沿って略同一の幅を有する帯状に形成されている。

図示した例では、画素ＰＸのソース配線Ｓ１の側において、第１電極部Ｄ１は、第２電極部Ｄ２及び第３電極部Ｄ３のそれぞれの一端部と繋がっている。また、画素ＰＸのソース配線Ｓ２の側において、第４電極部Ｄ４は、第２電極部Ｄ２及び第３電極部Ｄ３のそれぞれの他端部と繋がっている。このような構成のドレイン電極ＷＤは、矩形枠状である。つまり、ドレイン電極ＷＤは、ループ状に形成されている。但し、第４電極部Ｄ４は省略しても良い。

このようなドレイン電極ＷＤにおいて、第２電極部Ｄ２は、補助容量線Ｃ１の上方に位置している。すなわち、補助容量線Ｃ１は、第２電極部Ｄ２の直下に位置している。このようなドレイン電極ＷＤは、第２電極部Ｄ２において、補助容量線Ｃ１と対向し、画素ＰＸでの画像表示に必要な容量を形成している。なお、図示した例では、補助容量線Ｃ１は、第２電極部Ｄ２の直下を通り第１方向Ｘに沿って直線的に延出しているが、より大きな容量を形成するために、第２電極部Ｄ２に加えて、第３電極部Ｄ３及び第４電極部Ｄ４の直下に延在していても良い。但し、画素ＰＸにおける透過領域の面積を低減しないためにも、補助容量線Ｃ１はドレイン電極ＷＤからはみ出すことなくドレイン電極ＷＤの直下に延在していることが望ましい。

なお、アレイ基板ＡＲは、さらに、共通電極ＣＥの一部を備えていても良い。

このようなアレイ基板ＡＲにおいては、ドレイン電極ＷＤは、第１配向膜ＡＬ１によって覆われている。この第１配向膜ＡＬ１には、液晶層ＬＱの液晶分子を初期配向させるために、第１配向処理方向ＰＤ１に沿って配向処理（例えば、ラビング処理や光配向処理）がなされている。第１配向膜ＡＬ１が液晶分子を初期配向させる第１配向処理方向ＰＤ１は、第１方向Ｘと略平行である。

ここで、寸法の一例について述べると、ゲート配線Ｇの第１ピッチつまりゲート配線Ｇ１とゲート配線Ｇ２との第２方向Ｙに沿った間隔は５０μｍ〜６０μｍであり、ソース配線Ｓの第２ピッチつまりソース配線Ｓ１とソース配線Ｓ２との第１方向Ｘに沿った間隔は１５０μｍ〜１８０μｍであり、ゲート配線Ｇ及び補助容量線Ｃの第２方向Ｙに沿った幅が５μｍであり、ソース配線Ｓの第１方向Ｘに沿った幅が３μｍである。なお、ゲート配線Ｇ及び補助容量線Ｃは同一層に形成されており、電気的に絶縁する必要があるため、両者の間に例えば１０μｍ程度のマージンを確保している。また、ソース配線Ｓ、ソース電極ＷＳ、及び、ドレイン電極ＷＤは同一層に形成されており、電気的に絶縁する必要があるため、両者の間に例えば１０μｍ程度のマージンを確保している。

図３は、図１に示した対向基板ＣＴにおける一画素ＰＸの構造例を概略的に示す平面図である。ここでは、Ｘ−Ｙ平面における平面図を示している。なお、ここでは、説明に必要な構成のみを図示し、また、アレイ基板に備えられたゲート配線Ｇ、ソース配線Ｓ、スイッチング素子ＳＷなどを破線で示している。

共通電極ＣＥは、対向基板ＣＴに主共通電極ＣＡを備えている。図示した例では、共通電極ＣＥは、さらに、対向基板ＣＴに副共通電極ＣＢを備えている。但し、副共通電極ＣＢは省略しても良い。

主共通電極ＣＡは、Ｘ−Ｙ平面内において、ドレイン電極ＷＤの第２電極部Ｄ２及び第３電極部Ｄ３のそれぞれを挟んだ両側で第１方向Ｘに沿って直線的に延出している。あるいは、主共通電極ＣＡは、第２電極部Ｄ２と第３電極部Ｄ３との間、及び、ゲート配線Ｇの上方にそれぞれ位置し、第１方向Ｘに沿って延出している。このような主共通電極ＣＡは、第２方向Ｙに沿って略同一の幅を有する帯状に形成されている。

図示した例では、主共通電極ＣＡは、第２方向Ｙに間隔をおいて３本平行に並んでいる。すなわち、一画素あたり、３本の主共通電極ＣＡが第２方向Ｙに沿って等ピッチで配置されている。画素ＰＸにおいて、主共通電極ＣＡＵは上側端部に配置され、主共通電極ＣＡＢは下側端部に配置され、主共通電極ＣＡＣは画素中央部に配置されている。厳密には、主共通電極ＣＡＵは当該画素ＰＸとその上側に隣接する画素との境界に跨って配置され、主共通電極ＣＡＢは当該画素ＰＸとその下側に隣接する画素との境界に跨って配置されている。主共通電極ＣＡＵはゲート配線Ｇ１の上方に位置し、主共通電極ＣＡＢはゲート配線Ｇ２の上方に位置している。主共通電極ＣＡＣは、第２電極部Ｄ２と第３電極部Ｄ３との間に位置し、ドレイン電極ＷＤが半導体層ＳＣとコンタクトするコンタクト位置ＰＰの上方を通る。

主共通電極ＣＡＵ及び主共通電極ＣＡＣは、第２電極部Ｄ２を挟んだ両側に位置している。同様に、主共通電極ＣＡＣ及び主共通電極ＣＡＢは、第３電極部Ｄ３を挟んだ両側に位置している。換言すると、画素中央部に配置された主共通電極ＣＡＣは、第２電極部Ｄ２と第３電極部Ｄ３との略中間に位置している。つまり、図示した例では、Ｘ−Ｙ平面において、主共通電極ＣＡＢ、第３電極部Ｄ３、主共通電極ＣＡＣ、第２電極部Ｄ２、主共通電極ＣＡＵが第２方向Ｙに沿ってこの順に並んでいる。なお、第２電極部Ｄ２と主共通電極ＣＡＣとの間の第２方向Ｙに沿った電極間距離、及び、主共通電極ＣＡＣと第３電極部Ｄ３との間の第２方向Ｙに沿った電極間距離は略同等である。また、主共通電極ＣＡＵと第２電極部Ｄ２との間の第２方向Ｙに沿った電極間距離、及び、第３電極部Ｄ３と主共通電極ＣＡＢとの間の第２方向Ｙに沿った電極間距離は略同等である。

副共通電極ＣＢは、Ｘ−Ｙ平面内において、ドレイン電極ＷＤを挟んだ両側で第２方向Ｙに沿って直線的に延出している。あるいは、副共通電極ＣＢは、ソース配線Ｓの上方にそれぞれ位置するとともに主共通電極ＣＡと繋がり第２方向Ｙに沿って直線的に延出している。このような副共通電極ＣＢは、第１方向Ｘに沿って略同一の幅を有する帯状に形成されている。また、このような副共通電極ＣＢは、主共通電極ＣＡと一体的あるいは連続的に形成され、主共通電極ＣＡと電気的に接続されている。つまり、対向基板ＣＴにおいては、共通電極ＣＥは格子状に形成されている。

図示した例では、副共通電極ＣＢは、第１方向Ｘに間隔をおいて２本平行に並んでおり、画素ＰＸの左右両端部にそれぞれ配置されている。すなわち、一画素あたり、２本の副共通電極ＣＢが配置されている。図示した画素ＰＸにおいて、副共通電極ＣＢＬは左側端部に配置され、副共通電極ＣＢＲは右側端部に配置されている。厳密には、副共通電極ＣＢＬは当該画素ＰＸとその左側に隣接する画素との境界に跨って配置され、副共通電極ＣＢＲは当該画素ＰＸとその右側に隣接する画素との境界に跨って配置されている。副共通電極ＣＢＬはソース配線Ｓ１の上方に位置し、副共通電極ＣＢＲはソース配線Ｓ２の上方に位置している。

このような対向基板ＣＴにおいては、共通電極ＣＥは、第２配向膜ＡＬ２によって覆われている。この第２配向膜ＡＬ２には、液晶層ＬＱの液晶分子を初期配向させるために、第２配向処理方向ＰＤ２に沿って配向処理（例えば、ラビング処理や光配向処理）がなされている。第２配向膜ＡＬ２が液晶分子を初期配向させる第２配向処理方向ＰＤ２は、第１配向処理方向ＰＤ１とは互いに平行であって、互いに同じ向きあるいは逆向きである。図示した例では、第２配向処理方向ＰＤ２は、第１方向Ｘと略平行であり、Ｘ−Ｙ平面内において、第１配向処理方向ＰＤ１とは互いに平行であって、互いに同じ向きである。

図４は、図２のＡ−Ｂ線で切断したアレイ基板ＡＲの断面構造を概略的に示す断面図である。

アレイ基板ＡＲは、光透過性を有する第１絶縁基板１０を用いて形成されている。このアレイ基板ＡＲは、第１絶縁基板１０においてスイッチング素子ＳＷ、補助容量線Ｃ１、第１絶縁膜１１、第１配向膜ＡＬ１などを備えている。

スイッチング素子ＳＷのゲート電極ＷＧは、ゲート配線Ｇ２の一部であり、第１絶縁基板１０の内面１０Ａに形成されている。補助容量線Ｃ１は、ゲート電極ＷＧから離間し、第１絶縁基板１０の内面１０Ａに形成されている。これらのゲート電極ＷＧ、ゲート配線Ｇ及び補助容量線Ｃは同一材料によって形成され、また、これらは同一材料を用いて一括して形成可能である。これらのゲート配線Ｇ２と一体のゲート電極ＷＧ及び補助容量線Ｃ１は、第１絶縁膜１１によって覆われている。

スイッチング素子ＳＷの半導体層ＳＣは、第１絶縁膜１１の上に形成され、ゲート電極ＷＧの直上に位置している。スイッチング素子ＳＷのソース電極ＷＳは、ソース配線Ｓ１の一部であり、第１絶縁膜１１の上に形成され、半導体層ＳＣにコンタクトしている。ドレイン電極ＷＤは、ソース電極ＷＳ及びソース配線Ｓから離間し、第１絶縁膜１１の上に形成されている。このドレイン電極ＷＤの一部である第１電極部Ｄ１は、半導体層ＳＣにコンタクトしている。また、ドレイン電極ＷＤの一部である第２電極部Ｄ２は、補助容量線Ｃ１の直上に位置している。すなわち、第２電極部Ｄ２は、第１絶縁膜１１を介して補助容量線Ｃ１と対向している。これらのソース電極ＷＳ及びドレイン電極ＷＤは、ソース配線と同一材料（具体的には上記した配線材料）によって形成され、また、これらは同一材料を用いて一括して形成可能である。

第１配向膜ＡＬ１は、スイッチング素子ＳＷを構成する半導体層ＳＣ、ソース電極ＷＳ、ドレイン電極ＷＤなどを覆っており、第１絶縁膜１１の上にも配置されている。このような第１配向膜ＡＬ１は、水平配向性を示す材料によって形成されている。

なお、これらのスイッチング素子ＳＷは、パッシベーション膜などの他の絶縁膜で覆われていても良い。

図５は、図３のＣ−Ｄ線で切断した液晶表示パネルＬＰＮの断面構造を概略的に示す断面図である。

液晶表示パネルＬＰＮを構成するアレイ基板ＡＲの背面側には、バックライト４が配置されている。バックライト４としては、種々の形態が適用可能であり、また、光源として発光ダイオード（ＬＥＤ）を利用したものや冷陰極管（ＣＣＦＬ）を利用したものなどのいずれでも適用可能であり、詳細な構造については説明を省略する。

アレイ基板ＡＲにおいて、ゲート配線Ｇ１及びゲート配線Ｇ２は、第１絶縁基板１０の内面１０Ａ、つまり、対向基板ＣＴと対向する側に形成され、第１絶縁膜１１によって覆われている。ドレイン電極ＷＤの第２電極部Ｄ２及び第３電極部Ｄ３は、第１絶縁膜１１の上に形成され、第１配向膜ＡＬ１によって覆われている。第２電極部Ｄ２及び第３電極部Ｄ３は、ゲート配線Ｇ１及びゲート配線Ｇ２の間に位置している。第１配向膜ＡＬ１は、アレイ基板ＡＲの対向基板ＣＴと対向する面に配置され、アクティブエリアＡＣＴの略全体に亘って延在している。

対向基板ＣＴは、光透過性を有する第２絶縁基板２０を用いて形成されている。この対向基板ＣＴは、第２絶縁基板２０の内側、つまり、アレイ基板ＡＲと対向する側において、カラーフィルタＣＦ、オーバーコート層ＯＣ、共通電極ＣＥ、第２配向膜ＡＬ２などを備えている。なお、第２絶縁基板２０のアレイ基板ＡＲに対向する内面２０Ａには、各画素ＰＸを区画するブラックマトリクスが配置されても良い。

カラーフィルタＣＦは、各画素ＰＸに対応して配置されている。すなわち、カラーフィルタＣＦは、第２絶縁基板２０の内面２０Ａに配置されている。第２方向Ｙに隣接する画素ＰＸにそれぞれ配置されたカラーフィルタＣＦは、互いに色が異なる。例えば、カラーフィルタＣＦは、赤色、青色、緑色といった３原色にそれぞれ着色された樹脂材料によって形成されている。赤色に着色された樹脂材料からなる赤色カラーフィルタは、赤色画素に対応して配置されている。青色に着色された樹脂材料からなる青色カラーフィルタは、青色画素に対応して配置されている。緑色に着色された樹脂材料からなる緑色カラーフィルタは、緑色画素に対応して配置されている。

オーバーコート層ＯＣは、カラーフィルタＣＦを覆っている。このオーバーコート層ＯＣは、カラーフィルタＣＦの表面の凹凸の影響を緩和する。

共通電極ＣＥの主共通電極ＣＡＵ、主共通電極ＣＡＣ、及び、主共通電極ＣＡＢ、図示しない副共通電極ＣＢなどは、オーバーコート層ＯＣのアレイ基板ＡＲと対向する側に形成されている。主共通電極ＣＡＵは、ゲート配線Ｇ１の直上に位置している。主共通電極ＣＡＢは、ゲート配線Ｇ２の直上に位置している。主共通電極ＣＡＣは、主共通電極ＣＡＵと主共通電極ＣＡＢとの間あるいは第２電極部Ｄ２と第３電極部Ｄ３との間に位置している。

画素電極として機能するドレイン電極ＷＤと共通電極ＣＥとの間の領域、つまり、主共通電極ＣＡＵと第２電極部Ｄ２との間の領域、主共通電極ＣＡＣと第２電極部Ｄ２との間の領域、主共通電極ＣＡＣと第３電極部Ｄ３との間の領域、及び、主共通電極ＣＡＢと第３電極部Ｄ３との間の領域は、バックライト光が透過可能な透過領域に相当する。

第２配向膜ＡＬ２は、対向基板ＣＴのアレイ基板ＡＲと対向する面に配置され、アクティブエリアＡＣＴの略全体に亘って延在している。この第２配向膜ＡＬ２は、共通電極ＣＥやオーバーコート層ＯＣなどを覆っている。このような第２配向膜ＡＬ２は、水平配向性を示す材料によって形成されている。

上述したようなアレイ基板ＡＲと対向基板ＣＴとは、それぞれの第１配向膜ＡＬ１及び第２配向膜ＡＬ２が対向するように配置されている。このとき、アレイ基板ＡＲの第１配向膜ＡＬ１と対向基板ＣＴの第２配向膜ＡＬ２との間には、例えば、樹脂材料によって一方の基板に一体的に形成された柱状スペーサにより、所定のセルギャップ、例えば２〜７μｍのセルギャップが形成される。アレイ基板ＡＲと対向基板ＣＴとは、所定のセルギャップが形成された状態で、アクティブエリアＡＣＴの外側のシール材によって貼り合わせられている。

液晶層ＬＱは、アレイ基板ＡＲと対向基板ＣＴとの間に形成されたセルギャップに保持され、第１配向膜ＡＬ１と第２配向膜ＡＬ２との間に配置されている。このような液晶層ＬＱは、例えば、誘電率異方性が正（ポジ型）の液晶材料によって構成されている。

尚、第２電極部Ｄ２と主共通電極ＣＡＵ及び主共通電極ＣＡＣとの第２方向Ｙに沿った間隔、及び、第３電極部Ｄ３と主共通電極ＣＡＣ及び主共通電極ＣＡＢとの第２方向Ｙに沿った間隔は、液晶層ＬＱの厚さよりも大きく、液晶層ＬＱの厚さの２倍以上の大きさを持つ。

アレイ基板ＡＲの外面、つまり、アレイ基板ＡＲを構成する第１絶縁基板１０の外面１０Ｂには、第１光学素子ＯＤ１が接着剤などにより貼付されている。この第１光学素子ＯＤ１は、液晶表示パネルＬＰＮのバックライト４と対向する側に位置しており、バックライト４から液晶表示パネルＬＰＮに入射する入射光の偏光状態を制御する。この第１光学素子ＯＤ１は、第１偏光軸（あるいは第１吸収軸）ＡＸ１を有する第１偏光板ＰＬ１を含んでいる。なお、第１偏光板ＰＬ１と第１絶縁基板１０との間に位相差板などの他の光学素子が配置されても良い。

対向基板ＣＴの外面、つまり、対向基板ＣＴを構成する第２絶縁基板２０の外面２０Ｂには、第２光学素子ＯＤ２が接着剤などにより貼付されている。この第２光学素子ＯＤ２は、液晶表示パネルＬＰＮの表示面側に位置しており、液晶表示パネルＬＰＮから出射した出射光の偏光状態を制御する。この第２光学素子ＯＤ２は、第２偏光軸（あるいは第２吸収軸）ＡＸ２を有する第２偏光板ＰＬ２を含んでいる。なお、第２偏光板ＰＬ２と第２絶縁基板２０との間に位相差板などの他の光学素子が配置されていても良い。

第１偏光板ＰＬ１の第１偏光軸ＡＸ１と、第２偏光板ＰＬ２の第２偏光軸ＡＸ２とは、略直交する位置関係（クロスニコル）にある。このとき、一方の偏光板は、例えば、その偏光軸が第２電極部Ｄ２及び第３電極部Ｄ３や主共通電極ＣＡなどの延出方向と略平行または略直交するように配置されている。つまり、第２電極部Ｄ２及び第３電極部Ｄ３や主共通電極ＣＡの延出方向が第１方向Ｘである場合、一方の偏光板の偏光軸は、第１方向Ｘと略平行である、あるいは、第２方向Ｙと略平行である。

あるいは、一方の偏光板は、例えば、その偏光軸が液晶分子の初期配向方向つまり第１配向処理方向ＰＤ１あるいは第２配向処理方向ＰＤ２と平行または直交するように配置されている。初期配向方向が第１方向Ｘと略平行である場合、一方の偏光板の偏光軸は、第１方向Ｘと略平行である、あるいは、第２方向Ｙと略平行である。

図３において、（ａ）で示した例では、第２偏光板ＰＬ２は、その第２偏光軸ＡＸ２が第１方向Ｘに対して直交するように配置され、また、第１偏光板ＰＬ１は、その第１偏光軸ＡＸ１が第１方向Ｘと平行となるように配置されている。また、図３において、（ｂ）で示した例では、第１偏光板ＰＬ１は、その第１偏光軸ＡＸ１が第１方向Ｘに対して直交するように配置され、また、第２偏光板ＰＬ２は、その第２偏光軸ＡＸ２が第１方向Ｘと平行となるように配置されている。

次に、上記構成の液晶表示パネルＬＰＮの動作について、図２乃至図５を参照しながら説明する。

すなわち、液晶層ＬＱに電圧が印加されていない状態、つまり、ドレイン電極ＷＤと共通電極ＣＥとの間に電界が形成されていない状態（ＯＦＦ時）では、液晶層ＬＱの液晶分子ＬＭは、その長軸が第１配向膜ＡＬ１の第１配向処理方向ＰＤ１及び第２配向膜ＡＬ２の第２配向処理方向ＰＤ２を向くように配向している。このようなＯＦＦ時が初期配向状態に相当し、ＯＦＦ時の液晶分子ＬＭの配向方向が初期配向方向に相当する。

なお、厳密には、液晶分子ＬＭは、Ｘ−Ｙ平面に平行に配向しているとは限らず、プレチルトしている場合が多い。このため、ここでの液晶分子ＬＭの初期配向方向とは、ＯＦＦ時の液晶分子ＬＭの長軸をＸ−Ｙ平面に正射影した方向である。以下では、説明を簡略にするために、液晶分子ＬＭは、Ｘ−Ｙ平面に平行に配向しているものとし、Ｘ−Ｙ平面と平行な面内で回転するものとして説明する。ここでは、第１配向処理方向ＰＤ１及び第２配向処理方向ＰＤ２は、ともに第１方向Ｘと略平行な方向である。ＯＦＦ時においては、液晶分子ＬＭは、図３に破線で示したように、その長軸が第１方向Ｘと略平行な方向に初期配向する。

図示した例のように、第１配向処理方向ＰＤ１及び第２配向処理方向ＰＤ２が平行且つ同じ向きである場合、液晶層ＬＱの断面において、液晶分子ＬＭは、液晶層ＬＱの中間部付近で略水平（プレチルト角が略ゼロ）に配向し、ここを境界として第１配向膜ＡＬ１の近傍及び第２配向膜ＡＬ２の近傍において対称となるようなプレチルト角を持って配向する（スプレイ配向）。このように液晶分子ＬＭがスプレイ配向している状態では、基板の法線方向から傾いた方向においても第１配向膜ＡＬ１の近傍の液晶分子ＬＭと第２配向膜ＡＬ２の近傍の液晶分子ＬＭとにより光学的に補償される。したがって、第１配向処理方向ＰＤ１及び第２配向処理方向ＰＤ２が互いに平行、且つ、同じ向きである場合には、黒表示の場合に光漏れが少なく、高コントラスト比を実現することができ、表示品位を向上することが可能となる。

なお、第１配向処理方向ＰＤ１及び第２配向処理方向ＰＤ２が互いに平行且つ逆向きである場合、液晶層ＬＱの断面において、液晶分子ＬＭは、第１配向膜ＡＬ１の近傍、第２配向膜ＡＬ２の近傍、及び、液晶層ＬＱの中間部において略均一なプレチルト角を持って配向する（ホモジニアス配向）。

バックライト４からのバックライト光の一部は、第１偏光板ＰＬ１を透過し、液晶表示パネルＬＰＮに入射する。液晶表示パネルＬＰＮに入射した光は、第１偏光板ＰＬ１の第１吸収軸ＡＸ１と直交する直線偏光である。このような直線偏光の偏光状態は、ＯＦＦ時においてはほとんど変化しない。このため、液晶表示パネルＬＰＮを透過した直線偏光は、第１偏光板ＰＬ１に対してクロスニコルの位置関係にある第２偏光板ＰＬ２によって吸収される（黒表示）。

一方、液晶層ＬＱに電圧が印加された状態、つまり、ドレイン電極ＷＤと共通電極ＣＥとの間に電界が形成された状態（ＯＮ時）では、ドレイン電極ＷＤと共通電極ＣＥとの間に基板と略平行な横電界（あるいは斜め電界）が形成される。液晶分子ＬＭは、電界の影響を受け、その長軸が図中の実線で示したようにＸ−Ｙ平面と略平行な平面内で回転する。

図３に示した例では、例えば、画素ＰＸ内において、第２電極部Ｄ２と主共通電極ＣＡＣとの間の領域内では、液晶分子ＬＭは、第１方向Ｘに対して反時計回りに回転し図中の左下を向くように配向する。また、第３電極部Ｄ３と主共通電極ＣＡＣとの間の領域内では、液晶分子ＬＭは、第１方向Ｘに対して時計回りに回転し図中の左上を向くように配向する。

このように、各画素ＰＸにおいて、ドレイン電極ＷＤと共通電極ＣＥとの間に電界が形成された状態では、液晶分子ＬＭの配向方向は、ドレイン電極ＷＤと重なる位置あるいは共通電極ＣＥと重なる位置を境界として複数の方向に分かれ、それぞれの配向方向でドメインを形成する。つまり、一画素ＰＸには、複数のドメインが形成される。

このようなＯＮ時には、第１偏光板ＰＬ１の第１吸収軸ＡＸ１と直交する直線偏光は、液晶表示パネルＬＰＮに入射し、その偏光状態は、液晶層ＬＱを通過する際に液晶分子ＬＭの配向状態に応じて変化する。例えば、第１方向Ｘに平行な直線偏光が液晶表示パネルＬＰＮに入射すると、液晶層ＬＱを通過する際に第１方向Ｘに対して４５°−２２５°方位あるいは１３５°−３１５°方位に配向した液晶分子ＬＭによりλ／２の位相差の影響を受ける（但し、λは液晶層ＬＱを透過する光の波長である）。これにより、液晶層ＬＱを通過した光の偏光状態は、第２方向Ｙに平行な直線偏光となる。このため、ＯＮ時においては、液晶層ＬＱを通過した少なくとも一部の光は、第２偏光板ＰＬ２を透過する（白表示）。但し、ドレイン電極あるいは共通電極と重なる位置では、液晶分子が初期配向状態を維持しているため、ＯＦＦ時と同様に黒表示となる。

本実施形態によれば、ゲート配線や補助容量線などの延出方向である第１方向Ｘに沿った長さがソース配線などの延出方向である第２方向Ｙに沿った長さよりも長い横長の画素構成としたことにより、第２方向Ｙに沿った長さが第１方向Ｘに沿った長さよりも長い縦長の画素構成とした場合と比較して、アクティブエリアにおける総画素数が同一でありながら、ゲート配線、補助容量線、ソース配線などの信号配線の総数を低減することができる。このため、信号配線の端子数を低減することができ、これらの信号配線に信号を供給するドライバの規模を低減することが可能となるとともに液晶表示パネルＬＰＮに実装すべき駆動ＩＣチップの数を低減することが可能となる。したがって、コストの削減が可能となる。

また、本実施形態によれば、スイッチング素子ＳＷのドレイン電極ＷＤが画素電極ＰＥとして機能する。このようなドレイン電極ＷＤにおいて、半導体層ＳＣとコンタクトするコンタクト位置ＰＰから第２電極部Ｄ２及び第３電極部Ｄ３の各々までの距離を同等とすることができ、第２電極部Ｄ２と第３電極部Ｄ３との間での抵抗差などに起因した表示品位の劣化を抑制することが可能となる。このコンタクト位置ＰＰは、ゲート配線Ｇ１及びゲート配線Ｇ２の双方から等距離にあるため、ゲート配線Ｇ間の第１ピッチが仕様毎に変更された場合であっても、コンタクト位置ＰＰから第２電極部Ｄ２及び第３電極部Ｄ３の各々までの距離に偏りが発生することはなく、種々の画素ピッチの製品を提供することが可能となる。

また、第１絶縁膜１１を介して対向する補助容量線Ｃ１とドレイン電極ＷＤとの間で容量を形成している。つまり、補助容量線Ｃ１とドレイン電極ＷＤとのギャップは、第１絶縁膜１１の膜厚に相当する。このため、本実施形態の構成は、補助容量線Ｃ１と画素電極ＰＥとの間に複数の絶縁膜が介在した状態で容量を形成する場合と比較して、より大きな容量を小さい面積で効率良く形成することが可能となる。

また、ドレイン電極ＷＤがループ状に形成された構成においては、冗長性を向上することが可能となる。すなわち、例えドレイン電極ＷＤの一部で断線が発生したとしても、他のパスにより、実質的に画素電極として機能する第２電極部Ｄ２及び第３電極部Ｄ３のいずれにも画素電位を供給することが可能となる。したがって、高精細化の要求に伴って電極幅が極めて細くなったとしても、画素ＰＸ内での断線に起因した表示不良など表示品位の劣化を抑制することが可能となる。

また、ドレイン電極ＷＤにおいて、半導体層ＳＣとコンタクトする領域を含む第１電極部Ｄ１は、第２方向Ｙに沿って直線的に延出しており、その大部分がゲート電極ＷＧの直上に位置しており、ゲート電極ＷＧからはみ出す領域は僅かである。このため、透過領域の面積を十分に大きく確保することが可能となる。

また、本実施形態によれば、画素電極ＰＥとして機能するドレイン電極ＷＤは、インジウム（Ｉｎ）を使用しない配線材料によって形成されている。このため、画素電極ＰＥ及び共通電極ＣＥの双方をＩＴＯやＩＺＯによって形成した場合と比較して、インジウムの使用量を低減することが可能となる。また、ドレイン電極ＷＤのみならず共通電極ＣＥについても、インジウム（Ｉｎ）を使用しない導電材料によって形成された場合には、インジウムフリーを実現することが可能となる。

また、ドレイン電極ＷＤ上あるいは共通電極ＣＥ上では、ＯＦＦ時は勿論のこと、ＯＮ時においても、横電界がほとんど形成されない（あるいは、液晶分子ＬＭを駆動するのに十分な電界が形成されない）ため、液晶分子ＬＭは、ＯＦＦ時と同様に初期配向方向からほとんど動かない。このため、ＯＮ時において、ドレイン電極ＷＤ及び共通電極ＣＥがＩＴＯなどの光透過性の導電材料によって形成されていたとしても、これらの領域ではバックライト光がほとんど透過せず、ＯＮ時において表示にほとんど寄与しない。つまり、本実施形態のように、ドレイン電極ＷＤ及び共通電極ＣＥが上記の不透明な配線材料によって形成されていても、ドレイン電極ＷＤ及び共通電極ＣＥが透明な導電材料によって形成された場合と比較して、ＯＮ時における透過率の低減、あるいは、実質的に表示に寄与する透過領域の面積の低減を抑制することが可能となる。

また、ドレイン電極ＷＤが上記の不透明な配線材料によって形成された本実施形態において、液晶表示パネルＬＰＮに入射した直線偏光は、ドレイン電極ＷＤのエッジの延出方向と略平行であるあるいは略直交する。また、上記のような不透明な配線材料によって形成されているゲート配線Ｇ、補助容量線Ｃ、及び、ソース配線Ｓの延出方向は、液晶表示パネルＬＰＮに入射した直線偏光と略平行であるあるいは略直交する。また、共通電極ＣＥも上記の不透明な導電材料によって形成されている場合もあり、共通電極ＣＥの延出方向は、液晶表示パネルＬＰＮに入射した直線偏光と略平行であるあるいは略直交する。このため、ドレイン電極ＷＤや共通電極ＣＥ、ゲート配線Ｇ、補助容量線Ｃ、及び、ソース配線Ｓのエッジで反射された直線偏光は、その偏光面が乱れにくく、偏光子である第１偏光板ＰＬ１を透過した際の偏光面を維持することができる。したがって、ＯＦＦ時において、液晶表示パネルＬＰＮを透過した直線偏光は、検光子である第２偏光板ＰＬ２で十分に吸収されるため、光漏れを抑制することが可能となる。つまり、黒表示の際に十分に透過率を低減することができ、コントラスト比の低下を抑制することが可能となる。また、ドレイン電極ＷＤや共通電極ＣＥの周辺での光漏れ対策のためにブラックマトリクスの幅を拡張する必要がなく、透過領域の面積の低減、ＯＮ時の透過率の低減を抑制することが可能となる。したがって、表示品位の劣化を抑制することが可能となる。

また、本実施形態によれば、画素電極ＰＥとして機能するドレイン電極ＷＤは、同一層に形成されるソース配線Ｓやソース電極ＷＳと同一材料によって形成可能である。このため、ソース配線Ｓなどを形成する工程で、ドレイン電極ＷＤを同時に形成することが可能となる。つまり、画素電極ＰＥをスイッチング素子ＳＷのドレイン電極ＷＤと別個に形成する工程などを省略することが可能となる。したがって、製造コストの削減が可能となる。

また、本実施形態によれば、ドレイン電極ＷＤは、絶縁膜のコンタクトホールを介することなく半導体層ＳＣに直接コンタクトし、画素電極ＰＥとして機能する。このため、コンタクトホールの凹凸に起因した液晶分子ＬＭの配向乱れの発生を抑制することが可能となる。これにより、ＯＦＦ時における光漏れを抑制することが可能となり、コントラスト比を向上することが可能となる。

また、本実施形態によれば、ドレイン電極ＷＤと共通電極ＣＥとの間の電極間隙において高い透過率を得ることが可能となる。また、一画素あたりの透過率を十分に高くするためには、ドレイン電極ＷＤと共通電極ＣＥとの間の電極間距離を拡大することで対応することが可能となる。また、画素ピッチが異なる製品仕様に対しては、ドレイン電極ＷＤと共通電極ＣＥとの電極間距離を変更することで、透過率分布のピーク条件を利用することが可能となる。つまり、本実施形態の表示モードにおいては、比較的画素ピッチが大きな低解像度の製品仕様から比較的画素ピッチが小さい高解像度の製品仕様まで、微細な電極加工を必ずしも必要とせず、電極間距離の設定により種々の画素ピッチの製品を提供することが可能となる。

また、本実施形態によれば、共通電極ＣＥと重なる領域では、透過率が十分に低下している。これは、ゲート配線Ｇ及びソース配線Ｓの直上に位置する共通電極ＣＥの位置よりも当該画素の外側に電界の漏れが発生せず、また、隣接する画素間で不所望な横電界が生じないため、共通電極ＣＥと重なる領域の液晶分子ＬＭがＯＦＦ時（あるいは黒表示時）と同様に初期配向状態を保っているためである。したがって、隣接する画素間でカラーフィルタＣＦの色が異なる場合であっても、混色の発生を抑制することが可能となり、色再現性の低下やコントラスト比の低下を抑制することが可能となる。

また、アレイ基板ＡＲと対向基板ＣＴとの合わせずれが生じた際に、ドレイン電極ＷＤを挟んだ両側の共通電極ＣＥとの電極間距離に差が生じることがある。しかしながら、このような合わせずれは、全ての画素ＰＸに共通に生じるため、画素ＰＸ間での電界分布に相違はなく、画像の表示に及ぼす影響はきわめて小さい。また、例えアレイ基板ＡＲと対向基板ＣＴとの間で合わせズレが生じたとしても、隣接する画素への不所望な電界の漏れを抑制することが可能となる。このため、隣接する画素間でカラーフィルタＣＦの色が異なる場合であっても、混色の発生を抑制することが可能となり、色再現性の低下やコントラスト比の低下を抑制することが可能となる。

また、一画素ＰＸをＸ−Ｙ平面で見た場合に、対向基板ＣＴに配置された共通電極ＣＥの内側にアレイ基板ＡＲ上にドレイン電極ＷＤが配置されている。言い換えれば、一画素ＰＸにおいてドレイン電極ＷＤは共通電極ＣＥによって囲まれている。このように配置することによって、一画素内で電気力線の始点と終点をもち、自画素の電気力線が隣接画素に漏れることが無い。このため、例えば、第１方向Ｘに隣接した画素ＰＸ間において液晶層ＬＱに印加される電界が互いに影響を受けることがない。したがって、隣接画素からの電界の影響によって自画素の液晶分子ＬＭが動くことが無く、表示品位の劣化を抑制することができる。

また、本実施形態によれば、一画素内に複数のドメインを形成することが可能となる。このため、複数の方向で視野角を光学的に補償することができ、広視野角化が可能となる。図３に示した例では、一画素内に少なくとも２つのドメインを形成することが可能となり、しかも、２つのドメインが略同等の面積であるため、更なる視野角補償が可能となる。

なお、上記の例では、液晶分子ＬＭの初期配向方向が第１方向Ｘと平行である場合について説明したが、液晶分子ＬＭの初期配向方向は、第１方向Ｘ及び第２方向Ｙを斜めに交差する斜め方向であっても良い。

また、上記の例では、液晶層ＬＱが正（ポジ型）の誘電率異方性を有する液晶材料によって構成された場合について説明したが、液晶層ＬＱは、誘電率異方性が負（ネガ型）の液晶材料によって構成されていても良い。

また、ＯＮ時においても、ドレイン電極ＷＤ上あるいは共通電極ＣＥ上ではバックライト光がほとんど透過しないため、ドレイン電極ＷＤの一部と補助容量線Ｃとが重なって容量を形成する構成であっても、実質的な透過領域の面積を低減することはない。つまり、ドレイン電極ＷＤと補助容量線Ｃとによって容量を形成する本実施形態によれば、透過領域の面積を低減することなく、画素ＰＸにおいて表示に必要な容量を確保することが可能となる。

また、一部の主共通電極ＣＡは、表示に寄与しないゲート配線Ｇの上方に位置しているため、実質的な透過領域の面積を低減することはない。

なお、本実施形態において、画素ＰＸの構造は、上記の例に限定されるものではない。

図６は、図１に示したアレイ基板ＡＲを対向基板側から見たときの一画素ＰＸの他の構造例を概略的に示す平面図である。

ここに示した構造例は、図２に示した構造例と比較して、ドレイン電極ＷＤが第２電極Ｄ２及び第３電極部Ｄ３にそれぞれ繋がり第２方向Ｙに沿って延出した接続電極部ＤＥを備えた点で相違している。

すなわち、ドレイン電極ＷＤは、第１方向Ｘに沿ってそれぞれ延出した第２電極部Ｄ２及び第３電極部Ｄ３、第２電極部Ｄ２及び第３電極部Ｄ３のそれぞれの一端部と繋がり半導体層ＳＣにコンタクトし第２方向Ｙに沿って延出した第１電極部Ｄ１、第２電極部Ｄ２及び第３電極部Ｄ３のそれぞれの他端部と繋がり第２方向Ｙに沿って延出した第４電極部Ｄ４、及び、第２方向Ｙに沿って延出した接続電極部ＤＥを備えている。接続電極部ＤＥは、第２電極部Ｄ２の略中間の位置と第３電極部Ｄ３の略中間の位置とを繋いでいる。つまり、接続電極部ＤＥは、第１電極部Ｄ１と第４電極部Ｄ４との略中間に位置しており、接続電極部ＤＥと第１電極部Ｄ１との間の第１方向Ｘに沿った間隔と接続電極部ＤＥと第４電極部Ｄ４との間の第１方向Ｘに沿った間隔とは略同等である。このような構成のドレイン電極ＷＤは、８の字形状である。つまり、ドレイン電極ＷＤは、ループ状に形成されている。但し、第４電極部Ｄ４は省略しても良い。

図示した例では、補助容量線Ｃ１は、第２電極部Ｄ２の直下のみならず、接続電極部ＤＥの直下にも延在している。なお、この補助容量線Ｃ１は、さらに、第３電極部Ｄ３の直下に延在しても良いし、第４電極部Ｄ４の直下に延在し、ループ状に形成されてもよい。

このような構造例のアレイ基板ＡＲに対して、図３に示したような対向基板ＣＴが組み合わせ可能である。このとき、主共通電極ＣＡＣは、第２電極部Ｄ２と第３電極部Ｄ３との間に位置し、第１電極部Ｄ１、第４電極部Ｄ４、及び、接続電極部ＤＥと略直交する。また、主共通電極ＣＡＣと第２電極部Ｄ２との間の第２方向Ｙに沿った間隔は、主共通電極ＣＡＣと第３電極部Ｄ３２との間の第２方向Ｙに沿った間隔と略同等である。

このような構造例においても、上記の構造例と同様の効果が得られる。また、この構造例によれば、上記の構造例よりも一画素内により多くのドメインを形成することが可能となる。すなわち、詳述しないが、画素ＰＸ内において、第２電極部Ｄ２と主共通電極ＣＡＣとの間の左側の領域内では、液晶分子ＬＭは、第１方向Ｘに対して反時計回りに回転し図中の左下を向くように配向し、右側の領域内では、液晶分子ＬＭは、第１方向Ｘに対して時計回りに回転し図中の右下を向くように配向する。また、第３電極部Ｄ３と主共通電極ＣＡＣとの間の左側の領域内では、液晶分子ＬＭは、第１方向Ｘに対して時計回りに回転し図中の左上を向くように配向し、右側の領域内では、液晶分子ＬＭは、第１方向Ｘに対して反時計回りに回転し図中の右上を向くように配向する。また、これらの各透過領域の面積は略同等である。このため、複数の方向で視野角を光学的に補償することができ、より広視野角化が可能となる。

また、この構造例によれば、ドレイン電極ＷＤの第２電極部Ｄ２及び接続電極部ＤＥにおいて補助容量線Ｃ１との間で容量を形成することが可能となり、しかも、第３電極部Ｄ３や第４電極部Ｄ４においても補助容量線Ｃ１との間で容量を形成しても良い。このため、画素ＰＸにおける透過領域の面積を低減することなくより大きな容量を効率よく形成することが可能となり、また、補助容量線Ｃ１がループ状に形成された構成においては補助容量線Ｃ１の断線に対する冗長性を向上することが可能となる。

図７は、図１に示したアレイ基板ＡＲを対向基板側から見たときの一画素ＰＸの他の構造例を概略的に示す平面図である。

ここに示した構造例は、図２に示した構造例と比較して、スイッチング素子ＳＷの構造が相違している。すなわち、ソース配線Ｓ１と一体的なソース電極ＷＳは、第１方向Ｘに沿って延出し、半導体層ＳＣと２箇所でコンタクトしている。画素電極としての機能を兼ね備えたドレイン電極ＷＤの第１電極部Ｄ１は、第１方向Ｘに沿って延出したコンタクト部ＤＣを含んでいる。このコンタクト部ＤＣは、ソース電極ＷＳの間で半導体層ＳＣとコンタクトしている。

このような構造のスイッチング素子ＳＷを適用した構造例においても、上記の構造例と同様の効果が得られる。また、第１電極部Ｄ１は、ゲート電極ＷＧ及びゲート配線Ｇとは重ならない位置に形成されている。このため、補助容量線Ｃ１は、第１電極部Ｄ１の直下に延在していても良く、図示したドレイン電極ＷＤと同様にループ状に形成されていても良い。なお、図６に示したような８の字形状のドレイン電極ＷＤを適用した場合であっても、ここで説明したスイッチング素子ＳＷの構造を適用できることは言うまでもない。

上記の構造例は、いずれもドレイン電極ＷＤが画素電極としての機能を兼ね備えた例に相当するが、以下に説明する構造例は、ドレイン電極ＷＤとは別個に画素電極ＰＥを備えた例に相当する。

図８は、図１に示したアレイ基板ＡＲを対向基板側から見たときの一画素ＰＸの他の構造例を概略的に示す平面図である。

ここに示した構造例は、図２に示した構造例と比較して、ドレイン電極ＷＤの形状が相違しているとともに、ドレイン電極ＷＤとは別個に画素電極ＰＥを備えている点で相違している。

すなわち、ドレイン電極ＷＤは、第１方向Ｘに沿ってそれぞれ延出した第２電極部Ｄ２及び第３電極部Ｄ３、第２電極部Ｄ２及び第３電極部Ｄ３のそれぞれの一端部と繋がり半導体層ＳＣにコンタクトし第２方向Ｙに沿って延出した第１電極部Ｄ１、及び、画素ＰＸの略中央部に位置し第２電極部Ｄ２及び第３電極部Ｄ３のそれぞれの他端部と繋がり第２方向Ｙに沿って延出した接続電極部ＤＥを備えている。ここに示した例では、ドレイン電極ＷＤは、接続電極部ＤＥからソース配線Ｓ２までの間には延在していないが、第２電極部Ｄ２及び第３電極部Ｄ３のそれぞれが接続電極ＤＥよりもソース配線Ｓ２側まで延出していても良い。このような構成のドレイン電極ＷＤは、矩形枠状である。つまり、ドレイン電極ＷＤは、ループ状に形成されている。

画素電極ＰＥは、隣接するソース配線Ｓ１とソース配線Ｓ２との間に位置するとともに、ゲート配線Ｇ１とゲート配線Ｇ２との間に位置している。つまり、画素電極ＰＥは、ソース配線Ｓ１及びソース配線Ｓ２と、ゲート配線Ｇ１及びゲート配線Ｇ２とで囲まれた内側に位置している。

画素電極ＰＥは、主画素電極ＰＡ及びコンタクト部ＰＣを備えている。

コンタクト部ＰＣは、コンタクト位置ＰＰにおいてスイッチング素子ＳＷとコンタクトする。すなわち、このコンタクト部ＰＣは、ドレイン電極ＷＤの接続電極部ＤＥの直上に位置しており、画素ＰＸの略中央部において第２方向Ｙに沿って延出している。このようなコンタクト部ＰＣは、接続電極部ＤＥの直上に位置するコンタクト位置ＰＰにおいてコンタクトホールＣＨ１及びコンタクトホールＣＨ２を介してドレイン電極ＷＤと電気的に接続されている。

主画素電極ＰＡは、１個の画素電極ＰＥに２本以上備えられている。このような主画素電極ＰＡは、コンタクト部ＰＣからそれぞれ第１方向Ｘに沿って延出している。複数の主画素電極ＰＡは、第２方向Ｙに沿って略同一の幅を有する帯状に形成されている。このような主画素電極ＰＡは、コンタクト部ＰＣと一体的あるいは連続的に形成され、コンタクト部ＰＣと電気的に接続されている。

図示した例では、画素電極ＰＥは、２本の主画素電極ＰＡ１及び主画素電極ＰＡ２を備えている。主画素電極ＰＡ１は、コンタクト位置ＰＰよりもゲート配線Ｇ１側に位置している。主画素電極ＰＡ２は、コンタクト位置ＰＰよりもゲート配線Ｇ２側に位置している。主画素電極ＰＡ１及び主画素電極ＰＡ２のそれぞれは、コンタクト部ＰＣから画素ＰＸの右側端部（つまり、ソース配線Ｓ２側）及び左側端部（つまり、ソース配線Ｓ１側）に向かってそれぞれ第１方向Ｘに沿って直線的に延出している。主画素電極ＰＡ１について、コンタクト部ＰＣからソース配線Ｓ１側に向かって延出した長さと、コンタクト部ＰＣからソース配線Ｓ２側に向かって延出した長さとは略同一である。同様に、主画素電極ＰＡ２について、コンタクト部ＰＣからソース配線Ｓ１側に向かって延出した長さと、コンタクト部ＰＣからソース配線Ｓ２側に向かって延出した長さとは略同一である。つまり、コンタクト部ＰＣは、主画素電極ＰＡ１の略中間の位置と主画素電極ＰＡ２の略中間の位置とを繋いでいる。このような構成の画素電極ＰＥは、Ｈの字形である。

ここで、画素電極ＰＥにおいて、コンタクト位置ＰＰから主画素電極ＰＡ１までの第２方向Ｙに沿った距離Ｌは、コンタクト位置ＰＰから主画素電極ＰＡ２までの第２方向Ｙに沿った距離Ｌと同一である。また、このコンタクト位置ＰＰは、ゲート配線Ｇ１及びゲート配線Ｇ２の双方から第２方向Ｙに沿って等距離にある。

主画素電極ＰＡ１においては、コンタクト部ＰＣからソース配線Ｓ１に向かって延出した部分がドレイン電極ＷＤの第２電極部Ｄ２の直上に位置している。主画素電極ＰＡ２においては、コンタクト部ＰＣからソース配線Ｓ１に向かって延出した部分がドレイン電極ＷＤの第３電極部Ｄ３の直上に位置している。

このような画素電極ＰＥのうち、少なくとも一本の主画素電極ＰＡが補助容量線Ｃ１の上方に位置している。図示した例では、主画素電極ＰＡ１及びコンタクト部ＰＣが補助容量線Ｃ１の上方に位置している。補助容量線Ｃ１は、主として、ドレイン電極ＷＤの第２電極部Ｄ２及び接続電極部ＤＥとの間、及び、主画素電極ＰＡ１との間で、画素ＰＸでの画像表示に必要な容量を形成している。

このような構造例のアレイ基板ＡＲに対して、図３に示したような対向基板ＣＴが組み合わせ可能である。このとき、主共通電極ＣＡＣは、第２電極部Ｄ２と第３電極部Ｄ３との間、あるいは、主画素電極ＰＡ１と主画素電極ＰＡ２との間に位置し、コンタクト位置ＰＰの直上を通り、第１電極部Ｄ１及び接続電極部ＤＥやコンタクト部ＰＣと略直交する。また、主共通電極ＣＡＣと主画素電極ＰＡ１との間の第２方向Ｙに沿った間隔は、主共通電極ＣＡＣと主画素電極ＰＡ２との間の第２方向Ｙに沿った間隔と略同等である。

図９は、図８のＥ−Ｆ線で切断したアレイ基板ＡＲの断面構造を概略的に示す断面図である。

アレイ基板ＡＲは、第１絶縁基板１０においてスイッチング素子ＳＷ、補助容量線Ｃ１、画素電極ＰＥ、第１絶縁膜１１、第２絶縁膜１２、第３絶縁膜１３、第１配向膜ＡＬ１などを備えている。なお、図３に示した構成と同一構成については同一の参照符号を付して詳細な説明を省略する。

ゲート配線Ｇ２の一部であるゲート電極ＷＧ、及び、補助容量線Ｃ１は、第１絶縁基板１０の内面１０Ａに形成され、第１絶縁膜１１によって覆われている。ソース配線Ｓ１の一部であるソース電極ＷＳ、及び、ドレイン電極ＷＤの第１電極部Ｄ１は、第１絶縁膜１１の上に形成された半導体層ＳＣにコンタクトしている。ドレイン電極ＷＤの接続電極部ＤＥは、第１絶縁膜１１の上に形成され、補助容量線Ｃ１の直上に位置している。これらの半導体層ＳＣ、ソース電極ＷＳ、及び、ドレイン電極ＷＤは、第２絶縁膜１２によって覆われている。この第２絶縁膜１２には、接続電極部ＤＥまで貫通したコンタクトホールＣＨ１が形成されている。

第３絶縁膜１３は、第２絶縁膜１２の上に形成されている。この第３絶縁膜１３は、例えば、有機材料を成膜することによって形成され、その表面を平坦化するものである。この第３絶縁膜１３には、コンタクトホールＣＨ２が形成されている。このコンタクトホールＣＨ２は、コンタクトホールＣＨ１よりも大きなサイズであり、コンタクトホールＣＨ１で接続電極部ＤＥまで貫通するとともにコンタクトホールＣＨ１の周囲の第２絶縁膜１２まで貫通する。

画素電極ＰＥ（つまり、図示したコンタクト部ＰＣの他に、主画素電極ＰＡ１及び主画素電極ＰＡ２）は、第３絶縁膜１３の上に形成されている。つまり、第２絶縁膜１２及び第３絶縁膜１３は、ソース配線、ソース電極及びドレイン電極と、画素電極ＰＥとの間に介在する層間絶縁膜に相当する。画素電極ＰＥのコンタクト部ＰＣは、コンタクトホールＣＨ１及びコンタクトホールＣＨ２を介して接続電極部ＤＥにコンタクトしている。画素電極ＰＥのコンタクト位置ＰＰとは、コンタクト部ＰＣにおいてコンタクトホールＣＨ１を介して接続電極部ＤＥとコンタクトしている位置に相当する。このような画素電極ＰＥや第３絶縁膜１３は、第１配向膜ＡＬ１によって覆われている。

このような構造例においても、上記の構造例と同様の効果が得られる。また、この構造例によれば、表面を平坦化する第３絶縁膜１３の上に画素電極ＰＥを形成したため、アレイ基板ＡＲの表面の凹凸が液晶分子ＬＭの配向状態に与える影響を軽減することが可能となり、しかも、対向基板ＣＴ側の共通電極ＣＥと画素電極ＰＥとの電極間距離の拡大も抑制することが可能となる。

図１０は、図１に示したアレイ基板ＡＲを対向基板側から見たときの一画素ＰＸの他の構造例を概略的に示す平面図である。

ここに示した構造例は、図８に示した構造例と比較して、画素電極ＰＥがループ状に形成されている点で相違している。すなわち、画素電極ＰＥは、複数本の主画素電極ＰＡ、コンタクト部ＰＣ、及び、接続部ＰＤを備えている。

接続部ＰＤは、第２方向Ｙに沿って延出し、主画素電極ＰＡの各々を接続している。このような接続部ＰＢは、第１方向Ｘに沿って略同一の幅を有する帯状に形成されている。図示した例では、画素ＰＸのソース配線Ｓ１の側において、接続部ＰＤ１は、第１電極部Ｄ１の直上に位置し、主画素電極ＰＡ１と主画素電極ＰＡ２のそれぞれの一端部を繋いでいる。また、画素ＰＸのソース配線Ｓ２の側において、接続部ＰＤ２は、主画素電極ＰＡ１と主画素電極ＰＡ２のそれぞれの他端部を繋いでいる。コンタクト部ＰＣは、接続部ＰＤ１と接続部ＰＤ２との略中間に位置している。このような構成の画素電極ＰＥは、８の字形である。

このような構造例においても、上記の構造例と同様の効果が得られる。また、この構造例によれば、画素電極ＰＥはループ状に形成されているため、断線に対する冗長性を向上することが可能となる。

図１１は、図１に示したアレイ基板ＡＲを対向基板側から見たときの一画素ＰＸの他の構造例を概略的に示す平面図である。

ここに示した構造例は、図８に示した構造例と比較して、スイッチング素子ＳＷの構造が相違している。すなわち、ソース配線Ｓ１と一体的なソース電極ＷＳは、第１方向Ｘに沿って延出し、半導体層ＳＣと２箇所でコンタクトしている。ドレイン電極ＷＤの第１電極部Ｄ１は、第１方向Ｘに沿って延出したコンタクト部ＤＣを含んでいる。このコンタクト部ＤＣは、ソース電極ＷＳの間で半導体層ＳＣとコンタクトしている。

このような構造のスイッチング素子ＳＷを適用した構造例においても、上記の構造例と同様の効果が得られる。なお、図１０に示した構造例と同様に、画素電極ＰＥがループ状に形成されてもよい。

図１２は、図１に示したアレイ基板ＡＲを対向基板側から見たときの一画素ＰＸの他の構造例を概略的に示す平面図である。

ここに示した構造例は、図１１に示した構造例と比較して、画素電極ＰＥがループ状に形成されている点、及び、補助容量線Ｃ１が画素電極ＰＥの形状に対応してループ状に形成され且つ画素電極ＰＥの下方に位置する点で相違している。

すなわち、補助容量線Ｃ１は、主画素電極ＰＡ１の下方、主画素電極ＰＡ２の下方、コンタクト部ＰＣの下方、接続部ＰＤ１の下方、及び、接続部ＰＤ２の下方に位置している。但し、補助容量線Ｃ１と主画素電極ＰＡ１との間の一部にはドレイン電極ＷＤの第２電極部Ｄ２が介在しており、補助容量線Ｃ１と主画素電極ＰＡ２との間の一部にはドレイン電極ＷＤの第３電極部Ｄ３が介在しており、補助容量線Ｃ１とコンタクト部ＰＣとの間の一部にはドレイン電極ＷＤの接続電極部ＤＥが介在しており、補助容量線Ｃ１と接続部ＰＤ１との間の一部にはドレイン電極ＷＤの第１電極部Ｄ１が介在しており、補助容量線Ｃ１と接続部ＰＤ２との間の一部にはドレイン電極ＷＤ介在していない。

このような構造例においても、上記の構造例と同様の効果が得られる。また、この構造例によれば、より大きな容量を形成することが可能となる。また、補助容量線Ｃ１の断線に対する冗長性を向上することが可能となる。

図１３は、図１に示したアレイ基板ＡＲを対向基板側から見たときの一画素ＰＸの他の構造例を概略的に示す平面図である。

ここに示した構造例は、図８に示した構造例と比較して、アレイ基板ＡＲがゲートシールド電極ＧＳ及びソースシールド電極ＳＳを備えている点で相違している。

すなわち、ゲートシールド電極ＧＳは、ゲート配線Ｇ１及びゲート配線Ｇ２とそれぞれ対向する（あるいは、ゲートシールド電極ＧＳは、ゲート配線Ｇ１及びゲート配線Ｇ２の直上に位置する）。このようなゲートシールド電極ＧＳは、第１方向Ｘに沿って直線的に延出しており、帯状に形成されている。なお、ゲートシールド電極ＧＳの第２方向Ｙに沿った幅については、必ずしも一定でなくても良い。このゲートシールド電極ＧＳは、共通電極ＣＥと電気的に接続されており、共通電極ＣＥと同電位である。

ソースシールド電極ＳＳは、ソース配線Ｓ１及びソース配線Ｓ２とそれぞれ対向する（あるいは、ソースシールド電極ＳＳは、ソース配線Ｓ１及びソース配線Ｓ２の直上に位置する）。このようなソースシールド電極ＳＳは、第２方向Ｙに沿って直線的に延出しており、帯状に形成されている。なお、ソースシールド電極ＳＳの第１方向Ｘに沿った幅については、必ずしも一定でなくても良い。このソースシールド電極ＳＳは、共通電極ＣＥと電気的に接続されており、共通電極ＣＥと同電位である。図示した例では、ゲートシールド電極ＧＳ及びソースシールド電極ＳＳは、一体的あるいは連続的に形成されている。

これらのゲートシールド電極ＧＳ及びソースシールド電極ＳＳは、画素電極ＰＥと同一層である第３絶縁膜１３の上面に形成されるため、画素電極ＰＥと同一材料（例えば、ＩＴＯなど）を用いて形成することが可能である。

このような構造例のアレイ基板ＡＲは、図３に示した対向基板ＣＴと組み合わせた際に、ゲートシールド電極ＧＳが主共通電極ＣＡＵ及び主共通電極ＣＡＢと対向し、ソースシールド電極ＳＳが副共通電極ＣＢＬ及び副共通電極ＣＢＲと対向する。

このような構造例によれば、ゲートシールド電極ＧＳがゲート配線Ｇと対向するため、ゲート配線Ｇからの不所望な電界を遮蔽することが可能となる。このため、ゲート配線Ｇから液晶層ＬＱに対して不所望なバイアスが印加されることを抑制することができ、焼きツキなどの表示不良の発生、さらには、液晶分子の配向不良に起因した光漏れの発生を抑制することが可能となる。

また、ソースシールド配線ＳＳがソース配線Ｓと対向するため、ソース配線Ｓからの不所望な電界を遮蔽することが可能となる。このため、ソース配線Ｓから液晶層ＬＱに対して不所望なバイアスが印加されることを抑制することができ、クロストーク（例えば、当該画素ＰＸが黒を表示する画素電位に設定されている状態で、当該画素ＰＸに接続されたソース配線に白を表示する画素電位が供給されたときに、当該画素ＰＸの一部から光漏れが生じて輝度の上昇を招く現象）などの表示不良の発生を抑制することが可能となる。

また、アレイ基板ＡＲに備えられたゲートシールド電極ＧＳ及びソースシールド電極ＳＳは、互いに電気的に接続され、アレイ基板ＡＲにおいて格子状に形成されているため、冗長性を向上することが可能となる。また、対向基板ＣＴに備えられた主共通電極ＣＡ及び副共通電極ＣＢは、互いに電気的に接続され、格子状に形成されているため、冗長性を向上することが可能となる。そして、アレイ基板ＡＲ側のゲートシールド電極ＧＳ及びソースシールド電極ＳＳと、対向基板ＣＴ側の主共通電極ＣＡ及び副共通電極ＣＢとが互いに電気的に接続されているため、一部で断線が発生したとしても、各画素ＰＸに安定してコモン電位を供給することが可能となり、表示不良の発生を抑制することが可能となる。

なお、上記した各構造例においても上記のゲートシールド電極ＧＳ及びソースシールド電極ＳＳを適用しても良い。

以上説明したように、本実施形態によれば、コストの削減が可能であるとともに、表示品位の劣化を抑制することが可能な液晶表示装置を提供することが可能となる。

なお、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これらの新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これらの実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

ＬＰＮ…液晶表示パネル
ＡＲ…アレイ基板 ＣＴ…対向基板 ＬＱ…液晶層
ＷＤ…ドレイン電極 Ｄ１…第１電極部 Ｄ２…第２電極部 Ｄ３…第３電極部 Ｄ４…第４電極部 ＤＥ…接続電極部
ＰＥ…画素電極 ＰＡ…主画素電極 ＰＣ…コンタクト部 ＰＰ…コンタクト位置
ＣＥ…共通電極 ＣＡ…主共通電極 ＣＢ…副共通電極
Ｇ…ゲート配線 Ｃ…補助容量線 Ｓ…ソース配線
ＧＳ…ゲートシールド電極 ＳＳ…ソースシールド電極

Claims (11)

1. 第１方向に沿ってそれぞれ延出するとともに第１方向に交差する第２方向に沿って第１ピッチで配置された第１ゲート配線及び第２ゲート配線と、第２方向に沿ってそれぞれ延出するとともに第１方向に沿って第１ピッチよりも大きな第２ピッチで配置された第１ソース配線及び第２ソース配線と、半導体層と、前記第１ゲート配線と電気的に接続されたゲート電極と、前記半導体層にコンタクトし前記第１ソース配線と電気的に接続されたソース電極と、前記第１ソース配線及び前記第２ソース配線と同一材料によって形成されたドレイン電極であって、前記半導体層にコンタクトした第１電極部、前記第１電極部の前記第１ゲート配線側に繋がり第１方向に沿って延出した第２電極部、及び、前記第１電極部の前記第２ゲート配線側に繋がり第１方向に沿って延出した第３電極部を備えたドレイン電極と、前記第１ゲート配線と前記第２ゲート配線との間で前記第２電極部及び前記第３電極部の少なくとも一方の直下を通り第１方向に沿って延出した補助容量線と、を備えた第１基板と、
   前記第２電極部と前記第３電極部との間、前記第１ゲート配線の上方、及び、前記第２ゲート配線の上方にそれぞれ位置し第１方向に沿ってそれぞれ延出した主共通電極を備えた共通電極を備えた第２基板と、
   前記第１基板と前記第２基板との間に保持された液晶分子を含む液晶層と、
   を備えたことを特徴とする液晶表示装置。
2. 第１方向に沿ってそれぞれ延出するとともに第１方向に交差する第２方向に沿って第１ピッチで配置された第１ゲート配線及び第２ゲート配線と、第２方向に沿ってそれぞれ延出するとともに第１方向に沿って第１ピッチよりも大きな第２ピッチで配置された第１ソース配線及び第２ソース配線と、半導体層と、前記第１ゲート配線と電気的に接続されたゲート電極と、前記半導体層にコンタクトし前記第１ソース配線と電気的に接続されたソース電極と、前記第１ソース配線及び前記第２ソース配線と同一材料によって形成されたドレイン電極であって、前記半導体層にコンタクトした第１電極部、前記第１電極部の前記第１ゲート配線側に繋がり第１方向に沿って延出した第２電極部、及び、前記第１電極部の前記第２ゲート配線側に繋がり第１方向に沿って延出した第３電極部を備えたドレイン電極と、前記ドレイン電極に電気的に接続された画素電極であって、前記第２電極部の上方に位置し第１方向に沿って延出した第１主画素電極及び前記第３電極部の上方に位置し第１方向に沿って延出した第２主画素電極を備えた画素電極と、を備えた第１基板と、
   前記第２電極部と前記第３電極部との間、前記第１ゲート配線の上方、及び、前記第２ゲート配線の上方にそれぞれ位置し第１方向に沿ってそれぞれ延出した主共通電極を備えた共通電極を備えた第２基板と、
   前記第１基板と前記第２基板との間に保持された液晶分子を含む液晶層と、
   を備えたことを特徴とする液晶表示装置。
3. 前記第１基板は、さらに、前記ドレイン電極に電気的に接続された画素電極を備え、
   前記画素電極は、前記第２電極部の上方に位置し第１方向に沿って延出した第１主画素電極と、前記第３電極部の上方に位置し第１方向に沿って延出した第２主画素電極と、を備えたことを特徴とする請求項１に記載の液晶表示装置。
4. 前記ドレイン電極は、前記第２電極部及び前記第３電極部にそれぞれ繋がり第２方向に沿って延出した接続電極部を備え、ループ状に形成され、
   前記画素電極は、前記接続電極部の上方に位置するとともに前記接続電極部にコンタクトし前記第１主画素電極及び前記第２主画素電極にそれぞれ繋がり第２方向に沿って延出したコンタクト部を備えたことを特徴とする請求項２または３に記載の液晶表示装置。
5. 前記画素電極は、ループ状に形成されたことを特徴とする請求項２乃至４のいずれか１項に記載の液晶表示装置。
6. 前記第１基板は、さらに、前記第１ゲート配線及び前記第２ゲート配線とそれぞれ対向し前記共通電極と同電位のゲートシールド電極と、前記第１ソース配線及び前記第２ソース配線とそれぞれ対向し前記共通電極と同電位のソースシールド電極と、を備えたことを特徴とする請求項１乃至５のいずれか１項に記載の液晶表示装置。
7. 第１方向に沿って延出したゲート配線と、前記ゲート配線と電気的に接続されたゲート電極と、前記ゲート配線及び前記ゲート電極を覆う絶縁膜と、前記絶縁膜上に形成され前記ゲート電極の直上に位置する半導体層と、前記絶縁膜上に形成され第１方向に交差する第２方向に沿って延出したソース配線と、前記絶縁膜上において前記ソース配線と電気的に接続され前記半導体層にコンタクトしたソース電極と、第１方向に沿った長さが第２方向に沿った長さよりも長い画素の前記絶縁膜上に形成されたドレイン電極であって、前記半導体層にコンタクトした第１電極部、前記第１電極部に繋がり第１方向に沿ってそれぞれ延出した第２電極部及び第３電極部を備えたドレイン電極と、前記第２電極部及び前記第３電極部の少なくとも一方の直下を通り前記絶縁膜によって覆われた補助容量線と、を備えた第１基板と、
   前記第２電極部と前記第３電極部との間、前記ゲート配線の上方にそれぞれ位置し第１方向に沿ってそれぞれ延出した主共通電極を備えた共通電極を備えた第２基板と、
   前記第１基板と前記第２基板との間に保持された液晶分子を含む液晶層と、
   を備えたことを特徴とする液晶表示装置。
8. 第１方向に沿って延出したゲート配線と、前記ゲート配線と電気的に接続されたゲート電極と、前記ゲート配線及び前記ゲート電極を覆う絶縁膜と、前記絶縁膜上に形成され前記ゲート電極の直上に位置する半導体層と、前記絶縁膜上に形成され第１方向に交差する第２方向に沿って延出したソース配線と、前記絶縁膜上において前記ソース配線と電気的に接続され前記半導体層にコンタクトしたソース電極と、第１方向に沿った長さが第２方向に沿った長さよりも長い画素の前記絶縁膜上に形成されたドレイン電極であって、前記半導体層にコンタクトした第１電極部、前記第１電極部に繋がり第１方向に沿ってそれぞれ延出した第２電極部及び第３電極部を備えたドレイン電極と、前記ソース配線、前記ソース電極及び前記ドレイン電極を覆う層間絶縁膜と、前記層間絶縁膜上に形成され前記ドレイン電極に電気的に接続された画素電極であって、前記第２電極部の上方に位置し第１方向に沿って延出した第１主画素電極及び前記第３電極部の上方に位置し第１方向に沿って延出した第２主画素電極を備えた画素電極と、を備えた第１基板と、
   前記第２電極部と前記第３電極部との間、前記ゲート配線の上方にそれぞれ位置し第１方向に沿ってそれぞれ延出した主共通電極を備えた共通電極を備えた第２基板と、
   前記第１基板と前記第２基板との間に保持された液晶分子を含む液晶層と、
   を備えたことを特徴とする液晶表示装置。
9. 前記ドレイン電極は、前記ソース電極と同一材料によって形成されたことを特徴とする請求項７または８に記載の液晶表示装置。
10. 前記第１基板は、さらに、前記ソース配線、前記ソース電極及び前記ドレイン電極を覆う層間絶縁膜と、前記層間絶縁膜上に形成され前記ドレイン電極に電気的に接続された画素電極と、を備え、
    前記画素電極は、前記第２電極部の上方に位置し第１方向に沿って延出した第１主画素電極と、前記第３電極部の上方に位置し第１方向に沿って延出した第２主画素電極と、を備えたことを特徴とする請求項７に記載の液晶表示装置。
11. 前記ドレイン電極は、前記第２電極部及び前記第３電極部にそれぞれ繋がり第２方向に沿って延出した接続電極部を備え、ループ状に形成され、
    前記画素電極は、前記接続電極部の上方に位置し前記第１主画素電極及び前記第２主画素電極にそれぞれ繋がり第２方向に沿って延出したコンタクト部を備え、前記接続部と前記コンタクト部との間に介在する前記層間絶縁膜に形成されたコンタクトホールを介して前記ドレイン電極と前記画素電極とを電気的に接続することを特徴とする請求項８または１０に記載の液晶表示装置。

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