JP2016051101A - 液晶表示装置 - Google Patents

Abstract

【課題】表示品位を改善することが可能な液晶表示装置を提供する。【解決手段】ゲート配線及びソース配線の上方に位置する第１層間絶縁膜と、前記第１層間絶縁膜上に延在し前記ゲート配線と対向する第１副共通電極及び前記ソース配線と対向する第１主共通電極を含み且つ第２方向に延出したスリットを有する第１共通電極と、前記第１共通電極を覆う第２層間絶縁膜と、前記第２層間絶縁膜上で第２方向に延出し前記スリットと対向する主画素電極と、前記第２層間絶縁膜上に延在し前記第１副共通電極と対向する第２副共通電極及び前記第１主共通電極と対向する第２主共通電極を含み前記第１共通電極と同電位の第２共通電極と、を備えた第１基板と、前記第１基板に対向する第２基板と、前記第１基板と前記第２基板との間に保持された液晶層と、を備えた液晶表示装置。【選択図】 図２

Description

本発明の実施形態は、液晶表示装置に関する。

近年、各画素にスイッチング素子を備えたアクティブマトリクス型液晶表示装置において、アレイ基板に形成された画素電極と、対向基板に形成された共通電極との間に、横電界あるいは斜め電界を形成し、液晶分子の配向を制御する技術が提案されている。中でも、ソース配線に沿って延出した第１主共通電極と、ソース配線と対向する第２主共通電極とを同電位に設定し、ソース配線から液晶層に向かう不所望な漏れ電界をシールドする技術が提案されている。

特開２０１４−８９３３８号公報

本実施形態の目的は、表示品位を改善することが可能な液晶表示装置を提供することにある。

本実施形態によれば、
第１方向に延出したゲート配線と、第１方向に交差する第２方向に延出したソース配線と、前記ゲート配線及び前記ソース配線の上方に位置する第１層間絶縁膜と、前記第１層間絶縁膜上に延在し前記ゲート配線と対向する第１副共通電極及び前記ソース配線と対向する第１主共通電極を含み且つ第２方向に延出したスリットを有する第１共通電極と、前記第１共通電極を覆う第２層間絶縁膜と、前記第２層間絶縁膜上で第２方向に延出し前記スリットと対向する主画素電極と、前記第２層間絶縁膜上に延在し前記第１副共通電極と対向する第２副共通電極及び前記第１主共通電極と対向する第２主共通電極を含み前記第１共通電極と同電位の第２共通電極と、を備えた第１基板と、前記第１基板に対向する第２基板と、前記第１基板と前記第２基板との間に保持された液晶層と、を備えた液晶表示装置が提供される。

本実施形態によれば、
第１方向に延出したゲート配線と、第１方向に交差する第２方向に延出したソース配線と、前記ゲート配線及び前記ソース配線の上方に位置する第１層間絶縁膜と、前記第１層間絶縁膜上に延在し前記ソース配線と対向する第１主共通電極及び第２方向に延出した容量部を含む第１共通電極と、前記第１共通電極を覆う第２層間絶縁膜と、前記第２層間絶縁膜上で第２方向に延出し前記容量部と対向する主画素電極と、前記第２層間絶縁膜上で前記第１主共通電極と対向する第２主共通電極を含み前記第１共通電極と同電位の第２共通電極と、を備えた第１基板と、前記第１基板に対向する第２基板と、前記第１基板と前記第２基板との間に保持された液晶層と、を備えた液晶表示装置が提供される。

図１は、本実施形態における液晶表示装置の構成及び等価回路を概略的に示す図である。 図２は、図１に示したアレイ基板ＡＲを対向基板側から見たときの一画素ＰＸの構成例を概略的に示す平面図である。 図３は、図２のＡ−Ｂ線で切断した液晶表示パネルＬＰＮの断面構造を概略的に示す断面図である。 図４は、図２のＣ−Ｄ線で切断した液晶表示パネルＬＰＮの断面構造を概略的に示す断面図である。 図５は、図１に示したアレイ基板ＡＲを対向基板側から見たときの一画素ＰＸの他の構成例を概略的に示す平面図である。 図６は、図１に示したアレイ基板ＡＲを対向基板側から見たときの一画素ＰＸの他の構成例を概略的に示す平面図である。 図７は、図１に示したアレイ基板ＡＲを対向基板側から見たときの一画素ＰＸの他の構成例を概略的に示す平面図である。 図８は、図１に示したアレイ基板ＡＲを対向基板側から見たときの一画素ＰＸの他の構成例を概略的に示す平面図である。

以下、本実施形態について、図面を参照しながら説明する。なお、開示はあくまで一例に過ぎず、当業者において、発明の主旨を保っての適宜変更について容易に想到し得るものについては、当然に本発明の範囲に含有されるものである。また、図面は、説明をより明確にするため、実際の態様に比べて、各部の幅、厚さ、形状等について模式的に表される場合があるが、あくまで一例であって、本発明の解釈を限定するものではない。また、本明細書と各図において、既出の図に関して前述したものと同一又は類似した機能を発揮する構成要素には同一の参照符号を付し、重複する詳細な説明を適宜省略することがある。

図１は、本実施形態における液晶表示装置の構成及び等価回路を概略的に示す図である。

液晶表示装置は、アクティブマトリクスタイプの液晶表示パネルＬＰＮを備えている。液晶表示パネルＬＰＮは、第１基板であるアレイ基板ＡＲと、アレイ基板ＡＲに対向配置された第２基板である対向基板ＣＴと、アレイ基板ＡＲと対向基板ＣＴとの間に保持された液晶層ＬＱと、を備えている。液晶表示パネルＬＰＮは、画像を表示するアクティブエリアＡＣＴを備えている。アクティブエリアＡＣＴは、マトリクス状に配置された複数の画素ＰＸによって構成されている。

液晶表示パネルＬＰＮは、アクティブエリアＡＣＴにおいて、複数のゲート配線Ｇ（Ｇ１〜Ｇｎ）、複数の補助容量線Ｃ（Ｃ１〜Ｃｎ）、複数のソース配線Ｓ（Ｓ１〜Ｓｍ）などを備えている。ゲート配線Ｇ及び補助容量線Ｃは、例えば、第１方向Ｘに延出している。ゲート配線Ｇ及び補助容量線Ｃは、第１方向Ｘに交差する第２方向Ｙに沿って間隔をおいて隣接し、交互に並列配置されている。ここでは、第１方向Ｘと第２方向Ｙとは互いに直交している。ソース配線Ｓは、第２方向Ｙに延出し、ゲート配線Ｇ及び補助容量線Ｃと交差している。なお、ゲート配線Ｇ、補助容量線Ｃ、及び、ソース配線Ｓは、必ずしも直線的に延出していなくても良く、それらの一部が屈曲していてもよい。

各ゲート配線Ｇは、アクティブエリアＡＣＴの外側に引き出され、ゲートドライバＧＤに接続されている。各ソース配線Ｓは、アクティブエリアＡＣＴの外側に引き出され、ソースドライバＳＤに接続されている。ゲートドライバＧＤ及びソースドライバＳＤの少なくとも一部は、例えば、アレイ基板ＡＲに形成され、コントローラを内蔵した駆動ＩＣチップ２と接続されている。

各画素ＰＸは、スイッチング素子ＳＷ、画素電極ＰＥ、共通電極ＣＥなどを備えている。容量ＣＳは、例えば補助容量線Ｃと画素電極ＰＥとの間に形成される。補助容量線Ｃは、補助容量電圧が印加される電圧印加部ＶＣＳと電気的に接続されている。なお、補助容量線を備えていない液晶表示パネルＬＰＮにおいては、容量ＣＳは、画素電極ＰＥと共通電極ＣＥとの間に形成されても良い。

スイッチング素子ＳＷは、例えば、ｎチャネル薄膜トランジスタ（ＴＦＴ）によって構成されている。スイッチング素子ＳＷは、ゲート配線Ｇ及びソース配線Ｓと電気的に接続されている。スイッチング素子ＳＷは、トップゲート型あるいはボトムゲート型のいずれであっても良い。また、スイッチング素子ＳＷの半導体層は、例えば、ポリシリコンやアモルファスシリコンなどによって形成される。

画素電極ＰＥは、各画素ＰＸに配置され、スイッチング素子ＳＷに電気的に接続されている。共通電極ＣＥは、例えばコモン電位であり、複数の画素ＰＸの画素電極ＰＥに対して共通に配置されている。共通電極ＣＥは、アクティブエリアＡＣＴの外側に引き出され、給電部ＶＳと電気的に接続されている。

なお、本実施形態においては、液晶表示パネルＬＰＮは、画素電極ＰＥ及び共通電極ＣＥがアレイ基板ＡＲに形成された構成であり、画素電極ＰＥと共通電極ＣＥとの間に形成される電界を主に利用して液晶層ＬＱの液晶分子の配向を制御する。画素電極ＰＥと共通電極ＣＥとの間に形成される電界は、第１方向Ｘと第２方向Ｙとで規定されるＸ−Ｙ平面（あるいは基板主面）と略平行な横電界である。

図２は、図１に示したアレイ基板ＡＲを対向基板側から見たときの一画素ＰＸの構成例を概略的に示す平面図である。ここでは、Ｘ−Ｙ平面における平面図を示している。

アレイ基板ＡＲは、ゲート配線Ｇ１、ゲート配線Ｇ２、補助容量線Ｃ１、ソース配線Ｓ１、ソース配線Ｓ２、スイッチング素子ＳＷ、画素電極ＰＥ、共通電極ＣＥに含まれる第１共通電極ＣＥ１及び第２共通電極ＣＥ２、第１配向膜ＡＬ１などを備えている。

ゲート配線Ｇ１及びゲート配線Ｇ２は、第２方向Ｙに沿って間隔をおいて配置され、それぞれ第１方向Ｘに沿って延出している。補助容量線Ｃ１は、ゲート配線Ｇ１とゲート配線Ｇ２との間に位置し、第１方向Ｘに沿って延出している。図示した例では、補助容量線Ｃ１は、ゲート配線Ｇ１とゲート配線Ｇ２との略中間に位置している。ソース配線Ｓ１及びソース配線Ｓ２は、第１方向Ｘに沿って間隔をおいて配置され、それぞれ第２方向Ｙに沿って延出している。画素電極ＰＥは、隣接するソース配線Ｓ１とソース配線Ｓ２との間に位置している。また、画素電極ＰＥは、隣接するゲート配線Ｇ１とゲート配線Ｇ２との間に位置している。

図示した例では、画素ＰＸは、図中の破線で示したように、ゲート配線Ｇ１及びゲート配線Ｇ２とソース配線Ｓ１及びソース配線Ｓ２とが成すマス目の領域に相当し、第１方向Ｘに沿った長さが第２方向Ｙに沿った長さよりも短い長方形状である。画素ＰＸの第１方向Ｘに沿った長さはソース配線Ｓ１とソース配線Ｓ２との第１方向Ｘに沿ったピッチに相当し、画素ＰＸの第２方向Ｙに沿った長さはゲート配線Ｇ１とゲート配線Ｇ２との第２方向Ｙに沿ったピッチに相当する。

図示した画素ＰＸにおいて、ソース配線Ｓ１は左側端部に位置し当該画素ＰＸとその左側に隣接する画素との境界に跨って配置され、ソース配線Ｓ２は右側端部に位置し当該画素ＰＸとその右側に隣接する画素との境界に跨って配置され、ゲート配線Ｇ１は上側端部に位置し当該画素ＰＸとその上側に隣接する画素との境界に跨って配置され、ゲート配線Ｇ２は下側端部に位置し当該画素ＰＸとその下側に隣接する画素との境界に跨って配置されている。補助容量線Ｃ１は、画素ＰＸの略中央部に配置されている。

スイッチング素子ＳＷは、例えば、ゲート配線Ｇ１及びソース配線Ｓ１と電気的に接続されている。ここでは、スイッチング素子ＳＷは、簡略化して図示しているが、ソース配線Ｓ１及び補助容量線Ｃ１と重なる位置に延在する半導体層と、補助容量線Ｃ１と重なる位置で半導体層と電気的に接続されたドレイン電極ＷＤとを備えている。

第１共通電極ＣＥ１は、第１主共通電極ＣＡ１及び第１副共通電極ＣＢ１を備えている。第１主共通電極ＣＡ１及び第１副共通電極ＣＢ１は、一体的あるいは連続的に形成され、互いに電気的に接続されている。第１主共通電極ＣＡ１は、第２方向Ｙに沿って直線的に延出し、第１方向Ｘに沿って略同一の幅を有する帯状に形成されている。第１副共通電極ＣＢ１は、第１方向Ｘに沿って直線的に延出し、第２方向Ｙに沿って略同一の幅を有する帯状に形成されている。また、第１共通電極ＣＥ１は、第２方向Ｙに延出したスリットＳＬを有している。このような第１共通電極ＣＥ１は、格子状に形成されている。

第１主共通電極ＣＡ１は、ソース配線Ｓと対向するとともに、第１方向Ｘに沿ってソース配線Ｓよりも幅広に形成されている。図示した例では、第１主共通電極ＣＡ１は、画素ＰＸの左側端部に位置する第１主共通電極ＣＡＬ１と、画素ＰＸの右側端部に位置する第１主共通電極ＣＡＲ１と、を有している。第１主共通電極ＣＡＬ１は、ソース配線Ｓ１と対向するとともに、ソース配線Ｓ２の側に向かって延在している。第１主共通電極ＣＡＲ１は、ソース配線Ｓ２と対向するとともに、ソース配線Ｓ１の側に向かって延在している。なお、第１主共通電極ＣＡＬ１は当該画素ＰＸの左側に隣接する画素内にも延在し、また、第１主共通電極ＣＡＲ１は当該画素ＰＸの右側に隣接する画素内にも延在している。これらの第１主共通電極ＣＡＬ１と第１主共通電極ＣＡＲ１とは、互いに離間している。つまり、第２方向Ｙに延出したスリットＳＬは、第１主共通電極ＣＡＬ１と第１主共通電極ＣＡＲ１との間に形成されている。スリットＳＬの第１方向Ｘに沿った幅Ｗ１は、第１主共通電極ＣＡＬ１と第１主共通電極ＣＡＲ１との第１方向Ｘに沿った間隔に相当する。なお、スイッチング素子ＳＷのドレイン電極ＷＤは、その少なくとも一部がスリットＳＬと対向している。

第１副共通電極ＣＢ１は、ゲート配線Ｇと対向している。図示した例では、第１副共通電極ＣＢ１は、画素ＰＸの上側端部に位置する第１副共通電極ＣＢＵ１と、画素ＰＸの下側端部に位置する第１副共通電極ＣＢＢ１と、を有している。第１副共通電極ＣＢＵ１は、ゲート配線Ｇ１と対向している。第１副共通電極ＣＢＢ１は、ゲート配線Ｇ２と対向している。

画素電極ＰＥは、主画素電極ＰＡ及び副画素電極ＰＢを備えている。主画素電極ＰＡ及び副画素電極ＰＢは、一体的あるいは連続的に形成され、互いに電気的に接続されている。

主画素電極ＰＡは、画素ＰＸの上側端部付近（つまりゲート配線Ｇ１と重なる位置の近傍）及び画素ＰＸの下側端部付近（つまりゲート配線Ｇ２と重なる位置の近傍）まで第２方向Ｙに沿って直線的に延出している。このような主画素電極ＰＡは、スリットＳＬと対向している。また、主画素電極ＰＡは、Ｘ−Ｙ平面において、ソース配線Ｓ１とソース配線Ｓ２との略中間に位置している。主画素電極ＰＡは、第１方向Ｘに沿って略同一の幅Ｗ２を有する帯状に形成されている。主画素電極ＰＡの幅Ｗ２は、スリットＳＬの幅Ｗ１よりも小さい。つまり、主画素電極ＰＡは、Ｘ−Ｙ平面において、第１主共通電極ＣＡ１とは重ならない。あるいは、第１主共通電極ＣＡ１は、Ｘ−Ｙ平面内において、主画素電極ＰＡを挟んだ両側に位置している。主画素電極ＰＡから第１主共通電極ＣＡＬ１までの第１方向Ｘに沿った電極間隔ＤＬは、主画素電極ＰＡから第１主共通電極ＣＡＲ１までの第１方向Ｘに沿った電極間隔ＤＲと同等である。

副画素電極ＰＢは、画素ＰＸの左側端部付近（つまりソース配線Ｓ１と重なる位置の近傍）及び画素ＰＸの右側端部付近（つまりソース配線Ｓ２と重なる位置の近傍）まで第１方向Ｘに沿って直線的に延出している。また、副画素電極ＰＢは、ゲート配線Ｇ１とゲート配線Ｇ２との略中間に位置している。つまり、副画素電極ＰＢは、画素ＰＸの略中央部に位置し、補助容量線Ｃ１と重なる位置に配置され、主画素電極ＰＡの第２方向Ｙに沿った中間部で交差している。換言すると、ここに示した画素電極ＰＥは、十字形状に形成されている。副画素電極ＰＢは、第２方向Ｙに沿って略同一の幅を有する帯状に形成されているが、その形状は図示した例に限らない。画素電極ＰＥは、補助容量線Ｃ１と重なる位置の副画素電極ＰＢにおいて、スリットＳＬを介してドレイン電極ＷＤと電気的に接続されている。

第２共通電極ＣＥ２は、第２主共通電極ＣＡ２及び第２副共通電極ＣＢ２を備えている。第２主共通電極ＣＡ２及び第２副共通電極ＣＢ２は、一体的あるいは連続的に形成され、互いに電気的に接続されている。第２主共通電極ＣＡ２は、第２方向Ｙに沿って直線的に延出し、第１方向Ｘに沿って略同一の幅を有する帯状に形成されている。第２副共通電極ＣＢ２は、第１方向Ｘに沿って直線的に延出し、第２方向Ｙに沿って略同一の幅を有する帯状に形成されている。このような第２共通電極ＣＥ２は、格子状に形成されている。第１共通電極ＣＥ１及び第２共通電極ＣＥ２は、画素電極ＰＥから離間しており、画素電極ＰＥを囲んでいる。第１共通電極ＣＥ１及び第２共通電極ＣＥ２は、互いに電気的に接続され、同電位であり、アクティブエリアＡＣＴの外側で給電部ＶＳに接続されている。

第２主共通電極ＣＡ２は、ソース配線Ｓの上方に位置し、第１主共通電極ＣＡ１と対向している。第２主共通電極ＣＡ２の幅は、第１主共通電極ＣＡ１の幅よりも小さい。図示した例では、第２主共通電極ＣＡ２は、画素ＰＸの左側端部に位置し当該画素ＰＸとその左側に隣接する画素との境界に跨って配置された第２主共通電極ＣＡＬ２と、画素ＰＸの右側端部に位置し当該画素ＰＸとその右側に隣接する画素との境界に跨って配置された第２主共通電極ＣＡＲ２と、を有している。第２主共通電極ＣＡＬ２は、ソース配線Ｓ１の直上において、第１主共通電極ＣＡＬ１と対向している。第２主共通電極ＣＡＲ２は、ソース配線Ｓ２の直上において、第１主共通電極ＣＡＲ１と対向している。

第２副共通電極ＣＢ２は、ゲート配線Ｇの上方に位置し、第１副共通電極ＣＢ１と対向している。第２副共通電極ＣＢ２の幅は、第１副共通電極ＣＢ１の幅よりも小さい。図示した例では、第２副共通電極ＣＢ２は、ゲート配線Ｇ１の直上において第１副共通電極ＣＢＵ１と対向する第２副共通電極ＣＢＵ２と、ゲート配線Ｇ２の直上において第１副共通電極ＣＢＢ１と対向する第２副共通電極ＣＢＢ２と、を有している。

他の画素に位置する主画素電極ＰＡａ及び主画素電極ＰＡｂは、それぞれ主画素電極ＰＡの第２方向Ｙに隣接し、主画素電極ＰＡと同一直線上に位置している。第１副共通電極ＣＢＵ１及び第２副共通電極ＣＢＵ２は、主画素電極ＰＡと主画素電極ＰＡａとの間に位置している。第１副共通電極ＣＢＢ１及び第２副共通電極ＣＢＢ２は、主画素電極ＰＡと主画素電極ＰＡｂとの間に位置している。

アレイ基板ＡＲにおいて、画素電極ＰＥ及び第２共通電極ＣＥ２は、第１配向膜ＡＬ１によって覆われている。第１配向膜ＡＬ１には、液晶層ＬＱの液晶分子を初期配向させるために、第１配向処理方向ＰＤ１に沿って配向処理がなされている。第１配向処理方向ＰＤ１は、第２方向Ｙと略平行である。

なお、対向基板において、第２配向膜ＡＬ２には、液晶層ＬＱの液晶分子を初期配向させるために、第２配向処理方向ＰＤ２に沿って配向処理がなされている。第２配向処理方向ＰＤ２は、第１配向処理方向ＰＤ１と平行である。図示した例では、第２配向処理方向ＰＤ２は、第１配向処理方向ＰＤ１と同一方向である。なお、第１配向処理方向ＰＤ１及び第２配向処理方向ＰＤ２は、互いに逆向きの方向であっても良いし、ともに同一方向でありながら図示した例とは逆向きつまりゲート配線Ｇ２からゲート配線Ｇ１に向かう側であっても良い。

図３は、図２のＡ−Ｂ線で切断した液晶表示パネルＬＰＮの断面構造を概略的に示す断面図である。図４は、図２のＣ−Ｄ線で切断した液晶表示パネルＬＰＮの断面構造を概略的に示す断面図である。なお、ここでは、説明に必要な箇所のみを図示している。

液晶表示パネルＬＰＮを構成するアレイ基板ＡＲの背面側には、バックライトユニットＢＬが配置されている。バックライトユニットＢＬとしては、種々の形態が適用可能であり、詳細な構造については説明を省略する。

アレイ基板ＡＲは、光透過性を有する第１絶縁基板１０を用いて形成されている。アレイ基板ＡＲは、第１絶縁基板１０の内側、つまり、対向基板ＣＴと対向する側において、ゲート配線Ｇ１、ゲート配線Ｇ２、補助容量線Ｃ１、ソース配線Ｓ１、ソース配線Ｓ２、画素電極ＰＥ、第１共通電極ＣＥ１、第２共通電極ＣＥ２、第１絶縁膜１１、第２絶縁膜１２、第３絶縁膜１３、第４絶縁膜１４、第１配向膜ＡＬ１などを備えている。

図示しないスイッチング素子の半導体層は、第１絶縁基板１０と第１絶縁膜１１との間に形成されている。補助容量線Ｃ１、ゲート配線Ｇ１及びゲート配線Ｇ２は、第１絶縁膜１１の上に形成され、第２絶縁膜１２によって覆われている。ソース配線Ｓ１及びソース配線Ｓ２は、第２絶縁膜１２の上に形成され、第３絶縁膜１３によって覆われている。第３絶縁膜１３は、ゲート配線Ｇ１及びゲート配線Ｇ２と、ソース配線Ｓ１及びソース配線Ｓ２との上方に位置する第１層間絶縁膜に相当する。このような第３絶縁膜１３は、例えば、透明な樹脂材料によって形成されている。

第１共通電極ＣＥ１は、第３絶縁膜１３の上に延在している。すなわち、第１主共通電極ＣＡＬ１、第１主共通電極ＣＡＲ１、第１副共通電極ＣＢＵ１、及び、第１副共通電極ＣＢＢ１は、第３絶縁膜１３の上に形成され、第４絶縁膜１４によって覆われている。第４絶縁膜１４は、第１共通電極ＣＥ１を覆う第２層間絶縁膜に相当する。第４絶縁膜１４は、第３絶縁膜１３と比較して薄い膜厚に形成され、例えば、シリコン窒化物などの無機系材料によって形成されている。

第１主共通電極ＣＡＬ１は第３絶縁膜１３を介してソース配線Ｓ１と対向し、第１主共通電極ＣＡＲ１は第３絶縁膜１３を介してソース配線Ｓ２と対向している。第１副共通電極ＣＢＵ１は第２絶縁膜１２及び第３絶縁膜１３を介してゲート配線Ｇ１と対向し、第１副共通電極ＣＢＢ１は第２絶縁膜１２及び第３絶縁膜１３を介してゲート配線Ｇ２と対向している。

このような第１共通電極ＣＥ１は、例えば、インジウム・ティン・オキサイド（ＩＴＯ）やインジウム・ジンク・オキサイド（ＩＺＯ）などの透明な導電材料によって形成されている。

第２共通電極ＣＥ２は、第４絶縁膜１４の上に延在している。すなわち、第２主共通電極ＣＡＬ２、第２主共通電極ＣＡＲ２、第２副共通電極ＣＢＵ２、及び、第２副共通電極ＣＢＢ２は、第４絶縁膜１４の上に形成され、第１配向膜ＡＬ１によって覆われている。また、画素電極ＰＥの主画素電極ＰＡ及び副画素電極ＰＢも、第４絶縁膜１４の上に形成され、第１配向膜ＡＬ１によって覆われている。主画素電極ＰＡは、第２主共通電極ＣＡＬ２と第２主共通電極ＣＡＲ２との間、つまり、スリットＳＬの上方に位置している。副画素電極ＰＢは、第２副共通電極ＣＢＵ２と第２副共通電極ＣＢＢ２との間に位置し、第２絶縁膜１２、第３絶縁膜１３、及び、第４絶縁膜１４を介して補助容量線Ｃ１と対向している。第２主共通電極ＣＡＬ２は、ソース配線Ｓ１の上方に位置し、第４絶縁膜１４を介して第１主共通電極ＣＡＬ１と対向している。第２主共通電極ＣＡＲ２は、ソース配線Ｓ２の上方に位置し、第４絶縁膜１４を介して第１主共通電極ＣＡＲ１と対向している。第２副共通電極ＣＢＵ２は、ゲート配線Ｇ１の上方に位置し、第４絶縁膜１４を介して第１副共通電極ＣＢＵ１と対向している。第２副共通電極ＣＢＢ２は、ゲート配線Ｇ２の上方に位置し、第４絶縁膜１４を介して第１副共通電極ＣＢＢ１と対向している。

これらの第２共通電極ＣＥ２及び画素電極ＰＥは、同一材料によって形成可能である。例えば、第２共通電極ＣＥ２及び画素電極ＰＥは、ＩＴＯやＩＺＯなどの透明な導電材料によって形成されても良いし、アルミニウム（Ａｌ）、チタン（Ｔｉ）、銀（Ａｇ）、モリブデン（Ｍｏ）、タングステン（Ｗ）、銅（Ｃｕ）、クロム（Ｃｒ）などの不透明な配線材料によって形成されても良い。

第１配向膜ＡＬ１は、アレイ基板ＡＲの対向基板ＣＴと対向する面に配置され、アクティブエリアＡＣＴの略全体に亘って延在している。第１配向膜ＡＬ１は、画素電極ＰＥ及び第２共通電極ＣＥ２を覆っており、第４絶縁膜１４の上にも配置されている。第１配向膜ＡＬ１は、水平配向性を示す材料によって形成されている。

対向基板ＣＴは、光透過性を有する第２絶縁基板２０を用いて形成されている。対向基板ＣＴは、第２絶縁基板２０の内側、つまり、アレイ基板ＡＲと対向する側において、ブラックマトリクスＢＭ、カラーフィルタＣＦ、オーバーコート層ＯＣ、第２配向膜ＡＬ２などを備えている。

ブラックマトリクスＢＭは、第２絶縁基板２０のアレイ基板ＡＲに対向する内面２０Ａに形成され、各画素ＰＸを区画し、画素電極ＰＥと対向する開口部ＡＰを形成する。つまり、ブラックマトリクスＢＭは、ソース配線Ｓやゲート配線Ｇなどの配線部に対向するように配置されている。ここに示した例では、ブラックマトリクスＢＭは、ソース配線Ｓ１及びソース配線Ｓ２の上方に位置し第２方向Ｙに沿って延出した部分と、ゲート配線Ｇ１及びゲート配線Ｇ２の上方に位置し第１方向Ｘに沿って延出した部分を備えており、格子状に形成されている。第２主共通電極ＣＡＬ２、第２主共通電極ＣＡＲ２、第２副共通電極ＣＢＵ２、及び、第２副共通電極ＣＢＢ２は、いずれもブラックマトリクスＢＭの下方に位置している。

カラーフィルタＣＦは、各画素ＰＸに対応して配置されている。すなわち、カラーフィルタＣＦは、第２絶縁基板２０の内面２０ＡにおいてブラックマトリクスＢＭによって区画された内側（開口部ＡＰ）に配置されるとともに、その一部がブラックマトリクスＢＭに重なっている。第１方向Ｘに隣接する画素ＰＸにそれぞれ配置されたカラーフィルタＣＦは、互いに色が異なる。例えば、カラーフィルタＣＦは、赤色、青色、緑色といった３原色にそれぞれ着色された樹脂材料によって形成されている。赤色に着色された樹脂材料からなる赤色カラーフィルタは、赤色画素に対応して配置されている。青色に着色された樹脂材料からなる青色カラーフィルタは、青色画素に対応して配置されている。緑色に着色された樹脂材料からなる緑色カラーフィルタは、緑色画素に対応して配置されている。カラーフィルタＣＦ同士の境界は、ブラックマトリクスＢＭと重なる位置にある。

オーバーコート層ＯＣは、カラーフィルタＣＦを覆っている。オーバーコート層ＯＣは、ブラックマトリクスＢＭ及びカラーフィルタＣＦの表面の凹凸の影響を緩和する。このようなオーバーコート層ＯＣは、例えば、透明な樹脂材料によって形成されている。

開口部ＡＰにおいて、画素電極ＰＥと、第１共通電極ＣＥ１、及び、第２共通電極ＣＥ２との間の領域は、いずれもバックライトユニットからの光が透過可能な透過領域に相当する。

第２配向膜ＡＬ２は、対向基板ＣＴのアレイ基板ＡＲと対向する面に配置され、アクティブエリアＡＣＴの略全体に亘って延在している。第２配向膜ＡＬ２は、オーバーコート層ＯＣを覆っている。第２配向膜ＡＬ２は、水平配向性を示す材料によって形成されている。

上述したようなアレイ基板ＡＲと対向基板ＣＴとは、それぞれの第１配向膜ＡＬ１及び第２配向膜ＡＬ２が対向するように配置されている。このとき、アレイ基板ＡＲの第１配向膜ＡＬ１と対向基板ＣＴの第２配向膜ＡＬ２との間には、例えば、樹脂材料によって一方の基板に一体的に形成された柱状スペーサにより、所定のセルギャップ、例えば２〜７μｍのセルギャップが形成される。アレイ基板ＡＲと対向基板ＣＴとは、所定のセルギャップが形成された状態で、アクティブエリアＡＣＴの外側のシール材によって貼り合わせられている。液晶層ＬＱは、アレイ基板ＡＲと対向基板ＣＴとの間に保持され、第１配向膜ＡＬ１と第２配向膜ＡＬ２との間に配置されている。液晶層ＬＱは、液晶分子ＬＭを含み、例えば誘電率異方性が正（ポジ型）の液晶材料によって構成されている。

アレイ基板ＡＲの外面つまり第１絶縁基板１０の外面１０Ｂには、第１光学素子ＯＤ１が配置されている。第１光学素子ＯＤ１は、液晶表示パネルＬＰＮのバックライトユニットＢＬと対向する側に位置しており、バックライトユニットＢＬから液晶表示パネルＬＰＮに入射する入射光の偏光状態を制御する。第１光学素子ＯＤ１は、第１偏光軸ＡＸ１を有する第１偏光板ＰＬ１を含んでいる。なお、第１偏光板ＰＬ１と第１絶縁基板１０との間に位相差板などの他の光学素子が配置されても良い。

対向基板ＣＴの外面つまり第２絶縁基板２０の外面２０Ｂには、第２光学素子ＯＤ２が配置されている。第２光学素子ＯＤ２は、液晶表示パネルＬＰＮの表示面側に位置しており、液晶表示パネルＬＰＮから出射した出射光の偏光状態を制御する。第２光学素子ＯＤ２は、第２偏光軸ＡＸ２を有する第２偏光板ＰＬ２を含んでいる。なお、第２偏光板ＰＬ２と第２絶縁基板２０との間に位相差板などの他の光学素子が配置されていても良い。

第１偏光板ＰＬ１の第１偏光軸ＡＸ１と、第２偏光板ＰＬ２の第２偏光軸ＡＸ２とは、略直交するクロスニコルの位置関係にある。図２の（ａ）に示した例では、第１偏光板ＰＬ１はその第１偏光軸ＡＸ１が第１方向Ｘと平行となるように配置され、第２偏光板ＰＬ２はその第２偏光軸ＡＸ２が第２方向Ｙと平行となるように配置されている。図２の（ｂ）に示した例では、第２偏光板ＰＬ２はその第２偏光軸ＡＸ２が第１方向Ｘと平行となるように配置され、第１偏光板ＰＬ１はその第１偏光軸ＡＸ１が第２方向Ｙと平行となるように配置されている。

次に、上記構成の液晶表示パネルＬＰＮの動作について説明する。

すなわち、液晶層ＬＱに電圧が印加されていない状態、つまり、画素電極ＰＥと共通電極ＣＥ（第１共通電極ＣＥ１及び第２共通電極ＣＥ２）との間に電界が形成されていない状態（オフ状態）においては、液晶層ＬＱの液晶分子ＬＭは、その長軸が第１配向膜ＡＬ１の第１配向処理方向ＰＤ１及び第２配向膜ＡＬ２の第２配向処理方向ＰＤ２を向くように配向している。このようなオフ状態の液晶分子ＬＭの配向方向が初期配向方向に相当する。なお、ここでの液晶分子ＬＭの初期配向方向とは、オフ状態の液晶分子ＬＭの長軸をＸ−Ｙ平面に正射影した方向である。ここでは、第１配向処理方向ＰＤ１及び第２配向処理方向ＰＤ２は、ともに第２方向Ｙと略平行且つ同じ向きの方向である。オフ状態の液晶分子ＬＭは、図２に破線で示したように、その長軸が第２方向Ｙと略平行な方向に初期配向する。つまり、液晶分子ＬＭの初期配向方向は、第２方向Ｙと平行である。

このようなオフ状態において、バックライトユニットＢＬからの光の一部は、第１偏光板ＰＬ１を透過し、液晶表示パネルＬＰＮに入射する。液晶表示パネルＬＰＮに入射した光は、第１偏光板ＰＬ１の第１偏光軸ＡＸ１と直交する直線偏光である。直線偏光の偏光状態は、オフ状態の液晶層ＬＱを通過した際にほとんど変化しない。このため、液晶表示パネルＬＰＮを透過した直線偏光は、第１偏光板ＰＬ１に対してクロスニコルの位置関係にある第２偏光板ＰＬ２によって吸収される（黒表示）。

一方、液晶層ＬＱに電圧が印加された状態、つまり、画素電極ＰＥと共通電極ＣＥとの間に電界が形成された状態（オン状態）では、画素電極ＰＥと共通電極ＣＥとの間に基板と略平行な横電界が形成される。液晶分子ＬＭは、画素電極ＰＥと共通電極ＣＥとの間の電界の影響を受け、その配向状態が変化する。図２に示した例では、画素電極ＰＥと第２主共通電極ＣＡＬ２との間の領域のうち、下側半分の領域内の液晶分子ＬＭは第２方向Ｙに対して時計回りに回転し図中の左下を向くように配向し、上側半分の領域内の液晶分子ＬＭは第２方向Ｙに対して反時計回りに回転し図中の左上を向くように配向する。画素電極ＰＥと第２主共通電極ＣＡＲ２との間の領域のうち、下側半分の領域内の液晶分子ＬＭは第２方向Ｙに対して反時計回りに回転し図中の右下を向くように配向し、上側半分の領域内の液晶分子ＬＭは第２方向Ｙに対して時計回りに回転し図中の右上を向くように配向する。このように、各画素ＰＸにおいて、オン状態の液晶分子ＬＭの配向方向は、画素電極ＰＥ１と重なる位置を境界として複数の方向に分かれ、それぞれの配向方向でドメインを形成する。つまり、一画素ＰＸには、複数のドメインが形成される。これにより、画素ＰＸにおいて、画素電極ＰＥと共通電極ＣＥとの間にバックライトユニットＢＬからの光が透過可能な透過領域が形成される。

このようなオン状態において、液晶表示パネルＬＰＮに入射した直線偏光は、その偏光状態が液晶層ＬＱを通過する際に液晶分子ＬＭの配向状態に応じて変化する。このため、オン状態においては、液晶層ＬＱを通過した少なくとも一部の光は、第２偏光板ＰＬ２を透過する（白表示）。但し、画素電極ＰＥ及び共通電極ＣＥと重なる位置では、液晶分子は初期配向状態に保持されているため、オフ状態と同様に黒表示となる。

なお、オン状態において、画素に書き込まれた画素電位は、補助容量線Ｃ１と副画素電極ＰＢとの間の容量ＣＳによって保持される。

本実施形態によれば、アレイ基板ＡＲに備えられた画素電極ＰＥと共通電極ＣＥとの間に形成される電界を利用して液晶分子ＬＭの配向を制御する液晶表示装置において、第１主共通電極ＣＡ１は、第３絶縁膜１３を介してソース配線Ｓと対向している。しかも、第１主共通電極ＣＡ１は、ソース配線Ｓよりも幅広に形成され、画素電極ＰＥの側に向かって延在している。このため、ソース配線Ｓから液晶層ＬＱに向かう不所望な漏れ電界をシールドすることが可能となる。したがって、透過領域のうちのソース配線Ｓに近接する領域での不所望な電界の影響が緩和され、表示品位を改善することが可能となる。また、第１副共通電極ＣＢ１は、第３絶縁膜１３を介してゲート配線Ｇと対向している。このため、ゲート配線Ｇから液晶層ＬＱに向かう不所望な漏れ電界をシールドすることが可能となる。したがって、透過領域のうちのゲート配線Ｇに近接する領域での不所望な電界の影響が緩和され、表示品位を改善することが可能となる。

また、ソース配線Ｓを挟んで隣接する一方の画素がオン状態であり、他方の画素がオフ状態であったとしても、オン状態の画素とオフ状態の画素との間のソース配線Ｓと重なる領域では、第１共通電極ＣＥ１及び第２共通電極ＣＥ２が同電位であるため、液晶分子ＬＭが初期配向状態に維持されている。このため、液晶表示パネルＬＰＮを斜め方向から観察した場合であっても、混色による表示品位の劣化を抑制することが可能となる。また、混色防止のためにブラックマトリクスＢＭの幅を拡大する必要がなくなるため、一画素あたりの表示に寄与する面積をさらに拡大することが可能となる。

なお、本実施形態において、対向基板ＣＴは、第２共通電極ＣＥ２と液晶層ＬＱを介して対向し且つ第２共通電極ＣＥ２と同電位の第３共通電極を備えていても良い。これにより、ソース配線Ｓの直上における液晶分子ＬＭは、オン状態及びオフ状態に関わらず、第２共通電極ＣＥ２と第３共通電極との間の等電位面によって初期配向状態に維持され、混色をより効果的に抑制することが可能となる。

また、第１主共通電極ＣＡ１はソース配線Ｓと対向しているが、第１主共通電極ＣＡ１とソース配線Ｓとの間に介在する第３絶縁膜１３は、樹脂材料によって形成されており、比較的厚い膜厚を有している。このため、ソース配線Ｓと第１主共通電極ＣＡ１との間での不所望な容量の形成を抑制することが可能となり、ソース配線Ｓの負荷を低減することが可能となる。このため、ソース配線Ｓの負荷に起因した表示品位の不具合や消費電力の増加を抑制することが可能となる。

また、本実施形態によれば、主画素電極ＰＡは、第１共通電極ＣＥ１のスリットＳＬと対向している。このため、オン状態では、画素電極ＰＥと第１共通電極ＣＥ１との間のフリンジ電界の形成を抑制することができる。特に、ポジ型の液晶材料を適用した場合、液晶分子ＬＭは、フリンジ電界のうちの基板主面に垂直な電界成分によって立ち上がり、基板主面に対して垂直に配向し得る。液晶分子ＬＭが立ち上がった領域は、液晶層ＬＱにおける変調に寄与しないため、オン状態において表示に寄与せず、画素電極ＰＥに近接する領域で透過率の低下を招く。本実施形態によれば、オン状態においては、画素電極ＰＥと第２共通電極ＣＥ２との間に、基板主面と略平行な横電界が形成され、主にこの横電界によって液晶分子ＬＭの配向が制御されるとともに、画素電極ＰＥと第１共通電極ＣＥ１との間に形成される電界も、基板主面と略平行となる。このため、液晶分子ＬＭの立ち上がりを抑制することが可能となる。したがって、画素電極ＰＥに近接する領域において、液晶分子ＬＭが表示に寄与するため、透過率の低下を抑制することが可能となる。

このように、第２共通電極ＣＥ２は、画素電極ＰＥとの間で液晶分子ＬＭの配向を制御するための電界を形成するのに必要である。特に、本実施形態で説明したように、一画素内に複数のドメインを形成するためには、十字状の画素電極ＰＥに対して、第２共通電極ＣＥ２は、画素ＰＸの各角部に配置することが望ましい。換言すると、第２共通電極ＣＥ２は、一画素内で液晶分子ＬＭの配向方向を分ける電界を強化する機能を有している。この第２共通電極ＣＥ２は、このような電界を形成するのに必要な幅及び長さを有するように形成される。一例では、第２主共通電極ＣＡ２の幅はソース配線Ｓの幅と同等以下であっても良く、また、第２副共通電極ＣＢ２の幅はゲート配線Ｇの幅と同等以下であっても良い。また、第２副共通電極ＣＢ２は、ゲート配線Ｇの直上において、途切れていても良い。

なお、第１共通電極ＣＥ１は、透明な導電材料で形成されているため、Ｘ−Ｙ平面において、画素電極ＰＥと第２共通電極ＣＥ２との間に延在していても、透過率の低下を招くことはない。このため、第１主共通電極ＣＡ１は、フリンジ電界の形成を抑制するためのスリットＳＬを形成する一方で、ソース配線Ｓからの漏れ電界をシールドするのに十分な幅を有するように形成される。

次に、他の構成例について説明する。

図５は、図１に示したアレイ基板ＡＲを対向基板側から見たときの一画素ＰＸの他の構成例を概略的に示す平面図である。

ここに示した構成例は、図２に示した構成例と比較して、第１共通電極ＣＥ１が第２方向Ｙに延出した容量部ＣＣを有し、主画素電極ＰＡが容量部ＣＣと対向する点で相違している。

すなわち、第１共通電極ＣＥ１は、ソース配線Ｓ１と対向する第１主共通電極ＣＡＬ１と、ソース配線Ｓ２と対向する第１主共通電極ＣＡＲ１と、第１主共通電極ＣＡＬ１と第１主共通電極ＣＡＲ１との略中間に位置する容量部ＣＣと、ゲート配線Ｇ１と対向する第１副共通電極ＣＢＵ１と、ゲート配線Ｇ２と対向する第１副共通電極ＣＢＢ１と、を有している。容量部ＣＣは、画素ＰＸの中央部（あるいは補助容量線Ｃ１と副画素電極ＰＢとが対向する領域）で途切れており、第１副共通電極ＣＢＵ１及び第１副共通電極ＣＢＢ１に繋がっている。つまり、このような第１共通電極ＣＥ１には、各画素ＰＸにおいて、Ｈの字形の開口部ＯＰが形成されている。

第２共通電極ＣＥ２は、第１主共通電極ＣＡＬ１と対向する第２主共通電極ＣＡＬ２と、第１主共通電極ＣＡＲ１と対向する第２主共通電極ＣＡＲ２と、第１副共通電極ＣＢＵ１と対向する第２副共通電極ＣＢＵ２と、第１副共通電極ＣＢＢ１と対向する第２副共通電極ＣＢＢ２と、を有している。

このような構成例によれば、上記の構成例と同様の効果が得られるのに加えて、各画素ＰＸにおいて、補助容量線Ｃ１と副画素電極ＰＢとの間のみならず、容量部ＣＣと主画素電極ＰＡとの間でも容量ＣＳを形成することが可能となる。主画素電極ＰＡの第１方向Ｘに沿った幅Ｗ２及び容量部ＣＣの第１方向Ｘに沿った幅Ｗ３は、一画素あたりに必要な容量の大きさによって適宜設定できる。但し、容量部ＣＣの幅Ｗ３は、主画素電極ＰＡの幅Ｗ２と同等であることが望ましい。図示した例では、幅Ｗ３は幅Ｗ２よりも大きいが、上記の通り、画素電極ＰＥに近接する領域において、画素電極ＰＥと第１共通電極ＣＥ１との間のフリンジ電界の形成を抑制するためには、Ｘ−Ｙ平面において、容量部ＣＣが主画素電極ＰＡと重なる位置よりも外側に延在していないことが望ましい。なお、第１共通電極ＣＥ１と画素電極ＰＥとは異なるレイヤでそれぞれパターニングされるため、合わせズレを考慮して一方の電極を他方の電極よりも僅かに幅広に形成することは許容される。

図６は、図１に示したアレイ基板ＡＲを対向基板側から見たときの一画素ＰＸの他の構成例を概略的に示す平面図である。

ここに示した構成例は、図５に示した構成例と比較して、補助容量線を省略し、ゲート配線Ｇ１が画素ＰＸの中央部を横切っている点で相違している。

すなわち、第１共通電極ＣＥ１は、ソース配線Ｓ１と対向する第１主共通電極ＣＡＬ１と、ソース配線Ｓ２と対向する第１主共通電極ＣＡＲ１と、第１主共通電極ＣＡＬ１と第１主共通電極ＣＡＲ１との略中間に位置する容量部ＣＣと、画素ＰＸの上側端部（つまり、主画素電極ＰＡと主画素電極ＰＡａとの間）に位置する第１副共通電極ＣＢＵ１と、画素ＰＸの下側端部（つまり、主画素電極ＰＡと主画素電極ＰＡｂとの間）に位置する第１副共通電極ＣＢＢ１と、を有している。

この構成例においては、各画素ＰＸにおける容量ＣＳは、容量部ＣＣと主画素電極ＰＡとの間で形成される。

ゲート配線Ｇ１及びソース配線Ｓ１と電気的に接続されたスイッチング素子ＳＷは、画素ＰＸの中央部に形成され、画素電極ＰＥと電気的に接続されている。ゲート配線Ｇ１の第２方向Ｙに沿った幅は、図５などに示した補助容量線Ｃ１の第２方向Ｙに沿った幅よりも小さくすることができる。また、副画素電極ＰＢの第２方向Ｙに沿った幅は、スイッチング素子ＳＷとの電気的な接続を可能とする範囲で小さくすることができる。

このような構成例によれば、図５に示した構成例と同様の効果が得られるのに加えて、図５に示した構成例よりも、補助容量線を省略し、副画素電極のサイズを縮小することで、一画素あたり、表示に寄与する透過領域の面積を拡大することが可能となる。このため、本構成例によれば、図５に示した構成例と比較して、一画素あたりの透過率を向上することが可能となる。

図７は、図１に示したアレイ基板ＡＲを対向基板側から見たときの一画素ＰＸの他の構成例を概略的に示す平面図である。

ここに示した構成例は、図５に示した構成例と比較して、主画素電極ＰＡの幅Ｗ２が容量部ＣＣの幅Ｗ３よりも大きい点で相違している。各画素ＰＸにおける容量ＣＳは、補助容量線Ｃ１と副画素電極ＰＢとの間、及び、容量部ＣＣと主画素電極ＰＡとの間でそれぞれ形成される。

このような構成例においても、図５に示した構成例と同様の効果が得られる。

図８は、図１に示したアレイ基板ＡＲを対向基板側から見たときの一画素ＰＸの他の構成例を概略的に示す平面図である。

ここに示した構成例は、図６に示した構成例と比較して、主画素電極ＰＡの幅Ｗ２が容量部ＣＣの幅Ｗ３よりも大きい点で相違している。各画素ＰＸにおける容量ＣＳは、容量部ＣＣと主画素電極ＰＡとの間で形成される。

このような構成例においても、図６に示した構成例と同様の効果が得られる。

以上説明したように、本実施形態によれば、表示品位を改善することが可能な液晶表示装置を提供することができる。

なお、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これらの新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これらの実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

ＬＰＮ…液晶表示パネル ＡＲ…アレイ基板 ＣＴ…対向基板 ＬＱ…液晶層
ＰＥ…画素電極 ＰＡ…主画素電極 ＰＢ…副画素電極
ＣＥ１…第１共通電極 ＣＡ１…第１主共通電極 ＣＢ１…第１副共通電極
ＣＣ…容量部
ＣＥ２…第２共通電極 ＣＡ２…第２主共通電極 ＣＢ２…第２副共通電極

Claims (8)

1. 第１方向に延出したゲート配線と、第１方向に交差する第２方向に延出したソース配線と、前記ゲート配線及び前記ソース配線の上方に位置する第１層間絶縁膜と、前記第１層間絶縁膜上に延在し前記ゲート配線と対向する第１副共通電極及び前記ソース配線と対向する第１主共通電極を含み且つ第２方向に延出したスリットを有する第１共通電極と、前記第１共通電極を覆う第２層間絶縁膜と、前記第２層間絶縁膜上で第２方向に延出し前記スリットと対向する主画素電極と、前記第２層間絶縁膜上に延在し前記第１副共通電極と対向する第２副共通電極及び前記第１主共通電極と対向する第２主共通電極を含み前記第１共通電極と同電位の第２共通電極と、を備えた第１基板と、
   前記第１基板に対向する第２基板と、
   前記第１基板と前記第２基板との間に保持された液晶層と、
   を備えた液晶表示装置。
2. 前記スリットは第１方向に沿って第１幅を有し、前記主画素電極は第１方向に沿って前記第１幅より小さい第２幅を有する、請求項１に記載の液晶表示装置。
3. 前記第１基板は、さらに、第１方向に延出した補助容量線と、前記主画素電極に電気的に接続され第１方向に延出し前記補助容量線と対向する副画素電極と、を備えた、請求項１に記載の液晶表示装置。
4. 第１方向に延出したゲート配線と、第１方向に交差する第２方向に延出したソース配線と、前記ゲート配線及び前記ソース配線の上方に位置する第１層間絶縁膜と、前記第１層間絶縁膜上に延在し前記ソース配線と対向する第１主共通電極及び第２方向に延出した容量部を含む第１共通電極と、前記第１共通電極を覆う第２層間絶縁膜と、前記第２層間絶縁膜上で第２方向に延出し前記容量部と対向する主画素電極と、前記第２層間絶縁膜上で前記第１主共通電極と対向する第２主共通電極を含み前記第１共通電極と同電位の第２共通電極と、を備えた第１基板と、
   前記第１基板に対向する第２基板と、
   前記第１基板と前記第２基板との間に保持された液晶層と、
   を備えた液晶表示装置。
5. 前記容量部は第１方向に沿って第１幅を有し、前記主画素電極は第１方向に沿って前記第１幅と同等の第２幅を有する、請求項４に記載の液晶表示装置。
6. 前記第１共通電極は、さらに、前記第１層間絶縁膜上で第１方向に延出し前記容量部に電気的に接続された第１副共通電極を含み、
   前記第２共通電極は、さらに、前記第２層間絶縁膜上で前記第１副共通電極と対向する第２副共通電極を含む、請求項４に記載の液晶表示装置。
7. 前記第１副共通電極は、前記ゲート配線と対向する、請求項６に記載の液晶表示装置。
8. 前記第１層間絶縁膜は、樹脂材料によって形成された、請求項１乃至７のいずれか１項に記載の液晶表示装置。

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