KR102441882B1 - 액정 표시 장치 - Google Patents

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Abstract

액정 표시 장치가 제공된다. 액정 표시 장치는 제1베이스기판, 상기 제1베이스기판 상에 위치하고 제1방향으로 연장된 제1신호선, 상기 제1베이스기판 상에 위치하고 상기 제1방향과 교차하는 제2방향으로 연장되며 상기 제1신호선과 절연된 제2신호선, 상기 제1베이스기판 상에 위치하고 상기 제1신호선 및 상기 제2신호선과 전기적으로 연결된 박막 트랜지스터, 상기 박막 트랜지스터와 전기적으로 연결된 화소전극, 및 상기 화소전극과 동일층 상에 상기 화소전극과 이격되어 배치되고, 상기 박막 트랜지스터와 중첩하며 상기 화소전극과 동일한 물질을 포함하는 차폐패턴을 포함할 수 있다.

Description

액정 표시 장치{LIQUID CRYSTAL DISPLAY DEVICE}
본 발명은 액정 표시 장치에 관한 것이다.
액정 표시 장치는 현재 가장 널리 사용되고 있는 평판 표시 장치 중 하나로서, 화소 전극과 공통 전극 등 전기장 생성 전극이 형성되어 있는 두 장의 기판과 그 사이에 삽입되어 있는 액정층으로 이루어지며, 전기장 생성전극에 전압을 인가하여 액정층에 전기장을 생성하고 이를 통하여 액정층의 액정 분자들의 배향을 결정하고 입사광의 편광을 제어함으로써 영상을 표시한다.
상기 화소 전극은 스위칭 소자인 박막 트랜지스터와 전기적으로 연결되어 전계 생성을 위한 전압을 인가받는다.
액정 표시 장치는 상술한 바와 같이, 화소 전극, 공통 전극, 박막 트랜지스터 및 기타 전기적 소자들을 포함할 수 있다. 이에 따라 전기적 소자들 간에 기생 용량(parasitic capacitance)으로 인해 크로스토크(crosstalk)가 발생하고, 이로 인해 표시 품질이 저하될 수 있다.
본 발명이 해결하고자 하는 과제는 표시 품질이 향상된 표시 장치를 제공하는 데 있다.
본 발명의 과제들은 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 달성하기 위한 본 발명의 일 실시예에 따른 액정 표시 장치는, 제1베이스기판; 상기 제1베이스기판 상에 위치하고 제1방향으로 연장된 제1신호선; 상기 제1베이스기판 상에 위치하고 상기 제1방향과 교차하는 제2방향으로 연장되며 상기 제1신호선과 절연된 제2신호선; 상기 제1베이스기판 상에 위치하고, 상기 제1신호선 및 상기 제2신호선과 전기적으로 연결된 박막 트랜지스터; 상기 박막 트랜지스터와 전기적으로 연결된 화소전극; 및 상기 화소전극과 동일층 상에 상기 화소전극과 이격되어 배치되고, 상기 박막 트랜지스터와 중첩하며 상기 화소전극과 동일한 물질을 포함하는 차폐패턴을 포함할 수 있다.
상기 과제를 해결하기 위한 본 발명의 일 실시예에 따른 액정 표시 장치에 있어서, 상기 화소전극에는 제1전압이 인가되고, 상기 차폐패턴에는 상기 제1전압과 상이한 레벨의 제2전압이 인가될 수 있다.
상기 과제를 해결하기 위한 본 발명의 일 실시예에 따른 액정 표시 장치는, 상기 제1베이스기판 상에 위치하고 상기 박막 트랜지스터를 커버하는 절연층을 더 포함하고, 상기 화소전극 및 상기 차폐전극은 상기 절연층 상에 위치하고, 상기 화소전극은, 상기 절연층에 형성된 컨택홀을 통해 상기 박막 트랜지스터와 전기적으로 연결될 수 있다.
상기 과제를 해결하기 위한 본 발명의 일 실시예에 따른 액정 표시 장치에 있어서, 상기 절연층은, 색안료를 포함할 수 있다.
상기 과제를 해결하기 위한 본 발명의 일 실시예에 따른 액정 표시 장치는, 상기 차폐패턴 상에 위치하는 간격재를 더 포함할 수 있다.
상기 과제를 해결하기 위한 본 발명의 일 실시예에 따른 액정 표시 장치에 있어서, 상기 간격재는, 상기 차폐패턴과 직접 접촉할 수 있다.
상기 과제를 해결하기 위한 본 발명의 일 실시예에 따른 액정 표시 장치는, 상기 차폐패턴 상에 위치하고 상기 박막 트랜지스터와 중첩하는 차광부재를 더 포함하고, 상기 간격재는 상기 차광부재 상에 위치하고 상기 차광부재와 동일한 물질을 포함할 수 있다.
상기 과제를 해결하기 위한 본 발명의 일 실시예에 따른 액정 표시 장치는, 상기 제1베이스기판 상에 위치하고, 상기 화소전극의 가장자리를 따라 배치된 유지전극선을 더 포함하고, 상기 차폐패턴은, 상기 유지전극선과 전기적으로 연결될 수 있다.
상기 과제를 해결하기 위한 본 발명의 일 실시예에 따른 액정 표시 장치는, 상기 화소전극 상에 위치하는 액정층; 상기 액정층 상에 위치하는 제2베이스기판; 및 상기 제2베이스기판과 상기 액정층 사이에 위치하는 공통 전극을 더 포함할 수 있다.
상기 과제를 해결하기 위한 본 발명의 일 실시예에 따른 액정 표시 장치에 있어서, 상기 공통 전극과 상기 차폐패턴에는, 동일한 레벨의 전압이 인가될 수 있다.
상기 과제를 해결하기 위한 본 발명의 일 실시예에 따른 액정 표시 장치는, 상기 제2베이스기판과 상기 공통 전극 사이에 위치하고 상기 박막 트랜지스터 및 상기 차폐패턴과 중첩하는 차광부재를 더 포함할 수 있다.
상기 과제를 해결하기 위한 본 발명의 다른 실시예에 따른 액정 표시 장치는, 제1베이스기판; 상기 제1베이스기판 상에 위치하고 제1방향으로 연장된 제1신호선; 상기 제1베이스기판 상에 위치하고 상기 제1신호선과 절연되어 상기 제1방향과 교차하는 제2방향으로 연장된 제2신호선; 상기 제1베이스기판 상에 위치하고, 상기 제1신호선 및 상기 제1신호선과 전기적으로 연결된 박막 트랜지스터; 상기 박막 트랜지스터 및 상기 제2신호선 상에 위치하는 절연층; 상기 제2신호선 상에 상기 제2방향을 따라 배치되고 상기 제2신호선과 중첩하는 차폐전극; 및 상기 박막 트랜지스터 상에 위치하고, 상기 박막 트랜지스터와 중첩하며, 상기 차폐패턴과 동일한 물질을 포함하는 차폐패턴을 포함할 수 있다.
상기 과제를 해결하기 위한 본 발명의 다른 실시예에 따른 액정 표시 장치에 있어서, 상기 차폐패턴과 상기 차폐전극은, 동일층 상에 위치하고, 상기 동일층과 직접 접촉할 수 있다.
상기 과제를 해결하기 위한 본 발명의 다른 실시예에 따른 액정 표시 장치에 있어서, 상기 차폐패턴 및 상기 차폐전극은, 투명 도전성 물질을 포함할 수 있다.
상기 과제를 해결하기 위한 본 발명의 다른 실시예에 따른 액정 표시 장치는, 상기 절연층 상에 위치하고 상기 차폐패턴 및 상기 차폐전극과 이격되고, 상기 절연층에 형성된 컨택홀을 통해 상기 박막 트랜지스터와 전기적으로 연결된 화소전극을 더 포함하고, 상기 차폐패턴 및 상기 차폐전극은 상기 절연층 상에 위치할 수 있다.
상기 과제를 해결하기 위한 본 발명의 다른 실시예에 따른 액정 표시 장치에 있어서, 상기 절연층은, 색안료를 포함할 수 있다.
상기 과제를 해결하기 위한 본 발명의 다른 실시예에 따른 액정 표시 장치에 있어서, 상기 화소전극, 상기 차폐전극 및 상기 차폐패턴은, 동일한 물질을 포함할 수 있다.
상기 과제를 해결하기 위한 본 발명의 다른 실시예에 따른 액정 표시 장치에 있어서, 상기 화소전극에는 제1전압이 인가되고, 상기 차폐패턴 및 상기 차폐전극 중 적어도 어느 하나에는 상기 제1전압과 상이한 레벨의 제2전압이 인가될 수 있다.
상기 과제를 해결하기 위한 본 발명의 다른 실시예에 따른 액정 표시 장치에 있어서, 평면 시점에서, 상기 차폐전극의 폭은 상기 제2신호선의 폭보다 클 수 있다.
상기 과제를 해결하기 위한 본 발명의 다른 실시예에 따른 액정 표시 장치에 있어서, 평면 시점에서, 상기 차폐전극은 상기 제1방향을 따라 상기 제2신호선을 커버할 수 있다.
상기 과제를 해결하기 위한 본 발명의 다른 실시예에 따른 액정 표시 장치는, 상기 차폐패턴 상에 위치하는 간격재를 더 포함할 수 있다.
상기 과제를 해결하기 위한 본 발명의 다른 실시예에 따른 액정 표시 장치에 있어서, 상기 간격재는, 상기 차폐패턴과 직접 접촉할 수 있다.
상기 과제를 해결하기 위한 본 발명의 다른 실시예에 따른 액정 표시 장치는, 상기 차폐패턴 상에 위치하고, 상기 박막 트랜지스터와 중첩하는 차광부재를 더 포함하고, 상기 간격재는 상기 차광부재 상에 위치하고 상기 차광부재와 동일한 물질을 포함할 수 있다.
상기 과제를 해결하기 위한 본 발명의 다른 실시예에 따른 액정 표시 장치에 있어서, 상기 차폐패턴은, 상기 차폐전극과 전기적으로 연결될 수 있다.
상기 과제를 해결하기 위한 본 발명의 다른 실시예에 따른 액정 표시 장치는, 상기 제1베이스기판 상에 위치하고, 상기 화소전극의 가장자리를 따라 배치된 유지전극선을 더 포함하고, 상기 차폐전극 및 상기 차폐패턴 중 적어도 어느 하나는, 상기 유지전극선과 전기적으로 연결될 수 있다.
상기 과제를 해결하기 위한 본 발명의 다른 실시예에 따른 액정 표시 장치는, 상기 차폐전극 및 상기 차폐패턴 상에 위치하는 액정층; 상기 액정층 상에 위치하는 제2베이스기판; 및 상기 액정층과 상기 제2베이스기판 사이에 위치하는 공통 전극을 더 포함할 수 있다.
상기 과제를 해결하기 위한 본 발명의 다른 실시예에 따른 액정 표시 장치에 있어서, 상기 공통 전극, 상기 차폐패턴 및 상기 차폐전극에는, 동일한 레벨의 전압이 인가될 수 있다.
상기 과제를 해결하기 위한 본 발명의 다른 실시예에 따른 액정 표시 장치에 있어서, 상기 제2베이스기판과 상기 공통 전극 사이에 위치하고 상기 박막 트랜지스터 및 상기 차폐패턴과 중첩하는 차광부재를 더 포함할 수 있다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 실시예들에 의하면 적어도 다음과 같은 효과가 있다.
즉, 표시 품질이 향상된 표시 장치를 제공할 수 있다.
본 발명에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며, 더욱 다양한 효과들이 본 명세서 내에 포함되어 있다.
도 1은 본 발명의 예시적 실시예에 따른 액정 표시 장치가 포함하는 어레이 기판의 개략적 평면도로서, 보다 구체적으로 한 화소의 구조를 개략적으로 도시한 평면도이다.
도 2는 도 1의 어레이 기판을 포함하는 액정 표시 장치를 도 1의 A-A'선을 따라 절단한 개략적인 단면도이다.
도 3은 도 1의 어레이 기판을 포함하는 액정 표시 장치를 도 1의 B-B'선을 따라 절단한 개략적인 단면도이다.
도 4는 도 1의 어레이 기판을 포함하는 액정 표시 장치를 도 1의 C-C'선을 따라 절단한 개략적인 단면도이다.
도 5는 본 발명의 예시적 실시예에 따른 액정 표시 장치가 포함하는 차폐패턴의 기능을 설명하기 위한 도면이다.
도 6 내지 도 8은 도 1 내지 도 4에 도시된 액정 표시 장치의 변형 실시예를 도시한 단면도이다.
도 9는 본 발명의 다른 예시적 실시예에 따른 액정 표시 장치가 포함하는 어레이 기판의 개략적 평면도로서, 보다 구체적으로 한 화소의 구조를 개략적으로 도시한 평면도이다.
도 10은 도 9의 어레이 기판을 포함하는 액정 표시 장치를 도 9의 D-D'선을 따라 절단한 개략적인 단면도이다.
도 11은 도 9의 어레이 기판을 포함하는 액정 표시 장치를 도 9의 E-E'선을 따라 절단한 개략적인 단면도이다.
도 12는 도 9의 어레이 기판을 포함하는 액정 표시 장치를 도 9의 F-F'선을 따라 절단한 개략적인 단면도이다.
도 13 내지 도 15는 도 9 내지 도 12에 도시된 액정 표시 장치의 변형 실시예를 도시한 단면도이다.
도 16은 본 발명의 또 다른 예시적 실시예에 따른 액정 표시 장치의 한 화소에 대한 등가 회로도이다.
도 17은 본 발명의 또 다른 예시적 실시예에 따른 액정 표시 장치가 포함하는 어레이 기판의 개략적 평면도로서, 보다 구체적으로 한 화소의 구조를 개략적으로 도시한 평면도이다.
도 18은 도 17의 어레이 기판을 포함하는 액정 표시 장치를 도 17의 G-G'선을 따라 절단한 개략적인 단면도이다.
도 19는 도 17의 어레이 기판을 포함하는 액정 표시 장치를 도 17의 H-H'선을 따라 절단한 개략적인 단면도이다.
도 20 및 도 21은 도 17 내지 도 19에 도시된 액정 표시 장치의 변형 실시예를 도시한 단면도이다.
도 22는 본 발명의 또 다른 예시적 실시예에 따른 액정 표시 장치가 포함하는 어레이 기판의 개략적 평면도로서, 보다 구체적으로 한 화소의 구조를 개략적으로 도시한 평면도이다.
도 23은 도 22의 어레이 기판을 포함하는 액정 표시 장치를 도 22의 I-I'선을 따라 절단한 개략적인 단면도이다.
도 24는 도 22의 어레이 기판을 포함하는 액정 표시 장치를 도 22의 J-J'선을 따라 절단한 개략적인 단면도이다.
도 25 및 도 26은 도 22 내지 도 24에 도시된 액정 표시 장치의 변형 실시예를 도시한 단면도이다.
도 27 및 도 28은 차폐패턴 유무에 따른 액정 표시 장치의 V-CT(Vertical crosstalk)측정값을 도시한 그래프이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
소자(elements) 또는 층이 다른 소자 또는 층의 "위(on)" 또는 "상(on)"으로 지칭되는 것은 다른 소자 또는 층의 바로 위 뿐만 아니라 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 반면, 소자가 "직접 위(directly on)" 또는 "바로 위"로 지칭되는 것은 중간에 다른 소자 또는 층을 개재하지 않은 것을 나타낸다.
공간적으로 상대적인 용어인 "아래(below)", "아래(beneath)", "하부(lower)", "위(above)", "위(on)", "상(on)", "상부(upper)" 등은 도면에 도시되어 있는 바와 같이 하나의 소자 또는 구성 요소들과 다른 소자 또는 구성 요소들과의 상관관계를 용이하게 기술하기 위해 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시되어 있는 방향에 더하여 사용시 또는 동작시 소자의 서로 다른 방향을 포함하는 용어로 이해되어야 한다. 예를 들면, 도면에 도시되어 있는 소자를 뒤집을 경우, 다른 소자의 "아래"로 기술된 소자는 다른 소자의 "위"에 놓여질 수 있다. 따라서, 예시적인 용어인 "아래"는 아래와 위의 방향을 모두 포함할 수 있다. 소자는 다른 방향으로도 배향될 수 있으며, 이 경우 공간적으로 상대적인 용어들은 배향에 따라 해석될 수 있다.
비록 제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있음은 물론이다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 또한 "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는다.
명세서 전체를 통하여 동일하거나 유사한 부분에 대해서는 동일한 도면 부호를 사용한다.
본 발명에 따른 액정 표시 장치는, 제1방향으로 연장된 제1신호선, 제1방향과 교차하는 제2방향으로 연장되고 상기 제1신호선과 절연된 제2신호선 및 상기 제1신호선과 상기 제2신호선에 전기적으로 연결된 박막 트랜지스터를 포함할 수 있다.
이하에서는 설명의 편의를 위해 상기 제1신호선이 게이트선이고, 상기 제2신호선이 데이터선인 경우를 예시로 설명하나. 이에 한정되는 것은 아니며 상기 제1신호선은 데이터선이고, 상기 제2신호선은 게이트선일 수도 있다.
이하, 도면을 참조하여 본 발명의 실시예들에 대하여 설명한다.
도 1은 본 발명의 예시적 실시예에 따른 액정 표시 장치가 포함하는 어레이 기판의 개략적 평면도로서, 보다 구체적으로 한 화소의 구조를 개략적으로 도시한 평면도, 도 2는 도 1의 어레이 기판을 포함하는 액정 표시 장치를 도 1의 A-A'선을 따라 절단한 개략적인 단면도, 도 3은 도 1의 어레이 기판을 포함하는 액정 표시 장치를 도 1의 B-B'선을 따라 절단한 개략적인 단면도, 도 4는 도 1의 어레이 기판을 포함하는 액정 표시 장치를 도 1의 C-C'선을 따라 절단한 개략적인 단면도, 도 5는 본 발명의 예시적 실시예에 따른 액정 표시 장치가 포함하는 차폐패턴의 기능을 설명하기 위한 도면이다.
도 1 내지 도 5를 참조하면, 본 실시예에 따른 액정 표시 장치(1)는, 어레이 기판(100), 어레이 기판(100)과 대향하는 대향 기판(200) 및 어레이 기판(100)과 대향 기판(200) 사이에 위치하는 액정층(300)을 포함할 수 있으며, 이외 어레이 기판(100)과 대향 기판(200)의 바깥 면에 부착되어 있는 한 쌍의 편광자(도시하지 않음)를 더 포함할 수 있다.
어레이 기판(100)은 액정층(300)의 액정 분자들을 구동하기 위한 박막 트랜지스터(Tr)들이 형성된 박막 트랜지스터 어레이 기판이며, 대향 기판(200)은 어레이 기판(100)에 대향하는 기판이다.
액정층(300)은 유전율 이방성을 가지는 복수의 액정 분자들을 포함할 수 있다. 상기 액정 분자들은 어레이 기판(100)과 대향 기판(200) 사이에서 상기 두 기판(100, 200)에 수직한 방향으로 배열된 수직 배향형 액정 분자들일 수 있다. 어레이 기판(100)과 대향 기판(200) 사이에 전계가 인가되면 상기 액정 분자들이 어레이 기판(100)과 대향 기판(200) 사이에서 특정 방향으로 회전함으로써 광을 투과시키거나 차단할 수 있다. 여기서, 회전이라는 용어는 상기 액정 분자들이 실제로 회전하는 것뿐만 아니라, 상기 전계에 의해 액정 분자들의 배향이 바뀐다는 의미를 포함할 수 있다.
이하 어레이 기판(100)에 대해 설명한다.
제1베이스기판(SUB1)은 투명 절연 기판일 수 있다. 예를 들면, 제1베이스기판(SUB1)은 유리 기판, 석영 기판, 투명 수지 기판 등으로 이루어질 수 있다. 또한, 제1베이스기판(SUB1)은 고내열성을 갖는 고분자 또는 플라스틱을 포함할 수도 있다. 몇몇 실시예에서 제1베이스기판(SUB1)은 가요성을 가질 수도 있다. 즉, 제1기판(100)은 롤링(rolling), 폴딩(folding), 벤딩(bending) 등으로 형태 변형이 가능한 기판일 수 있다. 제1베이스기판(SUB1) 위에는 게이트선(GLn) 및 게이트 전극(GE)이 위치할 수 있다. 게이트선(GLn)은 게이트 신호를 전달하며 주로 제1방향(예시적으로 가로 방향)으로 뻗을 수 있다. 게이트 전극(GE)은 게이트선(GLn)으로부터 돌출되어 게이트선(GLn)과 연결될 수 있다. (GE)게이트선(GLn) 및 게이트 전극(GE)은 알루미늄(Al)이나 알루미늄 합금 등 알루미늄 계열 금속, 은(Ag)이나 은합금 등 은계열 금속, 구리(Cu)나 구리 합금 등 구리 계열 금속, 몰리브덴(Mo)이나 몰리브덴 합금 등 몰리브덴 계열 금속, 크롬(Cr), 탄탈륨(Ta) 및 티타늄(Ti) 등을 포함할 수 있다 게이트선(GLn) 및 게이트 전극(GE)은 단일층 구조를 가질 수 있으며, 또는 물리적 성질이 다른 적어도 두 개의 도전막을 포함하는 다층 구조를 가질 수도 있다. 이 중 한 도전막은 신호 지연이나 전압 강하를 감소시키기 위해 저저항의 금속, 예를 들면 알루미늄 계열 금속, 은 계열 금속, 구리 계열 금속 등으로 이루어질 수 있다. 이와는 달리, 다른 도전막은 다른 물질, 특히 ITO(indium tin oxide) 및 IZO(indium zinc oxide)와의 접촉 특성이 우수한 물질, 이를테면 몰리브덴 계열 금속, 크롬, 티타늄, 탄탈륨 등으로 이루어질 수 있다. 이러한 조합의 예로는, 크롬 하부막과 알루미늄 상부막 및 알루미늄 하부막과 몰리브덴 상부막을 들 수 있다. 다만, 본 발명은 이에 한정되지 않으며, 게이트선(GLn) 및 게이트 전극(GE)은 다양한 여러 가지 금속과 도전체로 형성될 수 있다.
게이트선(GLn) 및 게이트 전극(GE)위에는 게이트 절연막(GI)이 위치할 수 있다. 게이트 절연막(GI)은 절연물질로 이루어질 수 있으며, 예시적으로 실리콘 질화물, 실리콘 산화물, 실리콘 산질화물 등의 무기절연물질로 이루어질 수 있다. 게이트 절연막(GI)은 단일층 구조로 이루어질 수 있으며, 또는 물리적 성질이 다른 적어도 두 개의 절연층을 포함하는 다층 구조를 가질 수도 있다.
게이트 절연막(GI) 위에는 반도체층(SM)이 위치할 수 있으며, 게이트 전극(GE)과 적어도 일부가 중첩할 수 있다. 반도체(SM)는 비정질 규소, 다결정 규소, 또는 산화물 반도체를 포함할 수 있다.
반도체층(SM) 위에는 복수의 저항성 접촉 부재(Oha, Ohb, Ohc)가 위치할 수 있다. 복수의 저항성 접촉 부재(Oha, Ohb, Ohc)는 후술할 소스 전극(SE)의 하부에 위치하는 소스 저항성 접촉부재(Oha), 드레인 전극(DE) 하부에 위치하는 드레인 저항성 접촉부재(Ohb) 및 데이터선(DLm, DLm+1) 하부에 위치하는 데이터 저항성 접촉부재(Ohc)를 포함할 수 있다. 복수의 저항성 접촉 부재(Oha, Ohb, Ohc)는 n형 불순물이 고농도로 도핑되어 있는 n+ 수소화 비정질 실리콘 등으로 형성되거나 실리사이드(silicide)로 형성될 수 있다.
몇몇 실시예에서, 반도체층(SM)이 산화물 반도체인 경우, 저항성 접촉 부재(Oha, Ohb, Ohc)는 생략될 수 있다.
저항성 접촉 부재(Oha, Ohb, Ohc) 및 게이트 절연막(GI) 위에는 소스 전극(SE), 드레인 전극(DE) 및 데이터선(DLm, DLm+1)이 위치할 수 있다. 데이터선(DLm, DLm+1)은 데이터 전압을 전달하며 주로 상기 제1방향과 교차하는 제2방향(예시적으로 세로 방향)으로 뻗어 게이트선(GLn)과 교차할 수 있다. 이하에서는 설명의 편의를 위해 도면을 기준으로 후술할 화소 전극(PE)의 좌측에 위치하는 데이터선을 제1데이터선(DLm), 화소 전극(PE)의 우측에 위치하는 데이터선을 제2데이터선(DLm+1)이라 지칭한다.
소스 전극(SE)은 제1데이터선(DLm)과 연결될 수 있으며, 제1데이터선(DLm)으로부터 게이트 전극(GE) 위로 돌출될 수 있다. 몇몇 실시예에서 소스 전극(SE) 중 게이트 전극(GE)위에 위치하는 부분은 C자형태로 구부러진 형상을 가질 수 있다.
드레인 전극(DE)은 게이트 전극(GE) 위에서 소스 전극(SE)과 이격 될 수 있다. 드레인 전극(DE)은 소스 전극(SE)과 대체로 나란하게 뻗는 막대형 부분과 그 반대쪽의 확장부를 포함할 수 있다.
상술한 데이터선(DLm, DLm+1), 소스 전극(SE) 및 드레인 전극(DE)은 알루미늄, 구리, 은, 몰리브덴, 크롬, 티타늄, 탄탈륨 또는 이들의 합금으로 형성될 수 있으며, 내화성 금속(refractory metal) 등의 하부막(미도시)과 그 위에 형성된 저저항 상부막(미도시)으로 이루어진 다층 구조를 가질 수도 있으나 이에 제한되는 것은 아니다.
게이트 전극(GE), 소스 전극(SE) 및 드레인 전극(DE)은 반도체층(SM)과 함께 하나의 박막 트랜지스터(thin film transistor, Tr)를 이루며, 박막 트랜지스터의 채널(channel)은 반도체층(SM) 중 소스 전극(SE)과 드레인 전극(DE) 사이에 형성된다.
게이트 절연막(GI), 반도체층(SM), 소스 전극(SE) 및 드레인 전극(DE) 위에는 제1패시베이션층(PA1)이 위치할 수 있다. 제1패시베이션층(PA1)은 유기 절연 물질 또는 무기 절연 물질 등으로 이루어질 수 있다. 제1패시베이션층(PA1)은 박막 트랜지스터(Tr)을 보호하고, 후술할 절연층(ILA)에 포함된 물질이 반도체층(SM)으로 유입되는 것을 방지할 수 있다.
제1패시베이션층(PA1) 위에는 절연층(ILA)이 위치할 수 있다. 몇몇 실시예에서 절연층(ILA)은 제1패시베이션층(PA1)의 상부를 평탄화하는 기능을 가질 수 있다. 절연층(ILA)은 감광성 물질을 포함할 수 있다. 상기 감광성 물질은 감광성 유기물, 예를 들어 포토레지스트일 수 있다. 몇몇 실시예에서 절연층(ILA)은 빛이 조사된 부분이 경화되는 네가티브(negative)형 포토레지스트 또는 빛이 조사되지 않는 부분이 경화되는 포지티브(positive)형 포토레지스트를 포함할 수 있다.
절연층(ILA)은 색안료를 더 포함할 수 있다. 예컨대, 절연층(ILA)은 특정 색 파장의 광을 통과시키는 색안료를 포함할 수 있다. 즉, 절연층(ILA)은 색필터일 수 있다. 예시적인 실시예에서 상기 색필터는 적색, 녹색 및 청색의 삼원색 등 기본색(primary color) 중 하나를 표시할 수 있다. 하지만, 적색, 녹색, 및 청색의 삼원색에 제한되지 않고, 청록색(cyan), 자홍색(magenta), 옐로(yellow), 화이트 계열의 색 중 어느 하나를 표시할 수도 있다. 절연층(ILA)이 색안료를 포함하는 경우, 절연층(ILA)은 데이터선(DLm, DLm+1)의 상부에서 이웃 화소의 절연층(ILA')과 적어도 일부가 중첩할 수 있다.
절연층(ILA) 위에는 제2패시베이션층(PA2)이 위치할 수 있다. 제2 패시베이션층(PA2)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 등의 무기 절연물질을 포함할 수 있다. 제2패시베이션층(PA2)은 절연층(ILA)가 들뜨는 것을 방지하고, 절연층(ILA)으로부터 유입되는 용제(solvent)와 같은 유기물에 의해 액정층(300)이 오염되는 것을 억제할 수 있다. 이에 따라, 액정 표시 장치(1) 구동 시 발생할 수 있는 잔상과 같은 불량을 방지할 수 있다.
절연층(ILA) 및 제2패시베이션층(PA2) 위에는 화소 전극(PE)이 위치할 수 있다. 여기서, 절연층(ILA) 및 제2패시베이션층(PA2)에는 드레인 전극(DE)의 일부를 노출하는 컨택홀(CT)이 형성될 수 있다. 그리고 화소 전극(PE)은 컨택홀(CT)을 통해 드레인 전극(DE)과 접촉함으로써 박막 트랜지스터(Tr)와 전기적으로 연결될 수 있다. 화소 전극(PE)은 ITO, IZO, ITZO, AZO 등의 투명 도전성 물질로 이루어질 수 있다.
화소 전극(PE)은 줄기부(PEa) 및 줄기부(PEa)와 연결되고 서로 이격된 복수의 가지부들(PEb)을 포함할 수 있다. 예시적인 실시예에서 줄기부(PEa)는 도 1에 도시된 바와 같이 십자 형상으로 제공될 수 있으며, 이 경우 한 화소는 줄기부(PEa)에 의해 복수의 영역, 즉 다수의 도메인으로 구분될 수 있다. 가지부들(PEb)은 각 도메인에 대응되어, 각 도메인마다 서로 다른 방향으로 배열될 수 있다. 예시적으로 도 1에는 한 화소가 4개의 도메인들로 이루어진 것을 도시하였으나, 이에 한정되는 것은 아니다. 복수의 가지부들(PEb)은 서로 이격되어 있으며, 줄기부(PEa)에 의해 구분된 영역 내에서는 실질적으로 서로 평행한 방향으로 연장될 수 있다. 서로 인접한 가지부들(PEb)은 마이크로미터 단위의 거리로 이격될 수 있다. 가지부들(PEb)은 액정층(300)의 액정 분자들을 제1베이스기판(SUB1)과 평행한 평면 상의 특정 방위각으로 정렬 시킬 수 있다.
한편, 도 1에는 화소 전극(PE)의 가로폭, 즉 게이트선(GLn)의 연장 방향으로의 폭이 화소 전극(PE)의 세로폭, 즉 데이터선(DLm, DLm+1)의 연장방향으로의 폭보다 작은 것으로 도시되어 있으나, 이는 하나의 예시일 뿐이다. 몇몇 다른 실시예에서, 도면에 도시된 바와는 달리 화소 전극(PE)의 가로폭, 즉 게이트선(GLn)의 연장 방향으로의 폭이 화소 전극(PE)의 세로폭, 즉 데이터선(DLm, DLm+1)의 연장방향으로의 폭보다 클 수도 있다.
한편, 제1베이스기판(SUB1) 위에는 유지전극선(SLn)이 더 위치할 수 있다. 유지전극선(SLn)은 게이트선(GLn)과 실질적으로 동일한 방향(예시적으로 가로방향)으로 뻗을 수 있다. 유지전극선(SLn)은 후술할 화소전극(PE)의 적어도 일부를 둘러 싸는 제1유지전극(SLna) 및 제2유지전극(SLnb)을 더 포함할 수 있다. 제1유지전극(SLna) 및 제2유지전극(SLnb)은, 제1 및 제2 데이터선(DLm, DLm+1)과 후술할 화소전극(PE) 사이의 커플링 전계를 차폐하거나 감소시킬 수 있다. 또한 유지전극선(SLn)은, 제1유지전극(SLna) 또는 제2유지전극(SLnb) 으로부터 연장된 유지전극연장부(SLnp)을 더 포함할 수 있다. 몇몇 실시예에서 유지전극연장부(SLnp)는 평면 시점에서 바라볼때, 화소전극(PE)과 게이트선(GLn) 사이의 공간으로 연장될 수 있다. 도 1에는 유지전극연장부(SLnp)가 제1유지전극(SLna)과 연결된 것으로 도시되어 있으나, 이에 한정되는 것은 아니며, 제2유지전극(SLnb)과 연결될 수도 있다.
예시적인 실시예에서 유지전극선(SLn)은 게이트선(GLn) 및 게이트 전극(GE)과 동일층 상에 위치하고 동일 물질로 이루어질 수 있다. 즉, 예시적인 실시예에서 유지전극선(SLn)은 제1베이스기판(SUB1)과 게이트 절연막(GI) 사이에 위치할 수 있으며, 게이트선(GLn)과 동일 물질로 이루어질 수 있다. 또는, 도면에는 미도시하였으나, 다른 예시적인 실시예에서 유지전극선(SLn)은 데이터선(DLm, DLm+1)과 동일층 상에 위치하고 동일 물질로 이루어질 수도 있다. 즉, 다른 예시적인 실시예에서 유지전극선(SLn)은 데이터선(DLm, DLm+1)과 마찬가지로 게이트 절연막(GI)과 제1패시베이션층(PA1) 사이에 위치하고, 데이터선(DLm, DLm+1)과 동일 물질로 이루어질 수도 있다. 이하에서는 설명의 편의를 위해 유지전극선(SLn)이 게이트선(GLn)과 동일층 상에 위치하는 경우를 예시로 설명한다.
제2패시베이션층(PA2) 위에는 차폐패턴(SHP)이 위치할 수 있다. 차폐패턴(SHP)은 화소 전극(PE)과 물리적으로 이격될 수 있으며, 화소 전극(PE)과 동일층 상에 위치할 수 있다. 즉, 차폐패턴(SHP)은 화소 전극(PE)과 마찬가지로 제2패시베이션층(PA2) 바로 위에 위치하여 제2패시베이션층(PA2)과 직접 접촉할 수 있다. 차폐패턴(SHP)은 투명 도전성 물질로 이루어질 수 있으며, 화소 전극(PE)과 동일한 물질로 이루어질 수 있다. 몇몇 실시예에서 차폐 패턴(SHP)과 화소 전극(PE)은 하나의 마스크를 이용하여 동일 공정 내에서 동시에 형성될 수 있다.
평면 시점에서 바라볼 때, 차폐패턴(SHP)은 박막 트랜지스터(Tr)과 중첩할 수 있으며, 예시적인 실시예에서 박막 트랜지스터(Tr)의 소스 전극(SE) 및 드레인 전극(DE)과 중첩할 수 있다.
몇몇 실시예에서, 차폐패턴(SHP)에는 공통전압(Vcom) 또는 유지전압(Vc)이 인가될 수 있다.
차폐패턴(SHP)에 유지전압(Vc)이 인가되는 경우, 차폐패턴(SHP)은 제1차폐패턴연장부(SHPa)를 더 포함할 수 있다. 제1차폐패턴연장부(SHPa)는 유지전극연장부(SLnp)측으로 연장될 수 있으며, 게이트 절연막(GI), 제1패시베이션층(PA1), 절연층(ILA) 및 제2패시베이션층(PA2)에 형성된 유지전극 컨택홀(CTs)을 통해 유지전극연장부(SLnp)와 접촉할 수 있다. 이에 따라 차폐패턴(SHP)은 유지전극선(SLn)과 전기적으로 연결되어 유지전압(Vc)을 인가받을 수 있다. 유지전압(Vc)은 공통전압(Vcom)과 실질적으로 동일하거나, 전압 레벨 차이가 작을 수 있다.
다만 이에 한정되는 것은 아니며, 차폐패턴(SHP)은 별도의 단자를 통해 공통전압(Vcom)을 인가받을 수도 있다. 또는 다른 실시예에서 차폐패턴(SHP)은 플로팅된 상태일 수도 있다.
차폐패턴(SHP) 상에는 간격재(CS)가 위치할 수 있다. 간격재(CS)는 어레이 기판(100)과 대향 기판(200) 사이의 이격 거리를 유지할 수 있다. 몇몇 실시예에서 간격재(CS)는 아크릴레이트(acrylate) 등의 투명한 유기 절연 물질 또는 투명한 무기 절연 물질을 포함할 수 있다. 간격재(CS)가 유기 절연 물질로 이루어지는 경우 간격재(CS)는 감광성 유기 절연 물질을 포함할 수 있다.
몇몇 실시예에서 간격재(CS)는 차폐패턴(SHP) 상부 중, 박막 트랜지스터(Tr)과 중첩하는 부분에 위치할 수 있다. 간격재(CS)를 박막 트랜지스터(Tr)와 중첩하도록 배치함으로써, 후술할 차광부재(BM)의 크기를 상대적으로 감소시킬 수 있는 이점, 이에 따라 액정 표시 장치(1)의 개구율을 향상시킬 수 있는 이점이 발생한다.
간격재(CS)는 차폐패턴(SHP)과 직접 접촉할 수 있으며, 차폐패턴(SHP) 바로 위에 위치할 수 있다. 차폐패턴(SHP)은 투명 도전성 물질 등을 포함하는 바, 제2패시베이션층(PA2) 등은 무기 절연 물질 등을 포함하는 바, 간격재(CS)와 차폐패턴(SHP)간의 결합력은 간격재(CS)와 제2패시베이션층(PA2) 간의 결합력에 비해 상대적으로 크다. 따라서, 본 발명의 경우, 간격재(CS)를 차폐패턴(SHP) 상에 배치함으로써, 간격재(CS)가 어레이 기판(100)에서 분리되거나 의도치 않은 부분으로 이동할 가능성을 낮출 수 있으며, 이에 따라 액정 표시 장치(1)의 신뢰도를 향상시킬 수 있는 이점이 존재한다.
이하 대향 기판(200)에 대해 설명한다.
대향 기판(200)은 제2베이스기판(SUB2), 차광부재(BM), 오버코트층(OC), 공통 전극(CE)을 포함할 수 있다.
제2베이스기판(SUB2)은 제1베이스기판(SUB1)과 유사하게 투명 절연 기판일 수 있다. 또한, 제2베이스기판(SUB2)은 고내열성을 갖는 고분자 또는 플라스틱을 포함할 수도 있다. 몇몇 실시예에서 제2베이스기판(SUB2)은 가요성을 가질 수도 있다.
제2베이스기판(SUB2)과 액정층(300) 사이, 보다 구체적으로 제1베이스기판(SUB1)을 향하는 제2베이스기판(SUB2)의 일면에는 차광부재(BM)가 위치할 수 있다. 몇몇 실시예에서 차광부재(BM)는 게이트선(GLn) 및 박막 트랜지스터(Tr)와 중첩하는 부분 및 데이터선(DLm, DLm+1)과 중첩하는 부분을 포함할 수 있다. 차광부재(BM)는 블랙 카본(black carbon) 등의 차광성 안료 또는 크롬(Cr) 등의 불투명 물질을 포함할 수 있으며, 감광성 유기 물질을 포함할 수 있다.
오버코트층(OC)은 제2베이스기판(SUB2) 및 차광부재(BM) 상에 형성될 수 있으며, 차광부재(BM)를 덮을 수 있다. 오버코트층(OC)은 차광부재(BM)에 의해 형성된 단차를 평탄화 할 수 있다. 몇몇 실시예에서 오버코트층(OC)은 필요에 따라 생략될 수도 있다.
오버코트층(OC) 상에는 공통전극(CE)이 위치할 수 있다. 몇몇 실시예에서 오버코트층(OC)이 생략되는 경우, 공통전극(CE)은 제2베이스기판(SUB2) 및 차광부재(BM) 위에 위치할 수 있다. 공통전극(CE)은 ITO, IZO 등과 같은 투명 도전성 물질로 이루어질 수 있다. 몇몇 실시예에서 공통전극(CE)은 제2베이스기판(SUB2)의 전면에 걸쳐 전체적으로 형성될 수 있다. 공통전극(CE)에는 공통 전압(Vcom)이 인가되어 화소전극(PE)과 함께 전계를 형성할 수 있다. 화소전극(PE)은 박막 트랜지스터(Tr)를 통해 데이터 전압을 인가 받고, 공통전극(CE)은 상기 데이터 전압과는 상이한 레벨의 공통 전압(Vcom)을 인가받을 수 있다. 이에 따라 화소전극(PE)과 공통전극(CE) 사이에는 공통 전압(Vcom)과 상기 데이터 전압의 전위차에 대응하는 크기로 전계가 형성되며, 상기 전계의 크기에 따라 액정층(300)내의 액정분자들의 배열이 변화되어 광 투과율이 제어될 수 있다.
상술한 바와 같은 박막 트랜지스터(Tr)의 구동 과정에서, 박막 트랜지스터(Tr)의 기생용량으로 인해 크로스토크 불량이 발생할 수 있다. 예컨대 소스 전극(SE)과 드레인 전극(DE) 사이에는 커플링 전계가 발생할 수 있으며, 이에 따라 기생용량(Cg)이 발생할 수 있다. 또한 소스 전극(SE)과 드레인 전극(DE) 이외의 타 구성들 간의 기생용량, 드레인 전극(DE)과 타 구성들 간의 기생용량도 발생할 수 있으며, 이에 따라 의도치 않은 크로스토크 불량이 발생할 수 있다.
본 실시예에 따른 액정 표시 장치(1)는, 박막 트랜지스터(Tr) 상에 차폐패턴(SHP)을 배치함으로써, 박막 트랜지스터(Tr) 자체의 기생용량을 억제시킬 수 있다. 예시적으로 차폐패턴(SHP)을 박막 트랜지스터(Tr)에 배치함에 따라 소스 전극(SE)과 차폐패턴(SHP)사이에는 제1용량(Css)가 형성되고, 드레인 전극(DE)과 차폐패턴(SHP)사이에는 제2용량(Cds)가 형성될 수 있다. 이에 따라 소스 전극(SE)과 드레인 전극(DE) 사이에 형성되는 기생용량(Cg)을 억제시키거나 감소시킬 수 있다. 따라서 크로스토크 불량 발생을 억제하고, 액정 표시 장치(1)의 표시 품질을 향상시킬 수 있다.
또한, 박막 트랜지스터(Tr) 상에 차폐패턴(SHP)을 배치함에 따라, 박막 트랜지스터(Tr)와 타 구성들, 예컨대 데이터선(DLm, DLm+1)간의 커플링 전계를 차단할 수 있게 되어, 크로스토크 불량발생을 더욱 억제할 수 있다.
한편, 차폐패턴(SHP)에는 유지전압(Vc)이 인가되거나, 공통전극(CE)에 인가되는 전압과 동일 레벨의 전압, 예컨대 공통전압(Vcom)이 인가될 수 있다. 이에 따라 공통전극(CE)과 차폐패턴(SHP) 사이에는 전계가 형성되지 않거나 전계가 형성되더라도 그 세기는 미미할 수 있다. 따라서 박막 트랜지스터(Tr)와 인접한 영역에 위치한 액정 분자들이 오배열될 가능성이 낮아진다. 따라서, 박막 트랜지스터(Tr) 부근에서 액정 분자들의 오배열로 인한 빛샘이 감소할 수 있으며, 상기 빛샘을 방지하기 위해 형성하는 차광부재(BM)의 면적을 감소시킬 수 있다. 따라서 액정 표시 장치(1)의 개구율이 증가할 수 있다.
이하에서는 앞에서 설명한 실시예와 동일한 구성 요소에 대해서는 동일한 도면 부호를 사용한다. 또한, 중복되는 설명은 생략하며 차이점을 중심으로 설명한다.
도 6 내지 도 8은 도 1 내지 도 4에 도시된 액정 표시 장치의 변형 실시예를 도시한 단면도이다.
도 6 내지 도 8을 참조하면, 본 실시예에 따른 액정 표시 장치(2)는, 어레이 기판(100a), 대향 기판(200a) 및 액정층(300)을 포함한다. 그리고, 이외 어레이 기판(100a)과 대향 기판(200a)의 바깥 면에 부착되어 있는 한 쌍의 편광자(도시하지 않음)를 더 포함할 수 있다.
어레이 기판(100a)은, 도 1 내지 도 5의 설명에서 상술한 어레이 기판(도 1 내지 도 4의 100)과는 달리, 차광부재(BMa)를 포함할 수 있다.
차광부재(BMa)는 화소전극(PE)의 일부분, 제2패시베이션층(PA2) 및 차폐패턴(SHP) 상에 위치할 수 있으며, 화소전극(PE)의 일부분, 제2패시베이션층(PA2) 및 차폐패턴(SHP)과 직접 접촉할 수 있다. 차광부재(BMa)는 게이트선(GLn) 및 박막 트랜지스터(Tr)와 중첩하는 부분, 데이터선(DLm, DLm+1)과 중첩하는 부분을 포함할 수 있다. 차광부재(BMa)의 적어도 일부는 컨택홀(CT) 및 유지전극 컨택홀(CTs) 내에 채워질 수 있다. 차광부재(BMa)는 차광성 안료, 예컨대 블랙 카본 등의 안료를 포함할 수 있으며, 감광성의 유기 물질을 포함할 수 있다.
간격재(CSa)는, 차광부재(BMa) 상에 위치할 수 있으며, 차광부재(BMa)와 직접 접촉할 수 있다. 몇몇 실시예에서 간격재(CSa)는 차광성 안료를 포함할 수 있으며, 차광부재(BMa)와 동일한 물질로 이루어질 수 있다.
몇몇 실시예에서 간격재(CSa)는 차광부재(BMa)와 일체로 이루어질 수 있으며, 하나의 광마스크를 이용하여 동시에 형성될 수 있다.
이외 어레이 기판(100a)의 구성에 대한 설명은 도 1 내지 도 5의 설명에서 상술한 바와 실질적으로 동일한 바, 생략한다.
대향 기판(200a)은 제2베이스기판(SUB2), 오버코트층(OC) 및 공통전극(CE)를 포함할 수 있으며, 차광부재를 포함하지 않을 수 있다. 즉, 대향 기판(200a)은 차광부재를 포함하지 않는 점에서 도 1 내지 도 5의 설명에서 상술한 대향 기판(도 2 내지 도 4의 200)과는 차이점이 존재하며, 이외의 구성은 실질적으로 동일할 수 있다. 따라서 구체적 설명은 생략한다.
본 실시예의 액정 표시 장치(2)는, 차광부재(BMa)를 박막 트랜지스터(Tr)와 함께 어레이 기판(100a)에 위치시킴으로써 차광부재(BMa)와 화소 전극(PE) 및 박막 트랜지스터(Tr) 사이의 정렬을 맞추기 용이해지는 이점, 정렬 오차를 줄일 수 있는 이점을 갖는다. 따라서 이들 구성 요소 간의 오정렬에 따른 빛샘이나 개구율 저하를 방지할 수 있고 투과율을 높일 수 있다.
도 9는 본 발명의 다른 예시적 실시예에 따른 액정 표시 장치가 포함하는 어레이 기판의 개략적 평면도로서, 보다 구체적으로 한 화소의 구조를 개략적으로 도시한 평면도, 도 10은 도 9의 어레이 기판을 포함하는 액정 표시 장치를 도 9의 D-D'선을 따라 절단한 개략적인 단면도, 도 11은 도 9의 어레이 기판을 포함하는 액정 표시 장치를 도 9의 E-E'선을 따라 절단한 개략적인 단면도, 도 12는 도 9의 어레이 기판을 포함하는 액정 표시 장치를 도 9의 F-F'선을 따라 절단한 개략적인 단면도이다.
도 9 내지 도 12를 참조하면, 본 실시예에 따른 액정 표시 장치(3)는, 어레이 기판(100b), 어레이 기판(100b)과 대향하는 대향 기판(200b) 및 어레이 기판(100b)과 대향 기판(200b) 사이에 위치하는 액정층(300)을 포함할 수 있다. 그리고, 이외 어레이 기판(100b)과 대향 기판(200b)의 바깥 면에 부착되어 있는 한 쌍의 편광자(도시하지 않음)를 더 포함할 수 있다.
어레이 기판(100b)은, 도 1 내지 도 5에서 상술한 어레이 기판(도 1 내지 도 4의 100)과는 달리, 차폐전극(SHE1, SHE2)을 포함할 수 있다.
차폐전극(SHE1, SHE2)은, 제2패시베이션층(PA2) 위에 위치할 수 있다. 차폐전극(SHE1, SHE2)은 차폐패턴(SHP)과 마찬가지로 화소 전극(PE)과 물리적으로 이격될 수 있으며, 화소 전극(PE)과 동일층 상에 위치할 수 있다. 즉, 차폐전극(SHE1, SHE2)은 화소 전극(PE)과 마찬가지로 제2패시베이션층(PA2) 바로 위에 위치하여 제2패시베이션층(PA2)과 직접 접촉할 수 있다. 차폐전극(SHE1, SHE2)은 투명 도전성 물질로 이루어질 수 있으며, 차폐패턴(SHP) 및 화소 전극(PE)과 동일한 물질로 이루어질 수 있다. 몇몇 실시예에서 차폐전극(SHE1, SHE2), 차폐패턴(SHP) 및 화소 전극(PE)은 하나의 마스크를 이용하여 동일 공정 내에서 동시에 형성될 수 있다.
차폐전극(SHE1, SHE2)은, 제2패시베이션층(PA2)의 상부 중 데이터선(DLm, DLm+1)과 대응하는 부분에 위치할 수 있으며, 데이터선(DLm, DLm+1)과 중첩할 수 있다. 즉, 차폐전극(SHE1, SHE2)은, 데이터선(DLm, DLm+1)의 상측에 위치하고, 데이터선(DLm, DLm+1)과 중첩하여 데이터선(DLm, DLm+1)의 연장방향인 제2방향(예시적으로, 세로방향)을 따라 연장될 수 있다. 이하에서는 설명의 편의를 위해 차폐전극(SHE1, SHE2) 중 제1데이터선(DLm)과 중첩하는 전극을 제1차폐전극(SHE1), 제2데이터선(DLm+1)과 중첩하는 전극을 제2차폐전극(SHE2)라 지칭한다.
평면 시점에서 바라볼 때, 제1차폐전극(SHE1)의 가로방향, 즉 게이트선(GLn)의 연장방향으로의 폭(Ws1)은, 제1데이터선(DLm)의 가로방향 폭(Wd1)보다 클 수 있다. 마찬가지로 제2차폐전극(SHE2)의 가로방향, 즉 게이트선(GLn)의 연장방향으로의 폭(Ws2)은, 제2데이터선(DLm+1)의 가로방향 폭(Wd2)보다 클 수 있다. 또한, 평면 시점에서 바라볼 때, 제1차폐전극(SHE1)은 제1데이터선(DLm)을 커버할 수 있으며, 마찬가지로 제2차폐전극(SHE2)은 제2데이터선(DLm+1)을 커버할 수 있다.
몇몇 실시예에서, 차폐전극(SHE1, SHE2)에는 공통전압(Vcom) 또는 유지전압(Vc)이 인가될 수 있다.
몇몇 실시예에서, 제1차폐전극(SHE1) 및 제2차폐전극(SHE2) 중 적어도 어느 하나는, 차폐패턴(SHP)과 전기적으로 연결될 수 있다. 예시적으로, 제1차폐전극(SHE1), 제2차폐전극(SHE2) 및 차폐패턴(SHP)에 유지전압(Vc)이 인가되는 경우, 차폐패턴(SHP)의 제1차폐패턴연장부(SHPa)는 유지전극 컨택홀(CTs)을 통해 유지전극연장부(SLnp)와 접촉하고, 제2차폐전극(SHE2) 측으로 더 연장되어 제2차폐전극(SHE2)과 연결될 수 있다. 이에 따라 차폐패턴(SHP)은 유지전극선(SLn)과 전기적으로 연결되어 유지전압(Vc)을 인가받을 수 있으며, 마찬가지로 제2차폐전극(SHE2) 또한 유지전압(Vc)을 인가받을 수 있다.
또한, 몇몇 실시예에서, 도 9에 도시된 바와 같이, 차폐패턴(SHP)은 제2차폐패턴연장부(SHPb)를 더 포함할 수 있다. 그리고 제2차폐패턴연장부(SHPb)는 제1차폐전극(SHE1) 측으로 연장되어 제1차폐전극(SHE1)과 전기적으로 연결될 수 있다. 이에 따라 제1차폐전극(SHE1), 차폐패턴(SHP) 및 제2차폐전극(SHE2)은 상호 전기적으로 연결될 수 있다. 그리고, 차폐패턴(SHP)에 유지전압(Vc)이 인가되는 경우, 제1차폐전극(SHE1) 및 제2차폐전극(SHE2)에도 유지전압(Vc)이 제공될 수 있다.
유지전압(Vc)은 공통전압(Vcom)과 실질적으로 동일할 수 있으며, 또는 유지전압(Vc)은 공통전압(Vcom)과 전압 레벨 차이가 작을 수 있다.
다만, 제1차폐전극(SHE1), 차폐패턴(SHP) 및 제2차폐전극(SHE2)간의 연결관계가 상술한 내용에 한정되는 것은 아니다. 이외 다른 실시예에서, 제1차폐전극(SHE1) 및 제2차폐전극(SHE2)은 전기적으로 연결되고, 차폐패턴(SHP)은 제1차폐전극(SHE1) 및 제2차폐전극(SHE2)과 전기적으로 연결되지 않을 수도 있다. 또는, 제1차폐전극(SHE1) 및 제2차폐전극(SHE2) 중 어느 하나만이 차폐패턴(SHP)과 전기적으로 연결될 수도 있다. 또는 제1차폐전극(SHE1), 제2차폐전극(SHE2) 및 차폐패턴(SHP)이 모두 서로 전기적으로 연결되지 않을 수도 있다.
또한, 제1차폐전극(SHE1), 차폐패턴(SHP), 제2차폐전극(SHE2)에 전압이 제공되는 경로는 상술한 내용에 한정되는 것은 아니다. 예컨대, 다른 실시예에서 제1차폐전극(SHE1), 차폐패턴(SHP), 제2차폐전극(SHE2) 중 적어도 어느 하나에는, 별도의 단자를 통해 공통전압(Vcom)이 제공될 수도 있다.
아울러, 몇몇 실시예에서 제1차폐전극(SHE1), 제2차폐전극(SHE2) 및 차폐패턴(SHP) 중 적어도 어느 하나는 플로팅된 상태일 수도 있다.
이외 어레이 기판(100b)의 구성에 대한 설명은 도 1 내지 도 5의 설명에서 상술한 바와 실질적으로 동일한 바, 생략한다.
대향 기판(200b)은 제2베이스기판(SUB2), 차광부재(BM), 오버코트층(OC) 및 공통전극(CE)를 포함할 수 있다.
몇몇 실시예에서 차광부재(BM)는 게이트선(GLn) 및 박막 트랜지스터(Tr)와 중첩하는 부분을 포함할 수 있다. 그리고 차광부재(BM) 중 데이터선(DLm, DLm+1)과 중첩하는 부분(BM1)은 생략되거나 그 면적이 감소할 수 있다. 이외의 구성들에 대한 설명은 도 1 내지 도 5의 설명에서 상술한 바와 실질적으로 동일한 바, 생략한다.
데이터선(DLm, DLm+1)과 화소전극(PE) 사이의 부분은 상대적으로 화소전극(PE)과 공통전극(CE) 사이에서 형성되는 전계가 약한 바, 액정 분자가 오정렬될 가능성이 존재한다.
본 실시예에 따른 액정 표시 장치(3)는, 차폐패턴(SHP)뿐만 아니라, 차폐전극(SHE1, SHE2)에 유지전압(Vc)이 인가되거나, 공통전극(CE)에 인가되는 전압과 동일 레벨의 전압, 예컨대 공통전압(Vcom)이 인가될 수 있다. 이에 따라 공통전극(CE)과 차폐전극(SHE1, SHE2) 사이에는 전계가 형성되지 않거나 전계가 형성되더라도 그 세기는 미미할 수 있다. 따라서 데이터선(DLm, DLm+1)과 인접한 영역에 위치한 액정 분자들이 오배열될 가능성이 낮아진다. 따라서, 데이터선(DLm, DLm+1) 부근에서 액정 분자들의 오배열로 인한 빛샘이 감소할 수 있으며, 상기 빛샘을 방지하기 위해 형성하는 차광부재(BM)의 면적을 더욱 감소시킬 수 있다. 따라서 액정 표시 장치(3)의 개구율이 더욱 증가할 수 있다.
또한, 데이터선(DLm, DLm+1)과 화소전극(PE)간에 발생하는 전계가 차폐전극(SHE1, SHE2)에 의해 약화될 수 있으며, 이로 인해 크로스토크 불량을 억제시킬 수 있는 이점을 갖는다.
도 13 내지 도 15는 도 9 내지 도 12에 도시된 액정 표시 장치의 변형 실시예를 도시한 단면도이다.
도 13 내지 도 15을 참조하면, 본 실시예에 따른 액정 표시 장치(4)는, 어레이 기판(100c), 대향 기판(200c) 및 액정층(300)을 포함한다. 그리고, 이외 어레이 기판(100c)과 대향 기판(200c)의 바깥 면에 부착되어 있는 한 쌍의 편광자(도시하지 않음)를 더 포함할 수 있다.
어레이 기판(100c)은, 도 9 내지 도 12에서 상술한 어레이 기판(도 9 내지 도 12의 100b)과는 달리, 차광부재(BMa)를 포함할 수 있다.
차광부재(BMa)는 화소전극(PE)의 일부분, 제2패시베이션층(PA2) 및 차폐패턴(SHP) 상에 위치할 수 있으며, 화소전극(PE)의 일부분, 제2패시베이션층(PA2) 및 차폐패턴(SHP)과 직접 접촉할 수 있다. 차광부재(BMa)는 게이트선(GLn) 및 박막 트랜지스터(Tr)와 중첩하는 부분을 포함할 수 있다. 그리고 차광부재(BMa) 중 데이터선(DLm, DLm+1)과 중첩하는 부분(BMa1)은 생략되거나 그 면적이 감소할 수 있다. 차광부재(BMa)의 적어도 일부는 컨택홀(CT) 및 유지전극 컨택홀(CTs) 내에 채워질 수 있다. 차광부재(BMa)는 차광성 안료, 예컨대 블랙 카본 등의 안료를 포함할 수 있으며, 감광성의 유기 물질을 포함할 수 있다.
간격재(CSa)는, 차광부재(BMa) 상에 위치할 수 있으며, 차광부재(BMa)와 직접 접촉할 수 있다. 몇몇 실시예에서 간격재(CSa)는 차광성 안료를 포함할 수 있으며, 차광부재(BMa)와 동일한 물질로 이루어질 수 있다.
몇몇 실시예에서 간격재(CSa)는 차광부재(BMa)와 일체로 이루어질 수 있으며, 하나의 광마스크를 이용하여 동시에 형성될 수 있다.
이외 어레이 기판(100c)의 구성에 대한 설명은 도 9 내지 도 12의 설명에서 상술한 바와 실질적으로 동일한 바, 생략한다.
대향 기판(200c)은 제2베이스기판(SUB2), 오버코트층(OC) 및 공통전극(CE)를 포함할 수 있으며, 차광부재를 포함하지 않을 수 있다. 즉, 대향 기판(200c)은 차광부재를 포함하지 않는 점에서 도 9 내지 도 12의 설명에서 상술한 대향 기판(도 9 내지 도 12의 200b)과는 차이점이 존재하며, 이외의 구성은 실질적으로 동일할 수 있다. 따라서 구체적 설명은 생략한다.
본 실시예의 액정 표시 장치(4)는, 차광부재(BMa)를 박막 트랜지스터(Tr)와 함께 어레이 기판(100a)에 위치시킴으로써 차광부재(BMa)와 화소 전극(PE) 및 박막 트랜지스터(Tr) 사이의 정렬을 맞추기 용이해지는 이점, 정렬 오차를 줄일 수 있는 이점을 갖는다. 따라서 오정렬에 따른 빛샘이나 개구율 저하를 방지할 수 있고 투과율을 높일 수 있다.
도 16은 본 발명의 또 다른 예시적 실시예에 따른 액정 표시 장치의 한 화소에 대한 등가 회로도이다.
도 16를 참고하면, 본 실시예에 따른 액정 표시 장치의 한 화소는 두개의 부화소(P1, P2)를 포함할 수 있다. 그리고 본 실시예에 따른 액정 표시 장치의 한 화소는, 게이트 신호를 전달하는 게이트선(GLn), 데이터 전압을 전달하는 데이터선(DLm), 일정한 유지전압(Vc)이 인가되는 유지전극선(SLn), 제1 박막 트랜지스터(Tr1), 제2 박막 트랜지스터(Tr2) 및 제3 박막 트랜지스터(Tr3)을 포함할 수 있다.
제1 박막 트랜지스터(Tr1) 및 제2 박막 트랜지스터(Tr2)는 동일한 게이트선(GLn) 및 동일한 데이터선(DLm)에 연결될 수 있다. 그리고 제3 박막 트랜지스터(Tr3)는 제1 박막 트랜지스터(Tr1) 및 제2 박막 트랜지스터(Tr2)와 동일한 게이트선(GLn), 제2 박막 트랜지스터(Tr2) 및 유지전극선(SLn)과 연결될 수 있다.
한 화소는 두개의 부화소(P1, P2)를 포함할 수 있으며, 제1 부화소(P1)에는 제1 박막 트랜지스터(Tr1)와 연결되어 있는 제1 액정 축전기(Clca)가 형성되어 있고, 제2 부화소(P2)에는 제2 박막 트랜지스터(Tr2)와 연결되어 있는 제2 액정 축전기(Clcb)가 형성되어 있다.
제1 박막 트랜지스터(Tr1)은 제1 부화소(P1)에 포함될 수 있고, 제2 및 제3 박막 트랜지스터(Tr2, Tr3)는 제2 부화소(P2)에 포함될 수 있다.
제1 박막 트랜지스터(Tr1)의 제1 단자는 게이트선(GLn)에 연결되어 있고, 제1 박막 트랜지스터(Tr1)의 제2 단자는 데이터선(DLm)에 연결되어 있으며, 제1 박막 트랜지스터(Tr1)의 제3 단자는 제1 액정 축전기(Clc1)에 연결될 수 있다.
특히, 제1 박막 트랜지스터(Tr1)의 제3 단자는 제1 액정 축전기(Clc1)를 구성하는 제1 부화소 전극(도면 미도시)에 연결될 수 있다.
제2 박막 트랜지스터(Tr2)의 제1 단자는 게이트선(GLn)에 연결되어 있고, 제2 박막 트랜지스터(Tr2)의 제2 단자는 데이터선(DLm)에 연결되어 있으며, 제2 박막 트랜지스터(Tr2)의 제3 단자는 제2 액정 축전기(Clc2)에 연결될 수 있다.
특히, 제2 박막 트랜지스터(Tr2)의 제3 단자는 제2 액정 축전기(Clc2)를 구성하는 제2 부화소 전극(도면 미도시)에 연결될 수 있다.
제3 박막 트랜지스터(Tr3)의 제1 단자는 게이트선(GLn)에 연결되어 있고, 제2 단자는 유지전극선(SLn)에 연결되어 있으며, 제3 단자는 제2 박막 트랜지스터(Tr2)의 제3 단자에 연결될 수 있다.
본 발명의 예시적 실시예에 의한 액정 표시 장치의 동작을 살펴보면, 게이트선(GLn)에 게이트 온 전압이 인가되면 이에 연결된 제1 내지 제3 박막 트랜지스터(Tr1, Tr2, Tr3)는 모두 턴 온 상태가 되고, 데이터선(DLm)을 통해 전달된 데이터 전압에 의해 제1 액정 축전기(Clc1) 및 제2 액정 축전기(Clc2)가 충전된다. 이 때 제1 부화소 전극 및 제2 부화소 전극에 인가된 데이터 전압은 서로 동일하고, 제1 액정커패시터(Clc1) 및 제2 액정 커패시터(Clc2)는 공통 전압(Vcom)과 데이터 전압의 차이만큼 동일한 값으로 충전된다.
이와 동시에, 제3 박막 트랜지스터(Tr3)가 턴 온 상태에 있으므로, 데이터선(DLm)을 통해 제2 부화소(P2)로 전달된 데이터 전압은, 제2 박막 트랜지스터(Tr2)와 직렬로 연결되어 있는 제3 박막 트랜지스터(Tr3)를 통해 분압이 이루어진다. 이때 제2 박막 트랜지스터(Tr2)와 제3 박막 트랜지스터(Tr3)의 채널의 크기에 따라 전압의 분배가 이루어진다. 따라서, 데이터선(DLm)을 통해 제1 부화소(P1) 및 제2 부화소(P2)에 전달된 데이터 전압이 동일하더라도, 제1 액정 축전기(Clc1)와 제2 액정 축전기(Clc2)에 충전되는 전압은 서로 달라진다. 즉, 제2 액정 축전기(Clc2)에 충전되는 전압은 제1 액정 축전기(Clc1)에 충전되는 전압보다 낮아진다.
이로 인해 한 화소 내의 제1 및 제2 부화소(P1, P2)에 충전되는 전압을 달리할 수 있으며, 이에 따라 측면 시인성을 향상시킬 수 있다. 이때 유지 전압(Vc)의 레벨은 공통 전압(Vcom)의 레벨보다 높을 수 있다. 예시적으로 공통 전압(Vcom)이 약 7V인 경우, 유지전압(Vc)은 약 8V일 수 있으나, 이에 한정되는 것은 아니다.
도 17은 본 발명의 또 다른 예시적 실시예에 따른 액정 표시 장치가 포함하는 어레이 기판의 개략적 평면도로서, 보다 구체적으로 도 16에 도시된 한 화소의 구조를 개략적으로 도시한 평면도, 도 18은 도 17의 어레이 기판을 포함하는 액정 표시 장치를 도 17의 G-G'선을 따라 절단한 개략적인 단면도, 도 19는 도 17의 어레이 기판을 포함하는 액정 표시 장치를 도 17의 H-H'선을 따라 절단한 개략적인 단면도이다.
도 17 내지 도 19를 참조하면, 본 실시예에 따른 액정 표시 장치(5)는, 어레이 기판(100d), 어레이 기판(100d)과 대향하는 대향 기판(200d), 어레이 기판(100d)과 대향 기판(200d) 사이에 위치하는 액정층(300)을 포함할 수 있으며, 이외 어레이 기판(100d)과 대향 기판(200d)의 바깥 면에 부착되어 있는 한 쌍의 편광자(도시하지 않음)를 더 포함할 수 있다.
먼저 어레이 기판(100d)에 대해 설명한다.
투명한 유리 또는 플라스틱 등으로 이루어진 제1베이스기판(SUB1) 위에는 게이트선(GLn)이 위치할 수 있다. 게이트선(GLn)은 주로 제1방향(예시적으로 가로방향)으로 뻗어 있으며, 게이트 신호를 전달한다.
제1베이스기판(SUB1) 위에는 게이트선(GLn)으로부터 돌출되고 서로 연결된 제1게이트 전극(GE1) 및 제2게이트 전극(GE2)이 위치할 수 있다. 또한, 게이트선(GLn)으로부터 돌출되고 제1게이트 전극(GE1) 및 제2게이트 전극(GE2)과 이격된 제3게이트 전극(GE3)이 위치할 수 있다. 제1 내지 제3 게이트 전극(GE1, GE2, GE3)은 동일한 게이트선(GLn)에 연결되어 있고, 동일한 게이트 신호가 인가될 수 있다.
게이트선(GLn) 및 제1 내지 제3 게이트 전극(GE1, GE2, GE3) 위에는 게이트 절연막(GI)이 위치할 수 있다. 게이트 절연막(GI)은 무기절연물질, 예컨대 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 등으로 이루어질 수 있다. 게이트 절연막(GI)은 단일막 또는 다중막으로 이루어질 수 있다.
게이트 절연막(GI) 위에는 제1 반도체층(SM1), 제2 반도체층(SM2), 및 제3 반도체층(SM3)이 형성되어 있다. 제1 반도체층(SM1)은 제1 게이트 전극(GE1)의 위에 위치하고, 제2 반도체층(SM2)은 제2 게이트 전극(GE2)의 위에 위치하며, 제3 반도체층(SM3)은 제3 게이트 전극(GE3)의 위에 위치할 수 있다. 제1 반도체층(SM1), 제2 반도체층(SM2) 및 제3 반도체층(SM3)는 비정질 규소, 다결정 규소, 또는 산화물 반도체를 포함할 수 있다.
제1 반도체층(SM1), 제2 반도체층(SM2) 및 제3 반도체층(SM3) 위에는 복수의 저항성 접촉 부재(Oha1, Oha2, Oha3, Ohb1, Ohb2, Ohb3, Ohc)가 위치할 수 있다. 복수의 저항성 접촉 부재(Oha1, Oha2, Oha3, Ohb1, Ohb2, Ohb3, Ohc)는 후술할 제1 내지 제3 소스 전극(SE1, SE2, SE3)의 하부에 위치하는 소스 저항성 접촉부재(Oha1, Oha2, Oha3), 제1 내지 제3 드레인 전극(DE1, DE2, DE3) 하부에 위치하는 드레인 저항성 접촉부재(Ohb1, Ohb2, Ohb3) 및 데이터선(DLm, DLm+1) 하부에 위치하는 데이터 저항성 접촉부재(Ohc)를 포함할 수 있다. 몇몇 실시예에서, 제1 반도체층(SM1), 제2 반도체층(SM2) 및 제3 반도체층(SM3)이 산화물 반도체인 경우, 저항성 접촉 부재(Oha1, Oha2, Oha3, Ohb1, Ohb2, Ohb3, Ohc)는 생략될 수 있다.
저항성 접촉 부재(Oha1, Oha2, Oha3, Ohb1, Ohb2, Ohb3, Ohc) 및 게이트 절연막(GI) 위에는 데이터선(DLm, DLm+1), 제1 소스 전극(SE1), 제1 드레인 전극(DE1), 제2 소스 전극(SE2), 제2 드레인 전극(DE2), 제3 소스 전극(SE3), 및 제3 드레인 전극(DE3)이 형성되어 있다.
데이터선(DLm, DLm+1)은 데이터 전압을 전달하며 주로 제2방향(예시적으로 세로 방향)으로 뻗어 게이트선(GLn)과 교차한다.
제1 소스 전극(SE1)은 데이터선(DLm)으로부터 제1 게이트 전극(GE1) 위로 돌출되어 형성되어 있다. 제1 소스 전극(SE1)은 제1 게이트 전극(GE1) 위에서 C자형으로 구부러진 형태를 가질 수 있다.
제1 드레인 전극(DE1)은 제1 게이트 전극(GE1) 위에서 제1 소스 전극(SE1)과 이격되도록 형성되어 있다. 제1 반도체층(SM1) 중 서로 이격되도록 형성된 제1 소스 전극(SE1)과 제1 드레인 전극(DE1) 사이로 노출된 부분에는 채널이 형성되어 있다.
제2 소스 전극(SE2)은 데이터선(DLm)으로부터 제2 게이트 전극(GE2) 위로 돌출되어 형성되어 있다. 제2 소스 전극(SE2)은 제2 게이트 전극(GE2) 위에서 C자형으로 구부러진 형태를 가질 수 있다.
제2 드레인 전극(DE2)은 제2 게이트 전극(GE2) 위에서 제2 소스 전극(SE2)과 이격되도록 형성되어 있다. 제2 반도체층(SE2) 중 서로 이격되도록 형성된 제2 소스 전극(SE2)과 제2 드레인 전극(DE2) 사이로 노출된 부분에는 채널이 형성되어 있다.
제3 소스 전극(SE3)은 제2 드레인 전극(DE2)과 연결되어 있으며, 제3 게이트 전극(GE3) 위에서 제3 드레인 전극(DE3)과 이격되도록 형성되어 있다. 서로 이격되도록 형성된 제3 소스 전극(SE3)과 제3 드레인 전극(DE3) 사이로 노출된 부분의 제3 반도체층(SM3)에 채널이 형성되어 있다.
제3 드레인 전극(DE3)은 제3 게이트 전극(GE3) 위로 돌출되어 형성되어 있다. 제3 드레인 전극(SE3)은 후술할 유지전극선(SLn)과 연결되어 일정한 전압, 예컨대 유지전압(Vc)을 인가 받게 된다.
상술한 제1 게이트 전극(GE1), 제1 반도체층(SM1), 제1 소스 전극(SE1), 및 제1 드레인 전극(DE1)은 제1 박막 트랜지스터(Tr1)를 이룬다. 또한, 제2 게이트 전극(GE2), 제2 반도체층(SM2), 제2 소스 전극(SE2) 및 제2 드레인 전극(DE2)은 제2 박막 트랜지스터(Tr2)를 이루고, 제3 게이트 전극(GE3), 제3 반도체층(SM3), 제3 소스 전극(SE3), 및 제3 드레인 전극(DE3)은 제3 박막 트랜지스터(Tr3)를 이룬다.
데이터선(DLm, DLm+1), 제1 내지 제3 소스 전극(SE1, SE2, SE3), 제1 내지 제3 드레인 전극(DE1, DE2, DE3) 위에는 제1패시베이션층(PA1)이 위치할 수 있다. 제1패시베이션층(PA1)은 유기 절연 물질 또는 무기 절연 물질 등으로 이루어질 수 있다. 제1패시베이션층(PA1)은 제1 내지 제3 박막 트랜지스터(Tr1, Tr2, Tr3)을 보호하고, 후술할 절연층(ILA)에 포함된 물질이 제1 내지 제3 반도체층(SM1, SM2, SM3)으로 유입되는 것을 방지할 수 있다.
제1패시베이션층(PA1) 위에는 절연층(ILA)이 위치할 수 있다. 몇몇 실시예에서 절연층(ILA)은 제1패시베이션층(PA1)의 상부를 평탄화하는 기능을 가질 수 있다. 절연층(ILA)은 유기물을 포함할 수 있으며, 몇몇 실시예에서 감광성 유기물을 포함할 수 있다. 또한 절연층(ILA)은 색안료를 더 포함할 수도 있다. 예컨대, 절연층(ILA)은 특정 색 파장의 광을 통과시키는 색안료를 포함할 수 있다. 즉, 절연층(ILA)은 색필터일 수 있다. 절연층(ILA)이 색안료를 포함하는 경우, 절연층(ILA)은 데이터선(DLm, DLm+1)의 상측에서 이웃 화소의 절연층(ILA', ILA'')과 적어도 일부가 중첩할 수 있다.
절연층(ILA) 위에는 제2패시베이션층(PA2)이 위치할 수 있다. 제2 패시베이션층(PA2)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 등의 무기 절연물질을 포함할 수 있다. 제2패시베이션층(PA2)은 절연층(ILA)가 들뜨는 것을 방지하고, 절연층(ILA)에 포함된 물질이 액정층(300)으로 유입되는 것을 방지할 수 있다.
제1패시베이션층(PA1), 절연층(ILA) 및 제2패시베이션층(PA2)에는 제1 드레인 전극(DE1)의 일부를 노출하는 제1컨택홀(CT1), 제2 드레인 전극(DE2)의 일부를 노출하는 제2컨택홀(CT2)이 형성될 수 있다.
절연층(ILA) 및 제2패시베이션층(PA2) 위에는 화소 전극(PE1, PE2)이 위치할 수 있다. 화소 전극(PE1, PE2)은 제1 부화소 전극(PE1)과 제2 부화소 전극(PE2)을 포함할 수 있다. 제1 부화소 전극(PE1)은 제1컨택홀(CT1)을 통해 제1 드레인 전극(DE1)과 연결될 수 있고, 제2 부화소 전극(PE2)은 제2컨택홀(CT2)을 통해 제2 드레인 전극(DE2)과 연결될 수 있다.
제1 부화소 전극(PE1) 및 제2 부화소 전극(PE2)은 각각 제1 드레인 전극(DE1) 및 제2 드레인 전극(DE2)으로부터 데이터 전압을 인가 받는다. 이때, 제2 드레인 전극(DE2)에 인가된 데이터 전압 중 일부는 제3 소스 전극(SE3)을 통해 분압되어, 제2 부화소 전극(PE2)에 인가되는 제2 부화소 전압의 크기는 제1 부화소 전극(PE1)에 인가되는 제1 부화소 전압의 크기보다 작아지게 된다. 이는 제1 부화소 전극(PE1) 및 제2 부화소 전극(PE2)에 인가되는 데이터 전압이 정극성(+)인 경우이고, 이와 반대로, 제1 부화소 전극(PE1) 및 제2 부화소 전극(PE2)에 인가되는 데이터 전압이 부극성(-)인 경우에는 제1 부화소 전극(PE1)에 인가되는 제1 부화소 전압이 제2 부화소 전극(PE2)에 인가되는 제2 부화소 전압보다 작아지게 된다.
제1 부화소 전극(PE1)은 제1 줄기부(PE1a) 및 제1 줄기부(PE1a)로부터 방사형으로 돌출되어 연장된 복수의 제1 가지부들(PE1b)을 포함한다. 제1 줄기부(PE1a)는 다양한 형상으로 제공될 수 있다. 예시적으로, 도 17에 도시된 바와 같이 제1 줄기부(PE1a)는 십자형상을 가질 수 있다. 이러한 경우, 제1부화소는 제1 줄기부(PE1a)에 의해 4개의 도메인들로 구분될 수 있다.
제1 가지부들(PE1b)은 각 도메인에 대응되어, 각 도메인마다 서로 다른 방향으로 연장될 수 있다. 제1 가지부들(PE1b)은 제1 줄기부(PE1a)에 의해 구획된 각각의 도메인 내에서 서로 평행하게 연장되며 서로 이격되어 배열된다. 서로 인접한 제1 가지부들(PE1b)은 마이크로미터 단위의 거리로 서로 이격되어 복수의 미세 슬릿들을 형성할 수 있다.
제1 부화소 전극(PE1)은 투명 도전성 물질로 형성될 수 있다. 예를 들어, 제1 부화소 전극(PE1)은 ITO, IZO, ITZO, AZO 등의 투명 도전성 물질로 이루어질 수 있다.
복수의 미세 슬릿들에 의해 제1 부화소의 액정층(300)의 액정분자들은 도메인별로 서로 다른 방향으로 프리틸트된다. 예를 들어, 액정 분자가 기울어지는 방향은 제1 줄기부(PE1a)로 향하는 4개의 방향이 될 수 있다. 따라서 액정 분자의 배향 방향이 서로 다른 네 개의 도메인이 액정층(300)에 형성된다. 이와같이 액정분자가 기울어지는 방향을 다양하게 하면 액정층(300)을 포함하는 액정 표시 장치(5)의 기준 시야각이 커진다.
제2 부화소 전극(PE2)은 제2 줄기부(PE2a) 및 제1 줄기부(PE2a)로부터 방사형으로 돌출되어 연장된 복수의 제2 가지부들(PE2b)를 포함한다. 즉, 제2 부화소 전극(PE2)은 제1 부화소 전극(PE1)과 실질적으로 동일한 구성을 가질 수 있다. 따라서 제2 부화소 전극(PE2)의 구성에 대한 구체적 설명은 생략한다.
몇몇 실시예에서 제2 부화소 전극(PE2)의 면적은, 제1 부화소 전극(PE1)의 면적보다 클 수 있다.
한편, 제1베이스기판(SUB1) 위에는 유지전극선(SLn)이 더 위치할 수 있다. 유지전극선(SLn)은 게이트선(GLn)과 실질적으로 동일한 방향(예시적으로 가로방향)으로 뻗을 수 있다. 유지전극선(SLn)은 후술할 화소전극(PE)의 적어도 일부를 둘러 싸도록 배치될 수 있다. 예시적으로, 유지전극선(SLn)은 제1 부화소 전극(PE1)의 일부를 둘러싸는 제1유지전극(SLna), 제2유지전극(SLnb) 및 제3유지전극(SLNc)을 더 포함할 수 있다. 또한 제1유지전극(SLna) 또는 제2유지전극(SLnb) 으로부터 연장된 유지전극연장부(SLnp)을 더 포함할 수 있다. 아울러, 유지전극선(SLn)은 제2 부화소 전극(PE2)의 일부를 둘러싸는 제4유지전극(SLnd), 제5유지전극(SLne), 제6유지전극(SLnf)를 더 포함할 수 있다. 몇몇 실시예에서 유지전극연장부(SLnp)는 평면 시점에서 바라볼때, 화소전극(PE)과 게이트선(GLn) 사이의 영역으로 연장될 수 있다. 또한 몇몇 실시예에서, 평면 시점에서 바라볼때, 제1유지전극(SLna), 제2유지전극(SLnb), 제4유지전극(SLnd) 및 제5유지전극(SLne)은, 화소전극(PE)과 데이터선(DLm, DLm+1) 사이에 위치할 수 있다.
예시적인 실시예에서 유지전극선(SLn)은 게이트선(GLn) 및 제1 내지 제3 게이트 전극(GE1, GE2, GE3)과 동일층 상에 위치하고 동일 물질로 이루어질 수 있다. 즉, 예시적인 실시예에서 유지전극선(SLn)은 제1베이스기판(SUB1)과 게이트 절연막(GI) 사이에 위치할 수 있으며, 게이트선(GLn)과 동일 물질로 이루어질 수 있다.
제2패시베이션층(PA2) 위에는 차폐패턴(SHP)이 위치할 수 있다. 차폐패턴(SHP)은 화소 전극(PE1, PE2)과 물리적으로 이격될 수 있으며, 화소 전극(PE1, PE2)과 동일층 상에 위치할 수 있다. 즉, 차폐패턴(SHP)은 화소 전극(PE1, PE2)과 마찬가지로 제2패시베이션층(PA2) 바로 위에 위치하여 제2패시베이션층(PA2)과 직접 접촉할 수 있다. 차폐패턴(SHP)은 투명 도전성 물질로 이루어질 수 있으며, 화소 전극(PE1, PE2)과 동일한 물질로 이루어질 수 있다. 몇몇 실시예에서 차폐 패턴(SHP)과 화소 전극(PE1, PE2)은 하나의 마스크를 이용하여 동일 공정 내에서 동시에 형성될 수 있다.
평면 시점에서 바라볼 때, 차폐패턴(SHP)은 제1 박막 트랜지스터(Tr1) 및 제2 박막 트랜지스터(Tr2) 중 적어도 어느 하나와 중첩할 수 있다. 예시적인 실시예에서 차폐패턴(SHP)은 제1 박막 트랜지스터(Tr1) 및 제2 박막 트랜지스터(Tr2)와 모두 중첩할 수 있다. 또한 제1 소스 전극(SE1), 및 제1 드레인 전극(DE1), 제2 소스 전극(SE2) 및 제2 드레인 전극(DE2)과 중첩할 수 있다. 다만 이에 한정되는 것은 아니며, 차폐패턴(SHP)은 필요에 따라 제1 박막 트랜지스터(Tr1) 및 제2 박막 트랜지스터(Tr2) 중 어느 하나와만 중첩할 수도 있다.
몇몇 실시예에서, 차폐패턴(SHP)에는 공통전압(Vcom) 또는 유지전압(Vc)이 인가될 수 있다.
차폐패턴(SHP)에 유지전압(Vc)이 인가되는 경우, 차폐패턴(SHP)은 제1차폐패턴연장부(SHPa)를 더 포함할 수 있다. 제1차폐패턴연장부(SHPa)는 유지전극연장부(SLnp)측으로 연장될 수 있으며, 게이트 절연막(GI), 제1패시베이션층(PA1), 절연층(ILA) 및 제2패시베이션층(PA2)에 형성된 제3컨택홀인 유지전극 컨택홀(CT3)을 통해 유지전극연장부(SLnp)와 접촉할 수 있다. 이에 따라 차폐패턴(SHP)은 유지전극선(SLn)과 전기적으로 연결되어 유지전압(Vc)을 인가받을 수 있다. 유지전압(Vc)은 공통전압(Vcom)과 실질적으로 동일하거나, 전압 레벨 차이가 작을 수 있다.
또한 제1차폐패턴연장부(SHPa)는 유지전극 컨택홀(CT3)을 통해 제3 드레인 전극(DE3)과도 접촉할 수 있다. 즉, 제1차폐패턴연장부(SHPa)는 제3 드레인 전극(DE3)과 유지전극선(SLn)을 서로 전기적으로 연결하는 연결전극으로 기능을 가질 수 있다.
다만 이에 한정되는 것은 아니며, 차폐패턴(SHP)은 별도의 단자를 통해 공통전압(Vcom)을 인가받을 수도 있다. 또는 다른 실시예에서 차폐패턴(SHP)은 플로팅된 상태일 수도 있다.
차폐패턴(SHP) 상에는 간격재(CS)가 위치할 수 있다. 간격재(CS)는 어레이 기판(100d)과 대향 기판(200d) 사이의 이격 거리를 유지할 수 있다. 몇몇 실시예에서 간격재(CS)는 아크릴레이트(acrylate) 등의 투명한 유기 절연 물질 또는 투명한 무기 절연 물질을 포함할 수 있다. 간격재(CS)가 유기 절연 물질로 이루어지는 경우 간격재(CS)는 감광성 유기 절연 물질을 포함할 수 있다.
몇몇 실시예에서 간격재(CS)는 차폐패턴(SHP) 상부 중, 제1 박막 트랜지스터(Tr1) 및 제2 박막 트랜지스터(Tr2) 중 적어도 어느 하나와 중첩하는 부분에 위치할 수 있다. 이에 따라 후술할 차광부재(BM)의 크기를 상대적으로 감소시키고 액정 표시 장치(5)의 개구율을 향상시킬 수 있다.
이하 대향 기판(200d)에 대해 설명한다.
대향 기판(200d)은 제2베이스기판(SUB2), 차광부재(BM), 오버코트층(OC), 공통 전극(CE)을 포함할 수 있다.
제2베이스기판(SUB2)은 제1베이스기판(SUB1)과 유사하게 투명 절연 기판일 수 있다. 또한, 제2베이스기판(SUB2)은 고내열성을 갖는 고분자 또는 플라스틱을 포함할 수도 있다. 몇몇 실시예에서 제2베이스기판(SUB2)은 가요성을 가질 수도 있다.
제1베이스기판(SUB1)을 향하는 제2베이스기판(SUB2)의 일면에는 차광부재(BM)가 위치할 수 있다. 몇몇 실시예에서 차광부재(BM)는 게이트선(GLn), 제1 내지 제3 박막 트랜지스터(Tr1, Tr2, Tr3)와 중첩하는 부분 및 데이터선(DLm, DLm+1)과 중첩하는 부분을 포함할 수 있다. 차광부재(BM)는 블랙 카본(black carbon) 등의 차광성 안료 또는 크롬(Cr) 등의 불투명 물질을 포함할 수 있으며, 감광성 유기 물질을 포함할 수 있다.
오버코트층(OC)은 제2베이스기판(SUB2) 및 차광부재(BM) 상에 형성될 수 있으며, 차광부재(BM)를 덮을 수 있다. 오버코트층(OC)은 차광부재(BM)에 의해 형성된 단차를 평탄화 할 수 있다. 몇몇 실시예에서 오버코트층(OC)은 필요에 따라 생략될 수도 있다.
오버코트층(OC) 상에는 공통전극(CE)이 위치할 수 있다. 몇몇 실시예에서 오버코트층(OC)이 생략되는 경우, 공통전극(CE)은 제2베이스기판(SUB2) 및 차광부재(BM) 위에 위치할 수 있다. 공통전극(CE)은 ITO, IZO 등과 같은 투명 도전성 물질로 이루어질 수 있다. 몇몇 실시예에서 공통전극(CE)은 제2베이스기판(SUB2)의 전면에 걸쳐 전체적으로 형성될 수 있다. 공통전극(270)에는 공통 전압(Vcom)이 인가되어 화소전극(PE)과 함께 전계를 형성할 수 있다.
본 실시예에 따른 액정 표시 장치(5)는, 측면 시인성의 향상 효과와 함께, 제1 박막 트랜지스터(Tr1), 제2 박막 트랜지스터(Tr2) 자체의 기생용량, 예컨대 제1 소스 전극(SE1), 제1드레인 전극(DE1), 제2 소스 전극(SE2), 제2 드레인 전극(DE2)들 간의 기생용량으로 인한 크로스토크 불량 발생을 억제할 수 있다.
또한, 제1 박막 트랜지스터(Tr1) 및/또는 제2 박막 트랜지스터(Tr2)와 타 구성들, 예컨대 제1 박막 트랜지스터(Tr1) 및 제2 박막 트랜지스터(Tr2) 중 적어도 어느 하나와 데이터선(DLm, DLm+1) 간의 커플링 전계를 차단할 수 있게 되어, 크로스토크 불량 발생을 더욱 억제할 수 있다.
또한 차폐패턴(SHP)에는 유지전압(Vc) 또는 공통전압(Vcom)이 인가될 수 있는 바, 이에 따라 공통전극(CE)과 차폐패턴(SHP) 사이에는 전계가 형성되지 않거나 전계가 형성되더라도 그 세기는 미미할 수 있다. 따라서 제1 박막 트랜지스터(Tr1) 및/또는 제2 박막 트랜지스터(Tr2)와 인접한 영역에 위치한 액정 분자들이 오배열될 가능성이 낮아진다. 따라서, 제1 박막 트랜지스터(Tr1) 및/또는 제2 박막 트랜지스터(Tr2) 부근에서 액정 분자들의 오배열로 인한 빛샘이 감소할 수 있으며, 차광부재(BM)의 면적을 감소시킬 수 있다. 따라서 액정 표시 장치(5)의 개구율이 증가할 수 있다.
도 20 및 도 21은 도 17 내지 도 19에 도시된 액정 표시 장치의 변형 실시예를 도시한 단면도이다.
도 20 및 도 21을 참조하면, 본 실시예에 따른 액정 표시 장치(6)는, 어레이 기판(100e), 대향 기판(200e) 및 액정층(300)을 포함한다. 그리고, 이외 어레이 기판(100e)과 대향 기판(200e)의 바깥 면에 부착되어 있는 한 쌍의 편광자(도시하지 않음)를 더 포함할 수 있다.
어레이 기판(100e)은, 도 17 내지 도 19의 설명에서 상술한 어레이 기판(도 17 내지 도 19의 100d)과는 달리, 차광부재(BMa)를 포함할 수 있다.
차광부재(BMa)는 제1 부화소 전극(PE1)과 제2 부화소 전극(PE2)의 일부분, 제2패시베이션층(PA2) 및 차폐패턴(SHP) 상에 위치할 수 있으며, 제1 부화소 전극(PE1)과 제2 부화소 전극(PE2)의 일부분, 제2패시베이션층(PA2) 및 차폐패턴(SHP)과 직접 접촉할 수 있다. 차광부재(BMa)는 게이트선(GLn) 및 제1 내지 제3 박막 트랜지스터(Tr1, Tr2, Tr3)와 중첩하는 부분, 데이터선(DLm, DLm+1)과 중첩하는 부분을 포함할 수 있다. 차광부재(BMa)의 적어도 일부는 제1컨택홀(CT1), 제2컨택홀(CT2) 및 유지전극 컨택홀(CT3) 내에 채워질 수 있다. 차광부재(BMa)는 차광성 안료, 예컨대 블랙 카본 등의 안료를 포함할 수 있으며, 감광성의 유기 물질을 포함할 수 있다.
간격재(CSa)는 차광부재(BMa) 상에 위치할 수 있으며 차광부재(BMa)와 직접 접촉할 수 있다. 몇몇 실시예에서 간격재(CSa)는 차광성 안료를 포함할 수 있으며, 차광부재(BMa)와 동일한 물질로 이루어질 수 있다.
몇몇 실시예에서 간격재(CSa)는 차광부재(BMa)와 일체로 이루어질 수 있으며, 하나의 광마스크(예시적으로 하프톤 마스크 등)를 이용하여 동시에 형성될 수 있다.
이외 어레이 기판(100e)의 구성에 대한 설명은 도 17 내지 도 19의 설명에서 상술한 바와 실질적으로 동일한 바, 생략한다.
대향 기판(200e)은 제2베이스기판(SUB2), 오버코트층(OC) 및 공통전극(CE)를 포함할 수 있으며, 차광부재를 포함하지 않을 수 있다. 즉, 대향 기판(200a)은 차광부재를 포함하지 않는 점에서 도 17 내지 도 19의 설명에서 상술한 대향 기판(도 18 및 도 19의 200d)과는 차이점이 존재하며, 이외의 구성은 실질적으로 동일할 수 있다. 따라서 구체적 설명은 생략한다.
본 실시예의 액정 표시 장치(6)는, 차광부재(BMa)를 제1 내지 제3 박막 트랜지스터(Tr1, Tr2, Tr3), 제2 박와 함께 어레이 기판(100a)에 위치시킴으로써 차광부재(BMa)와 제1 부화소 전극(PE1), 제2 부화소 전극(PE2) 및 제1 내지 제3 박막 트랜지스터(Tr1, Tr2, Tr3) 사이의 오정렬에 따른 빛샘이나 개구율 저하를 방지할 수 있고 투과율을 높일 수 있다.
도 22는 본 발명의 또 다른 예시적 실시예에 따른 액정 표시 장치가 포함하는 어레이 기판의 개략적 평면도로서, 보다 구체적으로 한 화소의 구조를 개략적으로 도시한 평면도, 도 23은 도 22의 어레이 기판을 포함하는 액정 표시 장치를 도 22의 I-I'선을 따라 절단한 개략적인 단면도, 도 24는 도 22의 어레이 기판을 포함하는 액정 표시 장치를 도 22의 J-J'선을 따라 절단한 개략적인 단면도이다.
도 22 내지 도 24를 참조하면, 본 실시예에 따른 액정 표시 장치(7)는, 어레이 기판(100f), 어레이 기판(100f)과 대향하는 대향 기판(200f) 및 어레이 기판(100f)과 대향 기판(200f) 사이에 위치하는 액정층(300)을 포함할 수 있다. 그리고, 이외 어레이 기판(100f)과 대향 기판(200f)의 바깥 면에 부착되어 있는 한 쌍의 편광자(도시하지 않음)를 더 포함할 수 있다.
어레이 기판(100f)은, 도 17 내지 도 19에서 상술한 어레이 기판(도 17 내지 도 19의 100e)과는 달리, 차폐전극(SHE1, SHE2)을 포함할 수 있다.
차폐전극(SHE1, SHE2)은, 제2패시베이션층(PA2) 위에 위치할 수 있다. 차폐전극(SHE1, SHE2)은 차폐패턴(SHP)과 마찬가지로 제1 부화소 전극(PE1) 및 제2 부화소 전극(PE2)과 물리적으로 이격될 수 있으며, 제1 부화소 전극(PE1) 및 제2 부화소 전극(PE2)과 동일층 상에 위치할 수 있다. 즉, 차폐전극(SHE1, SHE2)은 제1 부화소 전극(PE1) 및 제2 부화소 전극(PE2)과 마찬가지로 제2패시베이션층(PA2) 바로 위에 위치하여 제2패시베이션층(PA2)과 직접 접촉할 수 있다. 차폐전극(SHE1, SHE2)은 투명 도전성 물질로 이루어질 수 있으며, 차폐패턴(SHP) 및 화소 전극(PE)과 동일한 물질로 이루어질 수 있다. 몇몇 실시예에서 차폐전극(SHE1, SHE2), 차폐패턴(SHP) 및 화소 전극(PE)은 하나의 마스크를 이용하여 동시에 형성될 수 있다.
차폐전극(SHE1, SHE2)은, 제2패시베이션층(PA2)의 상부 중, 데이터선(DLm, DLm+1)과 대응하는 부분에 위치할 수 있으며, 데이터선(DLm, DLm+1)과 중첩할 수 있다. 차폐전극(SHE1, SHE2) 중 제1데이터선(DLm)과 중첩하는 제1차폐전극(SHE1)의 가로방향, 즉 게이트선(GLn)의 연장방향으로의 폭(Ws1)은, 제1데이터선(DLm)의 가로방향 폭(Wd1)보다 클 수 있다. 마찬가지로 제2데이터선(DLm+1)과 중첩하는 제2차폐전극(SHE2)의 가로방향, 즉 게이트선(GLn)의 연장방향으로의 폭(Ws2)은, 제2데이터선(DLm+1)의 가로방향 폭(Wd2)보다 클 수 있다. 또한, 평면 시점에서 바라볼 때, 제1차폐전극(SHE1)은 제1데이터선(DLm)을 커버할 수 있으며, 마찬가지로 제2차폐전극(SHE2)은 제2데이터선(DLm+1)을 커버할 수 있다.
몇몇 실시예에서, 차폐전극(SHE1, SHE2)에는 공통전압(Vcom) 또는 유지전압(Vc)이 인가될 수 있다.
몇몇 실시예에서, 제1차폐전극(SHE1) 및 제2차폐전극(SHE2) 중 적어도 어느 하나는, 차폐패턴(SHP)과 전기적으로 연결될 수 있다. 예시적으로, 차폐패턴(SHP)의 제1차폐패턴연장부(SHPa)는 유지전극 컨택홀(CT3)을 통해 유지전극연장부(SLnp)와 접촉하고, 제2차폐전극(SHE2) 측으로 더 연장되어 제2차폐전극(SHE2)과 연결될 수 있다. 이에 따라 차폐패턴(SHP) 및 제2차폐전극(SHE2)은 유지전극선(SLn)과 전기적으로 연결되어 유지전압(Vc)을 인가받을 수 있다.
또한, 몇몇 실시예에서, 도 22에 도시된 바와 같이, 차폐패턴(SHP)은 제2차폐패턴연장부(SHPb)를 더 포함할 수 있다. 그리고 제2차폐패턴연장부(SHPb)는 제1차폐전극(SHE1) 측으로 연장되어 제1차폐전극(SHE1)과 전기적으로 연결될 수 있다. 이에 따라 제1차폐전극(SHE1), 차폐패턴(SHP) 및 제2차폐전극(SHE2)은 상호 전기적으로 연결될 수 있다. 그리고, 차폐패턴(SHP)에 유지전압(Vc)이 인가되는 경우, 제1차폐전극(SHE1) 및 제2차폐전극(SHE2)에도 유지전압(Vc)이 제공될 수 있다.
유지전압(Vc)은 공통전압(Vcom)과 실질적으로 동일하거나, 전압 레벨 차이가 작을 수 있다.
다만, 제1차폐전극(SHE1), 차폐패턴(SHP) 및 제2차폐전극(SHE2)간의 연결관계가 상술한 내용에 한정되는 것은 아니다. 이외 다른 실시예에서, 제1차폐전극(SHE1) 및 제2차폐전극(SHE2)은 전기적으로 연결되고, 차폐패턴(SHP)은 제1차폐전극(SHE1) 및 제2차폐전극(SHE2)과 전기적으로 연결되지 않을 수도 있다. 또는, 제1차폐전극(SHE1) 및 제2차폐전극(SHE2) 중 어느 하나만이 차폐패턴(SHP)과 전기적으로 연결될 수도 있다. 또는 제1차폐전극(SHE1), 제2차폐전극(SHE2) 및 차폐패턴(SHP)이 모두 서로 전기적으로 연결되지 않을 수도 있다.
또한, 제1차폐전극(SHE1), 차폐패턴(SHP), 제2차폐전극(SHE2)에 전압이 제공되는 경로는 상술한 내용에 한정되는 것은 아니다. 예컨대, 다른 실시예에서 제1차폐전극(SHE1), 차폐패턴(SHP), 제2차폐전극(SHE2) 중 적어도 어느 하나에는, 별도의 단자를 통해 공통전압(Vcom)이 제공될 수도 있다.
아울러, 몇몇 실시예에서 제1차폐전극(SHE1), 제2차폐전극(SHE2) 및 차폐패턴(SHP) 중 적어도 어느 하나는 플로팅된 상태일 수도 있다.
이외 어레이 기판(100f)의 구성에 대한 설명은 도 17 내지 도 19의 설명에서 상술한 바와 실질적으로 동일한 바, 생략한다.
대향 기판(200f)은 제2베이스기판(SUB2), 차광부재(BM), 오버코트층(OC) 및 공통전극(CE)를 포함할 수 있다.
몇몇 실시예에서 차광부재(BM)는 게이트선(GLn) 및 제1 내지 제3 박막 트랜지스터(Tr1, Tr2, Tr3)와 중첩하는 부분을 포함할 수 있다. 그리고 차광부재(BM) 중 데이터선(DLm, DLm+1)과 중첩하는 부분(BM1)은 생략되거나 그 면적이 감소할 수 있다. 이외의 구성들에 대한 설명은 도 17 내지 도 19의 설명에서 상술한 바와 실질적으로 동일한 바, 생략한다.
데이터선(DLm, DLm+1)과 화소전극(PE) 사이의 부분은 상대적으로 제1 부화소 전극(PE1)과 공통전극(CE) 사이, 제2 부화소 전극(PE2)과 공통전극(CE) 사이에서 형성되는 전계가 약한 바, 액정 분자가 오정렬될 가능성이 존재한다.
본 실시예에 따른 액정 표시 장치(7)는, 차폐패턴(SHP)뿐만 아니라, 차폐전극(SHE1, SHE2)에 유지전압(Vc)이 인가되거나, 공통전극(CE)에 인가되는 전압과 동일 레벨의 전압, 예컨대 공통전압(Vcom)이 인가될 수 있다. 이에 따라 공통전극(CE)과 차폐전극(SHE1, SHE2) 사이에는 전계가 형성되지 않거나 전계가 형성되더라도 그 세기는 미미할 수 있다. 따라서 데이터선(DLm, DLm+1)과 인접한 영역에 위치한 액정 분자들이 오배열될 가능성이 낮아지며, 데이터선(DLm, DLm+1) 부근에서 액정 분자들의 오배열로 인한 빛샘이 감소하는 이점, 차광부재(BM)의 면적을 더욱 감소시킬 수 있는 이점 및 개구율을 향상시킬 수 있는 이점이 존재한다.
또한, 데이터선(DLm, DLm+1)과 화소전극(PE)간에 발생하는 전계가 차폐전극(SHE1, SHE2)에 의해 약화될 수 있으며, 이로 인해 크로스토크 불량을 감소시킬 수 있는 이점도 갖는다.
도 25 및 도 26은 도 23 및 도 24에 도시된 액정 표시 장치의 변형 실시예를 도시한 단면도이다.
도 25 및 도 26을 참조하면, 본 실시예에 따른 액정 표시 장치(8)는, 어레이 기판(100g), 대향 기판(200g) 및 액정층(300)을 포함한다. 그리고, 이외 어레이 기판(100g)과 대향 기판(200g)의 바깥 면에 부착되어 있는 한 쌍의 편광자(도시하지 않음)를 더 포함할 수 있다.
어레이 기판(100g)은, 도 23 및 도 24에서 상술한 어레이 기판(도 23 및 도 24의 100f)과는 달리, 차광부재(BMa)를 포함할 수 있다.
차광부재(BMa)는 제1 부화소 전극(PE1)과 제2 부화소 전극(PE2)의 일부분, 제2패시베이션층(PA2) 및 차폐패턴(SHP) 상에 위치할 수 있으며, 제1 부화소 전극(PE1)과 제2 부화소 전극(PE2)의 일부분, 제2패시베이션층(PA2) 및 차폐패턴(SHP)과 직접 접촉할 수 있다. 차광부재(BMa)는 게이트선(GLn) 및 제1 내지 제3 박막 트랜지스터(Tr1, Tr2, Tr3)와 중첩하는 부분을 포함할 수 있다. 그리고 차광부재(BMa) 중 데이터선(DLm, DLm+1)과 중첩하는 부분(BMa1)은 생략되거나 그 면적이 감소할 수 있다.
간격재(CSa)는, 차광부재(BMa) 상에 위치할 수 있으며, 차광부재(BMa)와 직접 접촉할 수 있다. 몇몇 실시예에서 간격재(CSa)는 차광성 안료를 포함할 수 있으며, 차광부재(BMa)와 동일한 물질로 이루어질 수 있다.
몇몇 실시예에서 간격재(CSa)는 차광부재(BMa)와 일체로 이루어질 수 있으며, 하나의 광마스크를 이용하여 동시에 형성될 수 있다.
이외 어레이 기판(100g)의 구성에 대한 설명은 도 23 및 도 24의 설명에서 상술한 바와 실질적으로 동일한 바, 생략한다.
대향 기판(200g)은 제2베이스기판(SUB2), 오버코트층(OC) 및 공통전극(CE)를 포함할 수 있으며, 차광부재를 포함하지 않을 수 있다. 즉, 대향 기판(200g)은 차광부재를 포함하지 않는 점에서 도 23 및 도 24의 설명에서 상술한 대향 기판(도 23 및 도 24의 200f)과는 차이점이 존재하며, 이외의 구성은 실질적으로 동일할 수 있다. 따라서 구체적 설명은 생략한다.
도 27 및 도 28은 차폐패턴 유무에 따른 액정 표시 장치의 V-CT(Vertical crosstalk)측정값을 도시한 그래프로서, 보다 구체적으로 도 27은 차폐패턴을 구비하지 않은 액정 표시 장치의 V-CT 측정 그래프, 도 28은 차폐패턴을 구비한 경우 액정 표시 장치의 V-CT 측정 그래프이다. 여기서 차폐패턴 유무를 제외한 나머지 구조는 도 22에 도시된 액정 표시 장치와 실질적으로 동일할 수 있다.
도 27 및 도 28에서, X2는 화소전극과 좌우측의 데이터선간 거리가 같은 경우, 예컨대 상기 화소전극 좌측에 제1데이터선이 위치하고 상기 화소전극 우측에 제2데이터선이 위치한다고 가정시, 상기 화소전극과 제1데이터선 간의 거리가, 상기 화소전극과 상기 제2데이터선간의 거리가 동일한 경우(예컨대 정얼라인 상태)를 나타낸다. 그리고, X1는 상기 화소전극이 상기 정얼라인 상태에서 상기 제1데이터선 측으로 3㎛ 이동한 경우, X3는 화소전극이 상기 정얼라인 상태에서 상기 제2데이터선 측으로 3㎛ 이동한 경우를 나타낸다.
도 27 및 도 28을 참조하면, 박막 트랜지스터 상에 차폐패턴을 배치한 본 발명의 실시예에 따르는 경우, 차폐패턴을 구비하지 않은 액정 표시 장치에 비해 V-CT값이 감소하는 것을 확인할 수 있으며, 개략적으로 최대 40% 감소하는 것을 확인할 수 있다.
이상에서 본 발명의 실시예를 중심으로 설명하였으나 이는 단지 예시일 뿐 본 발명을 한정하는 것이 아니며, 본 발명이 속하는 분야의 통상의 지식을 가진 자라면 본 발명의 실시예의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다. 예를 들어, 본 발명의 실시예에 구체적으로 나타난 각 구성 요소는 변형하여 실시할 수 있다. 그리고 이러한 변형과 응용에 관계된 차이점들은 첨부된 청구 범위에서 규정하는 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.

Claims (28)

  1. 제1베이스기판;
    상기 제1베이스기판 상에 위치하고 제1방향으로 연장된 제1신호선;
    상기 제1베이스기판 상에 위치하고 상기 제1방향과 교차하는 제2방향으로 연장되며 상기 제1신호선과 절연된 제2신호선;
    상기 제1베이스기판 상에 위치하고, 상기 제1신호선 및 상기 제2신호선과 전기적으로 연결된 박막 트랜지스터;
    상기 박막 트랜지스터와 전기적으로 연결된 화소전극; 및
    상기 화소전극과 동일층 상에 상기 화소전극과 이격되어 배치되고, 상기 박막 트랜지스터와 중첩하며 상기 화소전극과 동일한 물질을 포함하는 차폐패턴;
    을 포함하는 액정 표시 장치.
  2. 제1항에 있어서,
    상기 화소전극에는 제1전압이 인가되고,
    상기 차폐패턴에는 상기 제1전압과 상이한 레벨의 제2전압이 인가되는 액정 표시 장치.
  3. 제1항에 있어서,
    상기 제1베이스기판 상에 위치하고 상기 박막 트랜지스터를 커버하는 절연층; 을 더 포함하고,
    상기 화소전극 및 상기 차폐패턴은 상기 절연층 상에 위치하고,
    상기 화소전극은, 상기 절연층에 형성된 컨택홀을 통해 상기 박막 트랜지스터와 전기적으로 연결된 액정 표시 장치.
  4. 제3항에 있어서,
    상기 절연층은,
    색안료를 포함하는 액정 표시 장치.
  5. 제1항에 있어서,
    상기 차폐패턴 상에 위치하는 간격재를 더 포함하고,
    상기 차폐패턴은 상기 박막 트랜지스터의 반도체층과 중첩하고,
    상기 간격재는 상기 차폐패턴 및 상기 박막 트랜지스터의 상기 반도체층과 중첩하는 액정 표시 장치.
  6. 제5항에 있어서,
    상기 간격재는, 상기 차폐패턴과 직접 접촉하는 액정 표시 장치.
  7. 제5항에 있어서,
    상기 차폐패턴 상에 위치하고, 상기 박막 트랜지스터와 중첩하는 차광부재; 를 더 포함하고,
    상기 간격재는 상기 차광부재 상에 위치하고 상기 차광부재와 동일한 물질을 포함하는 액정 표시 장치.
  8. 제1항에 있어서,
    상기 제1베이스기판 상에 위치하고, 상기 화소전극의 가장자리를 따라 배치된 유지전극선; 을 더 포함하고,
    상기 차폐패턴은,
    상기 유지전극선과 전기적으로 연결된 액정 표시 장치.
  9. 제1항에 있어서,
    상기 화소전극 상에 위치하는 액정층;
    상기 액정층 상에 위치하는 제2베이스기판; 및
    상기 제2베이스기판과 상기 액정층 사이에 위치하는 공통 전극;
    을 더 포함하는 액정 표시 장치.
  10. 제9항에 있어서,
    상기 공통 전극과 상기 차폐패턴에는,
    동일한 레벨의 전압이 인가되는 액정 표시 장치.
  11. 제9항에 있어서,
    상기 제2베이스기판과 상기 공통 전극 사이에 위치하고 상기 박막 트랜지스터 및 상기 차폐패턴과 중첩하는 차광부재; 를 더 포함하는 액정 표시 장치.
  12. 제1베이스기판;
    상기 제1베이스기판 상에 위치하고 제1방향으로 연장된 제1신호선;
    상기 제1베이스기판 상에 위치하고 상기 제1신호선과 절연되어 상기 제1방향과 교차하는 제2방향으로 연장된 제2신호선;
    상기 제1베이스기판 상에 위치하고, 상기 제1신호선 및 상기 제2신호선과 전기적으로 연결된 박막 트랜지스터;
    상기 박막 트랜지스터 및 상기 제2신호선 상에 위치하는 절연층;
    상기 제2신호선 상에 상기 제2방향을 따라 배치되고 상기 제2신호선과 중첩하는 차폐전극; 및
    상기 박막 트랜지스터 상에 위치하고, 상기 박막 트랜지스터와 중첩하며, 상기 차폐전극과 동일한 물질을 포함하는 차폐패턴;
    을 포함하는 액정 표시 장치.
  13. 제12항에 있어서,
    상기 차폐패턴과 상기 차폐전극은,
    동일층 상에 위치하고, 상기 동일층과 직접 접촉하는 액정 표시 장치.
  14. 제12항에 있어서,
    상기 차폐패턴 및 상기 차폐전극은,
    투명 도전성 물질을 포함하는 액정 표시 장치.
  15. 제12항에 있어서,
    상기 절연층 상에 위치하고 상기 차폐패턴 및 상기 차폐전극과 이격되고, 상기 절연층에 형성된 컨택홀을 통해 상기 박막 트랜지스터와 전기적으로 연결된 화소전극; 을 더 포함하고,
    상기 차폐패턴 및 상기 차폐전극은 상기 절연층 상에 위치하는 액정 표시 장치.
  16. 제15항에 있어서,
    상기 절연층은,
    색안료를 포함하는 액정 표시 장치.
  17. 제15항에 있어서,
    상기 화소전극, 상기 차폐전극 및 상기 차폐패턴은,
    동일한 물질을 포함하는 액정 표시 장치.
  18. 제15항에 있어서,
    상기 화소전극에는 제1전압이 인가되고,
    상기 차폐패턴 및 상기 차폐전극 중 적어도 어느 하나에는 상기 제1전압과 상이한 레벨의 제2전압이 인가되는 액정 표시 장치.
  19. 제12항에 있어서,
    평면 시점에서, 상기 차폐전극의 폭은 상기 제2신호선의 폭보다 큰 액정 표시 장치.
  20. 제12항에 있어서
    평면 시점에서, 상기 차폐전극은 상기 제1방향을 따라 상기 제2신호선을 커버하는 액정 표시 장치.
  21. 제12항에 있어서,
    상기 차폐패턴 상에 위치하는 간격재를 더 포함하고,
    상기 차폐패턴은 상기 박막 트랜지스터의 반도체층과 중첩하고,
    상기 간격재는 상기 차폐패턴 및 상기 박막 트랜지스터의 상기 반도체층과 중첩하는 액정 표시 장치.
  22. 제21항에 있어서,
    상기 간격재는,
    상기 차폐패턴과 직접 접촉하는 액정 표시 장치.
  23. 제21항에 있어서,
    상기 차폐패턴 상에 위치하고, 상기 박막 트랜지스터와 중첩하는 차광부재; 를 더 포함하고,
    상기 간격재는 상기 차광부재 상에 위치하고 상기 차광부재와 동일한 물질을 포함하는 액정 표시 장치.
  24. 제12항에 있어서,
    상기 차폐패턴은,
    상기 차폐전극과 전기적으로 연결된 액정 표시 장치.
  25. 제12항에 있어서,
    상기 절연층 상에 위치하고, 상기 차폐패턴 및 상기 차폐전극과 이격되고, 상기 박막 트랜지스터와 전기적으로 연결된 화소전극;
    상기 제1베이스기판 상에 위치하고, 상기 화소전극의 가장자리를 따라 배치된 유지전극선; 을 더 포함하고,
    상기 차폐전극 및 상기 차폐패턴 중 적어도 어느 하나는,
    상기 유지전극선과 전기적으로 연결된 액정 표시 장치.
  26. 제12항에 있어서,
    상기 차폐전극 및 상기 차폐패턴 상에 위치하는 액정층;
    상기 액정층 상에 위치하는 제2베이스기판; 및
    상기 액정층과 상기 제2베이스기판 사이에 위치하는 공통 전극; 을 더 포함하는 액정 표시 장치.
  27. 제26항에 있어서,
    상기 공통 전극, 상기 차폐패턴 및 상기 차폐전극에는,
    동일한 레벨의 전압이 인가되는 액정 표시 장치.
  28. 제27항에 있어서,
    상기 제2베이스기판과 상기 공통 전극 사이에 위치하고 상기 박막 트랜지스터 및 상기 차폐패턴과 중첩하는 차광부재; 를 더 포함하는 액정 표시 장치.
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