KR102488857B1 - 표시 장치 - Google Patents

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배양호
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Abstract

본 발명의 일 실시예에 따른 표시 장치는, 제1 영역, 제2 영역 및 제1 영역과 제2 영역 사이에 위치하는 제3 영역을 포함하는 제1 전극, 제1 전극 상에 배치되는 제1 절연막, 제1 절연막 상에 배치되며, 제3 영역과 중첩되는 제4 영역을 포함하는 제2 전극, 제2 전극 상에 배치되는 제2 절연막, 제1, 제2 및 제4 영역을 노출시키는 컨택홀 및 제2 절연막 상에 컨택홀을 덮도록 배치되며, 컨택홀에 의해 노출되는 제1 영역 및 제2 영역 중 적어도 하나 및 제4 영역과 연결되는 제3 전극을 포함한다.

Description

표시 장치{DISPLAY DEVICE}
본 발명은 표시 장치에 관한 것이다.
표시 장치는 멀티미디어의 발달과 함께 그 중요성이 증대되고 있다. 이에 부응하여 액정 표시 장치(Liquid Crystal Display, LCD), 유기 발광 표시 장치(Organic Light Emitting Display, OLED) 등과 같은 여러 종류의 표시 장치가 사용된다.
액정 표시 장치는 전기장의 세기에 따라 광투과도가 달라지는 액정의 전기-광학적 특성을 이용하여 영상을 구현하는 표시 장치이다. 액정 표시 장치는 복수의 화소를 포함한다. 각 화소에는 화소 전극과 색필터가 배치된다. 각 화소 전극은 박막 트랜지스터에 의해 구동된다.
또한, 유기 발광 표시 장치는 전자와 정공의 재결합에 의해 빛을 발생하는 유기 발광 소자(Organic Light Emitting Diode)를 이용하여 영상을 표시한다. 이러한 유기 발광 표시 장치는 빠른 응답속도를 가지면서, 휘도 및 시야각이 크고 동시에 낮은 소비 전력으로 구동된다.
표시 장치는 일 실시예로 서로 다른 층에 배치되는 두 전극을 전기적으로 연결시키기 위해, 두 전극 사이에 위치하는 절연막에 컨택홀(contact hole)을 형성하고 상기 컨택홀에 연결 전극을 형성하는 방법을 사용한다.
본 발명이 해결하고자 하는 과제는 마스크 미스 얼라인에 따른 접촉 불량을 방지할 수 있는 컨택 구조를 갖는 표시 장치를 제공하고자 한다.
본 발명의 과제들은 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
본 발명의 일 실시예에 따른 액정 표시 장치는 마스크 미스 얼라인에 따른 접촉 불량의 발생을 방지할 수 있다.
본 발명의 실시예들에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며, 더욱 다양한 효과들이 본 명세서 내에 포함되어 있다.
도 1은 본 발명의 일 실시예에 따른 표시 장치의 구성 중 컨택 구조를 나타낸 평면도이다.
도 2는 도 1에 도시된 I1-I1'선을 따라 자른 단면도이다.
도 3은 도 1에 도시된 I2-I2'선을 따라 자른 단면도이다.
도 4는 도 1에 도시된 I3-I3'선을 따라 자른 단면도이다.
도 5는 본 발명의 일 실시예에 따른 표시 장치의 구성 중 컨택 구조를 형성하는 제1 과정을 설명하기 위한 평면도이다.
도 6은 도 5의 A1-A1' 선을 따라 자른 단면도이다.
도 7은 본 발명의 일 실시예에 따른 표시 장치의 구성 중 컨택 구조를 형성하는 제2 과정을 설명하기 위한 평면도이다.
도 8은 도 7의 A2-A2' 선을 따라 자른 단면도이다.
도 9는 본 발명의 일 실시예에 따른 표시 장치의 구성 중 컨택 구조를 형성하는 제3 과정을 설명하기 위한 평면도이다.
도 10은 도 9의 A3-A3' 선을 따라 자른 단면도이다.
도 11은 본 발명의 일 실시예에 따른 컨택 구조에서 좌측 오버레이 시프트가 발생된 경우를 나타낸 평면도이다.
도 12는 도 11의 B1-B1'선을 따라 자른 단면도이다.
도 13은 본 발명의 일 실시예에 따른 컨택 구조에서 우측 오버레이 시프트가 발생된 경우를 나타낸 평면도이다.
도 14는 도 13의 B2-B2'선을 따라 자른 단면도이다.
도 15는 본 발명의 다른 실시예에 따른 표시 장치의 구성 중 컨택 구조를 나타낸 평면도이다.
도 16은 도 15의 I4-I4'선을 따라 자른 단면도이다.
도 17은 본 발명의 또 다른 실시예에 따른 표시 장치의 구성 중 컨택 구조를 나타낸 평면도이다.
도 18은 본 발명의 일 실시예에 따른 컨택 구조를 갖는 표시 장치를 개략적으로 나타낸 등가 회로도이다.
도 19는 본 발명의 일 실시예에 따른 컨택 구조를 갖는 표시 장치를 개략적으로 나타낸 레이아웃도이다.
도 20은 도 19의 I5-I5'선을 따라 자른 단면도이다.
도 21은 도 19의 A 영역을 확대하여 나타낸 평면도이다.
도 22는 도 21의 I6-I6'선을 따라 자른 단면도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
제1, 제2 등이 다양한 구성요소들을 서술하기 위해 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않음은 물론이며, 단지 하나의 구성요소를 다른 구성요소와 구별하기 위해 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수 있음은 물론이다.
소자(elements) 또는 층이 다른 소자 또는 층의 "위(on)" 또는 "상(on)"으로 지칭되는 것은 다른 소자 또는 층의 바로 위뿐만 아니라 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 반면, 소자가 "직접 위(directly on)" 또는 "바로 위"로 지칭되는 것은 중간에 다른 소자 또는 층을 개재하지 않은 것을 나타낸다.
이하, 도면을 참조하여 본 발명의 실시예들에 대하여 설명한다.
도 1은 본 발명의 일 실시예에 따른 표시 장치의 구성 중 컨택 구조를 나타낸 평면도이다. 도 2는 도 1에 도시한 I1-I1'선을 따라 자른 단면도이다. 도 3은 도 1에 도시된 I2-I2'선을 따라 자른 단면도이다. 도 4는 도 1에 도시된 I3-I3'선을 따라 자른 단면도이다.
도 1 및 도 2를 참조하면, 기판(11)은 일 실시예로 투명한 유리 기판 또는 플라스틱 기판일 수 있다. 또한, 기판(11)은 가요성(flexibility)을 가질 수도 있다. 즉, 기판(11)은 롤링(rolling), 폴딩(folding) 또는 밴딩(bending) 등으로 형태 변형이 가능할 수 있다.
제1 전극(10)은 기판(11) 상에 배치될 수 있다. 제1 전극(10)은 제1 영역(10a), 제2 영역(10b) 및 제3 영역(10c)을 포함할 수 있다. 제3 영역(10c)은 제1 영역(10a) 및 제2 영역(10b) 사이에 위치할 수 있다. 한편, 제1 영역(10a)은 후술하는 제2 전극(20)과 중첩되지 않으면서 제3 영역(10c)의 일 측에 배치되는 영역으로 정의될 수 있다. 또한, 제2 영역(10b)은 후술하는 제2 전극(20)과 중첩되지 않으면서, 제3 영역(10c)의 타 측에 배치되는 영역으로 정의될 수 있다. 제3 영역(10c)은 후술하는 제2 전극(20), 보다 상세하게는 제2 전극(20)의 제4 영역(20a)과 중첩되면서, 제1 및 제2 영역(10a, 10b)의 사이에 배치되는 영역으로 정의될 수 있다.
제1 영역(10a)의 폭(l1), 제2 영역(10b)의 폭(l2) 및 제3 영역(10c)의 폭(l3)은 서로 동일할 수도 있으며, 서로 다를 수도 있다. 다만, 제1 내지 제3 영역(10a, 10b, 10c)의 폭(l1, l2, l3) 각각은 0이 아니다.
제1 전극(10)은 일 실시예로 알루미늄(Al), 구리(Cu), 몰디브덴(Mo), 크롬(Cr), 티타늄(Ti), 텅스텐(W), 몰리텅스텐(MoW), 몰리티타늄(MoTi), 구리/몰리티타늄(Cu/MoTi)을 포함하는 도전성 금속 중에서 선택되는 단일 막, 적어도 두 개로 구성되는 이중 막 또는 세 개로 구성되는 삼중 막으로 형성될 수 있다.
또한, 제1 전극(10)은 다른 실시예로 ITO 및 IZO 등의 투명 도전 물질이나, 알루미늄, 은, 크롬 또는 그 합금 등의 반사성 금속으로 형성될 수도 있다.
제1 절연막(12)은 제1 전극(10) 상에 배치될 수 있다. 제1 절연막(12)은 일 실시예로 질화 규소(SiNx) 또는 산화 규소(SiOx) 등으로 형성될 수 있다. 제1 절연막(12)은 물리적 성질이 다른 적어도 두 개의 절연층을 포함하는 다중 막 구조를 가질 수도 있다.
한편, 제1 절연막(12)은 언더컷부(12a)를 포함할 수 있다. 언더컷부(12a)에 대해서는 후술하기로 한다.
제1 절연막(12)은 제1 전극(10)의 제1 영역(10a) 및 제2 영역(10b)을 노출시키는 제1 개구부(OP1a)를 포함할 수 있다. 반면에, 제1 개구부(OP1a)는 제1 전극(10)의 제3 영역(10c)을 노출시키지 않는다. 따라서, 제1 전극(10)의 제3 영역(10c) 상에는 제1 절연막(12)이 배치된다.
제2 전극(20)은 제1 절연막(12) 상에 배치될 수 있다. 제2 전극(20)은 적어도 일부가 제1 전극(10)과 중첩된다. 보다 상세하게는, 제2 전극(20)은 제1 전극(10)의 제3 영역(10c)과 중첩되는 제4 영역(20a)을 포함할 수 있다. 제1 전극(10)의 제3 영역(10c)은 일 실시예로 제2 전극(20)의 제4 영역(20a)과 완전히 중첩될 수 있다.
한편, 제1 및 제2 영역(10a, 10b)의 형상 또는 크기는 제2 전극(20)과 중첩되지 않으며 제1 개구부(OP1a)에 의해 노출되는 경우라면 도 1에 도시된 것으로 제한되지 않는다. 또한, 제3 영역(10c)의 형상 또는 크기는 제2 전극(20)과 중첩되며, 제1 개구부(OP1a)에 의해 노출되지 않는 경우라면 도 1에 도시된 것으로 제한되지 않는다.
한편, 제4 영역(20a)의 형상 또는 크기는 제1 전극(10)의 제1 영역(10a) 및 제2 영역(10b) 각각의 폭(l1, l2)이 0이 되는 경우가 아니라면, 도 1에 도시된 것으로 제한되지 않는다.
제2 전극(20)은 일 실시예로 알루미늄(Al), 구리(Cu), 몰디브덴(Mo), 크롬(Cr), 티타늄(Ti), 텅스텐(W), 몰리텅스텐(MoW), 몰리티타늄(MoTi), 구리/몰리티타늄(Cu/MoTi)을 포함하는 도전성 금속 중에서 선택되는 단일 막, 적어도 두 개로 구성되는 이중 막 또는 세 개로 구성되는 삼중 막으로 형성될 수 있다.
또한, 제2 전극(20)은 다른 실시예로 ITO 및 IZO 등의 투명 도전 물질이나, 알루미늄, 은, 크롬 또는 그 합금 등의 반사성 금속으로 형성될 수도 있다.
제2 절연막(21)은 제2 전극(20) 상에 배치될 수 있다. 제2 절연막(21)은 일 실시예로 질화 규소(SiNx) 또는 산화 규소(SiOx) 등의 무기 절연물로 형성될 수 있다. 제2 절연막(21)은 제1 전극(10)의 제1 및 제2 영역(10a, 10b)과, 제2 전극(20)의 제4 영역(20a)을 노출시키는 제2 개구부(OP1b)를 포함할 수 있다. 제2 개구부(OP1b)는 제1 개구부(OP1a)와 적어도 일부가 중첩될 수 있다.
컨택홀(CNT)은 제1 개구부(OP1a) 및 제2 개구부(OP1b)에 의해 형성되며, 결과적으로 제1 전극(10)의 제1 및 제2 영역(10a, 10b)과, 제2 전극(20)의 제4 영역(20a)을 노출시킨다. 컨택홀(CNT)은 도 1에서 직사각형으로 도시되어 있으나, 이에 제한되는 것은 아니다.
제3 전극(30)은 제2 절연막(21) 상에 배치될 수 있다. 제3 전극(30)은 일 실시예로 알루미늄(Al), 구리(Cu), 몰디브덴(Mo), 크롬(Cr), 티타늄(Ti), 텅스텐(W), 몰리텅스텐(MoW), 몰리티타늄(MoTi), 구리/몰리티타늄(Cu/MoTi)을 포함하는 불투명 도전성 금속 중에서 선택되는 단일 막, 적어도 두 개로 구성되는 이중 막 또는 세 개로 구성되는 삼중 막으로 형성될 수 있다.
또한, 제3 전극(30)은 다른 실시예로 ITO 및 IZO 등의 투명 도전 물질이나, 알루미늄, 은, 크롬 또는 그 합금 등의 반사성 금속으로 형성될 수도 있다.
이하, 본 명세서에서는 제1 전극(10) 및 제2 전극(20)은 불투명 도전 금속인 것으로, 제3 전극(30)은 투명 도전 금속인 것으로 예를 들어 설명하기로 한다.
제3 전극(30)은 컨택홀(CNT)을 덮도록 형성될 수 있다. 따라서, 제3 전극(30)의 일부(30a)는 컨택홀(CNT)에 의해 노출된 제1 전극(10)의 제1 영역(10a)과 직접 접촉될 수 있다. 또한, 제3 전극(30)의 다른 일부(30b)는 컨택홀(CNT)에 의해 노출된 제1 전극(10)의 제2 영역(10b)과 직접 접촉될 수 있다. 또한, 제3 전극(30)의 또 다른 일부(30c)는 컨택홀(CNT)에 의해 노출된 제2 전극(20), 보다 상세하게는 제4 영역(20a)과 직접 접촉될 수 있다.
다만, 제3 전극(30)의 일부 및 다른 일부(30a, 30b)는 제3 전극(30)의 또 다른 일부(30c)와 컨택홀(CNT) 내에서 서로 접촉되지 않는다. 즉, 도 2의 제1 절연막(12)이 언더컷부(12a)를 포함함에 따라, 제3 전극(30)의 일부(30a, 30b)와 제3 전극(30)의 다른 일부(30c)는 서로 직접 접촉되지 않는다.
보다 상세히 설명하면, 제3 전극(30)의 일부 및 다른 일부(30a, 30b)가 제3 전극(30)의 또 다른 일부(30c)와 직접 접촉되지 않음에 따라, 제1 전극(10)의 제1 및 제2 영역(10a, 10b)은 제2 전극(20)의 제4 영역(20a)과 컨택홀(CNT) 내에서는 서로 연결되지 않는다.
이에 반해, 도 3을 더 참조하면, 제3 전극(30) 중 일부(30a)는 제1 전극(10) 중 컨택홀(CNT)에 의해 노출된 제1 영역(10a)과 직접 접촉된다. 또한, 제3 전극(30) 중 다른 일부(30b)는 제1 전극(10) 중 컨택홀(CNT)에 의해 노출된 제2 영역(10b)과도 직접 접촉된다.
또한, 도 4를 참조하면, 제3 전극(30) 중 또 다른 일부는 제2 전극(20) 중 컨택홀(CNT)에 의해 노출되는 부분과 직접 접촉된다.
이에 따라, 제1 전극(10)은 제2 전극(20)과 컨택홀(CNT) 내에서는 서로 연결되지 않지만, 제1 전극(10) 및 제2 전극(20) 각각의 일부가 제3 전극(30)과 연결되므로, 결과적으로 제1 전극(10) 및 제2 전극(20)은 서로 전기적으로 연결된다.
제1 전극(10)에 소정의 전압이 인가되는 경우를 예로 들어 설명하기로 한다. 제1 전극(10)에 소정의 전압이 인가되는 경우, 제1 전극(10)에 인가된 전압은 제1 전극(10)의 제1 영역(10a) 및 제2 영역(10b)과 직접 접촉하고 있는 제3 전극(30) 중 일부(30a) 및 다른 일부(30b)에 전달된다. 이후, 전달된 소정의 전압은 제2 전극(30) 중 컨택홀(CNT)에 의해 노출되는 부분과 직접 접촉하고 있는 제3 전극(30) 중 또 다른 일부(30c)를 통해 제2 전극(20)으로 전달된다. 이를 통해, 제1 전극(10)에 인가된 전압은 제2 전극(20)에 전달된다.
이하, 도 5 내지 도 7을 참조하여, 도 1에 도시한 표시 장치의 구성 중 일부를 제조하는 방법을 설명하기로 한다. 다만, 도 1 내지 도 4에서 설명한 내용과 중복되는 내용은 생략하기로 한다.
도 5, 도 7 및 도 9는 본 발명의 일 실시예에 따른 표시 장치의 구성 중 컨택 구조를 형성하는 과정을 설명하기 위한 평면도이다. 도 6은 도 5의 A1-A1' 선을 따라 자른 단면도이다. 도 8은 도 7의 A2-A2' 선을 따라 자른 단면도이다. 도 10은 도 9의 A3-A3' 선을 따라 자른 단면도이다.
도 5 및 도 6을 먼저 참조하면, 먼저 기판(11) 상에 제1 전극(10)을 형성한다. 이후, 제1 전극(10) 상에 제1 절연층(11)을 형성한다.
다음으로, 제1 절연막(12) 상에 제2 전극(20)을 형성한다. 제2 전극(20)은 제1 전극(10)과 적어도 일부가 중첩된다. 이후, 제2 전극(20) 상에 제2 절연막(21)을 형성한다.
이후 도 7 및 도 8을 참조하면, 제1 및 제2 절연막(11, 21)의 일부를 동시에 식각하여, 제1 전극(10)의 제1, 제2 영역(10a, 10b) 및 제2 전극(20)의 제4 영역(20a)을 노출시키는 컨택홀(CNT)을 형성할 수 있다.
보다 상세하게는, 하나의 마스크 공정을 통해 제1 및 제2 절연막(11, 21)이 동시에 식각될 수 있다. 이에 따라, 제1 전극(10)의 제1 및 제2 영역(10a, 10b)을 노출시키는 제1 개구부(OP1a)가 제1 절연막(12)에 형성된다. 또한, 제1 전극(10)의 제1 및 제2 영역(10a, 10b)과 제2 전극(20)의 제4 영역(20a)을 노출시키는 제2 개구부(OP1b)가 제2 절연막(21)에 형성된다. 이를 통해, 마스크 공정 수를 최소화시킬 수 있다. 또한, 식각 공정은 일 실시예로 건식(dry etch) 공정으로 수행될 수 있다.
한편, 제1 절연막(12)이 식각되는 과정에서 제2 전극(20)의 제4 영역(20a)과 중첩되는 영역에 위치하는 제1 절연막(12)에 언더컷부(12a)가 형성될 수 있다.
다음으로, 도 9 및 도 10을 참조하면, 제2 절연막(21) 상에 제3 전극(30)을 형성할 수 있다. 제3 전극(30)은 컨택홀(CNT)을 덮도록 형성될 수 있다.
이에 따라, 제3 전극(30)의 일부(30a)는 컨택홀(CNT)에 의해 노출된 제1 전극(10)의 제1 영역(10a)과 직접 접촉될 수 있다. 또한, 제3 전극(30)의 다른 일부(30b)는 컨택홀(CNT)에 의해 노출된 제1 전극(10)의 제2 영역(10b)과 직접 접촉될 수 있다. 또한, 제3 전극(30)의 또 다른 일부(30c)는 컨택홀(CNT)에 의해 노출된 제2 전극(20), 보다 상세하게는 제4 영역(20a)과 직접 접촉될 수 있다.
다만, 제3 전극(30)의 일부 및 다른 일부(30a, 30b)는 제3 전극(30)의 또 다른 일부(30c)와 컨택홀(CNT) 내에서 서로 접촉되지 않는다. 즉, 도 7의 제1 절연막(12)이 언더컷부(12a)를 포함함에 따라, 제3 전극(30)의 일부(30a, 30b)와 제3 전극(30)의 다른 일부(30c)는 컨택홀(CNT) 내에서는 서로 직접 접촉되지 않는다.
한편, 도 7 및 도 8에서 설명한 컨택홀(CNT) 형성 과정에서, 오버레이 시프트(overlay shift)가 발생될 수 있다. 보다 상세하게는, 오버레이 시프트는 컨택홀(CNT)을 형성하는 마스크 공정 중에 마스크 미스 얼라인(misalign)에 의해 발생될 수 있다. 오버레이 시프트 현상의 발생 정도는 고해상도 및 고개구율 확보를 위해 컨택홀(CNT)의 크기를 작게 하는 경우에 증대될 수 있다.
보다 상세히 설명하면, 하나의 마스크 공정을 통해 제1 절연막(12) 및 제2 절연막(21)이 모두 식각되어야 함에도, 미스 얼라인에 따른 오버레이 시프트 현상에 의해 제1 절연막(12)이 식각되지 않는 문제가 발생될 수 있다. 이에 따라, 제3 전극(20)이 제1 절연막(12) 하부에 위치하는 제1 전극(10)과 접촉되지 않아 결과적으로 제1 전극(10)과 제2 전극(20)이 전기적으로 연결되지 않는 경우가 발생될 수 있다.
이에 반해, 본 발명의 일 실시예에 따른 표시 장치는 제1 전극(10)의 제1 영역(10a) 및 제2 영역(10b) 각각의 폭이 0이 아니므로, 충분한 제1 절연막(12)의 식각 공간을 확보할 수 있다. 이에 대해서는 도 11 내지 도 14를 참조하여 설명하기로 한다.
도 11은 본 발명의 일 실시예에 따른 표시 장치의 구성 중 컨택 구조에서 좌측 오버레이 시프트가 발생된 경우를 나타낸 평면도이다. 도 12는 도 11의 B1-B1'선을 따라 자른 단면도이다. 도 13은 본 발명의 일 실시예에 따른 표시 장치의 구성 중 컨택 구조에서 우측 오버레이 시프트가 발생된 경우를 나타낸 평면도이다. 도 14는 도 13의 B2-B2'선을 따라 자른 단면도이다. 설명의 편의를 위해 동일한 구성을 지칭하는 도면 부호는 중복하여 사용하기로 한다.
도 11과 같이, 컨택홀(CNT) 형성 과정에서 미스 얼라인이 발생되는 경우, 도 11에 도시된 컨택홀(CNT')은 도 1에 도시된 컨택홀(CNT)에 비해 좌측으로 시프트될 수 있다.
즉, 제1 전극(10)의 제1 영역(10a)의 폭(l1')은 제2 영역(10b)의 폭(l2')과 서로 다를 수 있다. 보다 상세하게는, 제2 영역(10b)의 폭(l2')이 상대적으로 제1 영역(10a)의 폭(l1')보다 작아 충분한 제1 절연막(12)의 식각 공간이 확보되지 않을 수 있다. 이 경우, 도 12와 같이 제1 절연막(12)의 일부(12b)가 식각되지 않아 제3 전극(30)이 제1 전극(10)의 제2 영역(10b)과 접촉되지 않을 수 있다.
다만, 이 경우에도 상대적으로 넓은 폭을 갖는 제1 영역(10a)은 충분한 식각 공간이 확보되므로, 제3 전극(30)은 제1 전극(10)의 제1 영역(10a)과 접촉될 수 있다. 결과적으로, 제1 전극(10)과 제2 전극(20)은 제3 전극(30)을 통해 전기적으로 서로 연결될 수 있다.
도 13과 같이 컨택홀(CNT) 형성 과정에서 미스 얼라인이 발생되는 경우, 도 13에 도시된 컨택홀(CNT'')은 도 1에 도시된 컨택홀(CNT)에 비해 우측으로 시프트될 수 있다.
즉, 제1 전극(10)의 제1 영역(10a)의 폭(l1'')은 제1 전극(10)의 제2 영역(10b)의 폭(l2'')보다 상대적으로 작아, 충분한 제1 절연막(12)의 식각 공간이 확보되지 않을 수 있다. 이 경우, 도 14와 같이 제1 절연막(12)의 일부(12c)가 식각되지 않아 제3 전극(30)이 제1 전극(10)의 제1 영역(10a)과 접촉되지 않을 수 있다.
다만, 이 경우에도 상대적으로 넓은 폭을 갖는 제2 영역(10b)은 충분한 식각 공간이 확보되므로, 제3 전극(30)은 제1 전극(10)의 제1 영역(10a)과 접촉될 수 있다.
따라서, 본 발명의 일 실시예에 따른 표시 장치는 컨택홀(CNT) 형성 과정에서 미스 얼라인이 발생되는 경우라도 충분한 제1 절연막(12)의 식각 공간이 확보될 수 있으므로, 제1 전극(10)과 제2 전극(20)은 제3 전극(30)을 통해 전기적으로 서로 연결될 수 있다.
도 15는 본 발명의 다른 실시예에 따른 표시 장치의 구성 중 컨택 구조를 나타낸 평면도이다. 도 16은 도 15의 I4-I4'선을 따라 자른 단면도이다. 단, 도 1 내지 도 14에서 설명한 내용과 중복되는 설명은 생략하기로 한다.
도 15 및 도 16을 참조하면, 제3 절연막(31)은 제2 절연막(21) 상에 배치될 수 있다.
제1 절연막(12) 및 제2 절연막(21)은 일 실시예로 무기 물질을 포함할 수 있으며, 제3 절연막(31)은 유기 물질을 포함할 수 있다. 즉, 제3 절연막(31)은 유기 절연막일 수 있다. 제3 절연막(31)은 제1 전극(10)의 제1 및 제2 영역(10a, 10b)과, 제2 전극(20)의 제4 영역(20a)을 노출시키는 제3 개구부(OP2)를 더 포함할 수 있다.
제3 개구부(OP2)는 제1 및 제2 개구부(OP1a, OP1b)와 적어도 일부가 중첩될 수 있다.
제2 컨택홀(CNT2)은 제3 개구부(OP2)를 형성함에 따라 형성될 수 있다. 제2 컨택홀(CNT2)은 제1 컨택홀(CNT1)과 적어도 일부가 중첩될 수 있다. 한편, 제3 절연막(31)은 일 실시예로 컬러 필터일 수 있다. 컬러 필터는 레드(red), 그린(green) 및 블루(blue)의 삼원색 등 기본색(primary color) 중 하나를 표시할 수 있으나, 이에 제한되는 것은 아니다. 컬러 필터는 인접하는 화소마다 서로 다른 색을 표시하는 물질로 형성될 수 있다. 제3 전극(30)은 제3 절연막(31) 상에 배치될 수 있다.
도 17은 본 발명의 또 다른 실시예에 따른 표시 장치의 구성 중 컨택 구조를 나타낸 평면도이다.
도 17을 참조하면, 제2 전극(20')은 고리 형태일 수 있다. 여기서, 제1 컨택홀(CNT1)은 제1 절연막(12) 및 제2 절연막(21)의 일부를 식각하여 제1 전극(10)의 일부 및 제2 전극(20)의 일부를 노출시키기 위한 컨택홀이다. 또한, 제2 컨택홀(CNT2)은 제2 절연막(21) 상에 배치되는 유기 절연막(31)의 일부를 식각하여 제1 전극(10)의 일부 및 제2 전극(20')의 일부를 노출시키기 위한 컨택홀이다.
제2 전극(20')은 제1 컨택홀(CNT1) 내에 포함될 수 있다. 이에 따라, 제1 컨택홀(CNT1) 형성 시 미스 얼라인에 의한 오버레이 시프트 현상이 발생되는 경우라도 제1 전극(10)이 노출되는 부분이 제2 전극(20')의 고리 형태 내에 위치함에 따라 충분한 제1 절연막(12)의 식각 공간을 확보할 수 있게 된다.
따라서, 제1 전극(10)과 제2 전극(20')은 제1 컨택홀(CNT1) 형성시 오버레이 시프트 현상이 발생되는 경우라도 제3 전극(30)을 통해 서로 전기적으로 연결될 수 있다.
도 18은 본 발명의 일 실시예에 따른 컨택 구조를 갖는 표시 장치를 개략적으로 나타낸 등가 회로도이다. 다만, 본 명세서에서에서는 표시 장치가 액정 표시 장치인 것으로 예로 들어 설명하지만, 상기 컨택 구조는 유기 발광 표시 장치를 포함한 다른 표시 장치에도 적용될 수 있다. 또한, 도 18 내지 도 22에서는 하나의 화소부가 두 개의 서브 화소부를 갖는 구조로 예를 들어 설명하고 있으나, 이에 제한되는 것은 아니다.
도 18을 참조하면, 화소부(PX)는 제1 및 제2 서브 화소부(SPX1, SPX2)를 포함할 수 있다.
화소부(PX)는 스캔 라인(SL) 및 데이터 라인(DL)과 연결될 수 있다. 스캔 라인(SL)은 제1 방향(d1)으로 연장될 수 있다. 스캔 라인(SL)은 스캔 구동부로부터 스캔 신호(S)를 제공받을 수 있다. 데이터 라인(DL)은 제1 방향(d1)과 다른 제2 방향(d2)으로 연장될 수 있다. 데이터 라인(DL)은 데이터 구동부로부터 데이터 신호(D)를 제공받을 수 있다. 제1 방향(d1)은 제2 방향(d2)과 수직으로 교차될 수 있다. 도 18을 기준으로 제1 방향(d1)은 행 방향으로, 제2 방향(d2)은 열 방향으로 예시한다.
제1 서브 화소부(SPX1)는 제1 스위칭 소자(TR1) 및 제1 서브 화소 전극(PE1)을 포함할 수 있다. 제1 스위칭 소자(TR1)는 일 실시예로 박막 트랜지스터와 같은 삼단자 소자일 수 있다. 제1 스위칭 소자(TR1)는 제어 전극이 스캔 라인(SL)과 연결될 수 있으며, 일 전극이 데이터 라인(DL)과 연결될 수 있다. 또한, 제1 스위칭 소자(TR1)의 타 전극은 제1 서브 화소 전극(PE1)과 연결될 수 있다. 제1 스위칭 소자(TR1)의 제어 전극은 게이트 전극일 수 있으며, 일 전극은 소스 전극일 수 있다. 또한, 제1 스위칭 소자(TR1)의 타 전극은 드레인 전극일 수 있다.
제1 스위칭 소자(TR1)는 스캔 라인(SL)으로부터 제공받은 스캔 신호(S)에 따라 턴 온 되어, 데이터 라인(DL)으로부터 제공받은 데이터 신호(D)를 제1 서브 화소 전극(PE1)에 제공할 수 있다.
제1 서브 화소부(SPX1)는 제1 서브 화소 전극(PE1)과 공통 전극(CE) 사이에 형성되는 제1 액정 커패시터(Clc1)를 더 포함할 수 있다. 제1 액정 커패시터(Clc1)는 제1 서브 화소 전극(PE1)에 제공되는 전압과 공통 전극(CE)에 제공되는 전압 사이의 차전압을 충전한다.
제2 서브 화소부(SPX2)는 제2 스위칭 소자(TR2), 제3 스위칭 소자(TR3) 및 제2 서브 화소 전극(PE2)을 포함할 수 있다. 제2 및 제3 스위칭 소자(TR2, TR3)는 일 실시예로 박막 트랜지스터와 같은 삼단자 소자일 수 있다.
제2 스위칭 소자(TR2)는 제어 전극이 스캔 라인(SL)과 연결될 수 있으며, 일 전극이 데이터 라인(DL)과 연결될 수 있다. 또한, 제2 스위칭 소자(TR2)의 타 전극은 제2 서브 화소 전극(PE2)과 연결될 수 있다. 제2 스위칭 소자(TR2)의 제어 전극은 게이트 전극일 수 있으며, 일 전극은 소스 전극일 수 있다. 또한, 제2 스위칭 소자(TR2)의 타 전극은 드레인 전극일 수 있다.
제2 스위칭 소자(TR2)는 스캔 라인(SL)으로부터 제공받은 스캔 신호(S)에 따라 턴 온 되어, 데이터 라인(DL)으로부터 제공받은 데이터 신호(D)를 제2 서브 화소 전극(PE2)에 인가할 수 있다.
제3 스위칭 소자(TR3)는 제어 전극이 스캔 라인(SL)과 연결될 수 있으며, 일 전극이 제1 노드(N1)와 연결될 수 있다. 또한, 제3 스위칭 소자(TR3)의 타 전극은 제2 서브 화소 전극(PE2)과 연결될 수 있다. 제3 스위칭 소자(TR3)의 제어 전극은 게이트 전극일 수 있으며, 일 전극은 소스 전극일 수 있다. 또한, 제3 스위칭 소자(TR3)의 타 전극은 드레인 전극일 수 있다. 제3 스위칭 소자(TR3)는 제1 노드(N1)를 통해 후술하는 제2 스토리지 라인(RL2)과 연결될 수 있다.
제3 스위칭 소자(TR3)는 스캔 라인(SL)으로부터 제공받은 스캔 신호(S)에 따라 턴 온 되어, 제2 스토리지 라인(RL2)으로부터 제공받은 신호(R)를 제2 서브 화소 전극(PE2)에 인가할 수 있다.
제2 서브 화소부(SPX2)는 제2 서브 화소 전극(PE2)과 공통 전극(CE) 사이에 형성되는 제2 액정 커패시터(Clc2)를 더 포함할 수 있다. 한편, 제2 서브 화소 전극(PE2)에 인가되는 데이터 신호(D)에 대응되는 전압의 일부는 스토리지 신호(R)가 제2 서브 화소 전극(PE2)에 인가됨에 따라 분압된다. 따라서, 제2 액정 커패시터(Clc2)에 충전된 전압의 레벨은 제1 액정 커패시터(Clc1)에 충전된 전압의 레벨보다 낮다.
이에 따라, 제1 액정 커패시터(Clc1)에 충전된 전압의 레벨이 제2 액정 커패시터(Clc2)에 충전된 전압의 레벨과 서로 다르므로, 제1 서브 화소부(SPX1)와 제2 서브 화소부(SPX2) 각각의 액정 분자들이 기울어진 각도는 서로 다르다. 따라서, 제1 서브 화소부(SPX1)는 제2 서브 화소부(SPX2)와 휘도가 서로 다를 수 있다. 즉, 제1 액정 커패시터(Clc1)에 충전되는 전압과 제2 액정 커패시터(Clc2)에 충전되는 전압을 적절히 조절하여, 측면에서 바라보는 영상이 정면에서 바라보는 영상에 최대한 가깝도록 할 수 있다. 이를 통해, 본 발명의 일 실시예에 따른 표시 장치의 측면 시인성을 향상시킬 수 있다.
제1 및 제2 스토리지 라인(RL1, RL2)은 제1 방향(d1)으로 연장될 수 있다. 제1 및 제2 스토리지 라인(RL1, RL2)은 일 실시예로 직류 형태의 스토리지 신호(R)가 제공될 수 있다. 스토리지 신호(R)의 전압 레벨은 제2 액정 커패시터(Clc2)에 충전되는 전압 레벨이 제1 액정 커패시터(Clc1)에 충전되는 전압 레벨보다 낮은 수 있는 경우라면, 특별히 제한되지 않는다. 다른 실시예로써, 제1 및 제2 스토리지 라인(RL1, RL2) 각각은 서로 다른 레벨을 갖는 스토리지 신호를 제공받을 수도 있다.
제1 스토리지 라인(RL1)은 적어도 일부가 제1 서브 화소 전극(PE1)과 중첩될 수 있다(도 19 참조). 또한, 제2 스토리지 라인(RL2)은 적어도 일부가 제2 서브 화소 전극(PE2)과 중첩될 수 있다.
따라서, 제1 서브 화소부(SPX1)는 제1 서브 화소 전극(PE1)과 제1 스토리지 라인(RL1)이 중첩됨에 따라 형성되는 제1 스토리지 커패시터(Cst1)를 더 포함할 수 있다. 즉, 제1 스토리지 커패시터(Cst1)는 일 전극이 제1 서브 화소 전극(PE1)과 연결되며, 타 전극이 제1 스토리지 라인(RL1)과 연결될 수 있다.
제2 서브 화소부(SPX2)는 제2 서브 화소 전극(PE2)과 제2 스토리지 라인(RL2)이 중첩됨에 따라 형성되는 제2 스토리지 커패시터(Cst2)를 더 포함할 수 있다. 즉, 제2 스토리지 커패시터(Cst2)는 일 전극이 제2 서브 화소 전극(PE2)과 연결되며, 타 전극이 제2 스토리지 라인(RL2)과 연결될 수 있다. 또한, 제2 스토리지 라인(RL2)은 제3 스위칭 소자(TR3)의 일 전극과 제1 노드(N1)를 통해 연결될 수 있다.
도 19는 본 발명의 일 실시예에 따른 컨택 구조를 갖는 표시 장치를 개략적으로 나타낸 레이아웃도이다. 도 20은 도 19의 I5-I5'선을 따라 자른 단면도이다. 도 21은 도 19의 A 영역을 확대하여 나타낸 평면도이다. 도 22는 도 21의 I6-I6'선을 따라 자른 단면도이다. 한편, 단면 구성은 도 19에서 도시된 제1 스위칭 소자를 기준으로 설명하기로 한다.
하부 표시판(100)은 상부 표시판(200)과 실링(sealing)을 통해 합착될 수 있다. 하부 표시판(100)은 상부 표시판(200)과 서로 마주보도록 배치될 수 있으며, 하부 표시판(100) 및 상부 표시판(200) 사이에는 복수의 액정 분자(301)를 갖는 액정층(300)이 개재될 수 있다.
먼저 하부 표시판(100)에 대해 설명하기로 한다.
하부 기판(110) 상에는 스캔 라인(SL), 제1 내지 제3 게이트 전극(GE1 내지 GE3), 제1 스토리지 라인(RL1) 및 제2 스토리지 라인(RL2)이 배치될 수 있다.
스캔 라인(SL)은 제1 방향(d1)으로 연장되도록 배치될 수 있다. 제1 내지 제3 게이트 전극(GE1 내지 GE3)은 스캔 라인(SL)과 연결될 수 있다.
스캔 라인(SL) 및 제1 내지 제3 게이트 전극(GE1 내지 GE3)은 알루미늄(Al), 구리(Cu), 몰디브덴(Mo), 크롬(Cr), 티타늄(Ti), 텅스텐(W), 몰리텅스텐(MoW), 몰리티타늄(MoTi), 구리/몰리티타늄(Cu/MoTi)을 포함하는 도전성 금속 중에서 선택되는 단일 막, 적어도 두 개로 구성되는 이중 막 또는 세 개로 구성되는 삼중 막으로 형성될 수 있다.
제1 및 제2 스토리지 라인(RL1, RL2)은 하부 기판(110) 상에서 스캔 라인(SL)과 동일 층에 배치될 수 있다. 제1 및 제2 스토리지 라인(RL1, RL2)은 일 실시예로 스캔 라인(SL) 및 제1 내지 제3 게이트 전극(GE1 내지 GE3)과 서로 동일한 물질로 형성될 수 있다. 또한, 제1 및 제2 스토리지 라인(RL1, RL2)은 일 실시예로 스캔 라인(SL) 및 제1 내지 제3 게이트 전극(GE1 내지 GE3)과 동일한 마스크 공정을 통해 동시에 형성될 수 있다.
제1 스토리지 라인(RL1)은 도 19를 기준으로 스캔 라인(SL)의 상부에 배치될 수 있다. 즉, 제1 스토리지 라인(RL1)은 후술하는 제1 서브 화소 전극(PE1)과 적어도 일부가 중첩되도록 배치될 수 있다. 제1 스토리지 라인(RL1)은 일 실시예로 제1 서브 화소 전극(PE1)을 둘러싸는 사각 고리 형태일 수 있다. 다만, 제1 스토리지 라인(RL1)의 형태 및 크기가 도 2에 도시된 것으로 제한되는 것은 아니다.
제2 스토리지 라인(RL2)은 도 16을 기준으로 스캔 라인(SL)의 하부에 배치될 수 있다. 제2 스토리지 라인(RL2)은 제1 방향(d1)으로 연장되는 가로부(RL2a) 및 제2 방향(d2)으로 연장되는 세로부(RL2b)를 포함할 수 있다. 제2 스토리지 라인(RL2)의 가로부(RL2a)는 화소부(PX)와 이웃하는 다른 화소부 영역에 위치하는 스토리지 라인과 연결될 수 있다. 제2 스토리지 라인(RL2)의 세로부(RL2b)는 제2 서브 화소 전극(PE2)과 적어도 일부가 중첩되도록 배치될 수 있다.
제2 스토리지 라인(RL2)의 세로부(RL2b)는 일 실시예로 제2 서브 화소 전극(PE2)의 중심을 가로지르도록 배치될 수 있다.
게이트 절연막(120)은 스캔 라인(SL), 제1 내지 제3 게이트 전극(GE1 내지 GE3), 제1 스토리지 라인(RL1) 및 제2 스토리지 라인(RL2) 상에 배치될 수 있다. 게이트 절연막(120)은 일 실시예로 질화 규소(SiNx) 또는 산화 규소(SiOx) 등으로 형성될 수 있다. 게이트 절연막(120)은 물리적 성질이 다른 적어도 두 개의 절연층을 포함하는 다중 막 구조를 가질 수도 있다.
반도체층(130)은 게이트 절연막(120) 상에 배치될 수 있다. 반도체층(130)은 제1 내지 제3 스위칭 소자(TR1 내지 TR3)의 채널 영역을 형성하는 제1 내지 제3 반도체 패턴(130a, 130b, 130c)을 포함할 수 있다.
반도체층(130)은 산화물 반도체를 포함할 수 있다. 즉, 반도체층(130)은 IGZO(In-Ga-Zinc-Oxide), ZnO, ZnO2, CdO, SrO, SrO2, CaO, CaO2, MgO, MgO2, InO, In2O2, GaO, Ga2O, Ga2O3, SnO, SnO2, GeO, GeO2, PbO, Pb2O3, Pb3O4, TiO, TiO2, Ti2O3, 및 Ti3O5을 포함한 산화물 반도체 중에서 선택되는 하나로 형성될 수 있다. 다른 실시예로, 반도체층(130)은 비정질 규소, 다결정 규소 등으로 형성될 수도 있다.
저항성 접촉층(140)은 반도체층(130)의 상부에 배치될 수 있다. 저항성 접촉층(140)은 인(phosphorus)과 같은 n형 불순물이 고농도로 도핑되어 있는 n+ 수소화 비정질 규소 따위의 물질로 만들어지거나 실리사이드(silicide)로 만들어질 수 있다. 한편, 저항성 접촉층(140)은 반도체층(130)이 산화물 반도체로 이루어지는 경우라면, 생략될 수 있다. 본 명세서에서는 저항성 접촉층(140)이 반도체층(130)의 상부에 배치되는 것을 예로 들어 설명하기로 한다.
데이터 라인(DL), 제1 내지 제3 소스 전극(SE1 내지 SE3) 및 제1 내지 제3 드레인 전극(DE1 내지 DE3)은 게이트 절연막(120) 및 저항성 접촉층(140) 상에 배치될 수 있다. 데이터 라인(DL), 제1 내지 제3 소스 전극(SE1 내지 SE3) 및 제1 내지 제3 드레인 전극(DE1 내지 DE3)은 알루미늄(Al), 구리(Cu), 몰디브덴(Mo), 크롬(Cr), 티타늄(Ti), 텅스텐(W), 몰리텅스텐(MoW), 몰리티타늄(MoTi), 구리/몰리티타늄(Cu/MoTi)을 포함하는 도전성 금속 중에서 선택되는 단일 막, 적어도 두 개로 구성되는 이중 막 또는 세 개로 구성되는 삼중 막으로 형성될 수 있다. 다만 이에 제한되는 것은 아니며, 여러 가지 다양한 금속 또는 도전체로 만들어질 수 있다.
데이터 라인(DL), 제1 내지 제3 소스 전극(SE1 내지 SE3) 및 제1 내지 제3 드레인 전극(DE1 내지 DE3)은 일 실시예로 동일한 마스크 공정을 통해 반도체층(130) 및 저항성 접촉층(140)과 동시에 형성될 수 있다. 이 경우, 데이터 도전체(DW)는 반도체층(130) 중 제1 내지 제3 스위칭 소자(TR1 내지 TR3)의 채널 영역을 형성하는 제1 내지 제3 반도체 패턴(130a, 130b, 130c)을 제외하고는 반도체층(130)과 실질적으로 동일한 형태를 가질 수 있다.
제1 소스 전극(SE1), 제1 드레인 전극(DE1), 제1 반도체 패턴(130a) 및 제1 게이트 전극(GE1)은 제1 스위칭 소자(TR1)를 형성한다. 제1 스위칭 소자(TR1)의 제1 소스 전극(SE1)은 데이터 라인(DL)과 연결될 수 있다. 제1 스위칭 소자(TR1)의 제1 드레인 전극(DE1)은 제1 컨택홀(CNT1)을 통해 제1 서브 화소 전극(PE1)과 연결될 수 있다. 제1 스위칭 소자(TR1)의 제1 소스 전극(SE1)은 제1 스위칭 소자(TR1)의 제1 드레인 전극(DE1)과 동일 층에서 소정의 거리 이격되어 배치된다. 제1 스위칭 소자(TR1)의 채널 영역은 제1 게이트 전극(GE1)을 통해 제공되는 스캔 신호(S)에 따라, 제1 소스 전극(SE1)과 제1 드레인 전극(DE1) 사이에 형성될 수 있다.
제2 소스 전극(SE2), 제2 드레인 전극(DE2), 제2 반도체 패턴(130b) 및 제2 게이트 전극(GE2)은 제2 스위칭 소자(TR2)를 형성한다. 제2 스위칭 소자(TR2)의 제2 소스 전극(SE2)은 데이터 라인(DL)과 연결될 수 있다. 제2 스위칭 소자(TR2)의 제2 드레인 전극(DE2)은 제2 컨택홀(CNT2)을 통해 제2 서브 화소 전극(PE2)과 연결될 수 있다. 제2 스위칭 소자(TR2)의 제2 소스 전극(SE2)은 제2 스위칭 소자(TR2)의 제2 드레인 전극(DE2)과 동일 층에서 소정의 거리 이격되어 배치된다. 제2 스위칭 소자(TR2)의 채널 영역은 제2 게이트 전극(GE2)을 통해 제공되는 스캔 신호(S)에 따라, 제2 소스 전극(SE2)과 제2 드레인 전극(DE2) 사이에 형성될 수 있다.
제3 소스 전극(SE3), 제3 드레인 전극(DE3), 제3 반도체 패턴(130c) 및 제3 게이트 전극(GE3)은 제3 스위칭 소자(TR3)를 형성한다. 제3 스위칭 소자(TR3)의 제3 소스 전극(SE3)은 제2 스토리지 라인(RL2)과 연결될 수 있다.
제3 스위칭 소자(TR3)에 대해 보다 상세히 설명하면, 제3 스위칭 소자(TR3)의 제3 소스 전극(SE3)은 제3 컨택홀(CNT3)을 통해 제2 스토리지 라인(RL2)과 연결될 수 있다.
제3 스위칭 소자(TR3)의 제3 드레인 전극(DE3)은 제2 서브 화소 전극(PE2)과 연결될 수 있다. 즉, 제3 스위칭 소자(TR3)는 제2 스토리지 라인(RL2)으로부터 제공받은 스토리지 신호(R)를 제2 서브 화소 전극(PE2)에 제공함으로써, 제2 액정 커패시터(Clc2)에 충전되는 전압을 분압시킬 수 있다.
제1 패시베이션막(150)은 데이터 라인(DL), 제1 내지 제3 소스 전극(SE1 내지 SE3), 제1 내지 제3 드레인 전극(DE1 내지 DE3) 및 게이트 절연막(120) 상에 배치될 수 있다. 제1 패시베이션막(150)은 일 실시예로 질화 규소와 산화 규소 등의 무기 절연물로 형성될 수 있다. 제1 패시베이션막(150)은 후술하는 유기 절연막(170)의 안료가 반도체층(130) 중 노출된 부분으로 유입되는 것을 방지할 수 있다.
컬러 필터(160)는 제1 패시베이션막(150) 상에 배치될 수 있다. 컬러 필터(160)는 레드(red), 그린(green) 및 블루(blue)의 삼원색 등 기본색(primary color) 중 하나를 표시할 수 있으나, 이에 제한되는 것은 아니다. 컬러 필터(160)는 인접하는 화소마다 서로 다른 색을 표시하는 물질로 형성될 수 있다. 한편, 컬러 필터(160)는 다른 실시예로 상부 표시판(200) 상에 배치될 수도 있다.
유기 절연막(170)은 컬러 필터(160) 및 제1 패시베이션막(150)의 상에 배치될 수 있다. 유기 절연막(170)은 평탄화 특성이 우수하며, 감광성(photosensitivity)을 가지는 유기 물질을 포함할 수 있다. 한편, 유기 절연막(170)은 컬러 필터(160)의 상부가 들뜨는 것을 방지하고, 컬러 필터(160)로부터 유입되는 용제(solvent)와 같은 유기물에 의한 액정층(300)의 오염을 억제하여 화면 구동 시 야기될 수 있는 잔상 등의 불량을 방지할 수 있다.
한편, 유기 절연막(170)은 반드시 포함될 필요는 없으며, 생략될 수도 있다.
제1 및 제2 서브 화소 전극(PE1, PE2)은 유기 절연막(170) 상에 배치될 수 있다. 제1 서브 화소 전극(PE1)은 제1 컨택홀(CNT1)에 의해 노출된 제1 스위칭 소자(TR1)의 제1 드레인 전극(DE1)과 연결될 수 있다. 제2 서브 화소 전극(PE2)은 제2 컨택홀(CNT2)에 의해 노출된 제2 스위칭 소자(TR2)의 제2 드레인 전극(DE2)과 연결될 수 있다. 제1 및 제2 서브 화소 전극(PE1, PE2)은 ITO 및 IZO 등의 투명 도전 물질이나, 알루미늄, 은, 크롬 또는 그 합금 등의 반사성 금속으로 형성될 수 있다.
제1 서브 화소 전극(PE1)은 복수의 제1 슬릿(SLT1)을 포함할 수 있다. 복수의 제1 슬릿(SLT1)은 제1 서브 화소 전극(PE1)과 후술하는 공통 전극(CE)사이에 프린지 필드(fringe field)를 형성하여, 복수의 액정 분자(301)들이 특정 방향으로 회전할 수 있도록 한다.
또한, 제2 서브 화소 전극(PE2)은 복수의 제2 슬릿(SLT2)을 포함할 수 있다. 복수의 제2 슬릿(SLT2)은 제2 서브 화소 전극(PE2)과 후술하는 공통 전극(CE)사이에 프린지 필드(fringe field)를 형성하여, 복수의 액정 분자(301)들이 특정 방향으로 회전할 수 있도록 한다.
한편, 도면에는 도시하지 않았으나, 제1 및 제2 서브 화소 전극(PE1, PE2)과 동일 층에 배치되는 차폐 전극을 더 포함할 수 있다. 차폐 전극은 일 실시예로 데이터 라인(DL)과 중첩되도록 배치될 수 있다. 이에 따라, 차폐 전극은 데이터 라인 및 데이터 라인과 인접하는 서브 화소 전극 간의 커플링(coupling)에 의한 빛샘 현상을 방지할 수 있다.
도면에는 도시하지 않았으나, 제1 서브 화소 전극(PE1) 및 제2 서브 화소 전극(PE2) 상에는 제1 배향막이 배치될 수 있다. 제1 배향막은 폴리이미드 등으로 형성될 수 있다.
다음으로, 상부 표시판(200)에 대해 설명하기로 한다.
상부 기판(210)은 하부 기판(110)과 대향되도록 배치될 수 있다. 상부 기판(210)은 투명한 유리 또는 플라스틱 등으로 형성될 수 있으며, 일 실시예로 하부 기판(110)과 동일한 재질로 형성될 수 있다.
상부 기판(210) 상에는 화소 영역 외의 영역에 광이 투과되는 것을 차단시키는 블랙 매트릭스(BM: Black matrix)가 배치될 수 있다. 블랙 매트릭스(BM)는 일 실시예로 유기물 또는 크롬을 포함하는 금속성 물질로 형성될 수 있다.
상부 기판(210) 및 블랙 매트릭스(BM) 상에는 오버코트층(220)이 배치될 수 있다. 오버코트층(220)은 절연 물질로 형성될 수 있으며, 경우에 따라 생략될 수도 있다.
공통 전극(CE)은 오버코트층(220) 상에 배치될 수 있다. 공통 전극(CE)은 적어도 일부가 제1 및 제2 서브 화소 전극(PE1, PE2)과 중첩되도록 배치될 수 있다. 공통 전극(CE)은 제1 및 제2 서브 화소 전극(PE1, PE2) 각각과 전계를 형성할 수 있다. 복수의 액정 분자(301)들은 생성된 전계에 따라 배향될 수 있다.
다만, 전술한 바와 같이 제2 액정 커패시터(Clc2)에 충전된 전압의 레벨이 제1 액정 커패시터(Clc1)에 충전된 전압의 레벨보다 낮음에 따라, 제2 서브 화소 전극(PE2)과 공통 전극(CE) 사이에 위치하는 복수의 액정 분자들과 제1 서브 화소 전극(PE1)과 공통 전극(CE) 사이에 위치하는 복수의 액정 분자들의 배향 상태는 서로 상이하게 된다.
도면에는 도시하지 않았으나, 공통 전극(CE) 상에는 제2 배향막(도면 미도시)이 형성될 수 있다. 제2 배향막은 폴리이미드 등으로 형성될 수 있다.
도 21은 도 19의 A 영역을 확대하여 나타낸 평면도이다. 도 22는 도 21의 I6-I6'선을 따라 자른 단면도이다. 다만, 도 18 내지 도 20에서 설명한 내용과 중복되는 설명은 생략하기로 한다.
도 21 및 도 22를 참조하면, 제2 스토리지 라인(RL2)은 제1 영역(RL2a), 제2 영역(RL2b) 및 제3 영역(RL2c)을 포함할 수 있다. 제3 영역(RL2c)은 제1 영역(RL2a) 및 제2 영역(RL2b) 사이에 위치할 수 있다.
제1 영역(RL2a)은 후술하는 제3 소스 전극(SE3)과 중첩되지 않으면서 제3 영역(RL2c)의 일 측에 배치되는 영역으로 정의될 수 있다. 또한, 제2 영역(RL2b)은 후술하는 제3 소스 전극(SE3)과 중첩되지 않으면서, 제3 영역(RL2c)의 타 측에 배치되는 영역으로 정의될 수 있다. 제3 영역(RL2c)은 후술하는 제3 소스 전극(SE3), 보다 상세하게는 제3 소스 전극(SE3)의 제4 영역(SE3a)과 중첩되면서, 제1 및 제2 영역(RL2a, RL2b)의 사이에 배치되는 영역으로 정의될 수 있다.
제1 영역(RL2a)의 폭(l1), 제2 영역(RL2b)의 폭(l2) 및 제3 영역(RL2c)의 폭(l3)은 서로 동일할 수도 있으며, 서로 다를 수도 있다. 다만, 제1 내지 제3 영역(10a, 10b, 10c)의 폭(l1, l2, l3) 각각은 0이 아니다.
게이트 절연막(120)은 제2 스토리지 라인(RL2) 상에 배치될 수 있다. 한편, 게이트 절연막(120)은 언더컷부(120b)를 포함할 수 있다. 언더컷부(120b)에 대해서는 후술하기로 한다.
게이트 절연막(120)은 제2 스토리지 라인(RL2)의 제1 영역(RL2a) 및 제2 영역(RL2b)을 노출시키는 제1 개구부(OP1a)를 포함할 수 있다. 반면에, 제1 개구부(OP1a)는 제2 스토리지 라인(RL2)의 제3 영역(RL2c)을 노출시키지 않는다. 따라서, 제2 스토리지 라인(RL2)의 제3 영역(RL2c) 상에는 게이트 절연막(120)이 배치된다.
제3 소스 전극(SE3)은 게이트 절연막(120) 상에 배치될 수 있다. 즉, 제3 소스 전극(SE3)은 데이터 라인(DL)과 동일 층에 배치될 수 있다. 제3 소스 전극(SE3)은 적어도 일부가 제2 스토리지 라인(RL2)과 중첩된다. 보다 상세하게는, 제3 소스 전극(SE3)은 제2 스토리지 라인(RL2)의 제3 영역(RL2c)과 중첩되는 제4 영역(SE3a)을 포함할 수 있다. 제2 스토리지 라인(RL2)의 제3 영역(RL2c)은 일 실시예로 제3 소스 전극(SE3)의 제4 영역(SE3a)과 완전히 중첩될 수 있다.
한편, 제1 및 제2 영역(RL2a, RL2b)의 형상 또는 크기는 제3 소스 전극(SE3)과 중첩되지 않으며 제1 개구부(OP1a)에 의해 노출되는 경우라면 도 1에 도시된 것으로 제한되지 않는다. 또한, 제3 영역(RL2c)의 형상 또는 크기는 제3 소스 전극(SE3)과 중첩되며, 제1 개구부(OP1a)에 의해 노출되지 않는 경우라면 도 1에 도시된 것으로 제한되지 않는다.
한편, 제4 영역(SE3a)의 형상 또는 크기는 제2 스토리지 라인(RL2)의 제1 영역(RL2a) 및 제2 영역(RL2b) 각각의 폭(l1, l2)이 0이 되는 경우가 아니라면, 도 1에 도시된 것으로 제한되지 않는다.
제1 패시베이션막(150)은 제3 소스 전극(SE3) 상에 배치될 수 있다. 제1 패시베이션막(150)은 제2 스토리지 라인(RL2)의 제1 및 제2 영역(RL2a, RL2b)과, 제3 소스 전극(SE3)의 제4 영역(SE3a)을 노출시키는 제2 개구부(OP1b)를 포함할 수 있다. 제2 개구부(OP1b)는 제1 개구부(OP1a)와 적어도 일부가 중첩될 수 있다.
유기 절연막(170)은 제1 패시베이션막(150) 상에 배치될 수 있다. 유기 절연막(170)은 제2 스토리지 라인(RL2)의 제1 및 제2 영역(RL2a, RL2b)과, 제3 소스 전극(SE3)의 제4 영역(SE3a)을 노출시키는 제3 개구부(OP2)를 포함할 수 있다.
제3 컨택홀(CNT3)은 제1 개구부(OP1a), 제2 개구부(OP1b) 및 제3 개구부(OP2)에 의해 형성되며, 결과적으로 제2 스토리지 라인(RL2)의 제1 및 제2 영역(RL2a, RL2b)과, 제3 소스 전극(SE3)의 제4 영역(SE3a)을 노출시킨다.
연결 전극(BE)은 유기 절연막(170) 상에 배치될 수 있다. 따라서, 연결 전극(BE)은 제1 및 제2 서브 화소 전극(PE1, PE2)과 동일 층에 배치될 수 있다. 연결 전극(BE)은 일 실시예로 ITO 및 IZO 등의 투명 도전 물질이나, 알루미늄, 은, 크롬 또는 그 합금 등의 반사성 금속으로 형성될 수도 있다.
연결 전극(BE)은 제3 컨택홀(CNT3)을 덮도록 형성될 수 있다. 따라서, 연결 전극(BE)의 일부(BEa)는 제3 컨택홀(CNT3)에 의해 노출된 제2 스토리지 라인(RL2)의 제1 영역(RL2a)과 직접 접촉될 수 있다. 또한, 연결 전극(BE)의 다른 일부(BEb)는 제3 컨택홀(CNT3)에 의해 노출된 제2 스토리지 라인(RL2)의 제2 영역(RL2b)과 직접 접촉될 수 있다. 또한, 연결 전극(BE)의 또 다른 일부(BEc)는 제3 컨택홀(CNT3)에 의해 노출된 제3 소스 전극(SE3), 보다 상세하게는 제4 영역(SE3a)과 직접 접촉될 수 있다.
다만, 연결 전극(BE)의 일부 및 다른 일부(BEa, BEb)는 연결 전극(BE)의 또 다른 일부(BEc)와 제3 컨택홀(CNT3) 내에서 서로 접촉되지 않는다. 즉, 도 2의 게이트 절연막(120)이 언더컷부(12a)를 포함함에 따라, 연결 전극(BE)의 일부(BEa, BEb)와 연결 전극(BE)의 다른 일부(BEc)는 서로 직접 접촉되지 않는다.
보다 상세히 설명하면, 연결 전극(BE)의 일부 및 다른 일부(BEa, BEb)가 연결 전극(BE)의 또 다른 일부(BEc)와 직접 접촉되지 않음에 따라, 제2 스토리지 라인(RL2)의 제1 및 제2 영역(RL2a, RL2b)은 제3 소스 전극(SE3)의 제4 영역(SE3a)과 제3 컨택홀(CNT3) 내에서는 서로 연결되지 않는다.
이에 반해, 연결 전극(BE) 중 일부(BEa)는 제2 스토리지 라인(RL2) 중 제3 컨택홀(CNT3)에 의해 노출된 제1 영역(RL2a)과 직접 접촉된다. 또한, 연결 전극(BE) 중 다른 일부(BEb)는 제2 스토리지 라인(RL2) 중 제3 컨택홀(CNT3)에 의해 노출된 제2 영역(RL2b)과도 직접 접촉된다.
또한, 연결 전극(BE) 중 또 다른 일부는 제3 소스 전극(SE3) 중 제3 컨택홀(CNT3)에 의해 노출되는 부분과 직접 접촉된다.
이에 따라, 제2 스토리지 라인(RL2)은 제3 소스 전극(SE3)과 제3 컨택홀(CNT3) 내에서는 서로 연결되지 않지만, 제2 스토리지 라인(RL2) 및 제3 소스 전극(SE3) 각각의 일부가 연결 전극(BE)과 연결되므로, 결과적으로 제2 스토리지 라인(RL2) 및 제3 소스 전극(SE3)은 서로 전기적으로 연결된다.
제2 스토리지 라인(RL2)에 소정의 전압이 인가되는 경우를 예로 들어 설명하기로 한다. 제2 스토리지 라인(RL2)에 소정의 전압이 인가되는 경우, 제2 스토리지 라인(RL2)에 인가된 전압은 제2 스토리지 라인(RL2)의 제1 영역(RL2a) 및 제2 영역(RL2b)과 직접 접촉하고 있는 연결 전극(BE) 중 일부(BEa) 및 다른 일부(BEb)에 전달된다. 이후, 전달된 소정의 전압은 제2 전극(30) 중 제3 컨택홀(CNT3)에 의해 노출되는 부분과 직접 접촉하고 있는 연결 전극(BE) 중 또 다른 일부(BEc)를 통해 제3 소스 전극(SE3)으로 전달된다. 이를 통해, 제2 스토리지 라인(RL2)에 인가된 전압은 제3 소스 전극(SE3)에 전달된다.
한편, 제1 및 제2 개구부(OP1a, OP1b) 형성 시, 미스 얼라인에 의한 오버레이 시프트가 발생되는 경우라도 제1 영역(RL2a) 및 제2 영역(RL2b)의 폭이 0이 아님에 따라, 충분한 게이트 절연막(120)의 식각 공간을 확보할 수 있다. 나아가, 고해상도 및 고개구율 확보를 위해 제3 컨택홀(CNT3)의 크기를 작게 하는 경우라도, 충분한 게이트 절연막(120)의 식각 공간을 확보할 수 있으므로, 제2 스토리지 라인(RL2)과 제3 소스 전극(SE3)은 전기적으로 연결될 수 있다.
한편, 도 21 및 도 22에서는 제2 스토리지 라인(RL2)과 제3 소스 전극(SE3) 사이의 연결 관계에 대해서만 기재하고 있으나, 이에 제한되는 것은 아니다. 즉, 표시 장치 내에서 컨택 구조가 사용될 수 있는 경우라면, 본 발명의 일 실시예에 따른 컨택 구조가 적용될 수 있다.
이상에서 본 발명의 실시예를 중심으로 설명하였으나 이는 단지 예시일 뿐 본 발명을 한정하는 것이 아니며, 본 발명이 속하는 분야의 통상의 지식을 가진 자라면 본 발명의 실시예의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다. 예를 들어, 본 발명의 실시예에 구체적으로 나타난 각 구성 요소는 변형하여 실시할 수 있다. 그리고 이러한 변형과 응용에 관계된 차이점들은 첨부된 청구 범위에서 규정하는 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.
10: 제1 전극;
12: 제1 절연막;
20: 제2 전극;
21: 제2 절연막;
30: 제3 전극;
31: 유기 절연막;
100: 하부 표시판;
200: 상부 표시판;
300: 액정층;

Claims (20)

  1. 제1 영역, 제2 영역 및 상기 제1 영역과 상기 제2 영역 사이에 위치하는 제3 영역을 포함하는 제1 전극;
    상기 제1 전극 상에 배치되는 제1 절연막;
    상기 제1 절연막 상에 배치되며, 상기 제3 영역과 중첩되는 제4 영역을 포함하는 제2 전극;
    상기 제2 전극 상에 배치되는 제2 절연막;
    상기 제1, 제2 및 제4 영역을 노출시키는 컨택홀; 및
    상기 제2 절연막 상에 상기 컨택홀을 덮도록 배치되며, 상기 컨택홀에 의해 노출되는 제1 영역 및 제2 영역 중 적어도 하나 및 제4 영역과 연결되는 제3 전극을 포함하는 표시 장치.
  2. 제1항에 있어서, 상기 제1 및 제2 영역의 폭은,
    0이 아닌 표시 장치.
  3. 제1항에 있어서, 상기 제1 및 제2 영역은,
    상기 제2 전극과 중첩되지 않는 표시 장치.
  4. 제1항에 있어서, 상기 제1 절연막은,
    상기 제3 영역과 중첩되는 영역에 위치하는 적어도 하나의 언더컷부를 포함하는 표시 장치.
  5. 제1항에 있어서, 상기 제4 영역은,
    상기 제3 영역과 완전히 중첩되는 표시 장치.
  6. 제1항에 있어서, 상기 제1 영역의 폭은,
    상기 제2 영역의 폭과 상이하거나 동일한 표시 장치.
  7. 제1항에 있어서, 상기 제1 및 제2 절연막 중 적어도 하나는,
    무기 물질을 포함하는 표시 장치.
  8. 제7항에 있어서,
    상기 제2 절연막 상에 배치되는 유기 절연막; 및
    상기 컨택홀과 적어도 일부가 중첩되는 제2 컨택홀을 더 포함하고,
    상기 제3 전극은 상기 유기 절연막 상에서 상기 제2 컨택홀을 덮도록 배치되는 표시 장치.
  9. 제1항에 있어서,
    상기 제1 전극과 동일 층에 배치되는 복수의 게이트 라인; 및
    상기 제2 전극과 동일 층에 배치되는 복수의 데이터 라인을 더 포함하는 표시 장치.
  10. 제1항에 있어서, 상기 제3 전극은,
    투명한 도전성 물질을 포함하는 표시 장치.
  11. 제1항에 있어서, 상기 제1 및 제2 전극은,
    불투명한 도전성 물질을 포함하는 표시 장치.
  12. 제1 영역, 제2 영역 및 상기 제1 영역과 상기 제2 영역 사이에 위치하는 제3 영역을 포함하는 제1 전극;
    상기 제1 전극 상에 배치되며, 상기 제1 및 제2 영역을 노출시키는 제1 개구부를 포함하는 제1 절연막;
    상기 제1 절연막 상에 배치되며, 상기 제3 영역과 중첩되는 제4 영역을 포함하는 제2 전극;
    상기 제2 전극 상에 배치되며, 상기 제1, 제2 및 제4 영역을 노출시키는 제2 개구부를 포함하는 제2 절연막; 및
    상기 제2 절연막 상에 배치되며, 상기 제1 영역 및 제2 영역 중 적어도 하나 및 상기 제4 영역과 연결되는 제3 전극을 포함하는 표시 장치.
  13. 제12항에 있어서, 상기 제2 전극은,
    상기 제1 및 제2 영역과 중첩되지 않는 표시 장치.
  14. 제12항에 있어서, 상기 제3 전극은,
    투명 도전 물질을 포함하는 표시 장치.
  15. 제12항에 있어서,
    상기 제1 전극과 동일 층에 배치되며, 제1 방향으로 연장되는 게이트 라인;
    상기 제2 전극과 동일 층에 배치되며, 상기 제1 방향과 다른 제2 방향으로 연장되는 데이터 라인; 및
    상기 제3 전극과 동일 층에 배치되는 화소 전극을 더 포함하는 표시 장치.
  16. 제15항에 있어서,
    상기 제1 전극은 상기 제1 방향으로 연장되며, 상기 제3 전극은 상기 제2 방향으로 연장되는 표시 장치.
  17. 제15항에 있어서,
    상기 화소 전극은 제1 및 제2 서브 화소 전극을 포함하고,
    상기 게이트 라인 및 상기 데이터 라인과 연결되는 제1 스위칭 소자, 상기 제1 스위칭 소자와 연결되는 제1 서브 화소 전극을 포함하는 제1 서브 화소부; 및
    상기 게이트 라인 및 상기 데이터 라인과 연결되는 제2 스위칭 소자, 상기 제2 스위칭 소자와 연결되는 제2 서브 화소 전극 및 상기 제2 서브 화소 전극과 연결되는 제3 스위칭 소자를 포함하는 제2 서브 화소부를 더 포함하고,
    상기 제3 스위칭 소자는 제어 전극이 상기 게이트 라인과 연결되고, 일 전극이 상기 제2 전극과 연결되며, 타 전극이 상기 제2 서브 화소 전극과 연결되는 표시 장치.
  18. 제12항에 있어서,
    상기 제2 절연막 상에 배치되며, 상기 제1, 제2 및 제4 영역을 노출시키는 유기 절연막을 더 포함하고,
    상기 제3 전극은 상기 유기 절연막 상에 배치되어 상기 제1, 제2 및 제4영역과 접촉되는 표시 장치.
  19. 제12항에 있어서, 상기 제1 및 제2 영역의 폭은,
    0이 아닌 표시 장치.
  20. 제12항에 있어서, 상기 제1 영역의 폭은,
    상기 제2 영역의 폭과 상이하거나 동일한 표시 장치.
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