KR102422576B1 - 액정 표시장치 - Google Patents

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Abstract

본 발명은 제1 부화소 영역 및 제2 부화소 영역을 포함하는 제 1 기판; 상기 제 1 기판과 대향하여 위치한 제 2 기판; 상기 제 1 기판과 상기 제 2 기판 사이에 위치한 액정층; 상기 제1 기판 상에 위치한 게이트 라인 및 데이터 라인; 상기 제1 기판의 상기 제1 부화소 영역에 위치한 제1 부화소 전극; 상기 게이트 라인, 상기 데이터 라인 및 상기 제1 부화소 전극에 연결된 제1 트랜지스터; 상기 제1 기판의 상기 제2 부화소 영역에 위치한 제2 부화소 전극; 상기 게이트 라인, 상기 제1 트랜지스터 및 상기 제2 부화소 전극에 연결된 제2 트랜지스터; 상기 제1 부화소 전극의 어느 한 변과 인접한 제1 유지 라인; 상기 제1 유지 라인과 분리되어 상기 제2 부화소 전극의 어느 한 변과 인접한 제 2 유지 라인; 및 상기 게이트 라인, 상기 제2 트랜지스터, 및 상기 제 2 유지 라인에 연결된 제3 트랜지스터를 포함하는 액정 표시장치를 포함한다.

Description

액정 표시장치{LIQUID CRYSTAL DISPLAY DEVICE}
본 발명은 액정 표시장치에 관한 것으로, 특히 잔상 및 플리커를 최소화할 수 있는 액정 표시장치에 대한 것이다.
액정 표시장치(liquid crystal display, LCD)는 현재 가장 널리 사용되고 있는 평판 표시장치(flat panel display, FPD) 중 하나로서 전극이 형성되어 있는 두 장의 기판과 그 사이에 삽입되어 있는 액정층으로 이루어진다. 액정 표시장치는 두 전극에 전압을 인가하여 액정층의 액정 분자들을 재배열시킴으로써 투과되는 빛의 양을 조절하는 표시장치이다.
시인성 개선을 위해 하나의 화소는 독립된 2개의 부화소 전극들을 포함할 수 있다. 이와 같은 경우, 각 부화소 전극으로 서로 다른 크기의 데이터 신호가 인가되어야 하는 바, 이를 위해 하나의 부화소 전극으로는 데이터 신호가 변조 없이 그대로 인가되고, 다른 하나의 부화소 전극으로는 그 데이터 신호가 분압되어 인가된다.
이와 같은 구조를 갖는 종래의 액정 표시장치는 전압 배선의 전압 강하(IR drop) 현상에 의하여 잔상 및 플리커(flicker)에 취약한 문제점을 갖는다.
본 발명은 잔상 및 플리커 현상을 최소화할 수 있는 액정 표시장치를 제공하는데 그 목적이 있다.
상기와 같은 목적을 달성하기 위해 본 발명은 제1 부화소 영역 및 제2 부화소 영역을 포함하는 제 1 기판; 상기 제 1 기판과 대향하여 위치한 제 2 기판; 상기 제 1 기판과 제 2 기판 사이에 위치한 액정층; 상기 제1 기판 상에 위치한 게이트 라인 및 데이터 라인; 상기 제1 기판의 상기 제1 부화소 영역에 위치한 제1 부화소 전극; 상기 게이트 라인, 상기 데이터 라인 및 상기 제1 부화소 전극에 연결된 제1 트랜지스터; 상기 제1 기판의 상기 제2 부화소 영역에 위치한 제2 부화소 전극; 상기 게이트 라인, 상기 제1 트랜지스터 및 상기 제2 부화소 전극에 연결된 제2 트랜지스터; 상기 제1 부화소 전극의 어느 한 변과 인접한 제1 유지 라인; 상기 제1 유지 라인과 분리되어 상기 제2 부화소 전극의 어느 한 변과 인접한 제 2 유지 라인; 및 상기 게이트 라인, 상기 제2 트랜지스터, 및 상기 제 2 유지 라인에 연결된 제3 트랜지스터를 포함하는 액정 표시장치를 포함한다.
본 발명의 일 실시예에 따르면, 상기 제1 유지 라인과 상기 제 2 유지 라인에 서로 다른 크기의 유지 전압이 인가될 수 있다.
본 발명의 일 실시예에 따르면, 상기 제1 유지 라인과 상기 제1 부화소 전극이 중첩할 수 있다.
본 발명의 일 실시예에 따르면, 상기 제1 유지 라인과 상기 제2 부화소 전극이 중첩할 수 있다.
본 발명의 일 실시예에 따르면, 상기 제1 부화소 전극의 다른 변에 인접한 제3 유지 라인을 더 포함할 수 있다.
본 발명의 일 실시예에 따르면, 상기 제3 유지 라인은 상기 제1 유지 라인과 분리되고 상기 제 2 유지 라인과 연결될 수 있다.
본 발명의 일 실시예에 따르면, 상기 제3 유지 라인과 상기 제 2 유지 라인에 동일한 크기의 유지 전압이 인가될 수 있다.
본 발명의 일 실시예에 따르면, 상기 제3 유지 라인은 상기 제1 유지 라인과 연결되고 상기 제 2 유지 라인과 분리될 수 있다.
본 발명의 일 실시예에 따르면, 상기 제3 유지 라인과 상기 제1 유지 라인에 동일한 크기의 유지 전압이 인가될 수 있다.
본 발명의 일 실시예에 따르면, 상기 제3 유지 라인과 상기 제1 부화소 전극이 중첩할 수 있다.
본 발명의 일 실시예에 따르면, 상기 데이터 라인, 상기 제1 트랜지스터, 상기 제2 트랜지스터 및 상기 제3 트랜지스터 상에 위치하는 보호막을 더 포함할 수 있다.
본 발명의 일 실시예에 따르면, 상기 보호막은 상기 제1 트랜지스터의 드레인 전극을 노출시키는 제1 콘택홀과 상기 제2 트랜지스터의 드레인 전극을 노출시키는 제2 콘택홀을 상기 제1 유지 라인 상에서 가질 수 있다.
본 발명의 일 실시예에 따르면, 상기 보호막은 상기 제3 트랜지스터의 드레인 전극을 노출시키는 제3 콘택홀을 상기 제2 유지라인 상에서 가질 수 있다.
본 발명의 일 실시예에 따르면, 상기 제1 부화소 전극은, 제1 줄기 전극; 및 상기 제1 줄기 전극에서 연장된 제1 가지 전극을 포함할 수 있다.
본 발명의 일 실시예에 따르면, 상기 제2 부화소 전극은, 제2 줄기 전극; 및 상기 제2 줄기 전극에서 연장된 제2 가지 전극을 포함할 수 있다.
본 발명의 일 실시예에 따르면, 서로 연결된 상기 제1 트랜지스터의 제1 소스 전극과 상기 제2 트랜지스터의 제2 소스 전극은 W 자 형상을 가질 수 있다.
본 발명의 일 실시예에 따르면, 상기 제1 트랜지스터의 제1 드레인 전극과 상기 제2 트랜지스터의 제2 드레인 전극은 동일한 ??항으로 연장될 수 있다.
본 발명의 일 실시예에 따르면, 상기 제1 트랜지스터의 제1 드레인 전극과 상기 제2 트랜지스터의 제2 드레인 전극은 상기 제2 부화소 전극이 배치된 방향으로 연장될 수 있다.
본 발명의 일 실시예에 따르면, 상기 제3 트랜지스터는 제3 게이트 전극, 제3 소스 전극, 제3 드레인 전극 및 상기 제3 소스 전극과 상기 제3 드레인 전극 사이에 위치한 플로팅 전극을 포함할 수 있다.
본 발명의 일 실시예에 따르면, 상기 플로팅 전극은 상기 제3 게이트 전극과 중첩할 수 있다.
본 발명에 따른 액정 표시장치는 다음과 같은 효과를 갖는다.
본 발명에 따른 액정 표시장치는 서로 물리적 및 전기적으로 분리된 제 1 유지 라인과 제 2 유지 라인을 포함한다. 제 2 유지 라인은 제1 부화소 전극에 배치되지 않고 제2 부화소 영역에 배치된다.
이에 따라 제 2 유지 라인과 제1 부화소 전극은 서로 커플링 캐패시턴스(coupling capacitance)를 이루지 않게 된다. 따라서, 제1 부화소 전극에 인가되는 데이터 전압은 제 2 유지 라인의 전압 강하 현상에 영향을 받지 않게 되고, 제1 부화소 전극에 인가되는 데이터 전압의 변동량이 감소되어 화질 저하 현상(ex. 잔상)이 개선된다.
또한, 제 1 유지 라인에 연결되지 않은 제 2 유지 라인의 유지 전압은 자유롭게 변동될 수 있다. 따라서, 고정된 값을 갖는 제 1 유지 전압을 기준으로, 제 2 유지 전압이 그 제 1 유지 전압보다 더 작게 또는 그 보다 더 크게 변경되는 것이 가능하다.
제 2 유지 전압이 제 1 유지 전압보다 더 작게 설정될 때 표시장치의 잔상 제거 능력이 개선되며, 제 2 유지 전압이 제 1 유지 전압보다 더 크게 설정될 때 표시장치의 플리커 제거 능력이 개선된다.
도 1은 본 발명의 실시예 1 에 따른 하나의 화소를 개략적으로 나타낸 평면도이다.
도 2는 도 1의 I-I'의 선을 따라 자른 단면도이다.
도 3은 도 1의 II-II'의 선을 따라 자른 단면도이다.
도 4는 도 1의 III-III'의 선을 따라 자른 단면도이다.
도 5는 도 1에서 제 1 유지 라인, 게이트 라인 및 제 2 유지 라인만을 따로 나타낸 도면이다.
도 6은 도 1에서 제 1 부화소 전극만을 따로 나타낸 도면이다.
도 7은 도 1에 도시된 하나의 화소에 대한 등가 회로를 나타낸 도면이다.
도 8은 본 발명의 실시예 2 에 따른 하나의 화소를 개략적으로 나타낸 평면도이다.
도 9는 본 발명의 실시예 3 에 따른 하나의 화소를 개략적으로 나타낸 평면도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 따라서, 몇몇 실시예에서, 잘 알려진 공정 단계들, 잘 알려진 소자 구조 및 잘 알려진 기술들은 본 발명이 모호하게 해석되는 것을 피하기 위하여 구체적으로 설명되지 않는다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 붙였다. 층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우뿐 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 반대로 어떤 부분이 다른 부분 "바로 위에" 있다고 할 때에는 중간에 다른 부분이 없는 것을 뜻한다. 또한, 층, 막, 영역, 판 등의 부분이 다른 부분 "아래에" 있다고 할 때, 이는 다른 부분 "바로 아래에" 있는 경우뿐 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 반대로 어떤 부분이 다른 부분 "바로 아래에" 있다고 할 때에는 중간에 다른 부분이 없는 것을 뜻한다.
공간적으로 상대적인 용어인 "아래(below)", "아래(beneath)", "하부(lower)", "위(above)", "상부(upper)" 등은 도면에 도시되어 있는 바와 같이 하나의 소자 또는 구성 요소들과 다른 소자 또는 구성 요소들과의 상관관계를 용이하게 기술하기 위해 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시되어 있는 방향에 더하여 사용시 또는 동작시 소자의 서로 다른 방향을 포함하는 용어로 이해되어야 한다. 예를 들면, 도면에 도시되어 있는 소자를 뒤집을 경우, 다른 소자의 "아래(below)"또는 "아래(beneath)"로 기술된 소자는 다른 소자의 "위(above)"에 놓여질 수 있다. 따라서, 예시적인 용어인 "아래"는 아래와 위의 방향을 모두 포함할 수 있다. 소자는 다른 방향으로도 배향될 수 있고, 이에 따라 공간적으로 상대적인 용어들은 배향에 따라 해석될 수 있다.
본 명세서에서 어떤 부분이 다른 부분과 연결되어 있다고 할 때, 이는 직접적으로 연결되어있는 경우뿐 아니라, 그 중간에 다른 소자를 사이에 두고 전기적으로 연결되어 있는 경우도 포함한다. 또한, 어떤 부분이 어떤 구성 요소를 포함한다고 할 때, 이는 특별히 그에 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
본 명세서에서 제 1, 제 2, 제 3 등의 용어는 다양한 구성 요소들을 설명하는데 사용될 수 있지만, 이러한 구성 요소들은 상기 용어들에 의해 한정되는 것은 아니다. 상기 용어들은 하나의 구성 요소를 다른 구성 요소들로부터 구별하는 목적으로 사용된다. 예를 들어, 본 발명의 권리 범위로부터 벗어나지 않고, 제 1 구성 요소가 제 2 또는 제 3 구성 요소 등으로 명명될 수 있으며, 유사하게 제 2 또는 제 3 구성 요소도 교호적으로 명명될 수 있다.
다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않은 한 이상적으로 또는 과도하게 해석되지 않는다.
도 1은 본 발명의 실시예 1 에 따른 하나의 화소를 개략적으로 나타낸 평면도이고, 도 2는 도 1의 I-I'의 선을 따라 자른 단면도이고, 도 3은 도 1의 II-II'의 선을 따라 자른 단면도이고, 그리고 도 4는 도 1의 III-III'의 선을 따라 자른 단면도이다.
하나의 화소는, 도 1 내지 도 4에 도시된 바와 같이, 제 1 박막 트랜지스터(TFT1), 제 2 박막 트랜지스터(TFT2), 제 3 박막 트랜지스터(TFT3), 제 1 유지 라인(751), 제 2 유지 라인(752), 컬러필터(354), 제 1 부화소 전극(PE1), 제 1 연장 전극(181), 제 2 부화소 전극(PE2), 제 2 연장 전극(182), 공통 전극(210) 및 액정층(333)을 포함한다.
제 1 박막 트랜지스터(TFT1)는, 도 1에 도시된 바와 같이, 제 1 게이트 전극(GE1), 제 1 반도체층(311), 제 1 드레인 전극(DE1) 및 제 1 소스 전극(SE1)을 포함한다.
제 2 박막 트랜지스터(TFT2)는, 도 1에 도시된 바와 같이, 제 2 게이트 전극(GE2), 제 2 반도체층(312), 제 2 드레인 전극(DE2) 및 제 2 소스 전극(SE2)을 포함한다.
제 3 박막 트랜지스터(TFT3)는, 도 1에 도시된 바와 같이, 제 3 게이트 전극(GE3), 제 3 반도체층(313), 제 3 드레인 전극(DE3) 및 제 3 소스 전극(SE3)을 포함한다.
도 1에 도시된 바와 같이, 게이트 라인(GL)은 제 1 기판(301) 상에 위치한다. 구체적으로, 게이트 라인(GL)은 제 1 기판(301)의 트랜지스터 영역(T)에 위치한다. 트랜지스터 영역(T)은 제 1 부화소 영역(P1)과 제 2 부화소 영역(P2) 사이에 위치한다.
여기서, 도 5를 참조로 하여 게이트 라인(GL)에 대하여 구체적으로 설명하면 다음과 같다.
도 5는 도 1에서 제 1 유지 라인(751), 게이트 라인(GL) 및 제 2 유지 라인 (752) 만을 따로 나타낸 도면이다.
게이트 라인(GL)은, 도 1 및 도 5에 도시된 바와 같이, 서로 다른 선폭을 갖는 라인부(411), 제 1 게이트 전극(GE1), 제 2 게이트 전극(GE2) 및 제 3 게이트 전극(GE3)을 포함한다. 예를 들어, 제1 내지 제 3 게이트 전극(GE1, GE2, GE3)이 라인부(411)보다 더 큰 선폭을 가질 수 있다. 라인부(411) 및 제1 내지 제 3 게이트 전극(GE1, GE2, GE3)은 일체로 구성된다.
도시되지 않았지만, 게이트 라인(GL)은, 다른 층 또는 외부 구동회로와의 접속을 위해, 이의 접속 부분(예를 들어, 끝 부분)이 이의 다른 부분보다 더 큰 면적을 가질 수 있다.
게이트 라인(GL)은 알루미늄(Al)이나 알루미늄 합금과 같은 알루미늄 계열의 금속, 또는 은(Ag)이나 은 합금과 같은 은 계열의 금속, 또는 구리(Cu)나 구리 합금과 같은 구리 계열의 금속, 또는 몰리브덴(Mo)이나 몰리브덴 합금과 같은 몰리브덴 계열의 금속으로 만들어질 수 있다. 또는, 게이트 라인(GL)은, 크롬(Cr), 탄탈륨(Ta) 및 티타늄(Ti) 중 어느 하나로 만들어질 수 있다. 한편, 게이트 라인(GL)은 물리적 성질이 다른 적어도 두 개의 도전막을 포함하는 다중막 구조를 가질 수도 있다.
제 1 유지 라인(751)은 제 1 기판(301) 상에 위치한다. 구체적으로 제 1 유지 라인(751)은 제 1 기판(301)의 트랜지스터 영역(T)에 위치한다. 제 1 유지 라인(751)은 제 1 부화소 전극(PE1)의 어느 한 변과 인접하다. 예를 들어, 제 1 유지 라인(751)은, 도 1 및 도 5에 도시된 바와 같이, 제 1 부화소 전극(PE1)의 아래 변에 위치하고 라인 형상을 가질 수 있다. 이때, 제 1 유지 라인(751)과 제 1 부화소 전극(PE1)은 서로 중첩할 수도 있고 그렇지 않을 수도 있다. 제 1 유지 라인(751)과 제 1 부화소 전극(PE1)이 중첩하는 경우, 제 1 유지 라인(751)의 일부와 제 1 부화소 전극(PE1)의 적어도 어느 한 변을 중첩할 수 있다.
제 1 유지 라인(751)은 외부로부터 제 1 유지 전압(Vcst)을 인가 받는다. 제 1 유지 전압(Vcst)은 직류 전압일 수 있다.
제 1 유지 라인(751)은 전술된 게이트 라인(GL)과 동일한 재료 및 구조(다중막 구조)를 가질 수 있다. 다시 말하여, 게이트 라인(GL) 및 제 1 유지 라인(751)은 동일한 공정으로 동시에 만들어질 수 있다.
제 2 유지 라인(752)은 제 1 기판(301) 상에 위치한다. 구체적으로 제 2 유지 라인(752)은 제 1 기판(301)의 트랜지스터 영역(T)에 위치한다. 제 2 유지 라인(752)은 제 2 부화소 전극(PE2)의 어느 한 변과 인접하다. 예를 들어, 제 2 유지 라인(752)은, 도 1 및 도 5에 도시된 바와 같이, 제 2 부화소 전극(PE2)의 변들 중 적어도 하나의 변에 근접하여 위치한다. 이때, 제 2 유지 라인(752)과 제 2 부화소 전극(PE2)은 서로 중첩할 수도 있고 그렇지 않을 수도 있다. 제 2 유지 라인(752)과 제 2 부화소 전극(PE2)이 중첩하는 경우, 제 2 유지 라인(752)의 일부와 제 2 부화소 전극(PE2)의 적어도 한 변이 중첩할 수 있고 제 2 부화소 전극(PE2)의 줄기 전극과 중첩할 수 있다.
물론 이외에도 도 1 과 달리 제 2 유지 라인(752)은 제 2 부화소 전극(PE2)의 줄기 전극과 중첩하지 않을 수 있고 제 2 부화소 전극(PE2)의 가장자리에만 중첩할 수 있다.
제 2 유지 라인(752)과 제 1 유지 라인(751)은 연결되지 않는다. 즉, 제 2 유지 라인(752)과 제 1 유지 라인(751)은 서로 분리되어 있다.
제 2 유지 라인(752)은 외부로부터 제 2 유지 전압(Vrd)을 인가 받는다. 제 2 유지 전압과 제 1 유지 전압(Vcst)은 다른 크기를 가질 수 있다. 예를 들어, 제 2 유지 전압(Vrd)이 제 1 유지 전압(Vcst)보다 크거나 또는 작은 직류 전압일 수 있다.
제 2 유지 전압(Vrd)이 제 1 유지 전압(Vcst)보다 더 작게 설정될 때 표시장치의 잔상 제거 능력이 개선되며, 제 2 유지 전압(Vrd)이 제 1 유지 전압(Vcst)보다 더 크게 설정될 때 표시장치의 플리커(flicker) 제거 능력이 개선된다.
한편, 제 1 유지 전압(Vcst)이 고정된 상태에서 제 2 유지 전압(Vrd)이 조절되는 것이 바람직하다. 즉, 고정된 값을 갖는 제 1 유지 전압(Vcst)을 기준으로, 제 2 유지 전압(Vrd)이 그 제 1 유지 전압(Vcst)보다 더 작게 또는 그 보다 더 크게 변경될 수 있다.
제 2 유지 라인(752)은 전술된 게이트 라인(GL)과 동일한 재료 및 구조(다중막 구조)를 가질 수 있다. 다시 말하여, 게이트 라인(GL) 및 제 2 유지 라인(752)은 동일한 공정으로 동시에 만들어질 수 있다.
한편, 기존과 달리 제 2 유지 라인(752)은 제 1 부화소 전극(PE1)에 인접하여 배치되지 않는다. 따라서, 제 1 부화소 전극(PE1)은 제 2 유지 라인(752)과 커플링 캐패시턴스(Coupling Capacitance)를 형성하지 않고, 제 1 부화소 전극(PE1)에 인가되는 데이터 전압은 제 2 유지 라인(752)의 전압 강하에 따른 영향을 받지 않게 된다. 즉, 제 2 유지 라인(752)의 전압 강하에 따른 제 1 부화소 전극(PE1)의 데이터 전압 변동량이 낮아지게 되고, 데이터 전압 변동량이 낮아짐에 따라 화질 저하가 개선된다.
게이트 절연막(310)은 게이트 라인(GL), 제 1 유지 라인(751) 및 제 2 유지 라인(752) 상에 위치한다. 이때, 게이트 절연막(310)은 제 1 유지 라인(751) 및 제 2 유지 라인(752)을 포함한 제 1 기판(301)의 전면(全面)에 형성될 수 있다.
게이트 절연막(310)은 질화 규소(SiNx) 또는 산화 규소(SiOx) 등으로 만들어질 수 있다. 게이트 절연막(310)은 물리적 성질이 다른 적어도 두 개의 절연층들을 포함하는 다중막 구조를 가질 수 있다.
제 1 내지 제 3 반도체층(311, 312, 313)은 게이트 절연막(310) 상에 위치한다. 이때, 제 1 반도체층(311)은 제 1 게이트 전극(GE1)과 중첩하고, 제 2 반도체층(312)은 제 2 게이트 전극(GE2)과 중첩하고, 제 3 반도체층(313)은 제 3 게이트 전극(GE3)과 중첩한다.
제 1 내지 제 3 반도체층(311, 312, 313)은 서로 연결될 수도 있다. 도 1에 따르면, 제 1 반도체층(311)과 제 2 반도체층(312)이 서로 연결되어 있다.
제 1 내지 제 3 반도체층(311, 312, 313)은 각각 비정질 규소 또는 다결정 규소 등으로 만들어질 수 있다.
저항성 접촉층(360)은 제 1 내지 제 3 반도체층(311, 312, 313) 상에 위치한다. 저항성 접촉층(360)은 인(phosphorus)과 같은 n형 불순물이 고농도로 도핑되어 있는 n+ 수소화 비정질 규소 따위의 물질로 만들어지거나 실리사이드(silicide)로 만들어질 수 있다.
제 1 박막 트랜지스터(TFT1)에 포함된 제 1 드레인 전극(DE1) 및 제 1 소스 전극(SE1)과, 제 2 박막 트랜지스터(TFT2)에 포함된 제 2 드레인 전극(DE2) 및 제 2 소스 전극(SE2)과, 그리고 제 3 박막 트랜지스터(TFT3)에 포함된 제 3 드레인 전극(DE3) 및 제 3 소스 전극(SE3)은 저항성 접촉층(360) 상에 위치한다.
제 1 소스 전극(SE1)은, 도 1에 도시된 바와 같이, 데이터 라인(DL)에서 트랜지스터 영역(T)으로 연장되어 제 1 게이트 전극(GE1) 및 제 1 반도체층(311) 상에 위치한다. 제 1 소스 전극(SE1)은 제 1 게이트 전극(GE1) 및 제 1 반도체층(311)과 중첩된다. 한편, 제 1 소스 전극(SE1)은 라인부(411)와 더 중첩될 수 있다. 제 1 소스 전극(SE1)은 C자, 역 C자, U자 및 역 U자 중 어느 하나의 형태를 가질 수 있다. 도 1에는 U자 형상을 갖는 제 1 소스 전극(SE1)이 도시되어 있는 바, 제 1 소스 전극(SE1)의 만곡부는 제 2 부화소 전극(PE2)과 대향한다.
제 1 소스 전극(SE1)은 몰리브덴, 크롬, 탄탈륨 및 티타늄 등 내화성 금속(refractory metal) 또는 이들의 합금으로 만들어지는 것이 바람직하며, 내화성 금속막과 저저항 도전막을 포함하는 다중막 구조를 가질 수 있다. 다중막 구조의 예로는 크롬 또는 몰리브덴(또는 몰리브덴 합금) 하부막과 알루미늄 (또는 알루미늄 합금) 상부막의 이중막, 몰리브덴 (또는 몰리브덴 합금) 하부막과 알루미늄 (또는 알루미늄 합금) 중간막과 몰리브덴 (또는 몰리브덴 합금) 상부막의 삼중막을 들 수 있다. 한편, 제 1 소스 전극(SE1)은 이외에도 여러 가지 다양한 금속 또는 도전체로 만들어질 수 있다.
제 1 드레인 전극(DE1)은 제 1 게이트 전극(GE1) 및 제 1 반도체층(311) 상에 위치한다. 제 1 드레인 전극(DE1)은 제 1 게이트 전극(GE1), 제 1 반도체층(311) 및 제 1 연장 전극(181)과 중첩된다. 이때, 제 1 드레인 전극(DE1)은 제 1 콘택홀(CH1)을 통해 제 1 연장 전극(181)에 연결된다. 한편, 제 1 드레인 전극(DE1)은 라인부(411)와 더 중첩될 수 있다.
제 1 드레인 전극(DE1)은 전술된 제 1 소스 전극(SE1)과 동일한 재료 및 구조(다중막 구조)를 가질 수 있다. 다시 말하여, 제 1 소스 전극(SE1)과 제 1 드레인 전극(DE1)은 동일한 공정으로 동시에 만들어질 수 있다.
제 1 게이트 전극(GE1), 제 1 드레인 전극(DE1), 제 1 소스 전극(SE1), 제 1 반도체층(311) 및 저항성 접촉층(360)은 제 1 박막 트랜지스터(TFT1)를 이룬다. 이때 이 제 1 박막 트랜지스터(TFT1)의 채널(channel)은 제 1 드레인 전극(DE1)과 제 1 소스 전극(SE1) 사이의 제 1 반도체층(311) 부분에 위치한다. 채널 부분에 해당하는 제 1 반도체층(311) 부분은 그 제 1 반도체층(311)의 다른 부분에 비하여 더 낮은 두께를 갖는다. 제 1 박막 트랜지스터(TFT1)는, 도 1에 도시된 바와 같이, 트랜지스터 영역(T)에 위치한다.
제 2 소스 전극(SE2)은 제 1 소스 전극(SE1)에 전기적으로 연결된다. 이를 위해 제 2 소스 전극(SE2)과 제 1 소스 전극(SE1)은 일체로 구성될 수 있다. 즉, 제 1 소스 전극(SE1)과 제 2 소스 전극(SE2)은 일체로 형성되어 서로 연결되어 있다. 또한, 일체로 구성된 제 1 소스 전극(SE1)과 제 2 소스 전극(SE2)은 W 자 형상을 가질 수 있다.
제 2 소스 전극(SE2)은 제 2 게이트 전극(GE2) 및 제 2 반도체층(312) 상에 위치한다. 제 2 소스 전극(SE2)은 제 2 게이트 전극(GE2) 및 제 2 반도체층(312)과 중첩된다. 한편, 제 2 소스 전극(SE2)은 라인부(411)와 더 중첩될 수 있다. 제 2 소스 전극(SE2)은 C자, 역 C자, U자 및 역 U자 중 어느 하나의 형태를 가질 수 있다. 도 1에는 U자 형상을 갖는 제 2 소스 전극(SE2)이 도시되어 있는 바, 제 2 소스 전극(SE2)의 만곡부는 제 2 부화소 전극(PE2)과 대향한다.
이와 같이 제 1 소스 전극(SE1)의 만곡부와 제 2 소스 전극(SE2)의 만곡부는 제 2 부화소 전극(PE2)이 배치된 방향으로 연장된다.
제 2 소스 전극(SE2)은 전술된 제 1 소스 전극(SE1)과 동일한 재료 및 구조(다중막 구조)를 가질 수 있다. 다시 말하여, 제 2 소스 전극(SE2)과 제 1 소스 전극(SE1)은 동일한 공정으로 동시에 만들어질 수 있다.
제 2 드레인 전극(DE2)은 제 2 게이트 전극(GE2) 및 제 2 반도체층(312) 상에 위치한다. 제 2 드레인 전극(DE2)은 제 2 게이트 전극(GE2), 제 2 반도체층(312) 및 제 2 연장 전극(182)과 중첩된다. 이때, 제 2 드레인 전극(DE2)은 제 2 콘택홀(CH2)을 통해 제 2 연장 전극(182)에 연결된다. 한편, 제 2 드레인 전극(DE2)은 라인부(411)와 더 중첩될 수 있다.
제 2 드레인 전극(DE2)은 전술된 제 1 소스 전극(SE1)과 동일한 재료 및 구조(다중막 구조)를 가질 수 있다. 다시 말하여, 제 2 드레인 전극(DE2)과 제 1 소스 전극(SE1)은 동일한 공정으로 동시에 만들어질 수 있다.
한편, 제 1 드레인 전극(DE1)과 제 2 드레인 전극(DE2)은 동일한 방향으로 연장된다. 예를 들면, 도 1에 도시된 바와 같이 제 1 드레인 전극(DE1)과 제 2 드레인 전극(DE2)은 제 1 소스 전극(SE1)과 제 2 소스 전극(SE2)이 배치된 방향 또는 제 2 부화소 전극(PE2)이 배치된 방향으로 연장된다.
제 2 게이트 전극(GE2), 제 2 드레인 전극(DE2), 제 2 소스 전극(SE2), 제 2 반도체층(312) 및 저항성 접촉층(360)은 제 2 박막 트랜지스터(TFT2)를 이룬다. 이때 이 제 2 박막 트랜지스터(TFT2)의 채널은 제 2 드레인 전극(DE2)과 제 2 소스 전극(SE2) 사이의 제 2 반도체층(312) 부분에 위치한다. 채널 부분에 해당하는 제 2 반도체층(312) 부분은 그 제 2 반도체층(312)의 다른 부분에 비하여 더 낮은 두께를 갖는다. 제 2 박막 트랜지스터(TFT2)는, 도 1에 도시된 바와 같이, 트랜지스터 영역(T)에 위치한다.
제 3 소스 전극(SE3)은 제 2 드레인 전극(DE2)에 전기적으로 연결된다. 이를 위해 제 3 소스 전극(SE3)과 제 2 드레인 전극(DE2)은 일체로 구성될 수 있다. 제 3 소스 전극(SE3)은 제 3 게이트 전극(GE3) 및 제 3 반도체층(313) 상에 위치한다. 제 3 소스 전극(SE3)은 제 3 게이트 전극(GE3), 제 3 반도체층(313) 및 제 2 연장 전극(182)과 중첩된다. 한편, 제 3 소스 전극(SE3)은 라인부(411)와 더 중첩될 수 있다.
제 3 소스 전극(SE3)은 전술된 제 1 소스 전극(SE1)과 동일한 재료 및 구조(다중막 구조)를 가질 수 있다. 다시 말하여, 제 3 소스 전극(SE3)과 제 1 소스 전극(SE1)은 동일한 공정으로 동시에 만들어질 수 있다.
제 3 드레인 전극(DE3)은 제 3 게이트 전극(GE3), 제 3 반도체층(313) 및 제 2 유지 라인(752) 상에 위치한다. 제 3 드레인 전극(DE3)은 제 3 게이트 전극(GE3), 제 3 반도체층(313) 및 제 2 유지 라인(752)과 중첩된다. 이때, 제 3 드레인 전극(DE3)은 제 3 콘택홀(CH3)을 통해 제 2 유지 라인(752)에 연결된다.
제 3 드레인 전극(DE3)은 전술된 제 1 소스 전극(SE1)과 동일한 재료 및 구조(다중막 구조)를 가질 수 있다. 다시 말하여, 제 3 드레인 전극(DE3)과 제 1 소스 전극(SE1)은 동일한 공정으로 동시에 만들어질 수 있다.
플로팅 전극(FE)은 제 3 소스 전극(SE3)과 제 3 드레인 전극(DE3) 사이의 제 3 반도체층(313) 상에 위치한다. 플로팅 전극(FE)은 복수 개가 배치될 수 있고, 서로 분리된 복수의 플로팅 전극(FE)은 일렬로 배열될 수 있다. 플로팅 전극(FE)은 제3 게이트 전극(GE3)과 중첩한다. 플로팅 전극(FE)은 제 1 소스 전극(SE1)과 동일한 재료 및 구조(다중막 구조)를 가질 수 있다. 다시 말하여 플로팅 전극(FE)과 제 1 소스 전극(SE1)은 동일한 공정으로 동시에 만들어질 수 있다. 한편, 플로팅 전극(FE)은 생략될 수 있다.
제 3 게이트 전극(GE3), 제 3 드레인 전극(DE3), 제 3 소스 전극(SE3), 제 3 반도체층(313), 플로팅 전극(FE) 및 저항성 접촉층(360)은 제 3 박막 트랜지스터(TFT3)를 이룬다. 이때 이 제 3 박막 트랜지스터(TFT3)의 채널은 제 3 소스 전극(SE3)과 플로팅 전극(FE) 사이의 제 3 반도체층(313) 부분과 플로팅 전극(FE)과 제 3 드레인 전극(DE3) 사이의 제 3 반도체층(313) 부분에 위치한다. 채널 부분에 해당하는 제 3 반도체층(313) 부분은 다른 부분은 비하여 더 낮은 두께를 갖는다. 제 3 박막 트랜지스터(TFT3)는, 도 1에 도시된 바와 같이, 트랜지스터 영역(T)에 위치한다.
이와 같이 제 1 컨택홀(CH1)과 제 2 컨택홀(CH2)을 제 1 유지 라인(751) 위에 형성함에 따라 제 1 부화소 전극(PE1) 및 제 2 부화소 전극(PE2)에 인가되는 데이터 전압의 변동량이 낮아진다. 즉, 제 1 부화소 전극(PE1) 및 제 2 부화소 전극(PE2)과 제 2 유지 라인(752)의 중첩 면적을 줄임에 따라 제 2 유지 라인(752)의 전압 강하에 따른 제 1 부화소 전극(PE1) 및 제 2 부화소 전극(PE2)의 데이터 전압 변동량이 낮아진다. 따라서, 제 1 부화소 전극(PE1) 및 제 2 부화소 전극(PE2)의 데이터 전압 변동량이 낮아짐에 따라 화질 저하가 개선된다. 한편, 이러한 구조를 형성하기 위해 제3 박막 트랜지스터(TFT3)는 제 3 컨택홀(CH3)을 통해 제 2 유지라인(752)과 연결된다.
데이터 라인(DL)은 게이트 절연막(310) 상에 위치한다. 도시되지 않았지만, 데이터 라인(DL)은, 다른 층 또는 외부 구동회로와의 접속을 위해, 이의 접속 부분(예를 들어, 끝 부분)이 이의 다른 부분보다 더 큰 면적을 가질 수 있다.
데이터 라인(DL)은 게이트 라인(GL), 제 1 유지 라인(751) 및 제 2 유지 라인(752)과 교차한다. 도시되지 않았지만, 데이터 라인(DL)과 게이트 라인(GL)이 교차하는 곳에서 데이터 라인(DL)은 이의 다른 부분보다 더 작은 선폭을 가질 수 있다. 마찬가지로, 데이터 라인(DL)과 유지 라인(751 또는 752)이 교차하는 곳에서 데이터 라인(DL)은 이의 다른 부분에 비하여 더 작은 선폭을 가질 수 있다. 이에 따라, 데이터 라인(DL)과 게이트 라인(GL) 간의 기생 커패시턴스와, 그리고 데이터 라인(DL)과 유지 라인(751 또는 752) 간의 커패시턴스의 크기가 줄어들 수 있다. 데이터 라인(DL)은 전술된 제 1 소스 전극(SE1)과 동일한 재료 및 구조(다중막 구조)를 가질 수 있다. 다시 말하여, 데이터 라인(DL)과 제 1 소스 전극(SE1)은 동일한 공정으로 동시에 만들어질 수 있다.
도시되지 않았지만, 데이터 라인(DL), 제 1 내지 제 3 드레인 전극들(DE1 내지 DE3), 제 1 내지 제 3 소스 전극들(SE1 내지 SE3)의 하부에 반도체층 및 저항성 접촉층이 더 위치할 수도 있다.
보호막(320)은 데이터 라인(DL), 제 1 내지 제 3 드레인 전극(DE1 내지 DE3), 그리고 제 1 내지 제 3 소스 전극들(SE1 내지 SE3) 상에 위치한다. 이때, 보호막(320)은 그 데이터 라인(DL), 제 1 내지 제 3 드레인 전극(DE1 내지 DE3), 그리고 제 1 내지 제 3 소스 전극들(SE1 내지 SE3)을 포함한 제 1 기판(301)의 전면(全面)에 형성될 수 있다. 보호막(320)은, 그 보호막(320)과 제 1 기판(301) 사이에 위치한 구성 요소들, 예를 들어 전술된 데이터 라인(DL), 제 1 내지 제 3 드레인 전극(DE1 내지 DE3), 그리고 제 1 내지 제 3 소스 전극들(SE1 내지 SE3)과 같은 제 1 기판(301)의 구성 요소들 간의 높낮이 차를 제거하는 역할을 한다. 아울러, 보호막(320)은 그 제 1 기판(301)의 구성 요소들을 보호하는 역할도 한다.
보호막(320)은 질화 규소(SiNx) 또는 산화 규소(SiOx)와 같은 무기 절연물로 만들어질 수 있다. 한편, 이 보호막(320)은 무기 절연물질로 만들어질 수도 있는 바, 이와 같은 경우 그 무기 절연물질로서 감광성(photosensitivity)을 가지며 유전 상수(dielectric constant)가 약 4.0인 것이 사용될 수 있다. 보호막(320)은 또한, 유기막의 우수한 절연 특성을 살리면서도 노출된 반도체층(311,312,313) 부분에 해가 가지 않도록 하부 무기막과 상부 유기막의 이중막 구조를 가질 수도 있다. 보호막(320)의 두께는 약 5000Å 이상일 수 있고, 약 6000 Å 내지 약 8000 Å 일 수 있다.
보호막(320)은 이의 일부를 관통하는 제 1 내지 제 3 콘택홀들(CH1, CH2, CH3)을 갖는 바, 이 제 1 내지 제 3 콘택홀들(CH1, CH2, CH3)을 통해 제 1 드레인 전극(DE1), 제 2 드레인 전극(DE2) 및 제 3 드레인 전극(DE3)이 노출된다.
제 1 부화소 전극(PE1)은 보호막(320) 상에 위치한다. 구체적으로, 제 1 부화소 전극(PE1)은 제 1 부화소 영역(P1)의 보호막(320) 상에 위치한다. 여기서, 도 6을 참조하여, 제 1 부화소 전극(PE1)에 대하여 구체적으로 설명하면 다음과 같다.
도 6은 도 1에서 제 1 부화소 전극(PE1)만을 따로 나타낸 도면이다.
제 1 부화소 전극(PE1)은, 도 1 및 도 6 에 도시된 바와 같이, 줄기 전극(613) 및 복수의 가지 전극들(601a, 601b, 601c, 601d)을 포함한다. 줄기 전극(613)과 가지 전극들(601a, 601b, 601c, 601d)은 일체로 구성될 수 있다.
줄기 전극(613)은 제 1 부화소 영역(P1)을 복수의 도메인(domain)들로 분할한다. 예를 들어, 줄기 전극(613)은 서로 교차하는 수평부(611) 및 수직부(612)를 포함한다. 수평부(611)는 제 1 부화소 영역(P1)을 2개의 도메인들로 분할하며, 그리고 수직부(612)는 그 분할된 2개의 도메인들 각각을 또 다른 2개의 더 작은 도메인들로 분할한다. 수평부(611) 및 수직부(612)로 구성된 줄기 전극(613)에 의해 화소 영역(P)은 4개의 도메인들(A, B, C, D)로 나뉜다.
가지 전극들(601a, 601b, 601c, 601d)은 줄기 전극(613)에서 서로 다른 방향으로 연장된 제 1 내지 제 4 가지 전극들(601a, 601b, 601c, 601d)을 포함한다. 즉, 제 1 내지 제 4 가지 전극들(601a, 601b, 601c, 601d)은 줄기 전극(613)에서 각 도메인(A, B, C, D) 내로 연장된다. 예를 들어, 제 1 가지 전극(601a)은 제 1 도메인(A)에 위치하고, 제 2 가지 전극(601b)은 제 2 도메인(B)에 위치하고, 제 3 가지 전극(601c)은 제 3 도메인(C)에 위치하고, 그리고 제 4 가지 전극(601d)은 제 4 도메인(D)에 위치한다.
수직부(612)에 대하여 제 1 가지 전극(601a)과 제 2 가지 전극(601b)은 서로 대칭적인 형태를 이루며, 수직부(612)에 대하여 제 3 가지 전극(601c)과 제 4 가지 전극(601d)은 서로 대칭적인 형태를 이룬다. 또한, 수평부(611)에 대하여 제 1 가지 전극(601a)과 제 4 가지 전극(601d)은 서로 대칭적인 형태를 이루며, 수평부(611)에 대하여 제 2 가지 전극(601b)과 제 3 가지 전극(601c)은 서로 대칭적인 형태를 이룬다.
제 1 도메인(A)에 제 1 가지 전극(601a)이 복수로 구비될 수 있는 바, 이때 복수의 제 1 가지 전극(601a)들은 서로 평행하게 배열된다. 여기서, 제 1 가지 전극(601a)들 중 일부 가지 전극들은, 제 1 도메인(A)과 접하는 수평부(611)의 일측 변으로부터 그 일측 변에 대하여 사선 방향으로 연장된다. 그리고 제 1 가지 전극(601a)들 중 나머지 가지 전극들은 제 1 도메인(A)과 접하는 수직부(612)의 일측 변으로부터 그 일측 변에 대하여 사선 방향으로 연장된다.
제 2 도메인(B)에 제 2 가지 전극(601b)이 복수로 구비될 수 있는 바, 이때 복수의 제 2 가지 전극(601b)들은 서로 평행하게 배열된다. 여기서, 제 2 가지 전극(601b)들 중 일부 가지 전극들은, 제 2 도메인(B)과 접하는 수평부(611)의 일측 변으로부터 그 일측 변에 대하여 사선 방향으로 연장된다. 그리고 제 2 가지 전극(601b)들 중 나머지 가지 전극들은 제 2 도메인(B)과 접하는 수직부(612)의 일측 변으로부터 그 일측 변에 대하여 사선 방향으로 연장된다.
제 3 도메인(C)에 제 3 가지 전극(601c)이 복수로 구비될 수 있는 바, 이때 복수의 제 3 가지 전극(601c)들은 서로 평행하게 배열된다. 여기서, 제 3 가지 전극(601c)들 중 일부 가지 전극들은, 제 3 도메인(C)과 접하는 수평부(611)의 일측 변으로부터 그 일측 변에 대하여 사선 방향으로 연장된다. 그리고 제 3 가지 전극(601c)들 중 나머지 가지 전극들은 제 3 도메인(C)과 접하는 수직부(612)의 일측 변으로부터 그 일측 변에 대하여 사선 방향으로 연장된다.
제 4 도메인(D)에 제 4 가지 전극(601d)이 복수로 구비될 수 있는 바, 이때 복수의 제 4 가지 전극(601d)들은 서로 평행하게 배열된다. 여기서, 제 4 가지 전극(601d)들 중 일부 가지 전극들은, 제 4 도메인(D)과 접하는 수평부(611)의 일측 변으로부터 그 일측 변에 대하여 사선 방향으로 연장된다. 그리고 제 4 가지 전극(601d)들 중 나머지 가지 전극들은 제 4 도메인(D)과 접하는 수직부(612)의 일측 변으로부터 그 일측 변에 대하여 사선 방향으로 연장된다.
한편, 전술된 줄기 전극(613)은 제 1 연결부(614a) 및 제 2 연결부(614b)를 더 포함할 수 있다. 제 1 연결부(614a)는 수평부(611)의 일측 끝단에 연결되며, 제 2 연결부(614b)는 수평부(611)의 타측 끝단에 연결된다. 제 1 연결부(614a) 및 제 2 연결부(614b)는 수직부(612)에 평행하게 배열될 수 있다. 제 1 연결부(614a) 및 제 2 연결부(614b)는 줄기 전극(613)과 일체로 구성될 수 있다.
제 1 도메인(A)에 위치한 일부 제 1 가지 전극(601a)들의 단부들과 제 4 도메인(D)에 위치한 일부 제 4 가지 전극(601d)들의 단부들은 제 2 연결부(614b)에 의해 서로 연결될 수 있다. 마찬가지로, 제 2 도메인(B)에 위치한 일부 제 2 가지 전극(601b)들의 단부들과 제 3 도메인(C)에 위치한 일부 제 3 가지 전극(601c)들의 단부들이 제 1 연결부(614a)에 의해 서로 연결될 수 있다.
제 1 부화소 전극(PE1)은 ITO(Indium tin oxide) 또는 IZO(Indium zinc oxide)등의 투명한 도전 물질로 만들어질 수 있다. 이때, ITO는 다결정 또는 단결정의 물질일 수 있으며, 또한 IZO 역시 다결정 또는 단결정의 물질일 수 있다.
제 1 부화소 전극(PE1)은 제 1 연장 전극(181)을 더 포함할 수 있다.
제 1 연장 전극(181)은 보호막(320) 상에 위치한다. 구체적으로, 제 1 연장 전극(181)은 트랜지스터 영역(T)의 보호막(320) 상에 위치한다. 제 1 연장 전극(181)은 제 1 부화소 전극(PE1)에서 트랜지스터 영역(T)으로 연장된다. 제 1 연장 전극(181)은 제 1 부화소 전극(PE1)과 일체로 구성된다. 제 1 연장 전극(181)은 제 1 드레인 전극(DE1)과 중첩한다. 제 1 연장 전극(181)은 제 1 콘택홀(CH1)을 통해 제 1 드레인 전극(DE1)에 연결된다.
제 1 연장 전극(181)은 전술된 제 1 부화소 전극(PE1)과 동일한 물질로 만들어질 수 있다.
제 2 부화소 전극(PE2)은 보호막(320) 상에 위치한다. 구체적으로, 제 2 부화소 전극(PE2)은 제 2 부화소 영역(P2)의 보호막(320) 상에 위치한다. 제 2 부화소 전극(PE2)은 전술된 제 1 부화소 전극(PE1)과 실질적으로 동일하므로 제 2 부화소 전극(PE2)에 대한 구체적인 구성은 도 6 및 관련 설명을 참조한다.
제 2 부화소 전극(PE2)은 전술된 제 1 부화소 전극(PE1)과 동일한 물질로 만들어질 수 있다.
제 2 부화소 전극(PE2)은 제 2 연장 전극(182)을 더 포함할 수 있다.
제 2 연장 전극(182)은 보호막(320) 상에 위치한다. 구체적으로, 제 2 연장 전극(182)은 트랜지스터 영역(T)의 보호막(320) 상에 위치한다. 제 2 연장 전극(182)은 제 2 부화소 전극(PE2)에서 트랜지스터 영역(T)으로 연장된다. 제 2 연장 전극(182)은 제 2 부화소 전극(PE2)과 일체로 구성된다. 제 2 연장 전극(182)은 제 1 유지 라인(751), 제 2 유지 라인(752) 및 제 2 드레인 전극(DE2)과 중첩한다. 제 2 연장 전극(182)은 제 2 콘택홀(CH2)을 통해 제 2 드레인 전극(DE2)에 연결된다.
제 2 연장 전극(182)은 전술된 제 1 부화소 전극(PE1)과 동일한 물질로 만들어질 수 있다. 제 2 연장 전극(182)은 제 1 연장 전극(181)보다 크다.
제 2 부화소 전극(PE2)과 제 2 유지 라인(752) 간의 중첩 면적은 제 1 부화소 전극(PE1)과 제 1 유지 라인(751) 간의 중첩 면적보다 더 크다.
한편, 도시되지 않았지만, 제 1 부화소 전극(PE1), 제 1 연장 전극(181), 제 2 부화소 전극(PE2), 제 2 연장 전극(182), 보호막(320) 상에 하부 배향막이 위치할 수 있다. 하부 배향막은 수직 배향막일 수 있고, 광반응 물질을 포함하는 배향막일 수 있다.
블랙 매트릭스(376)는 제 2 기판(302) 상에 위치한다. 구체적으로, 블랙 매트릭스는 제 2 기판(301) 중 화소 영역(제 1 부화소 영역 및 제 2 부화소 영역)에 대응되는 부분들을 제외한 나머지 부분에 위치한다. 한편, 블랙 매트릭스(376)는 제 2 기판(302) 대신 제 1 기판(301) 상에 위치할 수 있다.
컬러필터(354)는 화소 영역(P1 또는 P2)에 위치한다. 컬러필터(354)는 적색 컬러필터, 녹색 컬러필터 및 청색 컬러필터를 포함한다. 한편, 컬러필터(354)는 제 2 기판(302) 대신 제 1 기판(301) 상에 위치할 수도 있다.
오버 코트층(722)은 블랙 매트릭스(376) 및 컬러필터(354) 상에 위치한다. 이때, 오버 코트층(722)은 블랙 매트릭스(376) 및 컬러필터(354)를 포함한 제 2 기판(302)의 전면(全面)에 형성될 수 있다.
오버 코트층(722)은, 그 오버 코트층(722)과 제 2 기판(302) 사이에 위치한 구성 요소들, 예를 들어 전술된 블랙 매트릭스(376) 및 컬러필터(354)와 같은 제 2 기판(302)의 구성 요소들 간의 높낮이 차를 제거하는 역할을 한다. 아울러, 오버 코트층(722)은 컬러필터(354)를 이루는 염료가 외부로 누출되는 것을 방지한다.
공통 전극(210)은 오버 코트층(722) 상에 위치한다. 이때, 공통 전극(210)은 오버 코트층(722)을 포함한 제 2 기판(302)의 전면(全面)에 위치할 수 있다. 이와 달리, 공통 전극(210)은 제 1 부화소 영역(P1) 및 제 2 부화소 영역(P2)에 대응되게 오버 코트층(722) 상에 위치할 수도 있다. 공통 전극(210)으로 공통 전압(Vcom)이 인가된다.
한편, 도시되지 않았지만, 공통 전극(210) 및 오버 코트층(722) 상에 상부 배향막이 위치할 수 있다. 상부 배향막은 수직 배향막일 수 있고, 광중합 물질을 이용하여 광배향된 배향막일 수 있다.
액정층(333)은 제 1 기판(301)과 제 2 기판(302) 사이에 위치한다. 액정층(333)은 광중합 물질을 포함할 수 있으며, 광중합 물질은 반응성 모노머(reactive monomer) 또는 반응성 메조겐(reactive mesogen)일 수 있다.
제 1 기판(301)과 제 2 기판(302) 간의 마주보는 면들을 각각 상부면으로 정의하고, 그 상면들의 반대편에 위치한 면들을 각각 하부면으로 정의할 때, 제 1 기판(301)의 하부면에 상부 편광판(미도시)이 위치하고, 제 2 기판(302)의 하부면에 하부 편광판(미도시)이 위치할 수 있다.
상부 편광판의 투과축과 하부 편광판의 투과축은 직교하는 바, 이들 중 하나의 투과축과 게이트 라인(GL)의 라인부(411)는 서로 나란하게 배열된다. 한편, 표시장치는 상부 편광판 및 하부 편광판 중 어느 하나만을 포함할 수도 있다.
이와 같이 구성된 표시장치에서 하나의 화소의 동작을 도 7을 참조하여 설명한다.
도 7은 도 1에 도시된 하나의 화소에 대한 등가 회로를 나타낸 도면이다.
하나의 화소는, 도 7에 도시된 바와 같이, 제 1 박막 트랜지스터(TFT1), 제 1 액정용량 커패시터(Clc1), 제 1 보조용량 커패시터(Cst1), 제 2 박막 트랜지스터(TFT2), 제 2 액정용량 커패시터(Clc2), 제 2 보조용량 커패시터(Cst2) 및 제 3 박막 트랜지스터(TFT3)를 포함한다.
제 1 박막 트랜지스터(TFT1)는 게이트 라인(GL)으로부터의 게이트 신호에 따라 제어되며, 데이터 라인(DL)과 제 1 부화소 전극(PE1) 사이에 접속된다. 제 1 박막 트랜지스터(TFT1)는 게이트 신호의 게이트 고전압에 의해 턴-온되어, 데이터 라인(DL)으로부터의 데이터 신호를 제 1 부화소 전극(PE1)으로 인가한다.
제 1 액정용량 커패시터(Clc1)는 서로 대향하여 위치한 제 1 부화소 전극(PE1)과 공통 전극(210)을 포함한다. 전술된 바와 같이, 공통 전극(210)으로 공통 전압(Vcom)이 인가된다.
제 1 보조용량 커패시터(Cst1)는 서로 대향하여 위치한 제 1 부화소 전극(PE1)과 제 1 유지 라인(751)을 포함한다. 전술된 바와 같이, 제 1 유지 라인(751)으로 제 1 유지 전압(Vcst)이 인가된다. 제 1 유지 전압(Vcst)은 공통 전압(Vcom)과 동일할 수 있다.
제 2 박막 트랜지스터(TFT2)는 게이트 라인(GL)으로부터의 게이트 신호에 따라 제어되며, 데이터 라인(DL)과 제 2 부화소 전극(PE2) 사이에 접속된다. 제 2 박막 트랜지스터(TFT2)는 게이트 신호의 게이트 고전압에 의해 턴-온되어, 데이터 라인(DL)으로부터의 데이터 신호를 제 2 부화소 전극(PE2)으로 인가한다.
제 2 액정용량 커패시터(Clc2)는 서로 대향하여 위치한 제 2 부화소 전극(PE2)과 공통 전극(210)을 포함한다.
제 2 보조용량 커패시터(Cst2)는 서로 대향하여 위치한 제 2 부화소 전극(PE2)과 제 1 유지 라인(751)을 포함한다. 전술된 바와 같이, 제 1 유지 라인(751)으로 제 1 유지 전압(Vcst)이 인가된다. 제 1 유지 전압(Vcst)은 공통 전압(Vcom)과 동일할 수 있다.
제 3 박막 트랜지스터(TFT3)는 게이트 라인(GL)으로부터의 게이트 신호에 따라 제어되며, 제 2 액정용량 커패시터(Clc2)와 제 2 유지 라인(752) 사이에 접속된다. 제 3 박막 트랜지스터(TFT3)는 게이트 신호의 게이트 고전압에 의해 턴-온되어, 제 2 액정용량 커패시터(Clc2)의 충전 전압을 분압시킨다.
동작을 설명하면, 게이트 라인(GL)에 게이트 신호가 인가되면, 데이터 라인(DL)으로 전달된 데이터 전압이 제 1 박막 트랜지스터(TFT1) 및 제 2 박막 트랜지스터(TFT2)를 통하여 제 1 부화소 전극(PE1) 및 제 2 부화소 전극(PE2)으로 각각 인가된다.
제 1 박막 트랜지스터(TFT1)를 통과한 데이터 전압은 전부 제 1 부화소 전극(PE1)으로 인가되지만, 제 2 박막 트랜지스터(TFT2)를 통과한 데이터 전압은 제 3 박막 트랜지스터(TFT3)로 인하여 일부만 제 2 부화소 전극(PE2)으로 인가된다. 따라서, 제 1 부화소 전극(PE1)이 위치한 제 1 부화소 영역(P1)의 휘도가 제 2 부화소 전극(PE2)이 위치한 제 2 부화소 영역(P2)의 휘도보다 높다.
보다 자세하게는, 게이트 라인(GL)에 게이트 신호가 인가되면, 제 2 박막 트랜지스터(TFT2)의 제 2 소스 전극(SE2)로 인가된 데이터 전압은 채널을 통과하여 제 2 박막 트랜지스터(TFT2)의 제 2 드레인 전극(DE2)으로 전달된다. 제 2 박막 트랜지스터(TFT2)의 제 2 드레인 전극(DE2)으로 전달된 데이터 전압 중 일부는 제 2 부화소 전극(PE2)으로 인가되고 나머지 일부는 제 3 박막 트랜지스터(TFT3)를 통하여 제 2 유지 라인(752)으로 유출된다. 이때, 제 2 부화소 전극(PE2)에 인가되는 데이터 전압은 제 2 유지 라인(752)에 인가되는 제 2 유지 전압(Vrd)을 변경하여 조절할 수 있다. 따라서, 제 1 액정용량 커패시터(Clc1) 및 제 2 액정용량 커패시터(Clc2)에 충전되는 전압을 적절히 조절하면 측면에서 바라보는 영상이 정면에서 바라보는 영상에 최대한 가깝게 되도록 할 수 있고, 이에 따라 측면 시인성을 개선할 수 있다.
하기에서 도 8을 참조하여 본 발명의 실시예 2 를 설명한다. 설명의 편의를 위해 실시예 1과 동일한 구성에 대한 설명은 생략한다. 한편, 도 1 과 달리 도 8에서 플로팅 전극은 생략되었다.
도 8은 본 발명의 실시예 2 에 따른 하나의 화소를 개략적으로 나타낸 평면도이다.
도 8을 참조하면, 제 3 유지 라인(753)이 제 1 부화소 전극(PE1)의 다른 변에 인접하여 더 배치된다. 제 3 유지 라인(753)은 제 1 부화소 전극(PE1)과 중첩한다. 제 3 유지 라인(753)은 제 1 유지 라인(751)과 분리되고 제 2 유지 라인(752)과 연결된다. 즉, 제 3 유지 라인(753)은 제 2 유지 라인(752)과 동일한 크기의 유지 전압이 인가된다.
구체적으로, 제 3 유지 라인(753)은 제 1 기판(도 2에 도시, 301) 상에 위치한다. 제 3 유지 라인(753)은 제 1 기판(301)의 제 1 부화소 영역(P1)에 위치한다. 제 3 유지 라인(753)은 제 1 부화소 전극(PE1)의 가장자리를 따라 연장된다. 예를 들어, 제 3 유지 라인(753)은, 도 8 에 도시된 바와 같이, 제 1 부화소 전극(PE1)의 가장자리들 중 3개의 가장자리에 근접하여 위치한다. 제 3 유지 라인(753)은 제 1 유지 라인(751)과 함께 제 1 부화소 전극(PE1)을 둘러싸는 형태를 이룬다. 이때, 제 3 유지 라인(753)과 제 1 부화소 전극(PE1)은 서로 중첩할 수도 있고 그렇지 않을 수도 있다. 제 3 유지 라인(753)과 제 1 부화소 전극(PE1)이 중첩하는 경우, 제 3 유지 라인(753)의 일부와 제 1 부화소 전극(PE1)의 가장자리가 중첩할 수 있다.
제 3 유지 라인(753)은 외부로부터 제 3 유지 전압을 인가받는다. 제 3 유지 전압은 제 2 유지 전압(Vrd)과 동일할 수 있다. 제 3 유지 라인(753)과 제 2 유지 라인(752)은 서로 연결된다.
제 3 유지 라인(753)은 전술된 게이트 라인(GL)과 동일한 재료 및 구조(다중막 구조)를 가질 수 있다. 다시 말하여, 게이트 라인(GL) 및 제 3 유지 라인(753)은 동일한 공정으로 동시에 만들어질 수 있다.
하기에서 도 9를 참조하여 본 발명의 실시예 3을 설명한다. 설명의 편의를 위해 실시예 1 과 동일한 구성에 대한 설명은 생략한다. 한편, 도 1 과 달리 도 9에서 플로팅 전극은 생략되었다.
도 9는 본 발명의 실시예 3 에 따른 하나의 화소를 개략적으로 나타낸 평면도이다.
도 9 를 참조하면, 제 3 유지 라인(753)이 제 1 부화소 전극(PE1)의 다른 변에 인접하여 더 배치된다. 제 3 유지 라인(753)은 제1 부화소 전극(PE1)과 중첩한다. 제 3 유지 라인(753)은 제 2 유지 라인(752)과 분리되고 제 1 유지 라인(751)과 연결된다. 즉, 제 3 유지 라인(753)은 제 1 유지 라인(751)과 동일한 크기의 유지 전압이 인가된다.
구체적으로, 제 3 유지 라인(753)은 제 1 기판(도 2에 도시, 301) 상에 위치한다. 제 3 유지 라인(753)은 제 1 기판(301)의 제 1 부화소 영역(P1)에 위치한다. 제 3 유지 라인(753)은 제 1 부화소 전극(PE1)의 가장자리를 따라 연장된다. 예를 들어, 제 3 유지 라인(753)은, 도 9 에 도시된 바와 같이, 제 1 부화소 전극(PE1)의 가장자리들 중 3개의 가장자리에 근접하여 위치한다. 제 3 유지 라인(753)은 제 1 유지 라인(751)과 함께 제 1 부화소 전극(PE1)을 둘러싸는 형태를 이룬다. 이때, 제 3 유지 라인(753)과 제 1 부화소 전극(PE1)은 서로 중첩할 수도 있고 그렇지 않을 수도 있다. 제 3 유지 라인(753)과 제 1 부화소 전극(PE1)이 중첩하는 경우, 제 3 유지 라인(753)의 일부와 제 1 부화소 전극(PE1)의 가장자리가 중첩할 수 있다.
제 3 유지 라인(753)은 외부로부터 제 3 유지 전압을 인가받는다. 제 3 유지 전압은 제 1 유지 전압(Vcst)과 동일할 수 있다. 제 3 유지 라인(753)과 제 1 유지 라인(751)은 서로 연결된다.
제 3 유지 라인(753)은 전술된 게이트 라인(GL)과 동일한 재료 및 구조(다중막 구조)를 가질 수 있다. 다시 말하여, 게이트 라인(GL) 및 제 3 유지 라인(753)은 동일한 공정으로 동시에 만들어질 수 있다.
이상에서 설명한 본 발명은 상술한 실시예 및 첨부된 도면에 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
GL: 게이트 라인 DL: 데이터 라인
PE1: 제 1 부화소 전극 PE2: 제 2 부화소 전극
CH1: 제 1 콘택홀 CH2: 제 2 콘택홀
CH3: 제 3 콘택홀 181: 제1 연장 전극
182: 제2 연장 전극 210: 공통 전극
751: 제 1 유지 라인 752: 제 2 유지 라인
753: 제 3 유지 라인 TFT1: 제 1 박막 트랜지스터
TFT2: 제 2 박막 트랜지스터 TFT3: 제 3 박막 트랜지스터
DE1: 제 1 드레인 전극 DE2: 제 2 드레인 전극
DE3: 제 3 드레인 전극 SE1: 제 1 소스 전극
SE2: 제 2 소스 전극 SE3: 제 3 소스 전극
GE1: 제 1 게이트 전극 GE2: 제 2 게이트 전극
GE3: 제 3 게이트 전극 411: 라인부
311: 제 1 반도체층 312: 제 2 반도체층
313: 제 3 반도체층 P1: 제 1 부화소 영역
P2: 제 2 부화소 영역 T: 트랜지스터 영역

Claims (20)

  1. 제1 부화소 영역, 제2 부화소 영역 및 상기 제1 부화소 영역 및 상기 제2 부화소 영역 사이에 위치한 트랜지스터 영역을 포함하는 제 1 기판;
    상기 제 1 기판과 대향하여 위치한 제 2 기판;
    상기 제 1 기판과 상기 제 2 기판 사이에 위치한 액정층;
    상기 제1 기판 상에 위치한 게이트 라인 및 데이터 라인;
    상기 제1 기판의 상기 제1 부화소 영역에 위치한 제1 부화소 전극;
    상기 게이트 라인, 상기 데이터 라인 및 상기 제1 부화소 전극에 연결된 제1 트랜지스터;
    상기 제1 기판의 상기 제2 부화소 영역에 위치한 제2 부화소 전극;
    상기 게이트 라인, 상기 제1 트랜지스터 및 상기 제2 부화소 전극에 연결된 제2 트랜지스터;
    상기 트랜지스터 영역을 따라 연장하고 상기 제1 부화소 전극의 어느 한 변과 인접한 제1 유지 라인;
    상기 트랜지스터 영역을 따라 연장하고 상기 제1 유지 라인과 분리되어 상기 제2 부화소 전극의 어느 한 변과 인접한 제 2 유지 라인; 및
    상기 게이트 라인, 상기 제2 트랜지스터, 및 상기 제 2 유지 라인에 연결되고, 상기 제2 유지 라인에 접촉하는 제3 트랜지스터를 포함하고,
    상기 제2 부화소 전극은 상기 제1 기판 및 상기 제2 기판에 수직한 방향에서 상기 제1 유지 라인 및 상기 제2 유지 라인과 부분적으로 중첩하는 액정 표시장치.
  2. 제1 항에 있어서,
    상기 제1 유지 라인과 상기 제 2 유지 라인에 서로 다른 크기의 유지 전압이 인가되는 액정 표시장치.
  3. 제1 항에 있어서,
    상기 제1 유지 라인은 상기 제1 부화소 전극 및 상기 제2 부화소 전극과 부분적으로 중첩하는 액정 표시장치.
  4. 제3 항에 있어서,
    상기 제2 유지 라인은 상기 제2 부화소 전극과 부분적으로 중첩하는 액정 표시장치.
  5. 제1 항에 있어서,
    상기 제1 부화소 전극의 다른 변에 인접한 제3 유지 라인을 더 포함하는 액정 표시장치.
  6. 제5 항에 있어서,
    상기 제3 유지 라인은 상기 제1 유지 라인과 분리되고 상기 제 2 유지 라인과 연결된 액정 표시장치.
  7. 제6 항에 있어서,
    상기 제3 유지 라인과 상기 제 2 유지 라인에 동일한 크기의 유지 전압이 인가되는 액정 표시장치.
  8. 제5 항에 있어서,
    상기 제3 유지 라인은 상기 제1 유지 라인과 연결되고 상기 제 2 유지 라인과 분리된 액정 표시장치.
  9. 제8 항에 있어서,
    상기 제3 유지 라인과 상기 제1 유지 라인에 동일한 크기의 유지 전압이 인가되는 액정 표시장치.
  10. 제5 항에 있어서,
    상기 제3 유지 라인과 상기 제1 부화소 전극이 중첩하는 액정 표시장치.
  11. 제1 항에 있어서,
    상기 데이터 라인, 상기 제1 트랜지스터, 상기 제2 트랜지스터 및 상기 제3 트랜지스터 상에 위치하는 보호막을 더 포함하는 액정 표시장치.
  12. 제11 항에 있어서,
    상기 보호막은 상기 제1 트랜지스터의 드레인 전극을 노출시키는 제1 콘택홀과 상기 제2 트랜지스터의 드레인 전극을 노출시키는 제2 콘택홀을 상기 제1 유지 라인 상에서 갖는 액정 표시장치.
  13. 제12 항에 있어서,
    상기 보호막은 상기 제3 트랜지스터의 드레인 전극을 노출시키는 제3 콘택홀을 상기 제2 유지라인 상에서 갖는 액정 표시장치.
  14. 제1 항에 있어서,
    상기 제1 부화소 전극은,
    제1 줄기 전극; 및
    상기 제1 줄기 전극에서 연장된 제1 가지 전극을 포함하는 액정 표시장치.
  15. 제1 항에 있어서,
    상기 제2 부화소 전극은,
    제2 줄기 전극; 및
    상기 제2 줄기 전극에서 연장된 제2 가지 전극을 포함하는 액정 표시장치.
  16. 제1 항에 있어서,
    서로 연결된 상기 제1 트랜지스터의 제1 소스 전극과 상기 제2 트랜지스터의 제2 소스 전극은 W 자 형상을 갖는 액정 표시장치.
  17. 제1 항에 있어서,
    상기 제1 트랜지스터의 제1 드레인 전극과 상기 제2 트랜지스터의 제2 드레인 전극은 동일한 방향으로 연장된 액정 표시장치.
  18. 제17 항에 있어서,
    상기 제1 트랜지스터의 제1 드레인 전극과 상기 제2 트랜지스터의 제2 드레인 전극은 상기 제2 부화소 전극이 배치된 방향으로 연장된 액정 표시장치.
  19. 제1 항에 있어서,
    상기 제3 트랜지스터는 제3 게이트 전극, 제3 소스 전극, 제3 드레인 전극 및 상기 제3 소스 전극과 상기 제3 드레인 전극 사이에 위치한 플로팅 전극을 포함하는 액정 표시장치.
  20. 제19 항에 있어서,
    상기 플로팅 전극은 상기 제3 게이트 전극과 중첩하는 액정 표시장치.
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