KR20210129791A

KR20210129791A - 표시 장치

Info

Publication number: KR20210129791A
Application number: KR1020200047628A
Authority: KR
Inventors: 이용희
Original assignee: 삼성디스플레이 주식회사
Priority date: 2020-04-20
Filing date: 2020-04-20
Publication date: 2021-10-29
Also published as: US11662636B2; US20210325715A1

Abstract

표시 장치가 제공된다. 표시 장치는 각각 제1 색 화소, 내지 제3 색 화소를 포함하는 복수의 화소를 포함하는 표시 패널, 각 화소와 제1 방향을 따라 연장된 스캔 라인을 통해 연결된 게이트 구동부, 및 각 화소와 제1 방향과 교차하는 제2 방향을 따라 연장된 데이터 라인을 통해 연결된 데이터 구동부를 포함하고, 제1 색 화소, 내지 제3 색 화소는 각각 일 전극이 데이터 라인과 연결되고, 타 전극이 색 화소 전극과 연결되며, 게이트 전극이 스캔 라인과 연결된 제1 트랜지스터를 포함하고, 제3 색 화소의 색 화소 전극과 두께 방향에서 중첩 배치되고 제2 방향을 따라 연장되며 제1 트랜지스터의 타 전극과 전기적으로 연결된 전압 분배 라인을 더 포함하고, 제3 색 화소의 제1 트랜지스터의 타 전극의 제1 방향 폭은 제1 색 화소, 및 제2 색 화소의 제1 트랜지스터의 타 전극의 제1 방향 폭보다 각각 크다.

Description

표시 장치{DISPLAY DEVICE}

본 발명은 표시 장치에 관한 것이다.

표시 장치는 멀티미디어의 발달과 함께 그 중요성이 증대되고 있다. 이에 부응하여 액정 표시 장치(Liquid Crystal Display, LCD), 유기 발광 표시 장치(Organic Light Emitting Display, OLED) 등과 같은 여러 종류의 표시 장치가 사용되고 있다.

그 중 액정 표시 장치는 현재 가장 널리 사용되고 있는 평판 표시 장치 중 하나로서, 화소 전극과 공통 전극 등 전기장 생성 전극(field generating electrode)이 형성되어 있는 두 장의 기판과 그 사이에 들어 있는 액정층을 포함한다. 액정 표시 장치는 전기장 생성 전극에 전압을 인가하여 액정층에 전기장을 생성하고, 이를 통하여 액정층의 액정 분자들의 방향을 결정하고 입사광의 편광을 제어함으로써 영상을 표시한다.

액정 표시 장치는 박막 트랜지스터(thin film transistor)를 이용한 능동 매트릭스(active matrix) 방식으로, 박막 트랜지스터를 화소 전극에 연결하고 박막 트랜지스터의 커패시터 용량에 의해 유지된 전압에 따라 구동하는 방식이다.

본 발명이 해결하고자 하는 과제는 서브 화소들(적색 화소, 녹색 화소, 및 청색 화소) 간 킥백 전압 편차가 줄어든 표시 장치를 제공하고자 하는 것이다.

본 발명의 과제들은 이상에서 언급한 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.

상기 과제를 해결하기 위한 일 실시예에 따른 표시 장치는 각각 제1 색 화소, 내지 제3 색 화소를 포함하는 복수의 화소를 포함하는 표시 패널; 상기 각 화소와 제1 방향을 따라 연장된 스캔 라인을 통해 연결된 게이트 구동부; 및 상기 각 화소와 상기 제1 방향과 교차하는 제2 방향을 따라 연장된 데이터 라인을 통해 연결된 데이터 구동부를 포함하고, 상기 제1 색 화소, 내지 상기 제3 색 화소는 각각 일 전극이 상기 데이터 라인과 연결되고, 타 전극이 색 화소 전극과 연결되며, 게이트 전극이 상기 스캔 라인과 연결된 제1 트랜지스터를 포함하고, 상기 제3 색 화소의 상기 색 화소 전극과 두께 방향에서 중첩 배치되고 상기 제2 방향을 따라 연장되며 상기 제1 트랜지스터의 상기 타 전극과 전기적으로 연결된 전압 분배 라인을 더 포함하고, 상기 제3 색 화소의 상기 제1 트랜지스터의 상기 타 전극의 상기 제1 방향 폭은 상기 제1 색 화소, 및 상기 제2 색 화소의 상기 제1 트랜지스터의 상기 타 전극의 상기 제1 방향 폭보다 각각 크다.

상기 제3 색 화소의 상기 제1 트랜지스터의 상기 타 전극의 상기 제1 방향 폭은 상기 제1 색 화소, 및 상기 제2 색 화소의 상기 제1 트랜지스터의 상기 타 전극의 상기 제1 방향 폭의 10% 이상의 크기를 각각 가질 수 있다.

상기 제1 색 화소는 적색 화소이고, 상기 제2 색 화소는 녹색 화소이고, 상기 제3 색 화소는 청색 화소일 수 있다.

상기 제1 색 화소 내지 상기 제3 색 화소는 각각 제2 트랜지스터를 더 포함하고, 상기 제2 트랜지스터는 일 전극이 상기 전압 분배 라인과 연결되고 타 전극이 상기 제1 트랜지스터의 상기 타 전극과 연결될 수 있다.

상기 전압 분배 라인은 상기 제3 색 화소의 상기 제2 트랜지스터의 상기 일 전극을 포함하고, 상기 표시 패널은 상기 제1 방향을 따라 연장된 유지 라인을 더 포함하고, 상기 제1 색 화소 내지 상기 제3 색 화소의 상기 제2 트랜지스터의 상기 일 전극은 상기 유지 라인과 전기적으로 연결될 수 있다.

상기 각 색 화소에는 화소 브릿지 패턴이 더 배치되고, 상기 각 색 화소에서 상기 제2 트랜지스터의 상기 일 전극은 상기 화소 브릿지 패턴을 통해 상기 유지 라인과 전기적으로 연결될 수 있다.

상기 제1 색 화소 내지 상기 제3 색 화소는 각각 제1 서브 화소부, 및 제2 서브 화소부를 포함하고, 상기 제1 서브 화소부, 및 상기 제2 서브 화소부는 상기 스캔 라인과 상기 유지 라인을 사이에 두고 이격되어 배치될 수 있다.

상기 표시 패널은 상기 제1 서브 화소부에 배치된 제1 서브 화소 전극, 및 상기 제2 서브 화소부에 배치된 제2 서브 화소 전극을 포함하고, 상기 제1 서브 화소 전극의 평면상 크기는 상기 제2 서브 화소 전극의 평면상 크기보다 클 수 있다.

상기 제1 색 화소 내지 상기 제3 색 화소는 각각 제3 트랜지스터를 더 포함하고, 상기 제3 트랜지스터는 일 전극이 상기 데이터 라인과 직접 연결되고, 타 전극이 상기 제2 서브 화소 전극과 연결되고, 상기 제2 트랜지스터는 상기 일 전극이 상기 제3 트랜지스터의 상기 일 전극과 연결되고, 상기 타 전극이 상기 제1 서브 화소 전극과 연결될 수 있다.

상기 표시 패널은 제1 기판, 상기 제1 기판과 대향하는 제2 기판, 및 상기 제1 기판과 상기 제2 기판의 사이에 배치된 액정층을 포함하고, 상기 화소는 상기 제1 기판과 상기 액정층 사이에 배치되며, 상기 표시 패널은 상기 제2 기판과 상기 액정층 사이에 배치된 공통 전극을 더 포함하고, 상기 제1 색 화소 내지 상기 제3 색 화소의 상기 제1 서브 화소 전극, 및 상기 제2 서브 화소 전극은 각각 상기 공통 전극과 액정 커패시터를 형성하도록 구성되고, 상기 제1 서브 화소 전극의 상기 공통 전극과의 액정 커패시턴스는 상기 제2 서브 화소 전극의 상기 공통 전극과의 액정 커패시턴스보다 작을 수 있다.

상기 제2 트랜지스터의 상기 타 전극은 상기 제1 트랜지스터의 상기 일 전극과 연결될 수 있다.

상기 제1 색 화소 내지 상기 제3 색 화소의 상기 제1 서브 화소 전극은 상기 유지 라인과 유지 커패시터를 형성하도록 구성되고, 상기 제3 색 화소의 상기 제1 서브 화소 전극은 상기 전압 분배 라인과 중첩 배치되어 유지 기생 커패시터를 더 형성하도록 구성될 수 있다.

상기 제1 색 화소 내지 상기 제3 색 화소의 상기 제1 트랜지스터의 상기 타 전극은 상기 스캔 라인과 각각 중첩 배치되어 게이트 드레인 커패시터를 형성하도록 구성되고, 상기 제3 색 화소의 상기 제1 트랜지스터의 상기 타 전극과 상기 스캔 라인 간의 게이트 드레인 커패시턴스는 상기 제1 색 화소, 및 상기 제2 색 화소의 상기 제1 트랜지스터의 상기 타 전극과 상기 스캔 라인 간의 게이트 드레인 커패시턴스보다 각각 클 수 있다.

상기 제1 색 화소 내지 상기 제3 색 화소는 각각 제3 트랜지스터를 더 포함하고, 상기 제2 트랜지스터는 일 전극이 상기 데이터 라인과 직접 연결되고, 타 전극이 상기 제1 서브 화소 전극과 연결되고, 상기 제3 트랜지스터는 상기 일 전극이 상기 제2 트랜지스터의 상기 일 전극과 연결되고, 상기 타 전극이 상기 제2 서브 화소 전극과 연결될 수 있다.

상기 과제를 해결하기 위한 다른 실시예에 따른 표시 장치는 각각 제1 색 화소, 내지 제3 색 화소를 포함하는 복수의 화소를 포함하는 표시 패널; 상기 각 화소와 제1 방향을 따라 연장된 스캔 라인을 통해 연결된 게이트 구동부; 및 상기 각 화소와 상기 제1 방향과 교차하는 제2 방향을 따라 연장된 데이터 라인을 통해 연결된 데이터 구동부를 포함하고, 상기 제1 색 화소, 내지 상기 제3 색 화소는 각각 일 전극이 상기 데이터 라인과 연결되고, 타 전극이 색 화소 전극과 연결되며, 게이트 전극이 상기 스캔 라인과 연결된 제1 트랜지스터를 포함하고, 상기 제3 색 화소의 상기 색 화소 전극의 상기 제1 방향 폭은 상기 제1 색 화소, 및 상기 제2 색 화소의 상기 색 화소 전극의 상기 제1 방향 폭보다 각각 크며, 상기 제3 색 화소의 상기 제1 트랜지스터의 상기 타 전극의 상기 제1 방향 폭은 상기 제1 색 화소, 및 상기 제2 색 화소의 상기 제1 트랜지스터의 상기 타 전극의 상기 제1 방향 폭보다 각각 크다.

상기 제1 색 화소 내지 상기 제3 색 화소는 각각 제2 트랜지스터를 더 포함하고, 상기 제2 트랜지스터는 일 전극이 상기 전압 분배 라인과 연결되고 타 전극이 상기 제1 트랜지스터의 상기 타 전극과 연결되며, 상기 전압 분배 라인은 상기 제3 색 화소의 상기 제2 트랜지스터의 상기 일 전극을 포함하고, 상기 표시 패널은 상기 제1 방향을 따라 연장된 유지 라인을 더 포함하고, 상기 제1 색 화소 내지 상기 제3 색 화소의 상기 제2 트랜지스터의 상기 일 전극은 상기 유지 라인과 전기적으로 연결될 수 있다.

상기 제1 색 화소 내지 상기 제3 색 화소는 각각 제1 서브 화소부, 및 제2 서브 화소부를 포함하고, 상기 제1 서브 화소부, 및 상기 제2 서브 화소부는 상기 스캔 라인과 상기 유지 라인을 사이에 두고 이격되어 배치되며, 상기 제1 색 화소 내지 상기 제3 색 화소는 각각 제3 트랜지스터를 더 포함하고, 상기 표시 패널은 상기 제1 서브 화소부에 배치된 제1 서브 화소 전극, 및 상기 제2 서브 화소부에 배치된 제2 서브 화소 전극을 포함하고, 상기 제1 서브 화소 전극의 평면상 크기는 상기 제2 서브 화소 전극의 평면상 크기보다 클 수 있다.

상기 표시 패널은 제1 기판, 상기 제1 기판과 대향하는 제2 기판, 및 상기 제1 기판과 상기 제2 기판의 사이에 배치된 액정층을 포함하고, 상기 화소는 상기 제1 기판과 상기 액정층 사이에 배치되며, 상기 표시 패널은 상기 제2 기판과 상기 액정층 사이에 배치된 공통 전극을 더 포함하고, 상기 제1 색 화소 내지 상기 제3 색 화소의 상기 제1 서브 화소 전극은 상기 공통 전극과 액정 커패시터를 형성하도록 구성되고, 상기 제3 색 화소의 상기 제1 서브 화소 전극의 상기 공통 전극과의 상기 액정 커패시턴스는 상기 제1 색 화소 및 상기 제2 색 화소의 상기 제1 서브 화소 전극의 상기 공통 전극과의 상기 액정 커패시턴스보다 클 수 있다.

기타 실시예의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.

일 실시예에 따른 표시 장치에 의하면, 서브 화소들(적색 화소, 녹색 화소, 및 청색 화소) 간 킥백 전압 편차를 줄일 수 있다.

실시예들에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며, 더욱 다양한 효과들이 본 명세서 내에 포함되어 있다.

도 1은 일 실시예에 따른 표시 장치의 평면도이다.
도 2는 도 1에 따른 표시 장치의 화소를 확대한 레이아웃도이다.
도 3은 도 2의 제3 색 화소의 등가 회로도이다.
도 4는 도 2의 제3 색 화소를 확대한 레이아웃도이다.
도 5는 도 4의 Ⅰ-Ⅰ' 선을 따라 자른 단면도이다.
도 6은 도 4의 Ⅱ-Ⅱ' 선, 및 Ⅲ-Ⅲ' 선을 따라 자른 단면도들이다.
도 7은 도 4의 제1 도전층을 보여주는 평면도이다.
도 8은 도 4의 제2 도전층을 보여주는 평면도이다.
도 9는 도 4의 반도체층을 보여주는 평면도이다.
도 10은 도 4의 제3 도전층을 보여주는 평면도이다.
도 11은 도 2의 제1 색 화소를 확대한 레이아웃도이다.
도 12는 도 11의 제2 도전층을 보여주는 평면도이다.
도 13은 도 11의 반도체층을 보여주는 평면도이다.
도 14는 도 2의 각 색 화소에서의 색 화소 전극과 공통 전극 간의 액정 커패시터, 및 제3 색 화소에서의 제3 색 화소 전극과 전압 분배 라인 간의 제2-1 유지 커패시터를 보여주는 개략적인 단면도이다.
도 15는 도 2의 일 부분을 확대한 개략적인 레이아웃도이다.
도 16은 다른 실시예에 따른 도 1에 따른 표시 장치의 화소를 확대한 레이아웃도이다.
도 17은 도 16의 일 부분을 확대한 개략적인 레이아웃도이다.
도 18은 또 다른 실시예에 따른 도 1에 따른 표시 장치의 화소를 확대한 레이아웃도이다.
도 19는 도 18의 일 부분을 확대한 개략적인 레이아웃도이다.
도 20은 다른 실시예에 따른 각 색 화소의 개략적인 레이아웃도이다.

본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.

소자(elements) 또는 층이 다른 소자 또는 층의 "상(on)"으로 지칭되는 것은 다른 소자 바로 위에 또는 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 실시예들을 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로 본 발명이 도시된 사항에 한정되는 것은 아니다.

비록 제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있음은 물론이다.

본 발명의 여러 실시예들의 각각 특징들이 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하고, 기술적으로 다양한 연동 및 구동이 가능하며, 각 실시예들이 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시할 수도 있다.

이하 첨부된 도면을 참조하여 구체적인 실시예들에 대해 설명한다.

도 1은 일 실시예에 따른 표시 장치의 평면도이고, 도 2는 도 1에 따른 표시 장치의 화소를 확대한 레이아웃도이다.

도 1, 및 도 2를 참조하면, 일 실시예에 따른 표시 장치(1)에는 표시 영역(DA) 및 표시 영역(DA)의 주변에 위치한 비표시 영역(NDA)이 정의될 수 있다. 표시 영역(DA)은 표시 장치(1)의 중심부에 위치하고, 비표시 영역(NDA)은 표시 장치(1)의 테두리부에 위치하고, 표시 영역(DA)을 둘러쌀 수 있다. 표시 영역(DA)은 화상을 표시하는 영역일 수 있고, 비표시 영역(NDA)은 표시 영역(DA)과 달리 화상을 표시하지 않는 영역일 수 있지만, 이에 제한되는 것은 아니다. 비표시 영역(NDA)에는 게이트 구동부(SD), 및 데이터 구동부(DD)가 배치될 수 있다. 표시 장치(1)는 기판(SUB)을 포함할 수 있다. 기판(SUB)에는 상술한 표시 영역(DA), 및 비표시 영역(NDA)이 표시 장치(1)와 마찬가지로 정의될 수 있다.

표시 영역(DA)에는 복수의 화소(PX)가 위치할 수 있다. 복수의 화소(PX)는 제1 방향(DR1), 및 제1 방향(DR1)과 교차하는 제2 방향(DR2)을 따라 매트릭스 배열 방식으로 배열될 수 있다. 제1 방향(DR1)과 제2 방향(DR2)은 이에 제한되는 것은 아니지만 상호 직교할 수 있다. 본 실시예에서, 제1 방향(DR1)은 표시 장치(1)의 장변 연장 방향을 지칭하고, 제2 방향(DR2)은 표시 장치(1)의 단변 연장 방향을 지칭할 수 있다.

각 화소(PX)는 복수의 색 화소(SPX1, SPX2, SPX3)를 포함할 수 있다. 즉, 복수의 색 화소(SPX1, SPX2, SPX3)는 각 화소(PX)를 구성할 수 있다. 예를 들어, 복수의 색 화소(SPX1, SPX2, SPX3)는 각각 적색 화소, 녹색 화소, 및 청색 화소일 수 있다. 몇몇 실시예에서 각 화소(PX)는 상기 적색 화소, 녹색 화소, 및 청색 화소 이외에도 백색 화소를 더 포함할 수도 있다. 이하에서는 각 화소(PX)가 3개의 색 화소를 포함하는 경우를 중심으로 설명한다.

게이트 구동부(SD)는 표시 영역(DA)의 각 화소(PX)에 제1 방향(DR1)을 따라 연장된 스캔 라인(SL)을 통해 게이트 구동 신호를 인가한다. 일 실시예에서는 게이트 구동부(SD)가 표시 영역(DA)의 일 단변에 인접 배치된 것으로 도시하였지만, 이에 한정되지 않으며 표시 영역(DA) 양 단변에 각각 위치할 수도 있다. 데이터 구동부(DD)는 표시 영역(DA)의 각 화소(PX)에 제2 방향(DR2)을 따라 연장된 데이터 라인(DL)을 통해 데이터 구동 신호를 인가한다. 데이터 구동부(DD)는 표시 영역(DA)의 일 장변(하측 장변)에 인접 배치된 것으로 예시되었다.

도 1, 및 도 2를 참조하면, 각 화소(PX)는 복수의 색 화소(SPX1, SPX2, SPX3)을 포함할 수 있다. 일 실시예에서 제1 색 화소(SPX1)는 적색 화소일 수 있고, 제2 색 화소(SPX2)는 녹색 화소일 수 있고, 제3 색 화소(SPX3)는 청색 화소일 수 있다. 각 색 화소(SPX1, SPX2, SPX3)에는 각각 데이터 라인(DL), 스캔 라인(SL), 유지 라인(CSTL1, CSTL2)이 지나갈 수 있다. 상술한 바와 같이 데이터 라인(DL)은 제2 방향(DR2)을 따라 연장되고, 스캔 라인(SL)은 제1 방향(DR1)을 따라 연장될 수 있다. 제1 유지 라인(CSTL1)은 제1 방향(DR1)을 따라 연장될 수 있다. 제1 유지 라인(CSTL1)의 연장 방향과 스캔 라인(SL)의 연장 방향은 동일할 수 있다, 제2 유지 라인(CSTL2)은 제1 방향(DR1)을 따라 연장된 메인 유지 라인부, 및 상기 메인 유지 라인부와 연결되고 제2 방향(DR2)을 따라 연장된 서브 유지 라인부를 포함할 수 있다. 상기 서브 유지 라인부는 2개일 수 있다. 상기 서브 유지 라인부 중 하나는 각 색 화소(SPX1, SPX2, SPX3)와 연결된 데이터 라인(DL)과 후술할 각 색 화소(SPX1, SPX2, SPX3)의 색 화소 전극의 사이에 배치될 수 있고, 상기 서브 유지 라인부 중 다른 하나는 각 색 화소(SPX1, SPX2, SPX3)의 색 화소 전극와 인접 색 화소(SPX1, SPX2, SPX3)와 연결되는 데이터 라인(DL)의 사이에 배치될 수 있다.

하나의 화소(PX)의 각 색 화소(SPX1, SPX2, SPX3)에는 서로 다른 데이터 라인(DL)이 지나갈 수 있고, 각 색 화소(SPX1, SPX2, SPX3)를 지나가는 데이터 라인(DL)은 각 색 화소(SPX1, SPX2, SPX3)의 제2 방향(DR2) 인접 색 화소(SPX1, SPX2, SPX3)에 각각 지나갈 수 있다.

하나의 화소(PX)의 각 색 화소(SPX1, SPX2, SPX3)에는 동일한 스캔 라인(SL), 및 제1 유지 라인(CSTL1)이 공통적으로 지나갈 수 있다. 즉, 하나의 화소(PX)의 각 색 화소(SPX1, SPX2, SPX3)에는 동일한 스캔 라인(SL), 및 제1 유지 라인(CSTL1)이 각각 연결될 수 있다. 각 색 화소(SPX1, SPX2, SPX3)에는 제2 유지 라인(CSTL2)의 상기 메인 유지 라인부가 공통적으로 지나갈 수 있다. 즉, 하나의 화소(PX)의 각 색 화소(SPX1, SPX2, SPX3)에는 동일한 제2 유지 라인(CSTL2)의 상기 메인 유지 라인부가 연결될 수 있다.

각 색 화소(SPX1, SPX2, SPX3)는 제1 방향(DR1) 기준에서, 각 색 화소(SPX1, SPX2, SPX3)와 연결되는 데이터 라인(DL)과 인접 색 화소(SPX1, SPX2. SPX3)와 연결되는 데이터 라인(DL)의 사이 영역, 및 제2 방향(DR2) 기준에서, 각 색 화소(SPX1, SPX2, SPX3)의 제2 유지 라인(CSTL2)과 각 색 화소(SPX1, SPX2, SPX3)의 제2 방향(DR2) 인접 색 화소(SPX1, SPX2, SPX3)의 제2 유지 라인(CSTL2)의 사이 영역으로 정의될 수 있다.

각 색 화소(SPX1, SPX2, SPX3)는 복수의 영역으로 구분될 수 있다. 각 색 화소(SPX1, SPX2, SPX3)에는 서브 화소부(PA1, PA2), 및 스위칭 소자 영역(TA)이 정의될 수 있다. 제1 서브 화소부(PA1)는 제2 방향(DR2) 기준에서, 각 색 화소(SPX1, SPX2, SPX3)의 제2 방향(DR2) 인접 색 화소(SPX1, SPX2, SPX3)의 제2 유지 라인(CSTL2)에서 각 색 화소(SPX1, SPX2, SPX3)의 제1 유지 라인(CSTL1)의 사이 영역으로 정의되고, 제2 서브 화소부(PA2)는 각 색 화소(SPX1, SPX2, SPX3)의 제2 유지 라인(CSTL2)에서 각 색 화소(SPX1, SPX2, SPX3)의 스캔 라인(SL)의 사이 영역으로 정의되고, 스위칭 소자 영역(TA)은 제1 서브 화소부(PA1), 및 제2 서브 화소부(PA2)의 사이 영역으로 정의될 수 있다. 즉, 제2 방향(DR2)을 따라 제1 서브 화소부(PA1), 스위칭 소자 영역(TA), 및 제2 서브 화소부(PA2)가 인접하여 순차 배치될 수 있다. 일 실시예에서 제1 서브 화소부(PA1)의 평면상 크기는 제2 서브 화소부(PA2)의 평면상 크기보다 클 수 있다. 즉, 도 2에 도시된 바와 같이 제1 서브 화소부(PA1), 및 제2 서브 화소부(PA2)의 제1 방향(DR1) 폭이 동일한 경우, 제1 서브 화소부(PA1)의 제2 방향(DR2) 폭이 제2 서브 화소부(PA2)의 제2 방향(DR2) 폭보다 클 수 있다.

각 색 화소(SPX1, SPX2, SPX3)의 제1 서브 화소부(PA1)에는 제1 색 화소 전극이 배치되고, 각 색 화소(SPX1, SPX2, SPX3)의 제2 서브 화소부(PA2)에는 제2 색 화소 전극이 배치될 수 있다. 제1 유지 라인(CSTL1)은 제1 색 화소 전극과 제2 색 화소 전극 사이에 배치되고 스캔 라인(SL)은 제1 유지 라인(CSTL1)과 제2 색 화소 전극 사이에 배치될 수 있고, 제2 유지 라인(CSTL2)의 상기 메인 유지 라인부는 각 색 화소(SPX1, SPX2, SPX3)의 제2 색 화소 전극과 각 색 화소(SPX1, SPX2, SPX3)의 제2 방향(DR2) 인접 색 화소(SPX1, SPX2, SPX3)의 제1 서브 화소부(PA1)의 제1 색 화소 전극 사이에 배치될 수 있다. 각 색 화소(SPX1, SPX2, SPX3)의 제2 유지 라인(CSTL2)의 상기 서브 유지 라인부는 각각 각 색 화소(SPX1, SPX2, SPX3)의 데이터 라인(DL)과 각 색 화소(SPX1, SPX2, SPX3)의 제2 서브 화소부(PA2)의 제2 색 화소 전극 사이, 및 각 색 화소(SPX1, SPX2, SPX3)의 제2 서브 화소부(PA2)의 제2 색 화소 전극과 제1 방향(DR1) 인접 색 화소(SPX1, SPX2, SPX3)의 데이터 라인(DL) 사이에 배치될 수 있다.

제3 색 화소(SPX3)에는 대체로 제2 방향(DR2)을 따라 연장된 전압 분배 라인(RDL)이 더 지나갈 수 있다. 전압 분배 라인(RDL)은 후술하는 바와 같이 제1 유지 라인(CSTL1)과 전기적으로 연결되어, 전압 분배 라인(RDL)을 통해 인가된 전압이 제1 유지 라인(CSTL1)에 전달되고, 제1 유지 라인(CSTL1)은 화소(PX)의 각 색 화소(SPX1, SPX2, SPX3)에는 공통적으로 연결되기 때문에 화소(PX)의 각 색 화소(SPX1, SPX2, SPX3)에는 동일한 유지 전압이 인가될 수 있다.

한편, 제3 색 화소(SPX3)의 평면상 크기는 제1 색 화소(SPX1), 및 제2 색 화소(SPX2)의 평면상 크기보다 각각 클 수 있다. 제3 색 화소(SPX3)의 평면상 제1 방향(DR1) 폭(W3)은 제1 색 화소(SPX1), 및 제2 색 화소(SPX2)의 평면상 제1 방향(DR1) 폭(W1, W2)은 보다 각각 클 수 있다. 이는 상술한 제3 색 화소(SPX3)를 지나는 전압 분배 라인(RDL)으로 인해, 제3 색 화소(SPX3)의 제1 서브 화소부(PA1), 및 제2 서브 화소부(PA2)에서의 광 손실을 보상하기 위함이다.

도 3은 도 2의 제3 색 화소의 등가 회로도이고, 도 4는 도 2의 제3 색 화소를 확대한 레이아웃도이고, 도 5는 도 4의 Ⅰ-Ⅰ' 선을 따라 자른 단면도이다.

도 3, 내지 도 5를 참조하면, 제3 색 화소(SPX3)는 제1 트랜지스터(T1), 제2 트랜지스터(T2), 및 제3 트랜지스터(T3)를 포함할 수 있다.

제1 트랜지스터(T1)의 일 전극은 데이터 라인(DL)과 연결되고, 제1 트랜지스터(T1)의 타 전극은 제2 색 화소 전극(192)과 연결되고, 제1 트랜지스터(T1)의 게이트 전극은 스캔 라인(SL)과 연결될 수 있다, 제2 색 화소 전극(192)과 공통 전압(Vcom)이 인가되는 공통 전극(CE) 사이에는 제1 액정 커패시터(Clc1)가 형성되고, 제2 색 화소 전극(192)과 유지 전압(Vst)이 인가된 제1 유지 라인(CSTL1) 사이에는 제1 유지 커패시터(Cst1)가 형성될 수 있다.

제2 트랜지스터(T2)의 일 전극은 데이터 라인(DL)과 연결되고, 제2 트랜지스터(T1)의 타 전극은 제1 색 화소 전극(191)과 연결되고, 제2 트랜지스터(T2)의 게이트 전극은 스캔 라인(SL)과 연결될 수 있다, 제1 색 화소 전극(191)과 공통 전압(Vcom)이 인가되는 공통 전극(CE) 사이에는 제2 액정 커패시터(Clc2)가 형성되고, 제1 색 화소 전극(191)과 유지 전압(Vst)이 인가된 제1 유지 라인(CSTL1) 사이에는 제2a 유지 커패시터(Cst2a)가 형성될 수 있다. 또한, 제1 색 화소 전극(191)과 소정의 전압(유지 전압(Vst)과 동일)이 인가된 전압 분배 라인(RDL) 사이에는 제2b 유지 커패시터(Cst2b)가 형성될 수 있다. 제2a 유지 커패시터(Cst2a)와 제2b 유지 커패시터(Cst2b)는 병렬 관계일 수 있으며, 제2a 유지 커패시터(Cst2a)와 제2b 유지 커패시터(Cst2b)의 합은 제2 유지 커패시터(Cst2)로 정의될 수 있다. 소정의 전압(유지 전압(Vst)과 동일)이 인가된 전압 분배 라인(RDL)과 제1 색 화소 전극(191) 사이에 형성된 제2b 유지 커패시터(Cst2b)는 기생 커패시터일 수 있다.

제3 트랜지스터(T3)의 일 전극은 전압 분배 라인(RDL)과 연결되고, 제3 트랜지스터(T3)의 타 전극은 제2 색 화소 전극(192)과 연결되고, 제3 트랜지스터(T3)의 게이트 전극은 스캔 라인(SL)과 연결될 수 있다,

한편, 제1 트랜지스터(T1)의 타 전극과 제1 트랜지스터(T1)의 게이트 전극 사이에는 제1 게이트 드레인 커패시터(Cgs1)가 형성되고, 제2 트랜지스터(T2)의 타 전극과 제2 트랜지스터(T2)의 게이트 전극 사이에는 제2 게이트 드레인 커패시터(Cgs2)가형성될 수 있다. 게이트 드레인 커패시터(Cgs1, Cgs2)는 각각 기생 커패시터일 수 있다.

제1 색 화소(SPX1), 및 제2 색 화소(SPX2)의 등가 회로도는 제3 트랜지스터(T3)의 타 전극이 제1 유지 라인(Cst1)과 연결된다는 점에서, 제3 색 화소(SPX3)와 상이하다. 제1 색 화소(SPX1), 및 제2 색 화소(SPX2)의 제3 트랜지스터(T3)의 타 전극은 제1 유지 라인(Cst1)과 연결되기 때문에, 소정의 전압(유지 전압(Vst)과 동일)이 인가된 전압 분배 라인(RDL)과 제1 색 화소 전극(191) 사이에 형성된 제2b 유지 커패시터(Cst2b)는 형성되지 않는다.

도 6은 도 4의 Ⅱ-Ⅱ' 선, 및 Ⅲ-Ⅲ' 선을 따라 자른 단면도들이고, 도 7은 도 4의 제1 도전층을 보여주는 평면도이고, 도 8은 도 4의 제2 도전층을 보여주는 평면도이고, 도 9는 도 4의 반도체층을 보여주는 평면도이고, 도 10은 도 4의 제3 도전층을 보여주는 평면도이고, 도 11은 도 2의 제1 색 화소를 확대한 레이아웃도이고, 도 12는 도 11의 제2 도전층을 보여주는 평면도이고, 도 13은 도 11의 반도체층을 보여주는 평면도이고, 도 14는 도 2의 각 색 화소에서의 색 화소 전극과 공통 전극 간의 액정 커패시터, 및 제3 색 화소에서의 제3 색 화소 전극과 전압 분배 라인 간의 제2-1 유지 커패시터를 보여주는 개략적인 단면도이다.

도 4 내지 도 14를 참조하면, 기판(SUB)은 제1 기판(SUB1), 및 제1 기판(SUB1)과 대향하는 제2 기판(SUB2)을 포함할 수 있다. 제1 기판(SUB1)에는 상술한 복수의 화소(PX)가 배치되고, 제2 기판(SUB2)에는 공통 전극(CE)이 배치될 수 있다. 제1 기판(SUB1)의 화소(PX)와 제2 기판(SUB2)의 공통 전극(CE) 사이에는 액정(310)을 포함하는 액정층(300)이 배치될 수 있다.

제1 기판(SUB1)은 유리, 석영, 고분자 수지 등의 절연 물질로 이루어질 수 있다. 고분자 물질은 폴리에테르술폰(polyethersulphone: PES), 폴리아크릴레이트(polyacrylate: PA), 폴리아릴레이트(polyarylate: PAR), 폴리에테르이미드(polyetherimide: PEI), 폴리에틸렌 나프탈레이트(polyethylene napthalate: PEN), 폴리에틸렌 테레프탈레이드(polyethylene terepthalate: PET), 폴리페닐렌 설파이드(polyphenylene sulfide: PPS), 폴리알릴레이트(polyallylate), 폴리이미드(polyimide: PI), 폴리카보네이트(polycarbonate: PC), 셀룰로오스 트리 아세테이트(cellulose triacetate: CAT), 셀룰로오스 아세테이트 프로피오네이트(cellulose acetate propionate: CAP) 또는 이들의 조합을 포함할 수 있다. 제1 기판(SUB1)은 금속 재질의 물질을 포함할 수도 있다.

도 4, 도 5, 도 6, 및 도 7을 참조하면, 제1 기판(SUB1) 상에 제1 도전층이 배치될 수 있다. 상기 제1 도전층은 스캔 라인(SL), 제1 게이트 전극(GE1), 제2 게이트 전극(GE2), 제3 게이트 전극(GE3), 및 유지 라인들(CSTL1, CSTL2)을 포함할 수 있다. 제1 게이트 전극(GE1)은 제1 트랜지스터(T1)의 게이트 전극이고, 제2 게이트 전극(GE2)은 제2 트랜지스터(T2)의 게이트 전극이고, 제3 게이트 전극(GE3)은 제3 트랜지스터(T3)의 게이트 전극일 수 있다.

스캔 라인(SL), 제1 게이트 전극(GE1), 제2 게이트 전극(GE2), 제3 게이트 전극(GE3), 및 유지 라인들(CSTL1, CSTL2)은 각각 제1 금속층으로 이루어지며, 서로 동일한 층에 위치하고 동일한 물질로 이루어질 수 있다. 제1 금속층은 단층 또는 다층으로 이루어질 수 있다. 제1 금속층이 단층인 경우, 몰리브덴(Mo), 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 은(Ag), 마그네슘 (Mg), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 티타늄(Ti), 탄탈륨(Ta), 텅스텐(W) 또는 구리(Cu) 중 선택된 어느 하나 또는 이들의 합금을 포함할 수 있다. 또한, 제1 금속층이 다층인 경우, 전술한 재료들로 이루어진 다층일 수 있다. 예를 들면, 제1 금속층은 몰리브덴/알루미늄-네오디뮴, 몰리브덴/알루미늄 또는 구리/티타늄의 2층일 수 있다.

제1 게이트 전극(GE1), 제2 게이트 전극(GE2) 및 제3 게이트 전극(GE3)은 각각 스캔 라인(SL)과 전기적으로 연결될 수 있다. 제1 게이트 전극(GE1), 제2 게이트 전극(GE2) 및 제3 게이트 전극(GE3)은 서로 연결될 수 있으나, 이에 한정되는 것은 아니다.

스캔 라인(SL), 제1 게이트 전극(GE1), 제2 게이트 전극(GE2), 제3 게이트 전극(GE3), 및 유지 라인들(CSTL1, CSTL2) 상에 이들과 후술할 제2 도전층을 절연시키는 게이트 절연막(GI)이 위치한다. 게이트 절연막(GI)은 실리콘 화합물, 금속 산화물 등의 무기 절연물질을 포함할 수 있다. 예를 들어, 게이트 절연막(GI)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 알루미늄 산화물, 탄탈륨 산화물, 하프늄 산화물, 지르코늄 산화물, 티타늄 산화물 또는 이들의 조합을 포함할 수 있다. 게이트 절연막(GI)은 단층 또는 서로 다른 물질의 다층으로 이루어질 수 있다. 제2 유지 라인(CSTL2)은 전압 분배 라인(RDL)과 전기적으로 연결될 수 있다.

도 4, 도 5, 도 6, 및 도 9를 참조하면, 게이트 절연막(GI) 상에 반도체층(ACT)이 위치한다. 반도체층은 제1 반도체 패턴(AP1), 제2 반도체 패턴(AP2), 및 제3 반도체 패턴(AP3)을 포함할 수 있다. 제1 반도체 패턴(AP1)은 제1 트랜지스터(T1)의 일 전극, 타 전극, 및 게이트 전극과 중첩 배치된 영역으로 정의될 수 있다. 제2 반도체 패턴(AP2)은 제2 트랜지스터(T2)의 일 전극, 타 전극, 및 게이트 전극과 중첩 배치된 영역으로 정의될 수 있다. 제3 반도체 패턴(AP3)은 제3 트랜지스터(T3)의 일 전극, 타 전극, 및 게이트 전극과 중첩 배치된 영역으로 정의될 수 있다.

제1 반도체 패턴(AP1), 내지 제3 반도체 패턴(AP3)은 각각 채널 영역(CH1, CH2, CH3)을 포함한다. 제1 채널 영역(CH1)은 제1 트랜지스터(T1)의 제1 게이트 전극(GE1)과 중첩 배치될 수 있고, 제2 채널 영역(CH2)은 제2 트랜지스터(T2)의 제2 게이트 전극(GE2)과 중첩 배치될 수 있고, 제3 채널 영역(CH3)은 제3 트랜지스터(T3)의 제3 게이트 전극(GE3)과 중첩 배치될 수 있다. 제1 채널 영역(CH1), 제2 채널 영역(CH2) 및 제3 채널 영역(CH3) 각각은 중첩하는 게이트 전극에 의해 전기장이 가해지는 경우 각 트랜지스터(T1)의 일 전극과 타 전극 사이에서 도전성이 반전되어 채널이 형성되는 영역(또는, 채널 영역)일 수 있다. 제1 반도체 패턴(AP1) 내지 제3 반도체 패턴(AP3)은 하나의 패턴으로 형성될 수 있다.

일 실시예에서, 반도체층(ACT)은 비정질 실리콘, 다결정 실리콘 또는 단결정 실리콘 등 실리콘계 반도체 물질을 포함할 수 있다. 다른 실시예에서, 반도체층(ACT)은 단결정 실리콘, 저온 다결정 실리콘, 비정질 실리콘 등을 포함할 수도 있다. 또한, 반도체층(ACT)은 산화물 반도체를 포함할 수도 있다. 예를 들어, 반도체층은 인듐(In), 아연(Zn), 갈륨(Ga), 주석(Sn), 티타늄(Ti), 알루미늄(Al), 하프늄(Hf), 지르코늄(Zr), 마그네슘(Mg) 등을 함유하는 이성분계 화합물(ABx), 삼성분계 화합물(ABxCy), 사성분계 화합물(ABxCyDz)을 포함할 수도 있다. 반도체층(ACT)은 ITZO(인듐, 주석, 티타늄을 포함하는 산화물)나 IGZO(인듐, 갈륨, 주석을 포함하는 산화물)를 포함할 수도 있다.

제1 반도체 패턴(AP1) 내지 제3 반도체 패턴(AP3)을 포함하는 반도체층(ACT) 상에 도시하지 않았지만, 오믹 콘택층을 포함하는 오믹 패턴이 더 배치될 수 있다. 오믹 콘택층은 후술하는 각 트랜지스터(T1~T3)의 일 전극 및 타 전극과 반도체층(ACT) 사이에 위치하여, 금속과 실리콘 사이의 쇼트키 배리어(shottky barrier) 즉 일함수를 낮춰 접촉 저항을 낮출 수 있다. 오믹 콘택층 n형 불순물이 고농도로 도핑된 비정질 실리콘으로 이루어질 수 있다.

도 4, 도 5, 도 6, 및 도 8을 참조하면, 제1 기판(SUB1), 및 반도체층(ACT) 상에 제2 도전층이 배치될 수 있다. 상기 제2 도전층은 데이터 라인(DL), 각 트랜지스터(T1~T3)의 일 전극과 타 전극, 및 전압 분배 라인(RDL)을 포함할 수 있다. 제 데이터 라인(DL), 각 트랜지스터(T1~T3)의 일 전극과 타 전극, 및 전압 분배 라인(RDL)은 각각 제2 금속층으로 이루어지고, 서로 동일한 물질로 이루어질 수 있으며, 서로 동일한 층에 위치할 수 있다.

상기 제2 금속층은 단층 또는 다층으로 이루어질 수 있다. 제2 금속층이 단층인 경우, 몰리브덴(Mo), 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 은(Ag), 마그네슘 (Mg), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 티타늄(Ti), 탄탈륨(Ta), 텅스텐(W) 또는 구리(Cu) 중 선택된 어느 하나 또는 이들의 합금을 포함할 수 있다. 또한, 제2 금속층이 다층인 경우, 전술한 재료들로 이루어진 다층일 수 있다. 예를 들면, 제2 금속층은 몰리브덴/알루미늄-네오디뮴, 몰리브덴/알루미늄 또는 구리/티타늄의 2층일 수 있다.

전압 분배 라인(RDL)에는 전압 분배를 위한 소정의 전압이 인가될 수 있다. 전압 분배 라인(RDL)은 제3 색 화소(SPX3)의 제1 색 화소 전극(191) 및 제2 색 화소 전극(192)과 중첩하도록 배치될 수 있다.

제1 트랜지스터(T1)의 일 전극(SE1)은 데이터 라인(DL)과 전기적으로 연결될 수 있다. 제1 트랜지스터(T1)의 일 전극(SE1)은 데이터 라인(DL)으로부터 제1 방향(DR1)으로 돌출되어 연장될 수 있다. 제1 트랜지스터(T1)의 일 전극(SE1)은 데이터 라인(DL)과 직접 연결될 수 있다. 제1 트랜지스터(T1)의 일 전극(SE1)은 데이터 라인(DL)과 일체로 형성될 수 있다. 제1 트랜지스터(T1)의 일 전극(SE1)은 반도체층(ACT) 상에 배치되고 제1 반도체 패턴(AP1)과 전기적으로 연결될 수 있다. 제1 트랜지스터(T1)의 일 전극(SE1)은 “U’자 형태로 구부러진 형상을 가질 수 있다. 더욱 구체적으로 설명하면, 제1 트랜지스터(T1)의 일 전극(SE1)의 "U" 자 형상은 제2 방향(DR2)을 따라 연장된 제1 부분, 및 상기 제1 부분과 제1 방향(DR1)을 따라 이격된 제2 부분(제1 부분보다 제1 방향(DR1) 우측에 배치됨), 및 상기 제1 부분과 상기 제2 부분을 연결하고 제1 방향(DR1)을 따라 연장된 제3 부분을 포함할 수 있다. 상기 제1 트랜지스터(T1)의 타 전극(DE1)은 반도체층(ACT) 상에 배치되고 제1 반도체 패턴(AP1)과 전기적으로 연결될 수 있다. 제1 트랜지스터(T1)의 타 전극(DE1)은 제1 트랜지스터(T1)의 일 전극(SE1)과 제2 방향(DR2)을 따라 이격되어 배치될 수 있다. 제1 트랜지스터(T1)의 타 전극(DE1)의 평면 형상은 대체로 직사각형 형상이고, 일부가 제2 방향(DR2) 하측(제1 트랜지스터(T1)의 일 전극(SE1)을 향하는 방향)으로 돌출된 형상을 가질 수 있다. 제1 트랜지스터(T1)의 타 전극(DE1)의 제2 방향(DR2) 하측으로 돌출된 부분은 제1 트랜지스터(T1)의 일 전극(SE1)에 의해 평면상 둘러싸일 수 있다.

제2 트랜지스터(T2)의 일 전극(SE2)은 데이터 라인(DL)과 전기적으로 연결될 수 있다. 제2 트랜지스터(T2)의 일 전극(SE2)은 데이터 라인(DL)으로부터 제1 방향(DR1)으로 돌출되어 연장될 수 있다. 제2 트랜지스터(T2)의 일 전극(SE2)은 데이터 라인(DL)과 직접 연결될 수 있다. 제2 트랜지스터(T2)의 일 전극(SE2)은 데이터 라인(DL)과 일체로 형성될 수 있다. 제2 트랜지스터(T2)의 일 전극(SE2)은 제1 트랜지스터(T2)의 일 전극(SE1)과 일체로 형성될 수 있다. 제2 트랜지스터(T2)의 일 전극(SE2)은 반도체층(ACT) 상에 배치되고 제2 반도체 패턴(AP2)과 전기적으로 연결될 수 있다. 제2 트랜지스터(T2)의 타 전극(DE2)은 반도체층(ACT) 상에 배치되고 제2 반도체 패턴(AP2)과 전기적으로 연결될 수 있다. 제2 트랜지스터(T2)의 타 전극(DE2)은 제2 트랜지스터(T2)의 일 전극(SE2)과 제1 방향(DR1)을 따라 이격되어 배치될 수 있다. 제2 트랜지스터(T2)의 타 전극(DE2)의 평면 형상은 대체로 직사각형 형상이고, 일부가 제2 방향(DR2) 하측 방향으로 돌출된 형상을 가질 수 있다. 제2 트랜지스터(T2)의 타 전극(DE2)의 제2 방향(DR2) 하측으로 돌출된 부분은 제2 트랜지스터(T2)의 일 전극(SE2)과 서로 나란하게 배치될 수 있다.

제3 트랜지스터(T3)의 일 전극(SE3)은 전압 분배 라인(RDL)과 전기적으로 연결될 수 있다. 일 실시예에 따른 제3 트랜지스터(T3)의 일 전극(SE3)은 전압 분배 라인(RDL)과 직접 연결될 수 있으며, 일체로 형성될 수 있다. 제3 트랜지스터(T3)의 타 전극(DE3)은 반도체층(ACT) 상에 배치되고 제3 반도체 패턴(AP3)과 전기적으로 연결될 수 있다. 제3 트랜지스터(T3)의 타 전극(DE3)은 제3 트랜지스터(T3)의 일 전극(SE3)과 제1 방향(DR1)을 따라 이격되어 배치될 수 있다. 제3 트랜지스터(T3)의 타 전극(DE3)의 평면 형상은 대체로 직사각형 형상이고, 일부가 제2 방향(DR2) 하측 방향으로 돌출된 형상을 가질 수 있다. 제3 트랜지스터(T3)의 타 전극(DE3)의 제2 방향(DR2) 하측으로 돌출된 부분은 제3 트랜지스터(T3)의 일 전극(SE3)과 서로 나란하게 배치될 수 있다. 제3 트랜지스터(T3)의 타 전극(DE3)은 제2 트랜지스터(T2)의 타 전극(DE2)과 전기적으로 연결될 수 있다. 제3 트랜지스터(T3)의 타 전극(DE3)은 제2 트랜지스터(T2)의 타 전극(DE2)과 물리적으로 연결될 수 있으며, 나아가 일체로 형성될 수 있다.

도 4, 도 8, 및 도 9를 참조하면, 반도체층(ACT)과 상기 제2 도전층의 평면 형상은 대체로 동일할 수 있다. 반도체층(ACT)은 제3 트랜지스터(T3)의 타 전극(DE3)과 제3 트랜지스터(T3)의 일 전극(SE3)의 사이 공간에 더 배치될 수 있다.

제1 트랜지스터(T1), 제2 트랜지스터(T2) 및 제3 트랜지스터(T3)가 형성된 제1 기판(SUB1) 상에 제1 절연층(111)이 배치될 수 있다. 제1 절연층(111)은 무기 절연 물질을 포함할 수 있다. 제1 절연층(111)은 몇몇 실시예에서 유기 절연 물질을 포함할 수도 있다.

제1 절연층(111) 상에 컬러 필터(112)가 배치될 수 있다. 컬러 필터(112)는 적색 컬러 필터, 녹색 컬러 필터, 및 청색 컬러 필터를 포함할 수 있다. 상기 적색 컬러 필터는 제1 색 화소(SPX1)에 배치되고, 상기 녹색 컬러 필터는 제2 색 화소(SPX2)에 배치되고, 상기 청색 컬러 필터는 제3 색 화소(SPX3)에 배치될 수 있다. 각 색 화소(SPX1, SPX2, SPX3)의 경계부에서 상기 적색 컬러 필터, 상기 녹색 컬러 필터, 및 상기 청색 컬러 필터는 각각 중첩 배치될 수 있지만, 이에 제한되지 않고 중첩 배치되지 않을 수도 있다.

컬러 필터(112) 상에는 제2 절연층(113)이 배치될 수 있다. 제2 절연층(113)은 오버코트층일 수 있다. 제2 절연층(113)은 유기 절연 물질을 포함할 수 있다.

도 4, 도 5, 도 6, 및 도 10을 참조하면, 제2 절연층(113) 상에는 제3 도전층이 배치될 수 있다. 상기 제3 도전층은 제1 색 화소 전극(191), 및 제2 색 화소 전극(192)을 포함할 수 있다. 제1 색 화소 전극(191)은 제1 서브 화소부(PA1)에 위치하는 제1 줄기부(191a), 제1 서브 화소부(PA1)에 위치하며 제1 줄기부(191a)로부터 바깥쪽으로 연장되고 슬릿(191c)을 사이에 두고 서로 이격된 복수의 제1 가지부(191b), 제1 서브 화소부(PA1)에서 스위칭 소자 영역(TA)으로 연장된 제1 연장부(191d)를 포함할 수 있다.

제1 줄기부(191a)는 제1 방향(DR1)으로 연장되는 가로 줄기부 및 제2 방향(DR2)으로 연장되는 세로 줄기부를 포함한다. 제1 줄기부(191a)는 제1 색 화소 전극(191)을 부영역들, 즉 도메인들로 나눌 수 있다. 제1 줄기부(191a)는 예를 들어 십자 형상으로 이루어질 수 있다. 이 경우, 제1 색 화소 전극(191)은 제1 줄기부(191a)에 의해 4개의 부영역들로 나뉠 수 있다. 부영역들 각각에 위치하는 제1 가지부(191b)는 서로 연장되는 방향이 다를 수 있다. 예를 들어, 도 4에 도시된 바와 같이, 우상 방향의 부영역에 위치하는 제1 가지부(191b)는 제1 줄기부(191a)로부터 우상 방향으로 비스듬하게 연장되고, 우하 방향의 부영역에 위치하는 제1 가지부(191b)는 제1 줄기부(191a)로부터 우하 방향으로 비스듬하게 연장될 수 있다. 또한 좌상 방향의 부영역에 위치하는 제1 가지부(191b)는 제1 줄기부(191a)로부터 좌상 방향으로 비스듬하게 연장되고, 좌하방향의 부영역에 위치하는 제1 가지부(191b)는 제1 줄기부(191a)로부터 좌하 방향으로 비스듬하게 연장될 수 있다. 제1 연장부(191d)는 제1 가지부(191b)로부터 스위칭 소자 영역(TA)으로 연장될 수 있다.

제2 색 화소 전극(192)은 제2 서브 화소부(PA2)에 위치하는 제2 줄기부(192a), 제2 서브 화소부(PA2)에 위치하며 제2 줄기부(192a)로부터 바깥쪽으로 연장되고 슬릿(192c)을 사이에 두고 서로 이격된 복수의 제2 가지부(192b), 제2 서브 화소부(PA2)에서 스위칭 소자 영역(TA)으로 연장된 제2 연장부(192d)를 포함한다.

제2 줄기부(192a), 제2 가지부(192b) 및 제2 연장부(192d)는, 제1 줄기부(191a), 제1 가지부(191b) 및 제1 연장부(191d)와 각각 실질적으로 동일하거나 유사하므로, 중복되는 설명은 생략하기로 한다.

제1 색 화소 전극(191)의 평면상 크기는 제2 색 화소 전극(192)의 평면상 크기보다 클 수 있다. 본 명세서에서 색 화소 전극(191, 192)의 평면상 크기는 제1 방향(DR1) 폭과 제2 방향(DR2) 폭을 기준으로 정해지는데, 제1 방향(DR1) 폭은 각 색 화소 전극(191, 192)의 제3 색 화소(SPX3)의 데이터 라인(DL)과 가장 인접한 부분으로부터 각 색 화소 전극(191, 192)의 제3 색 화소(SPX3)와 제1 방향(DR1) 인접한 색 화소의 데이터 라인(DL)과 가장 인접한 부분까지의 폭으로 정의되고, 제2 방향(DR2) 폭은 제1 색 화소 전극(191)의 경우 제3 색 화소(SPX3)의 제1 색 화소 전극(191)의 제1 유지 라인(CSTL1)과 가장 인접한 부분으로부터 제3 색 화소(SPX3)와 제2 방향(DR2) 상측 인접한 색 화소의 제2 유지 라인(CSTL2)과 가장 인접한 부분까지로 정의되고, 제2 색 화소 전극(192)의 경우 제3 색 화소(SPX3)의 제2 색 화소 전극(192)의 스캔 라인(SL)과 가장 인접한 부분으로부터 제3 색 화소(SPX3)의 제2 유지 라인(CSTL2)의 상기 메인 유지 라인부와 가장 인접한 부분까지로 정의될 수 있다.

도 4에 도시된 바와 같이 제1 색 화소 전극(191)의 제1 색 화소 전극(191)과 제2 색 화소 전극(192)의 제1 방향(DR1) 폭은 실질적으로 동일할 수 있다. 제1 색 화소 전극(191)의 제2 방향(DR2) 폭은 제2 색 화소 전극(192)의 제2 방향(DR2) 폭보다 클 수 있다.

나아가, 각 색 화소(SPX1, SPX2, SPX3) 별 색 화소 전극(191, 192)의 크기는 각 색 화소(SPX1, SPX2, SPX3)의 크기에 비례할 수 있다. 즉, 제1 색 화소(SPX1)의 제1 색 화소 전극(191)의 평면상 크기는 제2 색 화소(SPX2)의 제1 색 화소 전극(191)의 평면상 크기, 및 제3 색 화소(SPX3)의 제1 색 화소 전극(191)의 평면상 크기보다 크고, 제1 색 화소(SPX1)의 제2 색 화소 전극(192)의 평면상 크기는 제2 색 화소(SPX2)의 제2 색 화소 전극(192)의 평면상 크기, 및 제3 색 화소(SPX3)의 제2 색 화소 전극(192)의 평면상 크기보다 클 수 있다.

제1 색 화소 전극(191) 및 제2 색 화소 전극(192)은 제3 도전층으로 이루어질 수 있다. 제3 도전층은 빛이 투과될 수 있는 투명한 물질로 이루어질 수 있다. 제3 도전층은 예를 들어, 인듐 틴 옥사이드(Indium Tin Oxide, ITO), 인듐 징크 옥사이드(Indium Zinc Oxide, IZO) 또는 인듐 틴 징크 옥사이드(Indium Tin Zinc Oxide, ITZO)로 이루어질 수 있으나 이에 한정되지 않으며 투명하면서 도전성을 가진 물질이라면 사용 가능하다.

제1 색 화소 전극(191), 및 제2 색 화소 전극(192)은 각각 전압 분배 라인(RDL)과 두께 방향에서 중첩 배치될 수 있다.

제1 트랜지스터(T1)의 타 전극(DE1)은 제2 서브 화소 전극(192)과 전기적으로 연결될 수 있다. 제1 트랜지스터(T1)의 타 전극(DE1)은 제2 서브 화소 전극(192)의 제2 연장부(192d)와 전기적으로 연결될 수 있다. 제2 절연층(113), 컬러 필터(112), 및 제1 절연층(111)은 두께 방향으로 관통되는 제1 콘택홀(CNT1)을 포함할 수 있다. 제2 연장부(192d)와 제1 트랜지스터(T1)의 타 전극(DE1)은 제1 콘택홀(CNT1)을 통해 전기적으로 연결될 수 있다.

제2 트랜지스터(T2)의 타 전극(DE2)은 제1 서브 화소 전극(191)과 전기적으로 연결될 수 있다. 제2 트랜지스터(T2)의 타 전극(DE2)은 제1 서브 화소 전극(191)의 제1 연장부(191d)와 전기적으로 연결될 수 있다. 제2 절연층(113), 컬러 필터(112), 및 제1 절연층(111)은 두께 방향으로 관통되는 제2 콘택홀(CNT2)을 더 포함할 수 있다. 제1 연장부(191d)와 제2 트랜지스터(T2)의 타 전극(DE2)은 제2 콘택홀(CNT2)을 통해 전기적으로 연결될 수 있다.

한편, 상기 제3 도전층은 스위칭 소자 영역(TA)에 배치된 화소 브릿지 패턴(193)을 더 포함할 수 있다. 화소 브릿지 패턴(193)은 제1 색 화소 전극(191), 및 제2 색 화소 전극(192)과 각각 물리적으로 이격되어 배치될 수 있다. 화소 브릿지 패턴(193)은 제1 색 화소 전극(191)과 제2 색 화소 전극(192)의 사이에 배치될 수 있다. 제2 절연층(113), 컬러 필터(112), 및 제1 절연층(111)은 두께 방향으로 관통되는 제3 콘택홀(CNT3)을 더 포함할 수 있다. 제2 절연층(113), 컬러 필터(112), 제1 절연층(111), 및 게이트 절연막(G1)은 두께 방향으로 관통되는 제4 콘택홀(CNT4)을 더 포함할 수 있다. 화소 브릿지 패턴(193)은 제4 콘택홀(CNT4)을 통해 제1 유지 라인(CSTL1)과 전기적으로 연결되고, 제3 콘택홀(CNT3)을 통해 전압 분배 라인(RDL)과 전기적으로 연결될 수 있다. 화소 브릿지 패턴(193)은 전압 분배 라인(RDL)과 중첩 배치되지 않은 영역에서 제1 유지 라인(CSTL1)과 제4 콘택홀(CNT4)을 통해 연결될 수 있다.

제1 콘택홀(CNT1) 내지 제3 콘택홀(CNT3)은 도 4에 도시된 바와 같이 제1 방향(DR1)을 따라 정렬될 수 있다. 다만, 이에 한정되는 것은 아니며 제1 콘택홀(CNT1) 내지 제3 콘택홀(CNT3)의 배치는 다양하게 변경가능하다.

제1 기판(SUB1)과 대향하는 제2 기판(SUB2)은 차광부재(BM), 및 공통전극(CE)을 포함할 수 있다.

제2 기판(SUB2)은 제1 기판(SUB1)과 유사하게 투명한 절연 기판일 수 있다. 또한, 제2 기판(SUB2)은 고내열성을 갖는 고분자 또는 플라스틱을 포함할 수도 있다. 제2 기판(SUB2)은 가요성을 가질 수도 있다.

제1 기판(SUB1)을 향하는 제2 기판(SUB2)의 일면에는 차광부재(BM)가 위치한다. 차광부재(BM)는 스위칭 소자 영역(TA)과 중첩할 수 있다. 차광부재(BM)는 카본 블랙(carbon black) 등의 차광성 안료 또는 크롬(Cr) 등의 불투명 물질을 포함할 수 있으며, 감광성 유기 물질을 포함할 수 있다. 그러나 이에 한정되는 것은 아니며, 예를 들어, 차광부재(BM)는 제1 기판(SUB1)에 위치할 수도 있다.

차광 부재(BM) 상에는 공통 전극(CE)이 배치될 수 있다. 공통 전극(CE)은 인듐 틴 옥사이드(Indium Tin Oxide, ITO), 인듐 징크 옥사이드(Indium Zinc Oxide, IZO) 또는 인듐 틴 징크 옥사이드(Indium Tin Zinc Oxide, ITZO) 등의 투명 도전 물질로 이루어질 수 있다. 공통 전극(CE)은 제2 기판(SUB2)의 전면에 걸쳐 전체적으로 형성될 수 있다. 공통 전극(CE)에는 공통 전압이 인가되어, 제1 색 화소 전극(191) 및 제2 색 화소 전극(192)과 함께 전계를 형성할 수 있다. 이 경우, 전계의 크기에 따라 액정층(300)내의 액정분자들의 배열이 변화되어 광 투과율이 제어될 수 있다.

제1 기판(SUB1)과 제2 기판(SUB2) 사이에 액정층(300)이 위치한다. 액정층(300)은 유전율 이방성을 가지는 액정 분자들을 포함할 수 있다. 제1 기판(SUB1)과 제2 기판(SUB2) 사이에 전계가 인가되는 경우, 액정 분자들은 제1 기판(SUB1)과 제2 기판(SUB2) 사이에서 특정 방향으로 회동함으로써 액정층(300)을 통과하는 광의 위상 지연값을 조절할 수 있다. 액정 분자들의 회동에 의해 위상 지연값이 얼마나 달라지느냐에 따라 편광된 빛(예를 들어, 하부 편광 부재를 통과한 빛)이 상부 편광 부재(출사측에 배치되며, 예를 들어 제2 기판의 외측 표면에 부착될 수 있음)를 통과하는 양이 달라지며, 이를 통해 투과율을 제어할 수 있다.

제1 색 화소(SPX1), 및 제2 색 화소(SPX2)의 레이아웃도는 제3 색 화소(SPX3)와 유사하나, 도 11 내지 도 13에 도시된 바와 같이 전압 분배 라인(RDL)이 배치되지 않는다는 점, 제3 트랜지스터(T3)의 일 전극(SE3)이 전압 분배 라인(RDL)과 직접 연결된 것이 아니라는 점, 및 전압 분배 라인(RDL)이 배치되지 않아 전압 분배 라인(RDL)과 대체로 중첩하는 반도체층(ACT)의 일 부분이 생략된다는 점에서 차이가 있다.

도 11에 도시된 바와 같이 제1 색 화소(SPX1)의 스위칭 소자 영역(TA)에 제3 색 화소(SPX3)에서 상술한 화소 브릿지 패턴(193)이 마찬가지로 배치될 수 있다. 화소 브릿지 패턴(193)은 제1 색 화소(SPX1)에서 제3 콘택홀(CNT3), 및 제4 콘택홀(CNT4)을 통해 각각 제3 트랜지스터(T3)의 일 전극(SE3), 및 제1 유지 라인(CSTL1)과 전기적으로 연결될 수 있다. 제1 색 화소(SPX1)의 제3 트랜지스터(T3)의 일 전극(SE3)은 제3 트랜지스터(T3)의 타 전극(DE3)과 물리적으로 이격 배치될 수 있다. 제2 색 화소(SPX2)의 레이아웃도는 제1 색 화소(SPX1)의 레이아웃도와 실질적으로 동일한 바 중복 설명은 생략하기로 한다.

도 14는 도 2의 각 색 화소에서의 색 화소 전극과 공통 전극 간의 액정 커패시터, 및 제3 색 화소에서의 제3 색 화소 전극과 전압 분배 라인 간의 제2-1 유지 커패시터를 보여주는 개략적인 단면도이고, 도 15는 도 2의 일 부분을 확대한 개략적인 레이아웃도이다.

도 14는 각 색 화소(SPX1, SPX2, SPX3)에서의 표시 장치(1)의 구성을 개략적으로 보여준다. 즉, 제1 기판(SUB1), 제1 기판(SUB1) 상의 제3 색 화소(SPX3)에 배치된 전압 분배 라인(RDL), 각 색 화소(SPX1, SPX2. SPX3)에 배치된 제1 색 화소 전극(191), 액정(310)을 포함하는 액정층(300), 및 각 색 화소(SPX1, SPX2, SPX3)에 걸쳐 배치된 공통 전극(CE)만을 도시하였다. 도 14에서는 각 색 화소(SPX1, SPX2, SPX3)에 배치된 제1 줄기부(191a), 및 제1 가지부(191b)의 단면을 나타낸 것으로 단면상 서로 분리된 것으로 표현되었다.

도 14, 및 도 15를 참조하면, 각 색 화소(SPX1, SPX2, SPX3)의 액정층(300)은 각 색 화소(SPX1, SPX2, SPX3)에 중첩 배치되고, 각 색 화소(SPX1, SPX2, SPX3) 내의 액정층(300)은 인접 색 화소(SPX1, SPX2, SPX3) 간 경계에 정렬될 수 있다.

상술한 바와 같이 제3 색 화소(SPX3)의 평면상 제1 방향(DR1) 폭(W3)은 제1 색 화소(SPX1), 및 제2 색 화소(SPX2)의 평면상 제1 방향(DR1) 폭(W1, W2)은 보다 각각 크며, 각 색 화소(SPX1, SPX2, SPX3) 별 색 화소 전극(191, 192)의 크기는 각 색 화소(SPX1, SPX2, SPX3)의 크기에 비례할 수 있다. 즉, 제1 색 화소(SPX1)의 제1 색 화소 전극(191)의 평면상 크기는 제2 색 화소(SPX2)의 제1 색 화소 전극(191)의 평면상 크기, 및 제3 색 화소(SPX3)의 제1 색 화소 전극(191)의 평면상 크기보다 크고, 제1 색 화소(SPX1)의 제2 색 화소 전극(192)의 평면상 크기는 제2 색 화소(SPX2)의 제2 색 화소 전극(192)의 평면상 크기, 및 제3 색 화소(SPX3)의 제2 색 화소 전극(192)의 평면상 크기보다 클 수 있다.

색 화소 전극(191, 192)과 공통 전극(CE) 간 형성되는 액정 커패시터의 액정 커패시턴스 크기는 이들의 중첩 면적에 의해 달라질 수 있다. 즉, 색 화소 전극(191, 192)의 면적이 클수록 이들간 형성되는 액정 커패시터의 액정 커패시턴스 크기가 커질 수 있다. 제3 색 화소(SPX3)의 색 화소 전극(191, 192)의 제1 방향(DR1) 폭이 제1 색 화소(SPX1), 및 제2 색 화소(SPX2)의 색 화소 전극(191, 192)보다 각각 크므로, 제3 색 화소(SPX3)의 액정 커패시턴스 크기는 제1 색 화소(SPX1), 및 제2 색 화소(SPX2)의 액정 커패시턴스 크기보다 클 수 있다.

나아가, 상술한 바와 같이 제3 색 화소(SPX3)의 색 화소 전극(191, 192)은 전압 분배 라인(RDL)과 중첩 배치되며, 전압 분배 라인(RDL)과 색 화소 전극(191, 192) 사이에 제2b 유지 커패시터(Cst2b)가 형성되지만, 제1 색 화소(SPX1), 및 제2 색 화소(SPX2)의 색 화소 전극(191, 192)은 전압 분배 라인(RDL)과 중첩 배치되지 않기 대문에 제2b 유지 커패시터(Cst2b)가 형성되지 않는다. 따라서, 제3 색 화소(SPX3)의 유지 커패시터의 총량은 제2a 유지 커패시터(Cst2a)에 의한 커패시턴스와 제2b 유지 커패시터(Cst2b)에 의한 커패시턴스의 합이고, 이는 제1 색 화소(SPX1)의 유지 커패시터, 및 제2 색 화소(SPX2)의 유지 커패시턴스보다 각각 클 수 있다.

액정 커패시턴스, 및 유지 커패시턴스는 각각 게이트 구동 신호(게이트 전압)에 의한 데이터 구동 신호(데이터 전압)의 킥백(Kickback)을 야기할 수 있다. 킥백에 의한 킥백 전압은 게이트 구동 신호(게이트 전압)이 고전압에서 저전압으로 하강할 때, 게이트 구동 신호(게이트 전압)의 천이에 영향을 받아 색 화소 전극(191, 192)에 인가되는 데이터 구동 신호(데이터 전압)이 그 천이 방향으로 변화되는 경우의 전압 변화량을 의미한다.

데이터 구동 신호(데이터 전압)의 킥백 전압량은 아래와 같은 식 1을 통해 계산된다.

[식 1]

여기서, Clc는 색 화소 전극(191, 192)과 공통 전극(CE) 사이에 형성되는 액정 커패시터의 액정 커패시턴스 값을 의미하고, Cst는 유지 라인(CSTL1, CSTL2)과 색 화소 전극(191, 192) 사이에 형성되는 유지 커패시터의 유지 커패시턴스 값을 의미하고, Cgs는 각 트랜지스터(T1~T3)의 게이트 전극(GE1, GE2, GE3)과 각 트랜지스터(T1~T3)의 타 전극 간 형성되는 게이트 드레인 커패시터의 게이트 드레인 커패시턴스 값을 의미할 수 있다.

상기 식 1에 의하면, 킥백 전압량은 색 화소 전극(191, 192)과 공통 전극(CE) 사이에 형성되는 액정 커패시터의 액정 커패시턴스 값, 및 색 화소 전극(191, 192) 사이에 형성되는 유지 커패시터의 유지 커패시턴스 값에 반비례하고, 각 트랜지스터(T1~T3)의 게이트 전극(GE1, GE2, GE3)과 각 트랜지스터(T1~T3)의 타 전극 간 형성되는 게이트 드레인 커패시터의 게이트 드레인 커패시턴스 값에 비례할 수 있다.

도 15에 도시된 바와 같이 일 실시예에 따른 제3 색 화소(SPX3)의 제2 트랜지스터(T2)의 타 전극(DE2)의 폭(WD3)은 제1 색 화소(SPX1)의 제2 트랜지스터(T2)의 타 전극(DE2)의 폭(WD1), 및 제2 색 화소(SPX2)의 제2 트랜지스터(T2)의 타 전극(DE2)의 폭(WD3)보다 각각 클 수 있다. 예를 들어, 제3 색 화소(SPX3)의 제2 트랜지스터(T2)의 타 전극(DE2)의 폭(WD3)은 제1 색 화소(SPX1)의 제2 트랜지스터(T2)의 타 전극(DE2)의 폭(WD1), 및 제2 색 화소(SPX2)의 제2 트랜지스터(T2)의 타 전극(DE2)의 폭(WD3)보다 약 10% 이상의 크기를 가질 수 있다. 즉, 제3 색 화소(SPX3)의 제2 트랜지스터(T2)의 게이트 드레인 커패시터(Cgs1)의 게이트 드레인 커패시턴스의 크기는 제1 색 화소(SPX1), 및 제2 색 화소(SPX2)의 제2 트랜지스터(T2)의 게이트 드레인 커패시터(Cgs1)의 게이트 드레인 커패시턴스의 크기보다 각각 클 수 있다.

따라서, 제3 색 화소(SPX3)의 액정 커패시턴스 크기는 제1 색 화소(SPX1), 및 제2 색 화소(SPX2)의 액정 커패시턴스 크기보다 크고, 제3 색 화소(SPX3)의 유지 커패시터의 총량은 제2a 유지 커패시터(Cst2a)에 의한 커패시턴스와 제2b 유지 커패시터(Cst2b)에 의한 커패시턴스의 합이고, 이는 제1 색 화소(SPX1)의 유지 커패시터, 및 제2 색 화소(SPX2)의 유지 커패시턴스보다 각각 크지만, 제3 색 화소(SPX3)의 제2 트랜지스터(T2)의 게이트 드레인 커패시터(Cgs1)의 게이트 드레인 커패시턴스의 크기는 제1 색 화소(SPX1), 및 제2 색 화소(SPX2)의 제2 트랜지스터(T2)의 게이트 드레인 커패시터(Cgs1)의 게이트 드레인 커패시턴스의 크기보다 각각 크므로, 색 화소(SPX1, SPX2, SPX3) 간의 킥백 전압량을 균일하게 조절할 수 있게 된다. 따라서, 각 색 화소(SPX1, SPX2, SPX3) 간 킥백 전압의 편차로 인한 화질 저하를 미연에 방지할 수 있다.

이하, 다른 실시예들에 대해 설명한다. 이하의 실시예에서, 이미 설명한 실시예와 동일한 구성에 대해서는 설명을 생략하거나 간략화하고, 차이점을 위주로 설명하기로 한다.

도 16은 다른 실시예에 따른 도 1에 따른 표시 장치의 화소를 확대한 레이아웃도이고, 도 17은 도 16의 일 부분을 확대한 개략적인 레이아웃도이다.

도 16, 및 도 17을 참조하면, 본 실시예에 따른 표시 장치의 각 화소는 제1 색 화소(SPX1)가 일 실시예에 따른 제3 색 화소(SPX3)와 동일하고, 제3 색 화소(SPX3)가 일 실시예에 따른 제1 색 화소(SPX1)와 동일하다는 점에서 일 실시예에 따른 표시 장치의 각 화소와 상이하다.

이외 설명은 도 1 내지 도 15에서 상술한 바 중복 설명은 생략하기로 한다.

도 18은 또 다른 실시예에 따른 도 1에 따른 표시 장치의 화소를 확대한 레이아웃도이고, 도 19는 도 18의 일 부분을 확대한 개략적인 레이아웃도이다.

도 18, 및 도 19를 참조하면, 본 실시예에 따른 표시 장치의 각 화소는 제2 색 화소(SPX2)가 일 실시예에 따른 제3 색 화소(SPX3)와 동일하고, 제3 색 화소(SPX3)가 일 실시예에 따른 제2 색 화소(SPX2)와 동일하다는 점에서 일 실시예에 따른 표시 장치의 각 화소와 상이하다.

도 20은 다른 실시예에 따른 각 색 화소의 개략적인 레이아웃도이다.

도 20을 참조하면, 본 실시예에 따른 표시 장치의 각 색 화소는 제3 색 화소(SPX3)의 제1 트랜지스터(T1)의 타 전극(DE1_1)의 폭(WD3_1)이 제1 색 화소(SPX1)의 제1 트랜지스터(T1)의 타 전극(DE1)의 폭(WD1_1), 및 제2 색 화소(SPX2)의 제1 트랜지스터(T1)의 타 전극(DE1)의 폭(WD2_1)보다 각각 크다는 점에서 도 15에 따른 실시예와 상이하다.

더욱 구체적으로 설명하면, 본 실시예에 따른 표시 장치의 각 색 화소는 제3 색 화소(SPX3)의 제1 트랜지스터(T1)의 타 전극(DE1_1)의 폭(WD3_1)이 제1 색 화소(SPX1)의 제1 트랜지스터(T1)의 타 전극(DE1)의 폭(WD1_1), 및 제2 색 화소(SPX2)의 제1 트랜지스터(T1)의 타 전극(DE1)의 폭(WD2_1)보다 각각 클 수 있다. 즉, 본 실시예에 따른 표시 장치의 각 색 화소는 제2 서브 화소부(PA2)와 연결된 제1 트랜지스터(T1)의 타 전극(DE1, DE1_1)의 폭을 조절하여 각 색 화소(SPX1, SPX2, SPX3)의 폭을 조절한다는 점에서, 제1 서브 화소부(PA1)와 연결된 제2 트랜지스터(T2)의 타 전극(DE2)의 폭을 조절하여 각 색 화소의 킥백 전압을 균일하게 하는 도 15에 따른 실시예와 상이하다.

이외 설명은 도 1 내지 도 15에서 상술한 바 이하 중복 설명은 생략하기로 한다.

이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.

1: 표시 장치
SPX1, SPX2, SPX3: 색 화소
DL: 데이터 라인
SL: 스캔 라인
CSTL1, CSTL2: 유지 라인
RDL: 전압 분배 라인

Claims

각각 제1 색 화소, 내지 제3 색 화소를 포함하는 복수의 화소를 포함하는 표시 패널;
상기 각 화소와 제1 방향을 따라 연장된 스캔 라인을 통해 연결된 게이트 구동부; 및
상기 각 화소와 상기 제1 방향과 교차하는 제2 방향을 따라 연장된 데이터 라인을 통해 연결된 데이터 구동부를 포함하고,
상기 제1 색 화소, 내지 상기 제3 색 화소는 각각 일 전극이 상기 데이터 라인과 연결되고, 타 전극이 색 화소 전극과 연결되며, 게이트 전극이 상기 스캔 라인과 연결된 제1 트랜지스터를 포함하고,
상기 제3 색 화소의 상기 색 화소 전극과 두께 방향에서 중첩 배치되고 상기 제2 방향을 따라 연장되며 상기 제1 트랜지스터의 상기 타 전극과 전기적으로 연결된 전압 분배 라인을 더 포함하고,
상기 제3 색 화소의 상기 제1 트랜지스터의 상기 타 전극의 상기 제1 방향 폭은 상기 제1 색 화소, 및 상기 제2 색 화소의 상기 제1 트랜지스터의 상기 타 전극의 상기 제1 방향 폭보다 각각 큰 표시 장치.
제1 항에 있어서,
상기 제3 색 화소의 상기 제1 트랜지스터의 상기 타 전극의 상기 제1 방향 폭은 상기 제1 색 화소, 및 상기 제2 색 화소의 상기 제1 트랜지스터의 상기 타 전극의 상기 제1 방향 폭의 10% 이상의 크기를 각각 갖는 표시 장치.
제1 항에 있어서,
상기 제1 색 화소는 적색 화소이고, 상기 제2 색 화소는 녹색 화소이고, 상기 제3 색 화소는 청색 화소인 표시 장치.
제1 항에 있어서,
상기 제1 색 화소 내지 상기 제3 색 화소는 각각 제2 트랜지스터를 더 포함하고,
상기 제2 트랜지스터는 일 전극이 상기 전압 분배 라인과 연결되고 타 전극이 상기 제1 트랜지스터의 상기 타 전극과 연결된 표시 장치.
제4 항에 있어서,
상기 전압 분배 라인은 상기 제3 색 화소의 상기 제2 트랜지스터의 상기 일 전극을 포함하고,
상기 표시 패널은 상기 제1 방향을 따라 연장된 유지 라인을 더 포함하고, 상기 제1 색 화소 내지 상기 제3 색 화소의 상기 제2 트랜지스터의 상기 일 전극은 상기 유지 라인과 전기적으로 연결된 표시 장치.
제5 항에 있어서,
상기 각 색 화소에는 화소 브릿지 패턴이 더 배치되고,
상기 각 색 화소에서 상기 제2 트랜지스터의 상기 일 전극은 상기 화소 브릿지 패턴을 통해 상기 유지 라인과 전기적으로 연결된 표시 장치.
제6 항에 있어서,
상기 제1 색 화소 내지 상기 제3 색 화소는 각각 제1 서브 화소부, 및 제2 서브 화소부를 포함하고,
상기 제1 서브 화소부, 및 상기 제2 서브 화소부는 상기 스캔 라인과 상기 유지 라인을 사이에 두고 이격되어 배치된 표시 장치.
제7 항에 있어서,
상기 표시 패널은 상기 제1 서브 화소부에 배치된 제1 서브 화소 전극, 및 상기 제2 서브 화소부에 배치된 제2 서브 화소 전극을 포함하고,
상기 제1 서브 화소 전극의 평면상 크기는 상기 제2 서브 화소 전극의 평면상 크기보다 큰 표시 장치.
제8 항에 있어서,
상기 제1 색 화소 내지 상기 제3 색 화소는 각각 제3 트랜지스터를 더 포함하고,
상기 제3 트랜지스터는 일 전극이 상기 데이터 라인과 직접 연결되고, 타 전극이 상기 제2 서브 화소 전극과 연결되고,
상기 제2 트랜지스터는 상기 일 전극이 상기 제3 트랜지스터의 상기 일 전극과 연결되고, 상기 타 전극이 상기 제1 서브 화소 전극과 연결된 표시 장치.
제9 항에 있어서,
상기 표시 패널은 제1 기판, 상기 제1 기판과 대향하는 제2 기판, 및 상기 제1 기판과 상기 제2 기판의 사이에 배치된 액정층을 포함하고,
상기 화소는 상기 제1 기판과 상기 액정층 사이에 배치되며, 상기 표시 패널은 상기 제2 기판과 상기 액정층 사이에 배치된 공통 전극을 더 포함하고,
상기 제1 색 화소 내지 상기 제3 색 화소의 상기 제1 서브 화소 전극, 및 상기 제2 서브 화소 전극은 각각 상기 공통 전극과 액정 커패시터를 형성하도록 구성되고,
상기 제1 서브 화소 전극의 상기 공통 전극과의 액정 커패시턴스는 상기 제2 서브 화소 전극의 상기 공통 전극과의 액정 커패시턴스보다 작은 표시 장치.
제10 항에 있어서,
상기 제2 트랜지스터의 상기 타 전극은 상기 제1 트랜지스터의 상기 일 전극과 연결된 표시 장치.
제11 항에 있어서,
상기 제1 색 화소 내지 상기 제3 색 화소의 상기 제1 서브 화소 전극은 상기 유지 라인과 유지 커패시터를 형성하도록 구성되고,
상기 제3 색 화소의 상기 제1 서브 화소 전극은 상기 전압 분배 라인과 중첩 배치되어 유지 기생 커패시터를 더 형성하도록 구성된 표시 장치.
제12 항에 있어서,
상기 제1 색 화소 내지 상기 제3 색 화소의 상기 제1 트랜지스터의 상기 타 전극은 상기 스캔 라인과 각각 중첩 배치되어 게이트 드레인 커패시터를 형성하도록 구성되고,
상기 제3 색 화소의 상기 제1 트랜지스터의 상기 타 전극과 상기 스캔 라인 간의 게이트 드레인 커패시턴스는 상기 제1 색 화소, 및 상기 제2 색 화소의 상기 제1 트랜지스터의 상기 타 전극과 상기 스캔 라인 간의 게이트 드레인 커패시턴스보다 각각 큰 표시 장치.
제8 항에 있어서,
상기 제1 색 화소 내지 상기 제3 색 화소는 각각 제3 트랜지스터를 더 포함하고,
상기 제2 트랜지스터는 일 전극이 상기 데이터 라인과 직접 연결되고, 타 전극이 상기 제1 서브 화소 전극과 연결되고,
상기 제3 트랜지스터는 상기 일 전극이 상기 제2 트랜지스터의 상기 일 전극과 연결되고, 상기 타 전극이 상기 제2 서브 화소 전극과 연결된 표시 장치.
각각 제1 색 화소, 내지 제3 색 화소를 포함하는 복수의 화소를 포함하는 표시 패널;
상기 각 화소와 제1 방향을 따라 연장된 스캔 라인을 통해 연결된 게이트 구동부; 및
상기 각 화소와 상기 제1 방향과 교차하는 제2 방향을 따라 연장된 데이터 라인을 통해 연결된 데이터 구동부를 포함하고,
상기 제1 색 화소, 내지 상기 제3 색 화소는 각각 일 전극이 상기 데이터 라인과 연결되고, 타 전극이 색 화소 전극과 연결되며, 게이트 전극이 상기 스캔 라인과 연결된 제1 트랜지스터를 포함하고,
상기 제3 색 화소의 상기 색 화소 전극과 두께 방향에서 중첩 배치되고 상기 제2 방향을 따라 연장되며 상기 제1 트랜지스터의 상기 타 전극과 전기적으로 연결된 전압 분배 라인을 더 포함하고,
상기 제3 색 화소의 상기 색 화소 전극의 상기 제1 방향 폭은 상기 제1 색 화소, 및 상기 제2 색 화소의 상기 색 화소 전극의 상기 제1 방향 폭보다 각각 크며,
상기 제3 색 화소의 상기 제1 트랜지스터의 상기 타 전극의 상기 제1 방향 폭은 상기 제1 색 화소, 및 상기 제2 색 화소의 상기 제1 트랜지스터의 상기 타 전극의 상기 제1 방향 폭보다 각각 큰 표시 장치.
제15 항에 있어서,
상기 제1 색 화소 내지 상기 제3 색 화소는 각각 제2 트랜지스터를 더 포함하고,
상기 제2 트랜지스터는 일 전극이 상기 전압 분배 라인과 연결되고 타 전극이 상기 제1 트랜지스터의 상기 타 전극과 연결되며,
상기 전압 분배 라인은 상기 제3 색 화소의 상기 제2 트랜지스터의 상기 일 전극을 포함하고,
상기 표시 패널은 상기 제1 방향을 따라 연장된 유지 라인을 더 포함하고,
상기 제1 색 화소 내지 상기 제3 색 화소의 상기 제2 트랜지스터의 상기 일 전극은 상기 유지 라인과 전기적으로 연결된 표시 장치.
제16 항에 있어서,
상기 제1 색 화소 내지 상기 제3 색 화소는 각각 제1 서브 화소부, 및 제2 서브 화소부를 포함하고,
상기 제1 서브 화소부, 및 상기 제2 서브 화소부는 상기 스캔 라인과 상기 유지 라인을 사이에 두고 이격되어 배치되며,
상기 제1 색 화소 내지 상기 제3 색 화소는 각각 제3 트랜지스터를 더 포함하고,
상기 표시 패널은 상기 제1 서브 화소부에 배치된 제1 서브 화소 전극, 및 상기 제2 서브 화소부에 배치된 제2 서브 화소 전극을 포함하고,
상기 제1 서브 화소 전극의 평면상 크기는 상기 제2 서브 화소 전극의 평면상 크기보다 큰 표시 장치.
제17 항에 있어서,
상기 제1 색 화소 내지 상기 제3 색 화소는 각각 제3 트랜지스터를 더 포함하고,
상기 제3 트랜지스터는 일 전극이 상기 데이터 라인과 직접 연결되고, 타 전극이 상기 제2 서브 화소 전극과 연결되고,
상기 제2 트랜지스터는 상기 일 전극이 상기 제3 트랜지스터의 상기 일 전극과 연결되고, 상기 타 전극이 상기 제1 서브 화소 전극과 연결된 표시 장치.
제18 항에 있어서,
상기 표시 패널은 제1 기판, 상기 제1 기판과 대향하는 제2 기판, 및 상기 제1 기판과 상기 제2 기판의 사이에 배치된 액정층을 포함하고,
상기 화소는 상기 제1 기판과 상기 액정층 사이에 배치되며, 상기 표시 패널은 상기 제2 기판과 상기 액정층 사이에 배치된 공통 전극을 더 포함하고,
상기 제1 색 화소 내지 상기 제3 색 화소의 상기 제1 서브 화소 전극은 상기 공통 전극과 액정 커패시터를 형성하도록 구성되고,
상기 제3 색 화소의 상기 제1 서브 화소 전극의 상기 공통 전극과의 상기 액정 커패시터의 액정 커패시턴스는 상기 제1 색 화소 및 상기 제2 색 화소의 상기 제1 서브 화소 전극의 상기 공통 전극과의 상기 액정 커패시터의 액정 커패시턴스보다 큰 표시 장치.
제19 항에 있어서,
상기 제1 색 화소 내지 상기 제3 색 화소의 상기 제1 트랜지스터의 상기 타 전극은 상기 스캔 라인과 각각 중첩 배치되어 게이트 드레인 커패시터를 형성하도록 구성되고,
상기 제3 색 화소의 상기 제1 트랜지스터의 상기 타 전극과 상기 스캔 라인 간의 게이트 드레인 커패시턴스는 상기 제1 색 화소, 및 상기 제2 색 화소의 상기 제1 트랜지스터의 상기 타 전극과 상기 스캔 라인 간의 게이트 드레인 커패시턴스보다 각각 큰 표시 장치.