KR102547345B1 - 표시 장치 - Google Patents

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Abstract

표시 장치는, 게이트선, 게이트선 상에 배치되는 반도체 패턴, 게이트선과 절연되고 게이트선과 교차하는 데이터선, 게이트선과 절연되고 반도체 패턴과 교차하는 분압 기준선, 반도체 패턴과 중첩하여 배치되고 데이터선과 전기적으로 연결되는 제1 소스 전극, 제1 소스 전극과 이격된 제1 드레인 전극, 및 게이트선과 전기적으로 연결되는 제1 게이트 전극을 포함하는 제1 스위칭 소자, 반도체 패턴과 중첩하여 배치되고, 데이터선과 전기적으로 연결되는 제2 소스 전극, 제2 소스 전극과 이격된 제2 드레인 전극, 및 게이트선과 전기적으로 연결되는 제2 게이트 전극을 포함하는 제2 스위칭 소자, 반도체 패턴과 중첩하여 배치되고, 분압 기준선과 전기적으로 연결되는 제3 소스 전극, 제2 소스 전극과 전기적으로 연결되는 제3 드레인 전극, 및 게이트선과 전기적으로 연결되는 제3 게이트 전극을 포함하는 제3 스위칭 소자, 제1 드레인 전극과 전기적으로 연결되는 제1 부화소 전극, 및 제2 드레인 전극과 전기적으로 연결되는 제2 부화소 전극을 포함한다. 제1 소스 전극, 제1 드레인 전극, 제2 소스 전극 및 제2 드레인 전극은 반도체 패턴 상에 반도체 패턴을 가로질러 배치되되, 반도체 패턴 상에서 제1 방향을 따라 순차적으로 배열된다.

Description

표시 장치{DISPLAY DEVICE}
본 발명은 표시 장치에 관한 것이다.
표시 장치 중 액정 표시 장치는 현재 가장 널리 사용되고 있는 표시 장치 중 하나로서, 화소 전극과 공통 전극 등 전기장 생성 전극이 형성되어 있는 두 장의 기판과 그 사이에 삽입되어 있는 액정층으로 이루어지며, 전기장 생성전극에 전압을 인가하여 액정층에 전기장을 생성하고 이를 통하여 액정층의 액정 분자들의 배향을 결정하고 입사광의 편광을 제어함으로써 영상을 표시한다.
액정 표시 장치 중에서 전기장이 인가되지 않은 상태에서 액정 분자의 장축을 상하 표시판에 대하여 수직을 이루도록 배열한 수직 배향 방식(vertically aligned mode) 액정 표시 장치는 대비비가 크고 넓은 기준 시야각 구현이 용이하여 각광받고 있다.
수직 배향 방식의 액정 표시 장치는 전면 시인성에 비하여 측면 시인성이 떨어질 수 있는데, 이를 해결하기 위하여 하나의 화소를 두 개의 부화소로 분할하고 두 개의 부화소의 전압을 다르게 조절함으로써 투과율을 달리하는 방법이 제시되었다.
하나의 화소에서 두개의 부화소 간 전압비는 액정 표시 장치의 투과율에 영향을 미치고, 결과적으로 표시 장치의 표시 품질에 영향을 미친다. 따라서 표시 장치가 균일한 표시 품질을 갖기 위해서는, 표시 장치 내 각 화소들의 부화소간 전압비가 일정할 것이 요구된다.
본 발명이 해결하고자 하는 과제는 균일한 표시 품질을 갖는 표시장치를 제공하는데 있다.
본 발명의 과제들은 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 달성하기 위한 본 발명의 일 실시예에 따른 표시 장치는, 게이트선; 상기 게이트선 상에 배치되는 반도체 패턴; 상기 게이트선과 절연되고 상기 게이트선과 교차하는 데이터선; 상기 게이트선과 절연되고 상기 반도체 패턴과 교차하는 분압 기준선; 상기 반도체 패턴과 중첩하여 배치되고, 상기 데이터선과 전기적으로 연결되는 제1 소스 전극, 상기 제1 소스 전극과 이격된 제1 드레인 전극, 및 상기 게이트선과 전기적으로 연결되는 제1 게이트 전극을 포함하는 제1 스위칭 소자; 상기 반도체 패턴과 중첩하여 배치되고, 상기 데이터선과 전기적으로 연결되는 제2 소스 전극, 상기 제2 소스 전극과 이격된 제2 드레인 전극, 및 상기 게이트선과 전기적으로 연결되는 제2 게이트 전극을 포함하는 제2 스위칭 소자; 상기 반도체 패턴과 중첩하여 배치되고, 상기 분압 기준선과 전기적으로 연결되는 제3 소스 전극, 상기 제2 드레인 전극과 전기적으로 연결되는 제3 드레인 전극, 및 상기 게이트선과 전기적으로 연결되는 제3 게이트 전극을 포함하는 제3 스위칭 소자; 상기 제1 드레인 전극과 전기적으로 연결되는 제1 부화소 전극; 및 상기 제2 드레인 전극과 전기적으로 연결되는 제2 부화소 전극을 포함한다. 여기서, 상기 제1 소스 전극, 상기 제1 드레인 전극, 상기 제2 소스 전극 및 상기 제2 드레인 전극은 상기 반도체 패턴 상에 상기 반도체 패턴을 가로질러 배치되되, 상기 반도체 패턴 상에서 제1 방향을 따라 순차적으로 배열된다.
일 실시예에서, 상기 제2 드레인 전극 및 상기 제3 드레인 전극은 일체로 형성되고, 상기 제1 스위칭 소자, 상기 제2 스위칭 소자 및 상기 제3 스위칭 소자는 상기 반도체 패턴을 공유할 수 있다.
일 실시예에서, 상기 제3 소스 전극과 상기 제3 드레인 전극 간의 거리는 상기 제2 소스 전극과 상기 제2 드레인 전극 간의 거리와 다를 수 있다.
일 실시예에서, 상기 제3 스위칭 소자의 채널 폭은 상기 제2 스위칭 소자의 채널 폭과 같고, 상기 제3 스위칭 소자의 채널 길이는 상기 제2 스위칭 소자의 채널 길이보다 길 수 있다.
일 실시예에서, 상기 제3 스위칭 소자의 채널 길이는 상기 제2 스위칭 소자의 채널 길이의 2.5배 내지 3.5배일 수 있다.
일 실시예에서, 상기 반도체 패턴은 제2 방향으로 균일한 폭을 가지고, 상기 제2 방향은 상기 제1 방향에 수직할 수 있다.
일 실시예에서, 상기 제1 소스 전극, 상기 제1 드레인 전극, 상기 제2 소스 전극 및 상기 제2 드레인 전극은 상호 등간격으로 이격될 수 있다.
일 실시예에서, 상기 제1 스위칭 소자의 총 채널 폭은 상기 제2 스위칭 소자의 채널 폭의 2배일 수 있다.
일 실시예에서, 상기 제1 스위칭 소자는, 상기 제1 소스 전극 및 상기 제1 드레인 전극 사이에 형성되는 제1 채널 및 상기 제2 소스 전극 및 상기 제1 드레인 전극 사이에 형성되는 제2 채널을 포함하고, 상기 제1 스위칭 소자의 채널 폭은 상기 제1 채널의 폭 및 상기 제2 채널의 폭의 합과 같을 수 있다.
일 실시예에서, 상기 제1 소스 전극, 상기 제1 드레인 전극, 상기 제2 소스 전극, 및 상기 제2 드레인 전극 각각은 상기 반도체 패턴으로부터 제2 방향으로 제1 기준 길이만큼 돌출되고 제3 방향으로 제2 기준 길이만큼 돌출되며, 상기 제2 방향은 상기 제1 방향에 수직하고, 상기 제3 방향은 상기 제2 방향의 반대일 수 있다.
일 실시예에서, 상기 제1 기준 길이 및 상기 제2 기준 길이의 총합은 상기 제1 소스 전극의 선폭의 1.5배 내지 3배일 수 있다.
일 실시예에서, 상기 제1 기준 길이 및 상기 제2 기준 길이의 총합은 3um 내지 6um 일 수 있다.
일 실시예에서, 상기 반도체 패턴은 상기 분압 기준선보다 상기 제1 방향으로 제3 기준 길이만큼 돌출되고, 상기 반도체 패턴은 상기 제1 소스 전극보다 제4 방향으로 제4 기준 길이만큼 돌출되며, 상기 제4 방향은 상기 제1 방향의 반대일 수 있다.
일 실시예에서, 상기 제3 기준 길이 및 상기 제4 기준 길이의 총합은 상기 제1 기준선의 선폭의 1.5배 내지 3배일 수 있다.
일 실시예에서, 상기 제3 기준 길이 및 상기 제4 기준 길이의 총합은 3um 내지 6um일 수 있다.
일 실시예에서, 상기 표시 장치는, 상기 게이트 배선과 이격되어 배치되는 제1 유지 배선, 및 상기 제1 유지 배선과 전기적으로 연결되는 제1 전극 및 상기 제1 드레인 전극과 전기적으로 연결되는 제2 전극을 포함하는 유지 커패시터를 더 포함하고, 상기 제1 전극의 면적은 상기 제2 전극의 면적보다 크고, 상기 제2 전극은 상기 제1 전극과 완전 중첩할 수 있다.
일 실시예에서, 상기 표시 장치는, 상기 게이트 배선과 이격되어 배치되는 제1 유지 배선, 및 상기 제1 유지 배선과 전기적으로 연결되는 제1 전극 및 상기 제1 드레인 전극과 전기적으로 연결되는 제2 전극을 포함하는 유지 커패시터를 더 포함하고, 상기 제2 전극의 면적은 상기 제1 전극의 면적보다 크고, 상기 제1 전극은 상기 제2 전극과 완전 중첩할 수 있다.
일 실시예에서, 상기 표시 장치는, 상기 게이트선 및 상기 데이터선이 교차하는 영역에서 상기 게이트선과 상기 데이터선 사이에 배치되는 지지 반도체 패턴을 더 포함 중첩할 수 있다.
일 실시예에서, 상기 제3 스위칭 소자의 채널 폭은 상기 제2 스위칭 소자의 채널 폭보다 작고, 상기 제3 스위칭 소자의 채널 길이는 상기 제2 스위칭 소자의 채널 길이보다 길 수 있다.
일 실시예에서, 상기 제2 스위칭 소자의 채널 길이 대비 채널 폭의 비율은, 상기 제3 스위칭 소자의 채널 길이 대비 채널 폭의 비율의 2.5배 내지 3.5배일 수 있다.
일 실시예에서, 상기 제2 스위칭 소자의 채널 폭은 상기 제3 스위칭 소자의 채널 폭의 1.5배 내지 2배이고, 상기 제3 스위칭 소자의 채널 길이는 상기 제2 스위칭 소자의 채널 길이의 1.5배 내지 2배일 수 있다.
일 실시예에서, 상기 제2 드레인 전극의 선폭은 상기 제1 전극선의 선폭의 1.5배 내지 3배일 수 있다.
일 실시예에서, 상기 반도체 패턴은 상기 제2 드레인 전극 및 상기 분압 기준선 사이에서 제1 방향을 따라 일정한 폭을 가지고, 상기 폭은 상기 제1 방향에 수직하는 제2 방향으로의 폭일 수 있다.
일 실시예에서, 상기 반도체 패턴은 상기 제2 드레인 전극 및 상기 분압 기준선 사이에서 상기 제1 방향을 따라 변화하는 폭을 가지고, 상기 폭은 상기 제1 방향에 수직하는 제2 방향으로의 폭이며, 상기 제3 스위칭 소자의 상기 채널 폭은 상기 제2 드레인 전극 및 상기 분압 기준선 사이에서 상기 반도체 패턴의 폭의 평균에 대응할 수 있다.
일 실시예에서, 상기 반도체 패턴은 상기 제2 드레인 전극 및 상기 분압 기준선 사이에서 제1 방향을 따라 선형적으로 감소하는 폭을 가질 수 있다.
상기 과제를 달성하기 위한 본 발명의 일 실시예에 따른 표시 장치는, 게이트선; 상기 게이트선 상에 배치되는 반도체 패턴; 상기 게이트선과 절연되고 상기 게이트선과 교차하는 데이터선; 상기 게이트선과 절연되고 상기 반도체 패턴과 교차하는 분압 기준선; 상기 반도체 패턴과 각각 교차하고, 제1 방향을 따라 순차적으로 배열되는 제1 전극선, 제2 전극선, 제3 전극선 및 제4 전극선; 상기 데이터선, 상기 제1 전극선, 및 상기 제3 전극선과 전기적으로 연결되는 제1 소스 전극, 상기 제2 전극과 전기적으로 연결되는 제1 드레인 전극, 및 상기 게이트선과 전기적으로 연결되는 제1 게이트 전극을 포함하는 제1 스위칭 소자; 상기 데이터선 및 제3 전극선과 전기적으로 연결되는 제2 소스 전극, 상기 제4 전극선과 전기적으로 연결되는 제2 드레인 전극, 및 상기 게이트선과 전기적으로 연결되는 제2 게이트 전극을 포함하는 제2 스위칭 소자; 상기 제4 전극선과 전기적으로 연결되는 제3 드레인 전극, 상기 분압 기준선과 전기적으로 연결되는 제3 소스 전극, 및 상기 게이트선과 전기적으로 연결되는 제3 게이트 전극을 포함하는 제3 스위칭 소자; 상기 제1 드레인 전극과 전기적으로 연결되는 제1 부화소 전극; 및 상기 제2 드레인 전극과 전기적으로 연결되는 제2 부화소 전극을 포함하고, 상기 제4 전극선 및 상기 분압 기준선 사이에서 상기 반도체 패턴의 제2 방향으로의 폭은 상기 제3 전극선 및 상기 제4 전극선 사이에서 상기 반도체 패턴의 상기 제2 방향으로의 폭은 보다 작으며, 상기 제2 방향은 상기 제1 방향에 수직이다.
일 실시예에서, 상기 제2 스위칭 소자의 채널 길이 대비 채널 폭의 비율은, 상기 제3 스위칭 소자의 채널 길이 대비 채널 폭의 비율의 2.5배 내지 3.5배일 수 있다.
일 실시예에서, 상기 제2 스위칭 소자의 채널 폭은 상기 제3 스위칭 소자의 채널 폭의 1.5배 내지 2배이고, 상기 제3 스위칭 소자의 채널 길이는 상기 제2 스위칭 소자의 채널 길이의 1.5배 내지 2배일 수 있다.
일 실시예에서, 상기 제4 전극선의 선폭은 상기 제1 전극선의 선폭의 1.5배 내지 3배일 수 있다.
일 실시예에서, 상기 반도체 패턴은 상기 제4 전극선 및 상기 분압 기준선 사이에서 제2 방향으로 균일한 폭을 가지고, 상기 제2 방향은 상기 제1 방향에 수직 할 수 있다.
일 실시예에서, 상기 반도체 패턴은 상기 제4 전극선 및 상기 분압 기준선 사이에서 상기 제1 방향을 따라 변화하는 폭을 가지고, 상기 폭은 상기 제1 방향에 수직하는 제2 방향으로의 폭이며, 상기 제3 스위칭 소자의 상기 채널 폭은 상기 제4 전극선 및 상기 분압 기준선 사이에서 상기 반도체 패턴의 폭의 평균에 대응 할 수 있다.
일 실시예에서, 상기 반도체 패턴은 상기 제4 전극선 및 상기 분압 기준선 사이에서 제1 방향을 따라 선형적으로 감소하는 폭을 가질 수 있다.
상기 과제를 달성하기 위한 본 발명의 일 실시예에 따른 표시 장치는, 일 화소 내에 배치되고, 제1 방향으로 제1 폭을 갖고, 제2 방향으로 제2 폭을 갖는 반도체 패턴; 및 각각 상기 반도체 패턴을 상기 제1 방향으로 가로지르며 상기 반도체 패턴의 제2 폭 내에 배치되며 동일 층에 위치하는 복수의 도전 패턴을 포함하되, 상기 도전 패턴은 제2 방향을 따라 이격되어 순차 배열된 제1 도전 패턴, 제2 도전 패턴, 제3 도전 패턴 및 제4 도전 패턴을 포함하고, 상기 반도체 패턴의 상기 제1 방향의 폭은 상기 제2 도전 패턴으로부터 상기 제4 도전 패턴에 걸쳐 균일하게 유지된다.
일 실시예에서, 상기 복수의 도전 패턴은 상기 화소를 상기 제1 방향으로 가로지르는 제5 도전 패턴을 더 포함하되, 상기 제1 도전 패턴은 상기 화소 내에 배치된 제1 확장 영역으로부터 상기 반도체 패턴을 상기 제1 방향으로 가로질러 상기 반도체 패턴의 타측에 종지하고, 상기 제2 도전 패턴은 상기 제5 도전 패턴으로부터 분지하여 상기 반도체 패턴을 상기 제1 방향으로 가로질러 상기 반도체 패턴의 일측에 종지하고, 상기 제3 도전 패턴은 상기 화소 내에 배치된 제2 확장 영역으로부터 상기 반도체 패턴을 상기 제1 방향으로 가로질러 상기 반도체 패턴의 일측에 종지하고, 상기 제4 도전 패턴은 상기 화소를 상기 제1 방향으로 가로지를 수 있다.
일 실시예에서, 상기 표시 장치는, 상기 복수의 도전 패턴과 상이한 층에 배치되고, 상기 화소를 상기 제2 방향으로 가로지르며, 상기 반도체 패턴과 중첩하는 신호 라인을 더 포함할 수 있다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 실시예들에 의하면 균일한 표시 품질을 갖는 표시 장치를 제공할 수 있다.
본 발명에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며, 더욱 다양한 효과들이 본 명세서 내에 포함되어 있다.
도 1은 일 실시예에 따른 표시 장치의 화소에 대한 회로도이다.
도 2는 도 1의 표시 장치의 화소의 일 예를 나타내는 레이아웃도이다.
도 3은 도 2의 Q1 영역을 확대한 도면이다.
도 4는 도 2의 X1-X1'를 따라 절단한 단면도이다.
도 5는 도 2의 X3-X3'를 따라 절단한 단면도이다.
도 6은 도 2의 X5-X5'를 따라 절단한 단면도이다.
도 7의 도 1의 표시 장치의 화소에 포함된 제2 도전층이 시프트된 경우를 설명하기 위한 도면이다.
도 8은 도 1의 표시 장치의 화소의 또 다른 예를 나타내는 도면이다.
도 9는 도 1의 표시 장치의 화소의 또 다른 예를 나타내는 레이아웃도이다.
도 10은 도 9의 Q2 영역을 확대한 도면이다.
도 11은 도 1의 표시 장치의 화소의 또 다른 예를 나타내는 레이아웃도이다.
도 12는 도 11의 Q3 영역을 확대한 도면이다.
도 13은 도 1의 표시 장치의 화소의 또 다른 예를 나타내는 레이아웃도이다.
도 14는 도 13의 Q4 영역을 확대한 도면이다.
도 15는 도 1의 표시 장치의 화소의 또 다른 예를 나타내는 레이아웃도이다.
도 16은 도 15의 Q5 영역을 확대한 도면이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
소자(elements) 또는 층이 다른 소자 또는 층의 "위(on)"로 지칭되는 것은 다른 소자 바로 위에 또는 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
비록 제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있음은 물론이다.
명세서 전체를 통하여 동일하거나 유사한 부분에 대해서는 동일한 도면 부호를 사용한다.
이하, 도면을 참조하여 본 발명의 실시예들에 대하여 설명한다.
도 1은 일 실시예에 따른 표시 장치의 화소에 대한 회로도이다.
도 1을 참조하면, 표시 장치(1)(또는, 표시 장치)는 게이트선(121), 제1 데이터선(171-1), 분압 기준선(177) 및 화소(PX)를 포함한다.
화소(PX)는 게이트선(121), 제1 데이터선(171-1) 및 분압 기준선(177)과 연결될 수 있다. 게이트선(121)은 게이트 신호를 화소(PX)에 전달할 수 있다. 제1 데이터선(171-1)은 데이터 신호(또는, 데이터 전압)을 화소(PX)에 전달할 수 있다. 분압 기준선(177)에는 일정한 기준 전압(또는, 분압 기준 전압)이 인가될 수 있다.
화소(PX)는 제1 부화소(PX1) 및 제2 부화소(PX2)를 포함할 수 있다.
제1 부화소(PX1)는 제1 스위칭 소자(T1) 및 제1 액정 축전기(Ca)를 포함하고, 제2 부화소(PX2)는 제2 스위칭 소자(T2), 제2 액정 축전기(Cb) 및 제3 스위칭 소자(T3)를 포함할 수 있다.
제1 스위칭 소자(T1), 제2 스위칭 소자(T2) 및 제3 스위칭 소자(T3) 각각은 박막 트랜지스터일 수 있다.
제1 스위칭 소자(T1)는 제1 데이터선(171-1)에 연결되는 제1 전극(또는, 제1 소스 전극), 제1 액정 축전기(Ca)에 연결되는 제2 전극(또는, 제1 드레인 전극), 및 게이트선(121)에 연결되는 게이트 전극(또는, 제1 게이트 전극)을 포함할 수 있다. 제1 스위칭 소자(T1)의 제2 전극은 제1 액정 축전기(Ca)를 구성하는 제1 부화소 전극에 연결될 수 있다.
제2 스위칭 소자(T2)는 제1 데이터선(171-1)에 연결되는 제1 전극(또는, 제2 소스 전극), 제2 액정 축전기(Cb)에 연결되는 제2 전극(또는, 제2 드레인 전극), 및 게이트선(121)에 연결되는 게이트 전극(또는, 제2 게이트 전극)을 포함할 수 있다. 제2 스위칭 소자(T2)의 제2 전극은 제2 액정 축전기(Cb)를 구성하는 제2 부화소 전극에 연결될 수 있다.
제3 스위칭 소자(T3)는 제2 액정 축전기(Cb)에 연결되는 제1 전극(또는, 제3 소스 전극), 분압 기준선(177)에 연결되는 제2 전극(또는, 제3 드레인 전극), 및 게이트선(121)에 연결되는 게이트 전극(또는, 제3 게이트 전극)을 포함할 수 있다. 제3 스위칭 소자(TR3)의 제2 전극에는 분압 기준선(177)을 통해 분압을 위한 기준 전압이 인가될 수 있다.
제1 액정 축전기(Ca) 및 제2 액정 축전기(Cb)는 공통 전극에 연결되고, 공통 전극에는 공통 전압이 인가될 수 있다.
게이트선(121)에 게이트 온 전압이 인가되면 제1 스위칭 소자(T1), 제2 스위칭 소자(T2) 및 제3 스위칭 소자(T3) 각각은 턴 온 되고, 제1 액정 축전기(Ca) 및 제2 액정 축전기(Cb)는 제1 데이터선(171-1)을 통해 전달된 데이터 전압에 의해 충전될 수 있다. 여기서, 제1 부화소 전극 및 제2 부화소 전극에 인가되는 데이터 전압은 서로 동일하고, 제1 액정 축전기(Ca)는 공통 전압과 데이터 전압의 차이에 대응하여 충전되며, 제2 액정 축전기(Cb)는 제3 스위칭 소자(T3)에 의해 분압된 데이터 전압과 공통 전압의 차이에 대응하여 충전될 수 있다.
제3 스위칭 소자(T3)가 제2 스위칭 소자(T2)와 직렬로 연결되고 제3 스위칭 소자(T3)가 턴 온 상태에 있으므로, 제2 부화소(PX2)로 전달된 데이터 전압은 제2 스위칭 소자(T2) 및 제3 스위칭 소자(T3)에 분압(또는, 분배)될 수 있다. 데이터 전압은 제2 스위칭 소자(T2)의 채널의 크기(또는, 용량) 및 제3 스위칭 소자(T3) 채널의 크기에 기초하여 분배될 수 있다. 따라서, 제1 데이터선(171-1)을 통해 제1 부화소 (PX1) 및 제2 부화소(PX2)에 전달되는 데이터 전압이 동일하더라도, 제1 액정 축전기(Ca)와 제2 액정 축전기(Cb)에 충전되는 전압은 상호 다를 수 있다. 예를 들어, 제2 액정 축전기(Cb)에 충전되는 전압은 제1 액정 축전기(Ca)에 충전되는 전압보다 작을 수 있다. 이 경우, 표시 장치(1)의 측면 시인성이 향상될 수 있다.
제3 스위칭 소자(T3)의 제2 전극에 인가되는 기준 전압의 전압 레벨은 공통 전극에 인가되는 공통 전압의 전압 레벨과 같거나 높을 수 있다. 예를 들어, 공통 전압이 약 7V인 경우, 제3 스위칭 소자(T3)의 제2 전극에 인가되는 기준 전압은 약 8V 내지 11V 일 수 있으나, 이에 한정되는 것은 아니다.
도 2는 도 1의 표시 장치의 화소의 일 예를 나타내는 레이아웃도이다. 도 3은 도 2의 Q1 영역을 확대한 도면이다. 도 4는 도 2의 X1-X1'를 따라 절단한 단면도이다. 도 5는 도 2의 X3-X3'를 따라 절단한 단면도이다. 도 6은 도 2의 X5-X5'를 따라 절단한 단면도이다.
도 2 내지 도 6을 참조하면, 일 실시예에 따른 표시 장치(1)는 제1 기판(100), 제2 기판(200), 및 액정층(300)을 포함할 수 있다. 제2 기판(200)은 제1 기판(100)과 대향하고, 액정층(300)은 제1 기판(100)과 제2 기판(200) 사이에 위치할 수 있다.
제1 기판(100)은 제1 내지 제3 스위칭 소자들(T1, T2, T3)이 형성된 박막 트랜지스터 어레이 기판일 수 있다. 제2 기판(200)은 제1 기판(100)에 대향하는 기판일 수 있다.
액정층(300)은 유전율 이방성을 가지는 액정 분자들을 포함할 수 있다. 제1 기판(100)과 제2 기판(200) 사이에 전계가 인가되는 경우, 액정 분자들은 제1 기판(100)과 제2 기판(200) 사이에서 특정 방향으로 회전함으로써 액정층(300)을 통과하는 광의 위상 지연값을 조절할 수 있다. 액정 분자들의 회전에 의해 위상 지연값이 얼마나 달라지느냐에 따라 편광된 빛(예를 들어, 하부 편광 부재를 통과한 빛)이 상부 편광 부재(출사측에 배치되며, 예를 들어 제2 기판의 외측 표면에 부착될 수 있음)를 통과하는 양이 달라지며, 이를 통해 투과율을 제어할 수 있다.
이하 제1 기판(100)에 대해 설명한다.
기판(100)은 제1 베이스 기판(110), 제1 도전층(120), 게이트 절연층(140), 반도체층(150), 제2 도전층(170), 유기층(180), 및 제3 도전층(190)을 포함할 수 있다. 또한, 기판(100)은 색필터(160)를 더 포함할 수 있다.
제1 베이스 기판(110)은 유리, 석영, 고분자 수지 등의 절연 물질로 이루어질 수 있다. 고분자 물질은 폴리에테르술폰(polyethersulphone: PES), 폴리아크릴레이트(polyacrylate: PA), 폴리아릴레이트(polyarylate: PAR), 폴리에테르이미드(polyetherimide: PEI), 폴리에틸렌 나프탈레이트(polyethylene napthalate: PEN), 폴리에틸렌 테레프탈레이드(polyethylene terepthalate: PET), 폴리페닐렌 설파이드(polyphenylene sulfide: PPS), 폴리알릴레이트(polyallylate), 폴리이미드(polyimide: PI), 폴리카보네이트(polycarbonate: PC), 셀룰로오스 트리 아세테이트(cellulose triacetate: CAT), 셀룰로오스 아세테이트 프로피오네이트(cellulose acetate propionate: CAP) 또는 이들의 조합을 포함할 수 있다. 제1 베이스 기판(110)은 금속 재질의 물질을 포함할 수도 있다.
제1 베이스 기판(110)에는 제1 부화소 영역(PA1), 제2 부화소 영역(PA2) 및 스위칭 소자 영역(TA)이 정의될 수 있다. 제1 부화소 영역(PA1)은 후술할 제1 부화소 전극(191)의 제1 줄기전극(191a) 및 제1 가지전극(191b)이 배치되는 영역으로 정의되고, 제2 부화소 영역(PA2)은 후술할 제2 부화소 전극(192)의 제2 줄기전극(192a) 및 제2 가지전극(192b)이 배치되는 영역으로 정의될 수 있다. 스위칭 소자 영역(TA)은 제1 스위칭 소자(T1), 제2 스위칭 소자(T2) 및 제3 스위칭 소자(T3) 등이 배치되는 영역으로 정의될 수 있다. 스위칭 소자 영역(TA)은 제1 부화소 영역(PA1)과 제2 부화소 영역(PA2) 사이에 위치할 수 있다.
제1 도전층(120)은 제1 베이스 기판(110) 상에 위치하거나 배치될 수 있다. 제1 도전층(120)은 게이트선(121), 제1 게이트 전극(124a), 제2 게이트 전극(124b), 제3 게이트 전극(124c)을 포함할 수 있다. 게이트선(121), 제1 게이트 전극(124a), 제2 게이트 전극(124b), 제3 게이트 전극(124c)은 서로 동일한 층에 위치하고 동일한 물질로 이루어질 수 있다. 이하에서 동일한 층에 위치한다는 의미는, 각 구성의 바로 아래에 위치하는 층이 서로 동일하다는 의미 또는 각 구성이 동일 레벨에 위치한다는 의미를 포함한다.
게이트선(121)은 제1 방향(DR1)을 따라 연장될 수 있다.
제1 게이트 전극(124a), 제2 게이트 전극(124b) 및 제3 게이트 전극(124c)은 게이트선(121)과 전기적으로 연결될 수 있다. 이하에서 “연결”된다는 의미는 두개의 구성이 서로 물리적으로 연결되는 경우 또는 두개의 구성이 서로 물리적으로 접촉하는 경우를 의미한다. 또한 “전기적으로 연결”된다는 의미는 두개의 구성이 물리적으로 연결되는 경우뿐만 아니라 두개의 구성이 물리적으로 연결되지 않더라도 다른 도전체 등을 매개로 전기적으로 접속되는 경우를 포함한다.
제1 게이트 전극(124a), 제2 게이트 전극(124b) 및 제3 게이트 전극(124c)은 서로 연결될 수 있으나, 이에 한정되는 것은 아니다.
제1 도전층(120)은 몰리브덴(Mo), 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 은(Ag), 마그네슘 (Mg), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 티타늄(Ti), 탄탈륨(Ta), 텅스텐(W), 구리(Cu) 가운데 선택된 하나 이상의 금속을 포함할 수 있다. 제1 도전층(120)은 단일막 또는 다층막 구조일 수 있다.
게이트 절연층(140)은 제1 도전층(120) 상에 위치할 수 있다. 게이트 절연층(140)은 실리콘 화합물, 금속 산화물 등의 무기 절연물질을 포함할 수 있다. 예를 들어, 게이트 절연층(140)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 알루미늄 산화물, 탄탈륨 산화물, 하프늄 산화물, 지르코늄 산화물, 티타늄 산화물 또는 이들의 조합을 포함할 수 있다. 게이트 절연층(140)은 단일막 또는 서로 다른 물질의 적층막으로 이루어진 다층막일 수 있다.
반도체층(150)은 게이트 절연층(140) 상에 위치할 수 있다. 반도체층(150)은 제1 반도체 패턴(151)을 포함하고, 제1 반도체 패턴(151)은 제1 반도체 영역(151a), 제2 반도체 영역(151b) 및 제3 반도체 영역(151c)을 포함할 수 있다.
제1 반도체 영역(151a)은 제1 게이트 전극(124a)과 중첩하고, 제2 반도체 영역(151b)은 제2 게이트 전극(124b)과 중첩하며, 제3 반도체 영역(151c)은 제3 게이트 전극(124c)과 중첩할 수 있다. 제1 반도체 영역(151a), 제2 반도체 영역(151b) 및 제3 반도체 영역(151c) 각각은 중첩하는 게이트 전극에 의해 전기장이 가해지는 경우 소스 전극과 드레인 전극 사이에서 도전성이 반전되어 채널이 형성되는 영역(또는, 채널 영역)일 수 있다.
도 3에 도시된 바와 같이, 제1 반도체 패턴(151)은 하나의 패턴으로 구성되고, 제1 반도체 영역(151a), 제2 반도체 영역(151b), 및 제3 반도체 영역(151c)은 순차적으로 배치되고, 상호 연결될 수 있다.
일 실시예에서, 반도체층(150)은 비정질 실리콘, 다결정 실리콘 또는 단결정 실리콘 등 실리콘계 반도체 물질을 포함할 수 있다.
다른 실시예에서, 반도체층(150)은 단결정 실리콘, 저온 다결정 실리콘, 비정질 실리콘 등을 포함할 수도 있다. 다만, 이에 한정되는 것은 아니며, 반도체층(150)은 산화물 반도체를 포함할 수도 있다. 예를 들어, 반도체층(150)은 인듐, 아연, 갈륨, 주석, 티타늄, 알루미늄, 하프늄(Hf), 지르코늄(Zr), 마그네슘(Mg) 등을 함유하는 이성분계 화합물(ABx), 삼성분계 화합물(ABxCy), 사성분계 화합물(ABxCyDz)을 포함할 수도 있다. 반도체층(150)은 ITZO(인듐, 주석, 티타늄을 포함하는 산화물)나 IGZO(인듐, 갈륨, 주석을 포함하는 산화물)를 포함할 수도 있다.
실시예들에서, 반도체층(150)의 제2 방향(DR2)으로의 폭은, 제1 방향(DR1)을 따라 일정할 수 있다. 여기서, 제2 방향(DR2)은 제1 방향(DR1)과 교차하며, 예를 들어, 제2 방향(DR2)은 제1 방향(DR1)에 수직할 수 있다. 즉, 제1 반도체 영역(151a)의 제2 방향(DR2)의 폭, 제2 반도체 영역(151b)의 제2 방향(DR2)의 폭, 및 제3 반도체 영역(151c)의 제2 방향(DR2)의 폭은 상호 같을 수 있다.
제2 도전층(170)은 게이트 절연층(140) 및 반도체층(150) 상에 위치할 수 있다.
제2 도전층(170)은 반도체층(150)을 형성하기 위한 마스크와는 다른 마스크를 이용하여 형성될 수 있다. 따라서, 제2 도전층(170) 중 일부는 게이트 절연층(140)과 직접 접촉할 수 있다. 또한, 제2 도전층(170)의 다른 일부는 반도체층(150) 상에 위치하되, 반도체층(150)의 구성들 중 적어도 하나(예를 들어, 제1 반도체 패턴(151))의 측면과 접촉할 수 있다. 화소(PX) 내에서, 제2 도전층(170)이 점유하는 면적은, 반도체층(150)이 점유하는 면적보다 클 수 있다.
제2 도전층(170)은 제1 데이터선(171-1), 제2 데이터선(171-2), 제1 소스 전극(173a)(또는, 제1 전극선), 제1 드레인 전극(175a)(또는, 제2 전극선), 제2 소스 전극(173b)(또는, 제3 전극선), 제2 드레인 전극(175b)(또는, 제4 전극선), 제3 소스 전극(173c), 제3 드레인 전극(175c) 및 분압 기준선(177)을 포함할 수 있다.
제1 데이터선(171-1), 제2 데이터선(171-2), 제1 소스 전극(173a)(또는, 제1 전극선, 제1 전극 패턴), 제1 드레인 전극(175a)(또는, 제2 전극선, 제2 전극 패턴), 제2 소스 전극(173b)(또는, 제3 전극선, 제3 전극 패턴), 제2 드레인 전극(175b)(또는, 제4 전극선, 제4 전극 패턴), 제3 소스 전극(173c), 제3 드레인 전극(175c) 및 분압 기준선(177)은 서로 동일한 물질로 이루어질 수 있으며, 서로 동일한 층에 위치할 수 있다.
제1 데이터선(171-1) 및 제2 데이터선(171-2)은 대체로 제2 방향(DR2)을 따라 연장될 수 있으며, 제1 방향(DR1)을 따라 기준 거리(L0)만큼 서로 이격 배치될 수 있다. 예를 들어, 기준 거리(L0)는 100um 이하일 수 있다. 제1 데이터선(171-1) 및 제2 데이터선(171-2)은 제1 부화소 전극(191) 및 제2 부화소 전극(192)과 중첩하여 배치될 수 있다.
후술하여 설명하겠지만, 제1 데이터선(171-1)은 화소(PX)의 제1 스위칭 소자(T1) 및 제2 스위칭 소자(T2)에 전기적으로 연결되며, 제2 데이터선(171-2)은 화소(PX)와 다른 행에 위치하는 화소의 스위칭 소자에 전기적으로 연결될 수 있다.
분압 기준선(177)에는 전압 분배를 위한 기준 전압이 인가될 수 있다. 앞서 설명한 바와 같이, 분압 기준선(177)에 인가되는 기준 전압은 공통전극(270)에 인가되는 공통전압과 다를 수 있다. 예를 들어, 분압 기준선(177)에 인가되는 기준 전압의 전압 레벨은 공통전압의 전압 레벨보다 높거나 클 수 있다.
분압 기준선(177)은 적어도 일부가 제1 데이터선(171-1) 및 제2 데이터선(171-2)과 평행하게 배치될 수 있다. 분압 기준선(177)은 제1 부화소 전극(191) 및 제2 부화소 전극(192)과 중첩하도록 배치될 수 있으며, 평면도 상에서(또는, 평면 시점에서) 제1 데이터선(171-1)과 제2 데이터선(171-2) 사이에 배치될 수 있다.
제1 데이터선(171-1), 제2 데이터선(171-2) 및 분압 기준선(177)은 각각 게이트 절연층(140) 바로 위에 위치하고 게이트 절연층(140)과 접촉하는 부분을 포함할 수 있다. 분압 기준선(177)은 제1 반도체 패턴(151)과 교차할 수 있다. 즉, 분압 기준선(177)의 일부는 제1 반도체 패턴(151)(또는, 반도체층(150)) 상에 위치할 수 있다.
일 실시예에서, 분압 기준선(177)은 제1 반도체 패턴(151) 상에서 제1 방향(DR1)으로 제1 반도체 패턴(151)의 가장자리보다 내측(즉, 제1 반도체 패턴(151)의 면적 중심을 향하는 방향 또는 인접하는 부분)에 위치할 수 있다. 즉, 제1 반도체 패턴(151)은 제1 방향(DR1)으로 분압 기준선(177)보다 돌출될 수 있다. 제1 반도체 패턴(151)이 제1 방향(DR1)으로 분압 기준선(177)보다 돌출된 부분의 길이(M4)는 분압 기준선(177)의 폭(또는, 선폭(WL1))의 1배 내지 3배일 수 있다. 예를 들어, 분압 기준선(177)의 폭이 약 2um(또는, 3um)인 경우, 제1 반도체 패턴(151)의 돌출부의 길이(M4)는 2um 내지 4um, 또는 2.5um 내지 3um 일 수 있다.
제1 소스 전극(173a)은 제1 데이터선(171-1)과 전기적으로 연결될 수 있으며, 제1 반도체 패턴(151) 상에 위치하되 제1 반도체 영역(151a)와 교차하고(또는, 제1 반도체 영역(151a)을 가로지르고), 제1 반도체 영역(151a)과 중첩하며, 제1 반도체 영역(151a)과 접촉할 수 있다. 제1 소스 전극(173a)은 제1 반도체 영역(151a) 상에 위치하는 부분은 대체로 직선 형상을 가질 수 있다.
제1 소스 전극(173a)는 제2 방향(DR2)과 대체로 나란하게 뻗되, 제1 반도체 영역(151a)에서 제1 부화소 영역(PA1) 및 제2 부화소 영역(PA2)을 향해 연장하고, 또한, 제1 반도체 영역(151a)의 외측으로 연장할 수 있다. 제1 소스 전극(173a)이 제1 반도체 영역(151a)으로부터 일측으로 돌출된 돌출부(예를 들어, 상측으로 돌출된 부분)의 길이(M1)는 제1 소스 전극(173a)의 폭(또는, 선폭(WL1))의 1배 내지 3배일 수 있다. 예를 들어, 제1 소스 전극(173a)의 폭이 약 2um(또는, 3um)인 경우, 제1 소스 전극(173a)의 돌출부의 길이(M1)는 2um 내지 4um, 또는 2.5um 내지 3um 일 수 있다.
제1 소스 전극(173a)의 타측으로 돌출된 부분은 후술하는 제2 소스 전극(173b)과 연결되고, 제1 소스 전극(173a)(또는, 제1 소스 전극(173a) 및 제2 소스 전극(173b) 전체)은 “U'자 형태로 구부러진 형상을 가질 수 있다.
일 실시예에서, 제1 소스 전극(173a)은 제1 반도체 패턴(151) 상에서, 제1 방향(DR1)으로 제1 반도체 패턴(151)의 가장자리보다 내측(즉, 제1 반도체 패턴(151)의 면적 중심을 향하는 방향)에 위치할 수 있다. 즉, 제1 반도체 패턴(151)은 제1 방향(DR1)으로 제1 소스 전극(173a)보다 돌출될 수 있다. 제1 반도체 패턴(151)이 제1 방향(DR1)으로 제1 소스 전극(173a)보다 돌출된 부분의 길이(M3)는 제1 소스 전극(173a)의 폭(또는, 선폭)의 1배 내지 3배일 수 있다. 예를 들어, 제1 소스 전극(173a)의 폭이 약 2um(또는, 3um)인 경우, 제1 반도체 패턴(151)의 돌출부의 길이(M3)는 2um 내지 4um, 또는 2.5um 내지 3um 일 수 있다.
제1 드레인 전극(175a)은 제1 반도체 영역(151a) 상에 위치하되, 제1 반도체 영역(151a)과 교차하고, 제1 반도체 영역(151a)과 중첩하며, 제1 반도체 영역(151a)과 접촉할 수 있다. 제1 드레인 전극(175a)은 제1 반도체 영역(151a) 상에서 제1 소스 전극(173a)과 이격될 수 있다. 제1 드레인 전극(175a)은 제1 소스 전극(173a)과 마주보고 제2 방향(DR2)과 대체로 나란하게 뻗는 막대형 부분과, 막대형 부분의 단부와 연결된 확장부를 포함할 수 있다. 제1 드레인 전극(175a)의 막대형 부분은, 제2 방향(DR2)과 대체로 나란하게 뻗되, 제1 반도체 영역(151a)에서 제1 부화소 영역(PA1) 및 제2 부화소 영역(PA2)을 향해 연장하고, 또한, 제1 반도체 영역(151a)의 외측으로 연장할 수 있다.
제1 드레인 전극(175a)이 제1 반도체 영역(151a)으로부터 타측으로 돌출된 돌출부(예를 들어, 하측으로 돌출된 부분)의 길이(M2)는 제1 드레인 전극(175a)의 폭(또는, 선폭)의 1배 내지 3배일 수 있다. 예를 들어, 제1 드레인 전극(175a)의 폭이 약 2um(또는, 3um)인 경우, 제1 드레인 전극(175a)의 돌출부의 길이(M2)는 2um 내지 4um, 또는 2.5um 내지 3um 일 수 있다.
일 실시예에서, 제1 소스 전극(173a)이 제1 반도체 영역(151a)으로부터 일측으로 돌출된 돌출부(예를 들어, 상측으로 돌출된 부분)의 길이(M1)와, 제1 드레인 전극(175a)이 제1 반도체 영역(151a)으로부터 타측으로 돌출된 돌출부(예를 들어, 하측으로 돌출된 부분)의 길이(M2)의 총 합은 제1 소스 전극(173a)의 폭(또는, 선폭)의 2배 내지 4배, 또는, 2.5배 내지 3배일 수 있다. 예를 들어, 제1 소스 전극(173a)의 돌출부의 길이(M1) 및 제1 드레인 전극(175a)의 돌출부의 길이(M2)의 총합은 4um 내지 8um, 또는 5um 내지 6um 일 수 있다.
제1 소스 전극(173a) 및 제1 드레인 전극(175a) 중 제1 반도체 영역(151a)의 외측으로 연장된 부분은 제1 반도체 패턴(151)의 측면과 접촉할 수 있다.
제2 소스 전극(173b)은 제1 데이터선(171-1)과 전기적으로 연결되고, 제1 소스 전극(173a)과 전기적으로 연결될 수 있다. 제2 소스 전극(173b)은 제2 반도체 영역(151b)(또는, 제1 반도체 영역(151a) 및 제2 반도체 영역(151b)의 경계) 상에 위치하되, 제2 반동체 영역(151b)과 교차하며, 제2 반도체 영역(151b)과 중첩하고, 제2 반도체 영역(151b)과 접촉할 수 있다. 제2 소스 전극(175a)은 제1 반도체 패턴(151) 상에서 제1 드레인 전극(175b)으로부터 제1 거리(L1)만큼 이격될 수 있다.
제2 소스 전극(173b)는, 제1 소스 전극(173a)과 유사하게, 제2 방향(DR2)과 대체로 나란하게 뻗되, 제2 반도체 영역(151b)에서 제1 부화소 영역(PA1) 및 제2 부화소 영역(PA2)을 향해 연장하고, 또한, 제2 반도체 영역(151b)의 외측으로 연장할 수 있다. 제2 소스 전극(173b)이 제2 반도체 영역(151b)으로부터 일측으로 돌출된 돌출부(예를 들어, 상측으로 돌출된 부분)의 길이(M1)는, 제1 소스 전극(173a)이 제1 반도체 영역(151a)으로부터 일측으로 돌출된 돌출부(예를 들어, 상측으로 돌출된 부분)의 길이(M1)는 실질적으로 같을 수 있다.
앞서 설명한 바와 같이, 제2 소스 전극(173b)의 타측으로 돌출된 부분은 제1 소스 전극(173a)과 연결되고, 전체적으로 'U'자 형태로 구부러진 형상을 가질 수 있다.
제2 드레인 전극(175b)은 제2 반도체 영역(151b) 상에 위치하되, 제2 반도체 영역(151b)과 교차하고, 제2 반도체 영역(151b)과 중첩하며, 제2 반도체 영역(151b)과 접촉할 수 있다. 제2 드레인 전극(175b)은 제1 반도체 패턴(151) 상에서 제2 소스 전극(173b)으로부터 제2 거리(L2)만큼 이격되고, 또한, 제1 반도체 패턴(151) 상에서 분압 기준선(177)으로부터 제3 거리(L3)만큼 이격될 수 있다. 여기서, 제2 거리(L2)는 제1 거리(L1)와 같거나 다르고, 제3 거리(L3)는 제2 거리(L2)보다 크며, 예를 들어, 제3 거리(L3)는 제2 거리(L2)의 2.5 배 내지 3.5배이거나, 약 3배 일 수 있다.
제2 드레인 전극(175b)은, 제1 드레인 전극(175a)과 유사하게, 제2 소스 전극(173b)과 마주보고 제2 방향(DR2)과 대체로 나란하게 뻗는 막대형 부분과, 막대형 부분의 단부와 연결된 확장부를 포함할 수 있다. 제2 드레인 전극(175b)의 막대형 부분은, 제2 방향(DR2)과 대체로 나란하게 뻗되, 제2 반도체 영역(151b)에서 제1 부화소 영역(PA1) 및 제2 부화소 영역(PA2)을 향해 연장하고, 또한, 제2 반도에 영역(151b)의 외측으로 연장될 수 있다.
제2 드레인 전극(175b)이 제2 반도체 영역(151b)으로부터 일측으로 돌출된 돌출부(예를 들어, 하측으로 돌출된 부분)의 길이(M1)는 제1 소스 전극(173a)이 제1 반도체 영역(151a)으로부터 일측으로 돌출된 돌출부(예를 들어, 상측으로 돌출된 부분)의 길이(M1)는 실질적으로 같을 수 있다.
제2 소스 전극(173b) 및 제2 드레인 전극(175b) 중 제2 반도체 영역(151b)의 외측으로 연장된 부분은 제1 반도체 패턴(151)의 측면과 접촉할 수 있다.
제3 소스 전극(173c)은 분압 기준선(177)과 전기적으로 연결될 수 있다. 제3 소스 전극(173c)은 제3 반도체 영역(151c) 상에 위치하되, 제3 반도체 영역(151c)과 교차하고, 제3 반도체 영역(151c)과 중첩하며, 제3 반도체 영역(151c)과 접촉할 수 있다. 제3 소스 전극(173c)은 분압 기준선(177)의 일부일 수 있다.
제3 드레인 전극(175c)은 제3 반도체 영역(151c) 상에 위치하되, 제3 반도체 영역(151c)과 교차하고, 제3 반도체 영역(151c)과 중첩하며, 제3 반도체 영역(151c)과 접촉할 수 있다. 제3 드레인 전극(175c)는 제2 드레인 전극(175b)와 실질적으로 동일하거나, 제2 드레인 전극(175b)의 일부일 수 있다.
실시예들에서, 제1 소스 전극(173a)(또는, 제1 전극선), 제1 드레인 전극(175a)(또는, 제2 전극선), 제2 소스 전극(173b)(또는, 제3 전극선) 및 제2 드레인 전극(175b)(또는, 제4 전극선)은, 제1 데이터 패턴(151) 상에서, 상호 등간격으로(예를 들어, 제1 거리(L1) 또는 제2 거리(L2)를 가지고) 이격될 수 있다. 채널 길이는 반도체 영역 상에서 소스 전극과 드레인 전극 사이의 거리로 정의될 수 있다. 따라서, 제1 스위칭 소자(T1)의 채널 길이는 제2 스위칭 소자(T2)의 채널 길이와 같을 수 있다.
일 실시예에서, 제2 드레인 전극(175b)(또는, 제3 드레인 전극(175c))과 분압 기준선(177)(또는, 제3 소스 전극(173c)) 사이의 제3 거리(L3)는 제2 소스 전극(173b) 및 제2 드레인 전극(175b) 사이의 제2 거리(L2)의 3배 일 수 있다. 따라서, 제3 스위칭 소자(T3)의 채널 길이는 제2 스위칭 소자(T2)의 채널 길이의 3배일 수 있다.
한편, 앞서 설명한 바와 같이, 제1 반도체 패턴(L3)은 제1 방향(DR1)으로 균일한 폭을 가지므로, 제2 스위칭 소자(T2)의 채널 폭 및 제3 스위칭 소자(T3)의 채널 폭은 상호 동일할 수 있다. 여기서, 채널 폭은 채널 길이에 수직하는 방향에 따라 정의되는 거리일 수 있다.
다만, 제1 소스 전극(173a)과 전기적으로 연결된 제2 소스 전극(173b)은 제1 스위칭 소자(T1)의 소스 전극(또는, 보조 소스 전극)으로 작용하고, 또한, 제1 소스 전극(173a)과 제1 드레인 전극(175a) 사이에 형성되는 제1 채널과, 제2 소스 전극(173b) 및 제1 드레인 전극(175a) 사이에 형성되는 제2 채널은 상호 병렬 연결되므로, 제1 스위칭 소자(T1)의 채널 폭은 제2 스위칭 소자(T1)의 채널 폭의 2배가 될 수 있다.
후술하여 설명하겠지만, 제1 부화소(PX1)에는 분압되지 않은 데이터 전압이 인가됨에 따라, 제1 부화소(PX1)(또는, 제1 부화소 영역(PA1))의 휘도는 제2 부화소(PX2)(또는, 제2 부화소 영역(PA2))의 휘도보다 높으며, 이에 따라 제1 부화소(PX)는 상대적으로 저계조(또는, 저계조 영상)에 민감할 수 있다. 제1 부화소(PX)와 연결되는 제1 스위칭 소자(T1)의 채널 폭이 상대적으로 크게 형성됨으로써, 표시 장치(1)의 표시 품질(예를 들어, 저계조를 포함하는 영상 데이터에 대한 표시 영상의 품질)이 저하되는 것이 방지될 수 있다.
제2 도전층(170)은 몰리브덴(Mo), 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 은(Ag), 마그네슘 (Mg), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 티타늄(Ti), 탄탈륨(Ta), 텅스텐(W), 구리(Cu) 가운데 선택된 하나 이상의 금속을 포함할 수 있다. 제2 도전층(170))은 단일막 또는 다층막일 수 있다. 예를 들어, 제2 도전층(170)은 Ti/Al/Ti, Mo/Al/Mo, Mo/AlGe/Mo, Ti/Cu 등의 적층구조로 형성될 수 있다.
상술한 제1 게이트 전극(124a), 제1 반도체 영역(151a), 제1 소스 전극(173a)(및 제1 소스 전극(173a)과 연결된 제2 소스 전극(173b)), 및 제1 드레인 전극(175a)은 박막 트랜지스터인 제1 스위칭 소자(T1)를 구성할 수 있다. 또한, 제2 게이트 전극(124b), 제2 반도체 영역(151b), 제2 소스 전극(173b), 및 제2 드레인 전극(175b)은 박막 트랜지스터인 제2 스위칭 소자(T2)를 구성하며, 제3 게이트 전극(124c), 제3 반도체 영역(151c), 제3 소스 전극(173c), 및 제3 드레인 전극(175c)은 박막 트랜지스터인 제2 스위칭 소자(T3)를 구성할 수 있다.
유기층(180)은 제2 도전층(170) 상에 배치될 수 있다. 유기층(180)은 평탄화 특성이 우수하며, 감광성(photosensitivity)을 가지는 물질을 포함할 수 있다.
제2 도전층(170)과 유기층(180) 사이에는 색필터(160)가 위치할 수 있다. 색필터(160)의 색상은 적색, 녹색 및 청색 중 어느 하나일 수 있으나, 이에 한정되는 것은 아니다. 도 5 및 도 6에 도시된 바와 같이, 색필터(160)는 일측에 인접한 화소의 색필터(1601), 타측에 인접한 화소의 색필터(1602)와 서로 이웃하여 배치될 수 있다. 색필터(160)는 제1 부화소 영역(PA1) 및 제2 부화소 영역(PA2)에 위치하며, 제1 부화소 전극(191) 및 제2 부화소 전극(192)과 중첩할 수 있다. 색필터(160)는 스위칭 소자 영역(TA)에 더 배치되고, 제1 스위칭 소자(T1), 제2 스위칭 소자(T2) 및 제3 스위칭 소자(T3)와 중첩할 수도 있다.
표시 장치(1)가 색필터(160)를 포함하는 경우, 유기층(180)은 색필터(160) 상에 배치되어 색필터(160)의 단차를 평탄화할 수 있다. 다만 이에 한정되는 것은 아니며, 유기층(180) 및 색필터(160) 중 어느 하나는 생략될 수도 있다. 이하에서는 설명의 편의상, 표시 장치(1)가 유기층(180) 및 색필터(160)를 포함하는 경우를 예시로 설명한다.
색필터(160) 및 유기층(180)에는 제1 드레인 전극(175a)의 일부를 노출하는 제1 컨택홀(CH1) 및 제2 드레인 전극(175b)의 일부를 노출하는 제2 컨택홀(CH2)이 형성될 수 있다. 제1 컨택홀(CH1)을 통해 노출되는 부분은 제1 드레인 전극(175a)의 확장부(175a1)일 수 있으며, 제2 컨택홀(CH2)을 통해 노출되는 부분은 제2 드레인 전극(175b)의 확장부(175b1)일 수 있다.
유기층(180) 위에는 제3 도전층(190)이 위치할 수 있다.
제3 도전층(190)은 제1 부화소 전극(191) 및 제2 부화소 전극(192)을 포함할 수 있다.
제1 부화소 전극(191)은 대부분 제1 부화소 영역(PA1)에 위치할 수 있으며, 제2 부화소 전극(192)은 대부분 제2 부화소 영역(PA2)에 위치할 수 있다.
제1 부화소 전극(191)은 제1 컨택홀(CH1)을 통해 제1 드레인 전극(175a)과 전기적으로 연결될 수 있다. 제1 부화소 전극(191)은 제1 드레인 전극(175a)과 접촉할 수 있다. 제2 부화소 전극(192)은 제2 컨택홀(CH2)을 통해 제2 드레인 전극(175b)과 전기적으로 연결될 수 있으며, 제2 부화소 전극(192)은 제2 드레인 전극(175b)과 접촉할 수 있다.
제1 부화소 전극(191)은 제1 부화소 영역(PA1)에 위치하는 제1 줄기부(191a), 제1 부화소 영역(PA1)에 위치하고 제1 줄기부(191a)로부터 바깥쪽으로 뻗고 슬릿(191c)을 사이에 두고 서로 이격된 복수의 제1 가지부(191b), 제1 부화소 영역(PA1)에서 스위칭 소자 영역(TA)으로 연장된 제1 연장부(191d)를 포함할 수 있다.
제1 줄기부(191a)는 주로 제1 방향(DR1)으로 뻗는 가로 줄기부 및 주로 제2 방향(DR2)으로 뻗는 세로 줄기부를 포함하며, 제1 줄기부(191a)는 화소 전극(PE)을 부영역들, 예컨대 도메인들로 나눌 수 있다. 제1 줄기부(191a)는 십자 형상으로 제공될 수 있다. 이 경우, 제1 부화소 전극(191)은 제1 줄기부(191a)에 의해 4개의 부영역들(또는, 4개의 도메인들)로 나뉠 수 있다. 부영역들 각각에 위치하는 제1 가지부(191b)는 서로 뻗는 방향이 다를 수 있다. 예컨대, 도 3을 기준으로 우상방향의 부영역에 위치하는 제1 가지부(191b)는 제1 줄기부(191a)로부터 우상 방향으로 비스듬하게 뻗고, 우하방향의 부영역에 위치하는 제1 가지부(191b)는 제1 줄기부(191a)로부터 우하 방향으로 비스듬하게 뻗을 수 있다. 또한 좌상방향의 부영역에 위치하는 제1 가지부(191b)는 제1 줄기부(191a)로부터 좌상 방향으로 비스듬하게 뻗고, 좌하방향의 부영역에 위치하는 제1 가지부(191b)는 제1 줄기부(191a)로부터 좌하 방향으로 비스듬하게 뻗을 수 있다.
제1 연장부(191d)는 제1 줄기부(191a) 또는 제1 가지부(191b)로부터 스위칭 소자 영역(TA)으로 연장되어 제1 컨택홀(CH1)을 통해 제1 드레인 전극(175a)과 접속할 수 있다.
제1 부화소 전극(191)과 유사하게, 제2 부화소 전극(192)은 제2 부화소 영역(PA2)에 위치하는 제2 줄기부(192a), 제2 부화소 영역(PA2)에 위치하고 제2 줄기부(192a)로부터 바깥쪽으로 뻗고 슬릿(192c)을 사이에 두고 서로 이격된 복수의 제2 가지부(192b), 제2 부화소 영역(PA2)에서 스위칭 소자 영역(TA)으로 연장된 제2 연장부(192d)를 포함할 수 있다.
제2 줄기부(192a), 제2 가지부(192b) 및 제2 연장부(192d)는, 제1 줄기부(191a), 제1 가지부(191b) 및 제1 연장부(191d)와 각각 실질적으로 동일하거나 유사하므로, 중복되는 설명은 반복하지 않기로 한다.
제1 부화소 전극(191)은 제1 데이터선(171-1) 및 제2 데이터선(171-2)과 중첩할 수 있다. 제1 데이터선(171-1) 및 제2 데이터선(171-2) 중 제1 부화소 영역(PA1)에 위치하는 부분은 제1 부화소 전극(191)과 완전히 중첩할 수 있다. 예를 들어, 제1 부화소 영역(PA1)에서 제1 데이터선(171-1)과 제1 부화소 전극(191) 간의 중첩폭(WO1)은 제1 데이터선(171-1)의 선폭(WD1)과 실질적으로 동일할 수 있으며, 제2 데이터선(171-2)과 제1 부화소 전극(191)간의 중첩폭(WO2)은 제2 데이터선(171-2)의 선폭(WD2)과 실질적으로 동일할 수 있다.
유사하게, 제2 부화소 전극(192)은 제1 데이터선(171-1) 및 제2 데이터선(171-2)과 중첩할 수 있다. 제1 데이터선(171-1) 및 제2 데이터선(171-2) 중 제2 부화소 영역(PA2)에 위치하는 부분은 제2 부화소 전극(192)과 완전히 중첩할 수 있다. 예를 들어, 제2 부화소 영역(PA2)에서 제1 데이터선(171-1)과 제2 부화소 전극(192) 간의 중첩폭(WO3)은 제1 데이터선(171-1)의 선폭(WD1)과 실질적으로 동일할 수 있으며, 제2 데이터선(171-2)과 제2 부화소 전극(192)간의 중첩폭(WO4)은 제2 데이터선(171-2)의 선폭(WD2)과 실질적으로 동일할 수 있다.
제3 도전층(190)은 몰리브덴(Mo), 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 은(Ag), 마그네슘 (Mg), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 티타늄(Ti), 탄탈륨(Ta), 텅스텐(W), 구리(Cu) 가운데 선택된 하나 이상의 금속을 포함하고, 단일막 또는 다층막일 수 있다. 예를 들어, 제3 도전층(190)은 Ti/Al/Ti, Mo/Al/Mo, Mo/AlGe/Mo, Ti/Cu 등의 적층구조로 형성될 수 있다.
한편, 제1 도전층(120)은 제1 유지배선(127) 및 제2 유지배선(128)을 더 포함할 수 있다. 제1 유지배선(127) 및 제2 유지배선(128)에는 유지전압이 인가될 수 있으며, 유지전압은 공통전극(270)에 인가되는 공통전압과 동일할 수 있으나, 이에 한정되는 것은 아니다. 예를 들어, 유지전압은 분압 기준선(177)에 제공되는 전압과 다른 전압 레벨을 가질 수 있다.
제1 유지배선(127) 및 제2 유지배선(128)은 게이트선(121)과 동일한 물질로 이루어지고, 동일한 층에 위치할 수 있다.
제1 유지배선(127)은 게이트선(121)과 실질적으로 동일한 제1 방향(DR1)으로 뻗은 제1 부분(1271), 제1 부분(1271)에서 제2 방향(DR2)으로 연장되고 제1 부화소 전극(191)의 일측(예컨대 도면을 기준으로 좌측)에 인접 배치된 제2 부분(1273), 제1 부분(1271)에서 제2 방향(DR2)으로 연장되고 제1 부화소 전극(191)의 타측(예컨대, 도면을 기준으로 우측)에 인접 배치된 제3 부분(1275) 및 제1 부분(1271)에서 돌출된 제4 부분(1277)을 포함할 수 있다.
제1 유지배선(127)의 제2 부분(1273) 및 제3 부분(1275)은 제1 부화소 전극(191)과 중첩하지 않을 수 있다. 제2 부분(1273) 및 제3 부분(1275)은 제1 부화소 전극(191)의 양측에서의 광투과를 막는 차광패턴으로 기능할 수 있다.
제1 유지배선(127)의 제4 부분(1277)은 제1 드레인 전극(175a)의 확장부(175a1)와 중첩하며, 제1 부화소 영역(PA1)에서 유지 커패시턴스를 형성할 수 있다.
실시예들에서, 제1 유지배선(127)의 제4 부분(1277)은 제1 드레인 전극(175a)의 확장부(175a1)보다 작은 면적을 가지고, 평면도 상 제1 드레인 전극(175a)의 확장부(175a1)의 가장자리로부터 내측에 위치할 수 있다. 예를 들어, 제1 유지배선(127)의 제4 부분(1277)은 제2 방향(DR2)으로 제1 드레인 전극(175a)의 확장부(175a1)의 가장자리로부터 제5 거리(M5)만큼 내측에 위치하고, 제1 방향(DR1)으로 제1 드레인 전극(175a)의 확장부(175a1)의 가장자리로부터 제6 거리(M6)만큼 내측에 위치할 수 있다. 여기서, 제5 거리(M5) 및 제6 거리(M6)는, 앞서 설명한 제1 거리(M1) 및 제3 거리(M3)와 각각 같거나 유사할 수 있다. 즉, 제1 드레인 전극(175a)의 확장부(175a1)는 제1 유지배선(127)의 제4 부분(1277)을 완전히 커버할 수 있다. 다만, 이에 제한되는 것은 아니다. 예를 들어, 제1 유지배선(127)의 제4 부분(1277)은 평면도 상 제1 드레인 전극(175a)의 확장부(175a1)에 의해 완전히 커버될 수 있다.
제1 유지배선(127)과 유사하게, 제2 유지배선(128)은 게이트선(121)과 실질적으로 동일한 제1 방향(DR1)으로 뻗은 제5 부분(1281), 제5 부분(1281)에서 제2 방향(DR2)으로 연장되고 제2 부화소 전극(192)의 일측(예컨대 도면을 기준으로 좌측)에 인접 배치된 제6 부분(1283), 제5 부분(1281)에서 제2 방향(DR2)으로 연장되고 제2 부화소 전극(192)의 타측(예컨대, 도면을 기준으로 우측)에 인접 배치된 제7 부분(1285) 및 제5 부분(1281)에서 돌출된 제8 부분(1287)을 포함할 수 있다.
제6 부분(1283) 및 제7 부분(1285)은 제2 부화소 전극(192)과 중첩하지 않을 수 있다. 제6 부분(1283) 및 제3 부분(1285)은 제2 부화소 전극(192)의 양측에서의 광투과를 막는 차광패턴으로 기능할 수 있다.
제2 유지배선(128)의 제8 부분(1287)은 제2 부화소 전극(192)과 부분적으로 중첩하여 제2 부화소 영역(PA2)에서 유지 커패시턴스를 형성할 수 있다.
한편, 제3 도전층(190)은 제1 차폐전극(SHE1), 제2 차폐전극(SHE2) 및 연결전극(SHEc)을 더 포함할 수 있다. 제1 차폐전극(SHE1), 제2 차폐전극(SHE2) 및 연결전극(SHEc)은 제1 부화소 전극(191) 및 제2 부화소 전극(192)과 동일한 층에 위치하고 동일한 물질로 이루어질 수 있다.
제1 차폐전극(SHE1), 제2 차폐전극(SHE2) 및 연결전극(SHEc)은 제1 부화소 전극(191) 및 제2 부화소 전극(192)과 물리적으로 이격될 수 있다.
제1 차폐전극(SHE1)은 유기층(180) 상에 위치하고 제1 유지배선(127)의 제2 부분(1273) 및 제2 유지배선(128)의 제6부분(1283)과 중첩할 수 있다.
제2 차폐전극(SHE2)은 유기층(180) 상에 위치하고 제1 유지배선(127)의 제3 부분(1275) 및 제2 유지배선(128)의 제7부분(1285)과 중첩할 수 있다.
제1 차폐전극(SHE1)은, 평면도 상에서, 제1 유지배선(127)의 제2 부분(1273) 및 제2 유지배선(128)의 제6 부분(1283)을 완전히 커버할 수 있다. 또한, 제1 차폐전극(SHE1)의 선폭 또는 제1 방향(DR1)으로의 폭(WS1)은 제2 부분(1273)의 선폭(WC1) 및 제5부분(1283)의 선폭(WC3)보다 클 수 있다. 유사하게 제2 차폐전극(SHE2)은, 평면도 상에서, 제1 유지배선(127)의 제3 부분(1275) 및 제2 유지배선(128)의 제7 부분(1285)을 완전히 커버할 수 있다. 또한, 제2 차폐전극(SHE2)의 선폭 또는 제1 방향(DR1)으로의 폭(WS2)은 제3 부분(1275)의 선폭(WC2) 및 제6 부분(1285)의 선폭(WC4)보다 클 수 있다.
연결전극(SHEc)은 제1 차폐전극(SHE1)과 제2 차폐전극(SHE2)을 서로 전기적으로 연결할 수 있다.
제1 차폐전극(SHE1) 및 제2 차폐전극(SHE2)에는 공통전극(270)에 인가되는 공통전압과 동일 레벨의 전압이 인가될 수 있다. 이 경우, 공통전극(270)과 제1 차폐전극(SHE1) 사이 및 공통전극(270)과 제2 차폐전극(SHE2)사이에는 전계가 형성되지 않을 수 있다. 따라서, 제1 부화소 전극(191) 및 제2 부화소 전극(192)의 양측에 위치한 액정 분자들이 오배열될 가능성이 낮아지며, 빛샘이 감소할 수 있다. 또한, 빛샘을 방지하기 위해 형성하는 차광부재(220)의 면적을 더욱 감소시키거나 차광부재(220)가 생략될 수 있다. 따라서, 표시 장치(1)의 개구율이 더욱 증가할 수 있다.
이하, 제2 기판(200)에 대해 설명한다.
제2 기판(200)은 제2 베이스 기판(210), 차광부재(220), 오버코트층(250), 공통전극(270)을 포함할 수 있다.
제2 베이스 기판(210)은 제1 베이스 기판(110)과 유사하게 절연 기판일 수 있다. 또한, 제2 베이스 기판(210)은 고내열성을 갖는 고분자 또는 플라스틱을 포함할 수도 있다. 제2 베이스 기판(210)은 가요성을 가질 수도 있다.
제1 베이스 기판(110)을 향하는 제2 베이스 기판(210)의 일면에는 차광부재(220)가 위치할 수 있다. 차광부재(220)는 스위칭 소자 영역(TA)과 중첩할 수 있다. 차광부재(220)는 블랙 카본(black carbon) 등의 차광성 안료 또는 크롬(Cr) 등의 불투명 물질을 포함할 수 있으며, 감광성 유기 물질을 포함할 수 있다. 다만 이에 한정되는 것은 아니며, 예를 들어, 차광부재(220)는 제1 기판(100)에 위치할 수도 있다.
오버코트층(250)은 제2 베이스 기판(210)의 일면 상에 형성되어 차광부재(220)를 덮을 수 있다. 오버코트층(250)은 차광부재(220)에 의해 형성된 단차를 평탄화 할 수 있다. 오버코트층(250)은 생략될 수도 있다.
오버코트층(250) 상에는 공통전극(270)이 위치할 수 있다. 오버코트층(250)이 생략되는 경우, 공통전극(270)은 제2 베이스 기판(210) 및 차광부재(220) 위에 위치할 수 있다. 공통전극(270)은 ITO, IZO 등과 같은 투명 도전 물질로 이루어질 수 있다. 공통전극(270)은 제2 베이스 기판(210)의 전면에 걸쳐 전체적으로 형성될 수 있다. 공통전극(270)에는 공통 전압이 인가되고, 제1 부화소 전극(191) 및 제2 부화소 전극(192)과 함께 전계를 형성할 수 있다. 이 경우, 전계의 크기에 따라 액정층(300)내의 액정분자들의 배열이 변화되어 광 투과율이 제어될 수 있다.
이하에서는, 도 7을 더 참조하여, 제1 내지 제3 스위칭 소자들(T1, T2, T3)간의 관계를 보다 상세히 설명하고, 또한, 표시 장치(1)의 시인성과 관련된 유지 커패시턴스 및 제1 스위칭 소자(T1)의 게이트 커패시턴스에 대해 설명하기로 한다.
도 7의 도 1의 표시 장치의 화소에 포함된 제2 도전층이 시프트된 경우를 설명하기 위한 도면이다.
도 3 및 도 7을 참조하면, 표시 장치(1)에 포함된 제2 도전층(170)이 상측으로 선폭(WL1)(예를 들어, 약 2um)만큼 시프트 된 경우를 가정하여, 이하 설명하기로 한다.
앞서 설명한 바와 같이, 도전층(120)은 반도체층(150)를 형성하기 위한 마스크와 다른 마스크를 이용하여 형성될 수 있다. 이 경우, 공정 오차에 따라, 제2 도전층(170)과 반도체층(150) 간의 얼라인이 틀어지거나 변화할 수 있다. 즉, 제2 도전층(170)은 반도체층(150)을 기준으로 상/하/좌/우측으로 특정 크기만큼 시프트될 수 있다.
제2 도전층(170)이 상측으로 시프트 됨에 따라, 제1 소스 전극(173a) 및 제1 드레인 전극(175a)은 제1 반도체 패턴(151)을 기준으로 상측으로 시프트될 수 있다. 이 경우, 제1 스위칭 소자(T1)의 채널 폭 및 채널 길이는 변화하지 않을 수 있다. 제1 스위칭 소자(T1)는 “I” 형상의 채널을 가지며, 제1 소스 전극(173a) 및 제1 드레인 전극(175a)가 제1 반도체 패턴(151)의 외측으로 제1 거리(M1)(및/또는, 제2 거리(M2)) 이상으로 연장되어 형성되기 때문이다.
도 7에 도시된 바와 같이, 제1 드레인 전극(175a)이 상측으로 시프트되더라도, 제1 드레인 전극(175a)은 제1 반도체 패턴(151)보다 하측으로 특정 길이(M2_1)(예를 들어, 약 1um)만큼 돌출된 상태를 가질 수 있다.
즉, 제1 소스 전극(173a)이 제1 반도체 패턴(151)과 중첩하는 부분의 형상 및 면적이 변화하지 않고, 제1 드레인 전극(175a)이 제1 반도체 패턴(151)과 중첩하는 부분의 형상 및 면적이 변화하지 않으며, 이들 사이에서 채널을 형성하는 제1 반도체 영역(151a)의 형상 및 면적이 변화하지 않고, 따라서, 제1 스위칭 소자(T1)의 채널 폭 및 채널 길이는 변화하지 않을 수 있다.
유사하게, 제2 도전층(170)이 상측으로 시프트 됨에 따라, 제2 소스 전극(173b) 및 제2 드레인 전극(175b)은 제1 반도체 패턴(151)을 기준으로 상측으로 시프트될 수 있다. 이 경우에도, 제2 스위칭 소자(T2)의 채널 폭 및 채널 길이는 변화하지 않고 일정하게 유지될 수 있다. 제1 스위칭 소자(T1)와 유사하게, 제2 스위칭 소자(T2)는 “I” 형상의 채널을 가지며, 제2 소스 전극(173b) 및 제2 드레인 전극(175b)가 제1 반도체 패턴(151)의 외측으로 제1 거리(M1)(및/또는, 제2 거리(M2)) 이상으로 연장되어 형성되기 때문이다.
유사하게, 제2 도전층(170)이 상측으로 시프트 됨에 따라, 제3 소스 전극(173c) 및 제3 드레인 전극(175c)은 제1 반도체 패턴(151)을 기준으로 상측으로 시프트될 수 있다. 이 경우에도, 제3 스위칭 소자(T3)의 채널 폭 및 채널 길이는 변화하지 않고 일정하게 유지될 수 있다. 제1 및 제2 스위칭 소자들(T1, T2)과 유사하게, 제3 스위칭 소자(T3)는 “I” 형상의 채널을 가지며, 제3 소스 전극(173c) 및 제3 드레인 전극(175c)가 제1 반도체 패턴(151)의 외측으로 제1 거리(M1)(및/또는, 제2 거리(M2)) 이상으로 연장되어 형성되기 때문이다.
도 7에 도시된 것과 달리, 제2 도전층(170)이 좌측, 하측 및/또는 우측으로 시프트되더라도, 제1 스위칭 소자(T1), 제2 스위칭 소자(T2), 및 제3 스위칭 소자(T3) 각각의 채널 폭 및 채널 길이는 변화하지 않고 일정하게 유지될 수 있다. 제1 소스 전극(173a)은 제1 반도체 패턴(151)보다 제3 거리(M3)(예를 들어, 약 3um)만큼 내측에 위치하고, 제3 소스 전극(173c)(또는, 분압 기준선(177))도 제1 반도체 패턴(151)보다 제4 거리(M4)(예를 들어, 약 3um)만큼 내측에 위치하기 때문이다.
제2 스위칭 소자(T2)를 통과한 데이터 전압은 제3 스위칭 소자(T3)로 인하여 일부만이 제2 드레인 전극(175b)으로 출력되어 제2 부화소 전극(192)으로 인가될 수 있다. 데이터 전압은 제2 스위칭 소자(T2)와 제3 스위칭 소자(T3) 간의 저항비에 의해 분압되며, 저항비는 박막 트랜지스터(TFT)와 같은 스위칭 소자의 주요 특징인 외형비(aspect ratio)에 결정될 수 있다. 여기서, 외형비란 채널 길이에 대한 채널 폭의 비율일 수 있다.
예를 들어, 제1 드레인 전극(175a)을 통해 제1 부화소 전극(191)에 제공되는 제1 데이터 전압 및 제2 드레인 전극(175b)을 통해 제2 부화소 전극(192)에 제공되는 제2 데이터 전압 간의 관계(즉, 데이터 전압비)는 “V2/V1 = (CW2/CL2)/{(CW2/CL2)+(CW3/CL2)}”로 표현될 수 있다. 여기서, V1은 제1 데이터 전압이고, V2는 제2 데이터 전압이며, CW2 및 CL2는 제2 스위칭 소자(T2)의 채널 폭 및 채널 길이이고, CW3 및 CL3는 제3 스위칭 소자(T3)의 채널 폭 및 채널 길이일 수 있다. 즉, 제1 데이터 및 제2 데이터 전압 간의 전압비는 제2 및 제2 스위칭 소자(T2, T3) 각각의 채널 폭 및 채널 길이에 의해 결정될 수 있다.
공정 오차에 의해 제2 도전층(170) 및 반도체층(150) 간의 얼라인이 변화하더라도, 제2 스위칭 소자(T2)의 채널 폭 및 채널 길이와, 제3 스위칭 소자(T3)의 채널 폭 및 채널 길이가 변화하지 않으며, 따라서, 제1 및 제2 데이터 전압들간의 전압비는 변화하지 않고, 표시 장치(1)에서 영역별로 표시 품질 및 시인성이 균일하게 유지될 수 있다.
한편, 제1 스위칭 소자(T1)의 게이트 커패시턴스(즉, 제1 게이트 전극(173a)과 반도체층(150)의 중첩에 의해 형성되는 커패시턴스)의 변화와, 제1 부화소(PX1)의 유지 커패시턴스의 변화는, 제1 스위칭 소자(T1)의 킥백 전압을 변화시킬 수 있다. 또한, 화소(PX)들의 킥백 전압의 산포(또는, 불균일한 분포)는 표시 영상에 잔상을 유발하거나 시인성을 악화시킬 수 있다. 이와 관련하여, 제1 스위칭 소자(T1)의 게이트 커패시턴스 및 제1 부화소(PX1)의 유지 커패시턴스를 설명한다.
먼저, 제1 스위칭 소자(T1)의 게이트 커패시턴스와 관련하여, 제2 도전층(170)이 상측으로 시프트 됨에 따라, 제1 드레인 전극(175a)이 상측으로 시프트될 수 있다. 이 경우에도, 제1 드레인 전극(175a)이 제1 반도체 패턴(151)과 중첩하는 면적은 변화하지 않고, 따라서, 제1 스위칭 소자(T1)의 게이트 커패시턴스는 변화하지 않을 수 있다. 제1 드레인 전극(175a)의 막대형 부분이 제1 부화소 영역(PA1) 및 제2 부화소 영역(PA2)으로 연장하고, 또한, 제1 반도체 패턴(151)의 외측으로 특정 길이(예를 들어, 제2 길이(M2))이상으로 돌출되어 배치되기 때문이다.
제1 부화소(PX1)의 유지 커패시턴스와 관련하여, 제2 도전층(170)이 상측으로 시프트 됨에 따라, 제1 드레인 전극(175a)가 상측으로 시프트될 수 있다. 즉, 제1 드레인 전극(175a)의 확장부(175a1)가 제1 유지배선(127)의 제4 부분(1277)을 기준으로 상측으로 시프트될 수 있다. 이 경우에도, 제1 유지배선(127)의 제4 부분(1277)과 제1 드레인 전극(175a)의 확장부(175a1) 간의 중첩 면적은 변화하지 않고, 따라서, 제1 부화소(PX1)의 유지 커패시턴스는 변화하지 않을 수 있다. 제1 드레인 전극(175a)의 확장부(175a1)가 제1 유지배선(127)의 제4 부분(1277)보다 큰 면적을 가지고, 충분한 마진(예를 들어, 제1 방향(DR1)으로 제6 거리(M6), 제2 방향(DR2)으로 제5 거리(M5))을 가지고 제1 유지배선(127)의 제4 부분(1277)을 완전히 커버하기 때문이다.
상술한 바와 같이, 제1 내지 제3 스위칭 소자들(T1, T2, T3) 각각은 “I” 형상의 채널을 가지고, 제1 내지 제3 스위칭 소자들(T1, T2, T3) 각각의 소스 전극 및 드레인 전극은 제1 반도체 패턴(151)과 교차하여 제1 반도체 패턴(151) 외측으로 충분한 마진(예를 들어, 제2 방향(DR2)으로 제1 및 제2 거리들(M1, M2))으로 연장하여 형성되며(또는, 평면상 제1 반도체 패턴(151)과 완전 중첩하되 제2 방향(DR2)으로 제1 반도체 패턴(151)보다 제1 및 제2 거리들(M1, M2)의 총합만큼 긴 영역을 가로질러 형성되며), 또한, 제1 반도체 패턴(151)이 평면도 상에서 폭 방향으로 제1 내지 제3 스위칭 소자들(T1, T2, T3)의 소스 전극들 및 드레인 전극들을 충분한 마진(예를 들어, 제1 방향(DR1)으로 제3 및 제4 거리들(M3, M4))을 가지고 완전히 커버할 수 있다. 따라서, 반도체층(150)과 제2 도전층(170) 간의 얼라인이 변화하거나 오차가 발생하더라도, 제1 내지 제3 스위칭 소자들(T1, T2, T3) 각각의 채널 폭 및 채널 길이는 변화하지 않고, 제1 부화소(PX1)에 대한 제1 데이터 전압 및 제2 부화소(PX2)에 대한 제2 데이터 전압들간의 전압비는 변화하지 않으며, 표시 장치(1)에서 영역별로 표시 품질 및 시인성이 균일하게 유지될 수 있다.
또한, 제1 스위칭 소자(T1)의 게이트 커패시턴스가 변화하지 않고 일정하게 유지됨으로써, 제1 스위칭 소자(T1)의 킥백 전압이 일정하게 유지되고, 화소(PX)들의 킥백 전압의 산포에 기인한 표시 영상의 잔상, 시인성 악화 등이 방지될 수 있다.
나아가, 제1 부화소(PX1)의 유지 커패시턴스를 형성하는 제1 드레인 전극(175a)의 확장부(175a1)가 충분한 마진(예를 들어, 제1 방향(DR1)으로 제6 거리(M6), 제2 방향(DR2)으로 제5 거리(M5))을 가지고 제1 유지배선(127)의 제4 부분(1277)을 완전히 커버함으로써, 제1 부화소(PX1)의 유지 커패시턴스가 일정하게 유지되며, 제1 스위칭 소자(T1)의 킥백 전화의 변화가 방지되고, 화소(PX)들의 킥백 전압의 산포에 기인한 표시 영상의 잔상, 시인성 악화 등이 방지될 수 있다.
도 8은 도 1의 표시 장치의 화소의 또 다른 예를 나타내는 도면이다.
도 3 및 도 8을 참조하면, 표시 장치(1_1)는 제3 내지 제9 반도체 패턴들(153 내지 159)를 더 포함한다는 점에서, 도 3의 표시 장치(1)와 상이하다.
제3 내지 제9 반도체 패턴들(153 내지 159)은 반도체층(150)에 포함되고, 제1 반도체 패턴(151)과 동일한 공정을 통해 형성될 수 있다. 제3 내지 제9 반도체 패턴들(153 내지 159)은 게이트 절연층(140)과 제2 도전층(170) 사이에 배치되고, 제2 도전층(170)에 포함된 제1 데이터선(171-1), 제2 데이터선(171-2), 제1 소스 전극(173a)(또는, 제1 전극선), 제2 소스 전극(173b)(또는, 제3 전극선), 및 분압 기준선(177)을 지지할 수 있다.
제3 반도체 패턴(153)은 게이트선(121)과 제1 데이터선(171-1)이 중첩하는 영역 중에서 게이트선(121)의 제1 중첩 부분(예를 들어, 게이트선(121)의 상측 부분) 상에 배치될 수 있다. 제3 반도체 패턴(153)은 게이트선(121)의 제1 중첩 부분을 완전히 커버할 수 있다. 예를 들어, 제3 반도체 패턴(153)은 게이트선(121)의 제1 중첩 부분의 면적보다 큰 면적을 가지고, 상하측으로 돌출되며, 또한, 좌우측으로 특정 거리만큼 돌출될 수 있다. 예를 들어, 제3 반도체 패턴(153)은 게이트선(121)의 제1 중첩 부분보다 좌측으로 제7 거리(M7)만큼 돌출되고, 우측으로 제8 거리(M8)만큼 돌출되며, 제7 거리(M7) 및 제8 거리(M8)은 앞서 설명한 제3 거리(M3) 및 제4 거리(M4)와 각각 동일하거나 유사할 수 있다.
제3 반도체 패턴(153)은 게이트선(121)의 제1 중첩 부분을 완전히 커버함으로써, 반도체 층(150)과 제2 도전층(170) 사이의 얼라인이 변화하더라도, 제1 데이터선(171-1)을 온전히 지지할 수 있다.
표시 장치(1_1)가 대면적화 됨에 따라, 제1 데이터선(171-1)(및/또는, 게이트선(121))의 길이(즉, 평면도 상 연장하는 길이)가 길어져 제1 데이터선(171-1)의 저항이 증가되고, 신호의 감소 및 지연 등이 발생할 수 있다. 제1 데이터선(171-1)의 저항 등을 감소시키기 위해, 제1 데이터선(171-1)은 충분히 큰 두께를 가질 수 있다. 제3 반도체 패턴(153)은 제1 데이터선(171-1)을 지지함으로써, 제1 데이터선(171-1)의 두께 증가로 인한 간섭, 단선 등의 결함을 완화하거나 배제시킬 수 있다.
유사하게, 제4 반도체 패턴(154)는 게이트선(121)과 제1 데이터선(171-1)이 중첩하는 영역 중에서 게이트선(121)의 제2 중첩 부분(예를 들어, 게이트선(121)의 하측 부분) 상에 배치될 수 있다. 제4 반도체 패턴(154)은 게이트선(121)의 제2 중첩 부분을 완전히 커버할 수 있다. 예를 들어, 제4 반도체 패턴(154)은 게이트선(121)의 제2 중첩 부분의 면적보다 큰 면적을 가지고, 상하측으로 돌출되며, 또한, 좌우측으로 특정 거리만큼 돌출되도록 배치될 수 있다. 한편, 도 9에서 제4 반도체 패턴(153)은 제3 반도체 패턴(153)과 분리된 것으로 도시되어 있으나, 이에 제한되는 것은 아니며, 예를 들어, 제3 반도체 패턴(153) 및 제4 반도체 패턴(154)는 일체로 형성될 수 있다.
제5 반도체 패턴(155)는 제1 소스 전극(173a)(및 제3 소스 전극(173b))와 제1 데이터선(171-1)을 연결되는 연결선과 중첩하는 게이트선(121)의 제3 중첩 부분 상에 배치되고, 연결선을 지지할 수 있다. 제5 반도체 패턴(155)은 제1 반도체 패턴(151)과 이격되어 배치되며, 채널을 가지지 않거나 형성하지 않을 수 있다.
제6 반도체 패턴(156)은 분압 기준선(177)과 게이트선(121)이 중첩하는 영역 중에서 게이트선(121)의 제4 중첩 부분(예를 들어, 게이트선(121)의 상측 부분) 상에 배치되고, 분압 기준선(177)을 지지할 수 있다. 제6 반도체 패턴(156)은 제1 반도체 패턴(151)과 이격되어 배치되며, 채널을 가지지 않을 수 있다.
유사하게, 제7 반도체 패턴(157)은 분압 기준선(177)과 게이트선(121)이 중첩하는 영역 중에서 게이트선(121)의 제5 중첩 부분(예를 들어, 게이트선(121)의 하측 부분) 상에 배치되고, 분압 기준선(177)을 지지할 수 있다. 제7 반도체 패턴(156)은 제1 반도체 패턴(151)과 이격되어 배치되며, 채널을 가지지 않을 수 있다.
제8 반도체 패턴(158)은, 제3 반도체 패턴(153)과 유사하게, 게이트선(121)과 제2 데이터선(171-2)이 중첩하는 영역 중에서 게이트선(121)의 제6 중첩 부분(예를 들어, 게이트선(121)의 상측 부분) 상에 배치되고, 제2 데이터선(171-2)를 지지할 수 있다.
유사하게, 제9 반도체 패턴(159)은 게이트선(121)과 제2 데이터선(171-2)이 중첩하는 영역 중에서 게이트선(121)의 제7 중첩 부분(예를 들어, 게이트선(121)의 하측 부분) 상에 배치되고, 제2 데이터선(171-2)를 지지할 수 있다.
도 8을 참조하여 설명한 바와 같이, 표시 장치(1_1)는 제3 내지 제9 반도체 패턴들(153 내지 159)을 통해 저항 감소를 위해 두꺼워진 배선들(예를 들어, 제1 데이터선(171-1) 등)을 지지하고, 두께 증가로 인한 배선들 간의 간섭, 단선 등의 결함을 감소시킬 수 있다.
도 9는 도 1의 표시 장치의 화소의 또 다른 예를 나타내는 레이아웃도이다. 도 10은 도 9의 Q2 영역을 확대한 도면이다.
도 2, 도 3, 도 9 및 도 10을 참조하면, 표시 장치(1_2)는 제1 유지배선(127_1) 및 제1 드레인 전극(175a_1)을 포함한다는 점에서, 도 2의 표시 장치(1)와 상이하다. 제1 유지배선(127_1) 및 제1 드레인 전극(175a_1)을 제외하고, 표시 장치(1_2)는 도 2의 표시 장치(1)와 실질적으로 동일하거나 유사할 수 있다. 따라서, 중복되는 설명은 반복하지 않기로 한다.
제1 유지배선(127_1)은, 제4 부분(1277_1)을 제외하고, 도 2 및 도 3을 참조하여 설명한 제1 유지배선(127)과 실질적으로 동일하거나 유사할 수 있다.
제1 유지배선(127_1)의 제4 부분(1277_1)은 사각형의 평면 형상을 가지고, 제1 유지배선(127)의 제4 부분(1277)보다 크게 형성될 수 있다.
제1 드레인 전극(175a_1)은 막대형 부분 및 확장부(175a1_1)를 포함할 수 있다. 막대형 부분은, 도 2 및 도 3을 참조하여 설명한 바와 같이, 제1 데이터 패턴(151)(및 게이트선(121))과 중첩하고, 제2 방향(DR2)과 대체로 나란하게 연장할 수 있다.
제1 드레인 전극(175a_1)의 확장부(175a_1)는 사각형의 평면 형상을 가지고, 제1 유지배선(127_1)의 제4 부분(1277_1)과 중첩하되, 제1 유지배선(127_1)의 제4 부분(1277_1)보다 작은 면적을 가지고, 평면도 상에서 제1 유지배선(127_1)의 제4 부분(1277_1)과 완전 중첩할 수 있다.
제1 드레인 전극(175a_1)의 확장부(175a_1)는, 제1 유지배선(127_1)의 제4 부분(1277_1)의 가장자리로부터, 제1 방향(DR1)으로 제6 거리(M6_1)만큼 내측에 위치하고, 제2 방향(DR2)으로 제5 거리(M5_1)만큼 내측에 위치할 수 있다. 여기서, 제5 거리(M5_1) 및 제6 거리(M6_1)은, 도 3을 참조하여 설명한 제5 거리(M5) 및 제6 거리(M6)와 각각 같을 수 있다.
즉, 도 2 및 도 3에서는 제1 드레인 전극(175a)의 확장부(175a)가 제1 유지배선(127)의 제4 부분(1277)을 커버하고, 도 7에서는 평면도 상 제1 유지배선(127_1)의 제4 부분(1277_1)이 제1 드레인 전극(175a_1)의 확장부(175a_1)를 커버할 수 있다.
제1 유지배선(127_1)의 제4 부분(1277_1)과 제1 드레인 전극(175a_1)의 확장부(175a_1)가 중첩하는 면적에 의해 제1 부화소 영역(PA1)의 유지 커패시턴스가 결정될 수 있다. 따라서, 제1 유지배선(127_1)의 제4 부분(1277_1)을 제1 드레인 전극(175a_1)의 확장부(175a_1)보다 크게 형성됨으로써, 제2 도전층(170)의 얼라인 변화(또는, 시프팅)에 기인한 제1 부화소 영역(PA1)의 유지 커패시턴스의 변화가 방지될 수 있다.
도 11은 도 1의 표시 장치의 화소의 또 다른 예를 나타내는 레이아웃도이다. 도 12는 도 11의 Q3 영역을 확대한 도면이다.
도 2, 도 3, 도 11 및 도 12를 참조하면, 표시 장치(1_3)는 제1 반도체 패턴(151_1) 및 제2 드레인 전극(175b_1)(또는, 제4 전극선)를 포함한다는 점에서, 도 2의 표시 장치(1)와 상이하다.
제1 반도체 패턴(151_1)은 제1 반도체 영역(151a), 제2 반도체 영역(151b) 및 제3 반도체 영역(151c_1)을 포함할 수 있다. 제1 반도체 영역(151a), 제2 반도체 영역(151b) 및 제3 반도체 영역(151c_1)은 도 2 및 도 3을 참조하여 설명한 제1 반도체 영역(151a), 제2 반도체 영역(151b) 및 제3 반도체 영역(151c)과 실질적으로 동일하거나 유사하므로, 중복되는 설명은 반복하지 않기로 한다.
제3 반도체 영역(151c_1)의 폭(즉, 제2 방향(DR2)으로의 폭)은 제2 반도체 영역(151b)(또는, 제1 반도체 영역(151a))의 폭보다 작을 수 있다. 따라서, 제3 스위칭 소자(T3)의 채널 폭은 제2 스위칭 소자(T3)의 채널 폭보다 작을 수 있다.
앞서 설명한 바와 같이, 제3 스위칭 소자(T3_1)의 저항비는 제1 스위칭 소자(T1)의 저항비의 약 1/3배이고, 제3 스위칭 소자(T3_1)의 저항비는 채널 길이에 대한 채널 폭의 비율일 수 있다. 제3 스위칭 소자(T3_1)의 채널 폭이 감소함에 따라, 감소된 채널 길이를 가지더라도, 제3 스위칭 소자(T3_1)의 요구 저항비를 만족시킬 수 있다. 즉, 제3 스위칭 소자(T3_1)의 채널 폭 및 채널 길이가 감소되고, 제3 스위칭 소자(T3_1)의 배치 공간이 감소하며, 표시 장치(1_3)의 개구율이 향상될 수 있다.
일 실시예에서, 제2 드레인 전극(175b_1)의 폭(WL1)은 제1 소스 전극(173a)(또는, 제1 드레인 전극(175a))의 폭의 1.5배 내지 3배 일 수 있다. 예를 들어, 제1 소스 전극(173a)의 폭이 약 2um 인 경우, 제2 드레인 전극(175b_1)의 폭(WL1)은 4um 내지 6um, 또는, 약 5um 일 수 있다.
이 경우, 제2 도전층(170)과 반도체층(150) 간의 얼라인이 변화하더라도, 예를 들어, 제2 도전층(170)이 반도체층(150)을 기준으로 제1 방향(DR1)으로 시프트되더라도, 제2 스위칭 소자(T2)의 채널 폭 및 채널 길이와, 제3 스위칭 소자(T3_1)의 채널 폭 및 채널 길이가 변화하지 않을 수 있다.
상술한 바와 같이, 제3 반도체 영역(151c_1)의 폭이 제2 반도체 영역(151b)의 폭보다 작고, 제2 드레인 전극(175b_1)(또는, 제4 전극선)의 폭을 상대적으로 증가시킴으로써, 표시 장치(1)의 영역별 표시 품질 및 시인성을 균일하게 유지시킬 수 있을 뿐만 아니라, 개구율을 보다 향상시킬 수 있다.
한편, 도 11 및 도 12에서, 제1 반도체 패턴(151_1)의 폭은 제2 드레인 전극(175b_1)과 중첩하는 부분에서 비연속적으로 변화하는 것으로 도시되어 있으나, 이에 제한되는 것은 아니다. 예를 들어, 제1 반도체 패턴(151_1)의 폭은 제3 반도체 영역(151c_1)의 중앙(즉, 제2 드레인 전극(175b_1)과 중첩하지 않는 부분)에서 변화하고, 제3 반도체 영역(151c_1)의 평균 폭은 제2 반도체 영역(151b)의 폭보다 작을 수 있다. 이 경우, 제2 드레인 전극(175b_1)의 폭은 제1 소스 전극(173a)(또는, 제2 드레인 전극(175b))의 폭과 같을 수 있다.
도 13은 도 1의 표시 장치의 화소의 또 다른 예를 나타내는 레이아웃도이다. 도 14는 도 13의 Q4 영역을 확대한 도면이다.
도 11 내지 도 14를 참조하면, 표시 장치(1_4)는 제1 반도체 패턴(151_2)를 포함한다는 점에서, 도 11의 표시 장치(1_3)와 상이하다.
제1 반도체 패턴(151_2)은 제1 반도체 영역(151a), 제2 반도체 영역(151b) 및 제3 반도체 영역(151c_2)을 포함할 수 있다.
제3 반도체 영역(151c_2)은, 도 12를 참조하여 설명한 제3 반도체 영역(151c_1)과 유사하게, 제2 반도체 영역(151b)(또는, 제1 반도체 영역(151a))의 폭보다 작은 폭(또는, 평균 폭)을 가질 수 있다.
다만, 도 12를 참조하여 설명한 제3 반도체 영역(151c_1)의 폭은 제1 방향(DR1)을 따라 일정하나, 제3 반도체 영역(151c_2)의 폭은 제1 방향(DR1)을 따라 변화할 수 있다. 도 14에 도시된 바와 같이, 제3 반도체 영역(151c_2)의 폭은 제2 드레인 전극(175b)(또는, 제4 전극선)에 인접할수록 커지고, 분압 기준선(177)에 인접할수록 작아질 수 있다.
이 경우에도, 표시 장치(1)의 영역별 표시 품질 및 시인성을 균일하게 유지시킬 수 있을 뿐만 아니라, 개구율을 보다 향상시킬 수 있다.
한편, 도 13 및 도 14에서, 제1 반도체 패턴(151_2)의 폭은 제2 드레인 전극(175b_1)과 중첩하는 부분에서부터 분압 기준선(177)과 중첩하는 부분까지 선형적으로 변화하는 것으로 도시되어 있으나, 이에 제한되는 것은 아니다. 예를 들어, 제1 반도체 패턴(151_2)의 폭은 제3 반도체 영역(151c_1)의 중앙에서만 변화할 수 있다. 이 경우, 제2 드레인 전극(175b_1)의 폭은 제1 소스 전극(173a)(또는, 제2 드레인 전극(175b))의 폭과 같을 수 있다.
도 15는 도 1의 표시 장치의 화소의 또 다른 예를 나타내는 레이아웃도이다. 도 16은 도 15의 Q5 영역을 확대한 도면이다.
도 2, 도 3, 도 15 및 도 16을 참조하면, 표시 장치(1_5)는 제1 반도체 패턴(151_3)을 포함하고, 제2 반도체 패턴(152) 및 제3 드레인 전극(175c_1)(또는, 제5 전극선, 제5 전극 패턴)을 더 포함한다는 점에서, 도 2의 표시 장치(1)와 상이하다.
제1 반도체 패턴(151_3)은, 제1 반도체 영역(151a) 및 제2 반도체 영역(151b)를 포함하고, 제1 반도체 영역(151a) 및 제2 반도체 영역(151b)은 도 2 및 도 3을 참조하여 설명한 제1 반도체 영역(151a) 및 제2 반도체 영역(151b)과 실질적으로 동일하거나 유사할 수 있다.
제2 반도체 패턴(152)은 반도체층(150)에 형성되고, 제1 반도체 패턴(151_3)으로부터 제1 방향(DR1)으로 이격되어 배치될 수 있다.
제2 반도체 패턴(152)은 제3 반도체 영역(151c_3)을 포함하고, 제3 스위칭 소자(T3_3)의 채널을 구성할 수 있다. 제2 반도체 패턴(152)의 폭(W4)은 제1 반도체 패턴(151_3)의 폭(W1)보다 작을 수 있다. 예를 들어, 제2 반도체 패턴(152)의 폭(W4)은 제1 반도체 패턴(151_3)의 폭(W1)의 2/3 내지 1/3배, 또는, 1/2배 일 수 있다. 한편, 제2 반도체 패턴(152) 중 채널 영역(또는, 제3 반도체 영역(151c_3))의 길이(L3_3)는 제2 반도체 영역(151b)의 길이(L2)와 같거나 다를 수 있다.
제3 드레인 전극(175c_1)은 제2 드레인 전극(175b)과 전기적으로 연결되고, 대체적으로 제2 방향(DR2)으로 연장하며, 제2 반도체 패턴(152)과 교차하고, 제2 반도체 패턴(152)과 중첩할 수 있다. 제2 드레인 전극(175b)와 유사하게, 제3 드레인 전극(175c_1)은 제1 부화소 영역(PA1) 및 제2 부화소 영역(PA2)으로 연장하며, 또한, 제2 반도체 패턴(152)의 외측으로 돌출될 수 있다. 제3 드레인 전극(175c_1)의 돌출부(즉, 제2 반도체 패턴(152)의 외측으로 돌출된 부분)의 길이(M1)는 제2 드레인 전극(175b)의 돌출부의 길이(M1)와 같을 수 있다.
제3 드레인 전극(175c_1)은 제1 방향(DR1)으로 제2 반도체 패턴(152)의 가장자리보다 내측에 위치할 수 있다. 즉, 제2 반도체 패턴(152)은 제1 방향(DR1)으로 제3 드레인 전극(175c_1)보다 돌출될 수 있다. 제2 반도체 패턴(152)이 제1 방향(DR1)으로 제3 드레인 전극(175c_1)보다 돌출된 부분의 길이(M9)는 앞서 설명한 제3 길이(M3)와 같을 수 있다.
따라서, 표시 장치(1_5)의 영역별 표시 품질 및 시인성이 균일하게 유지될 수 있다.
이상에서 본 발명의 실시예를 중심으로 설명하였으나 이는 단지 예시일 뿐 본 발명을 한정하는 것이 아니며, 본 발명이 속하는 분야의 통상의 지식을 가진 자라면 본 발명의 실시예의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다. 예를 들어, 본 발명의 실시예에 구체적으로 나타난 각 구성 요소는 변형하여 실시할 수 있다. 그리고 이러한 변형과 응용에 관계된 차이점들은 첨부된 청구 범위에서 규정하는 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.
1: 표시 장치
100: 기판
110: 제1 베이스 기판
120: 제1 도전층
140: 게이트 절연층
150: 반도체층
160: 색필터
170: 제2 도전층
180: 유기층
190: 제3 도전층
200: 제2 기판
210: 제2 베이스 기판
220: 차광부재
250: 오버코트층
270: 공통전극

Claims (35)

  1. 게이트선;
    상기 게이트선 상에 배치되는 반도체 패턴;
    상기 게이트선과 절연되고 상기 게이트선과 교차하는 데이터선;
    상기 게이트선과 절연되고 상기 반도체 패턴과 교차하는 분압 기준선;
    상기 반도체 패턴과 중첩하여 배치되고, 상기 데이터선과 전기적으로 연결되는 제1 소스 전극, 상기 제1 소스 전극과 이격된 제1 드레인 전극, 및 상기 게이트선과 전기적으로 연결되는 제1 게이트 전극을 포함하는 제1 스위칭 소자;
    상기 반도체 패턴과 중첩하여 배치되고, 상기 데이터선과 전기적으로 연결되는 제2 소스 전극, 상기 제2 소스 전극과 이격된 제2 드레인 전극, 및 상기 게이트선과 전기적으로 연결되는 제2 게이트 전극을 포함하는 제2 스위칭 소자;
    상기 반도체 패턴과 중첩하여 배치되고, 상기 분압 기준선과 전기적으로 연결되는 제3 소스 전극, 상기 제2 드레인 전극과 전기적으로 연결되는 제3 드레인 전극, 및 상기 게이트선과 전기적으로 연결되는 제3 게이트 전극을 포함하는 제3 스위칭 소자;
    상기 제1 드레인 전극과 전기적으로 연결되는 제1 부화소 전극; 및
    상기 제2 드레인 전극과 전기적으로 연결되는 제2 부화소 전극을 포함하고,
    상기 제1 소스 전극, 상기 제1 드레인 전극, 상기 제2 소스 전극 및 상기 제2 드레인 전극은 상기 반도체 패턴 상에 상기 반도체 패턴을 가로질러 배치되되, 상기 반도체 패턴 상에서 제1 방향을 따라 순차적으로 배열되는 표시 장치.
  2. 제1 항에 있어서, 상기 제2 드레인 전극 및 상기 제3 드레인 전극은 일체로 형성되고,
    상기 제1 스위칭 소자, 상기 제2 스위칭 소자 및 상기 제3 스위칭 소자는 상기 반도체 패턴을 공유하는 표시 장치.
  3. 제1 항에 있어서, 상기 제3 소스 전극과 상기 제3 드레인 전극 간의 거리는 상기 제2 소스 전극과 상기 제2 드레인 전극 간의 거리와 다른 표시 장치.
  4. 제1 항에 있어서, 상기 제3 스위칭 소자의 채널 폭은 상기 제2 스위칭 소자의 채널 폭과 같고,
    상기 제3 스위칭 소자의 채널 길이는 상기 제2 스위칭 소자의 채널 길이보다 긴 표시 장치.
  5. 제4 항에 있어서, 상기 제3 스위칭 소자의 채널 길이는 상기 제2 스위칭 소자의 채널 길이의 2.5배 내지 3.5배인 표시 장치.
  6. 제1 항에 있어서, 상기 반도체 패턴은 제2 방향으로 균일한 폭을 가지고,
    상기 제2 방향은 상기 제1 방향에 수직하는 표시 장치.
  7. 제6 항에 있어서, 상기 제1 소스 전극, 상기 제1 드레인 전극, 상기 제2 소스 전극 및 상기 제2 드레인 전극은 상호 등간격으로 이격된 표시 장치.
  8. 제7 항에 있어서, 상기 제1 스위칭 소자의 총 채널 폭은 상기 제2 스위칭 소자의 채널 폭의 2배인 표시 장치.
  9. 제8 항에 있어서, 상기 제1 스위칭 소자는, 상기 제1 소스 전극 및 상기 제1 드레인 전극 사이에 형성되는 제1 채널 및 상기 제2 소스 전극 및 상기 제1 드레인 전극 사이에 형성되는 제2 채널을 포함하고,
    상기 제1 스위칭 소자의 채널 폭은 상기 제1 채널의 폭 및 상기 제2 채널의 폭의 합과 같은 표시 장치.
  10. 제1 항에 있어서, 상기 제1 소스 전극, 상기 제1 드레인 전극, 상기 제2 소스 전극, 및 상기 제2 드레인 전극 각각은 상기 반도체 패턴으로부터 제2 방향으로 제1 기준 길이만큼 돌출되고 제3 방향으로 제2 기준 길이만큼 돌출되며,
    상기 제2 방향은 상기 제1 방향에 수직하고,
    상기 제3 방향은 상기 제2 방향의 반대인 표시 장치.
  11. 제10 항에 있어서, 상기 제1 기준 길이 및 상기 제2 기준 길이의 총합은 상기 제1 소스 전극의 선폭의 1.5배 내지 3배인 표시 장치.
  12. 제10 항에 있어서, 상기 제1 기준 길이 및 상기 제2 기준 길이의 총합은 3um 내지 6um 인 표시 장치.
  13. 제1 항에 있어서, 상기 반도체 패턴은 상기 분압 기준선보다 상기 제1 방향으로 제3 기준 길이만큼 돌출되고,
    상기 반도체 패턴은 상기 제1 소스 전극보다 제4 방향으로 제4 기준 길이만큼 돌출되며, 상기 제4 방향은 상기 제1 방향의 반대인 표시 장치.
  14. 제13 항에 있어서, 상기 제3 기준 길이 및 상기 제4 기준 길이의 총합은 상기 분압 기준선의 선폭의 1.5배 내지 3배인 표시 장치.
  15. 제13 항에 있어서, 상기 제3 기준 길이 및 상기 제4 기준 길이의 총합은 3um 내지 6um인 표시 장치.
  16. 제1 항에 있어서,
    상기 게이트선과 이격되어 배치되는 제1 유지 배선, 및
    상기 제1 유지 배선과 전기적으로 연결되는 제1 전극 및 상기 제1 드레인 전극과 전기적으로 연결되는 제2 전극을 포함하는 유지 커패시터를 더 포함하고,
    상기 제1 전극의 면적은 상기 제2 전극의 면적보다 크고,
    상기 제2 전극은 상기 제1 전극과 완전 중첩하는 표시 장치.
  17. 제1 항에 있어서,
    상기 게이트선과 이격되어 배치되는 제1 유지 배선, 및
    상기 제1 유지 배선과 전기적으로 연결되는 제1 전극 및 상기 제1 드레인 전극과 전기적으로 연결되는 제2 전극을 포함하는 유지 커패시터를 더 포함하고,
    상기 제2 전극의 면적은 상기 제1 전극의 면적보다 크고, 상기 제1 전극은 상기 제2 전극과 완전 중첩하는 표시 장치.
  18. 제1 항에 있어서,
    상기 게이트선 및 상기 데이터선이 교차하는 영역에서 상기 게이트선과 상기 데이터선 사이에 배치되는 지지 반도체 패턴을 더 포함하는 표시 장치.
  19. 제1 항에 있어서, 상기 제3 스위칭 소자의 채널 폭은 상기 제2 스위칭 소자의 채널 폭보다 작고,
    상기 제3 스위칭 소자의 채널 길이는 상기 제2 스위칭 소자의 채널 길이보다 긴 표시 장치.
  20. 제19 항에 있어서, 상기 제2 스위칭 소자의 채널 길이 대비 채널 폭의 비율은, 상기 제3 스위칭 소자의 채널 길이 대비 채널 폭의 비율의 2.5배 내지 3.5배인 표시 장치.
  21. 제20 항에 있어서, 상기 제2 스위칭 소자의 채널 폭은 상기 제3 스위칭 소자의 채널 폭의 1.5배 내지 2배이고,
    상기 제3 스위칭 소자의 채널 길이는 상기 제2 스위칭 소자의 채널 길이의 1.5배 내지 2배인 표시 장치.
  22. 제19 항에 있어서, 상기 제2 드레인 전극의 선폭은 상기 제1 소스 전극의 선폭의 1.5배 내지 3배인 표시 장치.
  23. 제22 항에 있어서, 상기 반도체 패턴은 상기 제2 드레인 전극 및 상기 분압 기준선 사이에서 제1 방향을 따라 일정한 폭을 가지고,
    상기 폭은 상기 제1 방향에 수직하는 제2 방향으로의 폭인 표시 장치.
  24. 제22 항에 있어서, 상기 반도체 패턴은 상기 제2 드레인 전극 및 상기 분압 기준선 사이에서 상기 제1 방향을 따라 변화하는 폭을 가지고,
    상기 폭은 상기 제1 방향에 수직하는 제2 방향으로의 폭이며,
    상기 제3 스위칭 소자의 상기 채널 폭은 상기 제2 드레인 전극 및 상기 분압 기준선 사이에서 상기 반도체 패턴의 폭의 평균에 대응하는 표시 장치.
  25. 제1 항에 있어서, 상기 반도체 패턴은 상기 제2 드레인 전극 및 상기 분압 기준선 사이에서 제1 방향을 따라 선형적으로 감소하는 폭을 가지는 표시 장치.
  26. 게이트선;
    상기 게이트선 상에 배치되는 반도체 패턴;
    상기 게이트선과 절연되고 상기 게이트선과 교차하는 데이터선;
    상기 게이트선과 절연되고 상기 반도체 패턴과 교차하는 분압 기준선;
    상기 반도체 패턴과 각각 교차하고, 제1 방향을 따라 순차적으로 배열되는 제1 전극선, 제2 전극선, 제3 전극선 및 제4 전극선;
    상기 데이터선, 상기 제1 전극선, 및 상기 제3 전극선과 전기적으로 연결되는 제1 소스 전극, 상기 제2 전극과 전기적으로 연결되는 제1 드레인 전극, 및 상기 게이트선과 전기적으로 연결되는 제1 게이트 전극을 포함하는 제1 스위칭 소자;
    상기 데이터선 및 제3 전극선과 전기적으로 연결되는 제2 소스 전극, 상기 제4 전극선과 전기적으로 연결되는 제2 드레인 전극, 및 상기 게이트선과 전기적으로 연결되는 제2 게이트 전극을 포함하는 제2 스위칭 소자;
    상기 제4 전극선과 전기적으로 연결되는 제3 드레인 전극, 상기 분압 기준선과 전기적으로 연결되는 제3 소스 전극, 및 상기 게이트선과 전기적으로 연결되는 제3 게이트 전극을 포함하는 제3 스위칭 소자;
    상기 제1 드레인 전극과 전기적으로 연결되는 제1 부화소 전극; 및
    상기 제2 드레인 전극과 전기적으로 연결되는 제2 부화소 전극을 포함하고,
    상기 제4 전극선 및 상기 분압 기준선 사이에서 상기 반도체 패턴의 제2 방향으로의 폭은 상기 제3 전극선 및 상기 제4 전극선 사이에서 상기 반도체 패턴의 상기 제2 방향으로의 폭 보다 작으며,
    상기 제2 방향은 상기 제1 방향에 수직하는 표시 장치.
  27. 제26 항에 있어서, 상기 제2 스위칭 소자의 채널 길이 대비 채널 폭의 비율은, 상기 제3 스위칭 소자의 채널 길이 대비 채널 폭의 비율의 2.5배 내지 3.5배인 표시 장치.
  28. 제27 항에 있어서, 상기 제2 스위칭 소자의 채널 폭은 상기 제3 스위칭 소자의 채널 폭의 1.5배 내지 2배이고,
    상기 제3 스위칭 소자의 채널 길이는 상기 제2 스위칭 소자의 채널 길이의 1.5배 내지 2배인 표시 장치.
  29. 제26 항에 있어서, 상기 제4 전극선의 선폭은 상기 제1 전극선의 선폭의 1.5배 내지 3배인 표시 장치.
  30. 제29 항에 있어서, 상기 반도체 패턴은 상기 제4 전극선 및 상기 분압 기준선 사이에서 제2 방향으로 균일한 폭을 가지고,
    상기 제2 방향은 상기 제1 방향에 수직하는 표시 장치.
  31. 제29 항에 있어서, 상기 반도체 패턴은 상기 제4 전극선 및 상기 분압 기준선 사이에서 상기 제1 방향을 따라 변화하는 폭을 가지고,
    상기 폭은 상기 제1 방향에 수직하는 제2 방향으로의 폭이며,
    상기 제3 스위칭 소자의 채널 폭은 상기 제4 전극선 및 상기 분압 기준선 사이에서 상기 반도체 패턴의 폭의 평균에 대응하는 표시 장치.
  32. 제31 항에 있어서, 상기 반도체 패턴은 상기 제4 전극선 및 상기 분압 기준선 사이에서 제1 방향을 따라 선형적으로 감소하는 폭을 가지는 표시 장치.
  33. 일 화소 내에 배치되고, 제1 방향으로 제1 폭을 갖고, 제2 방향으로 제2 폭을 갖는 반도체 패턴; 및
    각각 상기 반도체 패턴을 상기 제1 방향으로 가로지르며 상기 반도체 패턴의 제2 폭 내에 배치되며 동일 층에 위치하는 복수의 도전 패턴을 포함하되,
    상기 도전 패턴은 제2 방향을 따라 이격되어 순차 배열된 제1 도전 패턴, 제2 도전 패턴, 제3 도전 패턴 및 제4 도전 패턴을 포함하고,
    상기 반도체 패턴의 상기 제1 방향의 폭은 상기 제2 도전 패턴으로부터 상기 제4 도전 패턴에 걸쳐 균일하게 유지되고,
    상기 복수의 도전 패턴은 상기 화소를 상기 제1 방향으로 가로지르는 제5 도전 패턴을 더 포함하되,
    상기 제1 도전 패턴은 상기 화소 내에 배치된 제1 확장 영역으로부터 상기 반도체 패턴을 상기 제1 방향으로 가로질러 상기 반도체 패턴의 타측에 종지하고,
    상기 제2 도전 패턴은 상기 제5 도전 패턴으로부터 분지하여 상기 반도체 패턴을 상기 제1 방향으로 가로질러 상기 반도체 패턴의 일측에 종지하고,
    상기 제3 도전 패턴은 상기 화소 내에 배치된 제2 확장 영역으로부터 상기 반도체 패턴을 상기 제1 방향으로 가로질러 상기 반도체 패턴의 일측에 종지하고,
    상기 제4 도전 패턴은 상기 화소를 상기 제1 방향으로 가로지르는 표시 장치.
  34. 삭제
  35. 제33 항에 있어서,
    상기 복수의 도전 패턴과 상이한 층에 배치되고, 상기 화소를 상기 제2 방향으로 가로지르며, 상기 반도체 패턴과 중첩하는 신호 라인을 더 포함하는 표시 장치.
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