KR20210111925A - 표시 장치 - Google Patents
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- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
- H01L27/124—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or layout of the wiring layers specially adapted to the circuit arrangement, e.g. scanning lines in LCD pixel circuits
- H01L27/1244—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or layout of the wiring layers specially adapted to the circuit arrangement, e.g. scanning lines in LCD pixel circuits for preventing breakage, peeling or short circuiting
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- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
- H01L27/1255—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs integrated with passive devices, e.g. auxiliary capacitors
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- H01—ELECTRIC ELEMENTS
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- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78696—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the structure of the channel, e.g. multichannel, transverse or longitudinal shape, length or width, doping structure, or the overlap or alignment between the channel and the gate, the source or the drain, or the contacting structure of the channel
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- G02F2201/40—Arrangements for improving the aperture ratio
Abstract
표시 장치가 제공된다. 일 실시예에 따른 표시 장치는 기판 상에 제1 방향으로 배열된 게이트 라인 및 상기 제1 방향과 교차하는 제2 방향으로 배열된 데이터 라인, 상기 데이터 라인으로부터 연결된 제1 소스 전극, 상기 제1 소스 전극과 이격된 제1 드레인 전극, 및 상기 게이트 라인과 연결된 제1 게이트 전극을 포함하는 제1 스위칭 소자, 및 상기 데이터 라인과 연결된 제2 소스 전극, 상기 제2 소스 전극과 이격된 제2 드레인 전극, 및 상기 게이트 라인과 연결된 제2 게이트 전극을 포함하는 제2 스위칭 소자를 포함하며, 상기 제1 게이트 전극과 중첩하는 상기 제1 드레인 전극의 일 영역은 상기 제2 방향으로 연장되고, 상기 제2 소스 전극은 상기 제2 방향으로 연장되며, 상기 제1 드레인 전극 및 상기 제2 드레인 전극과 나란하게 배치되고, 상기 제2 게이트 전극과 중첩하는 상기 제2 드레인 전극의 일 영역은 상기 제1 방향으로 연장된 제1 영역 및 상기 제2 방향으로 연장된 제2 영역을 포함할 수 있다.
Description
본 발명은 표시 장치에 관한 것이다.
표시 장치는 멀티미디어의 발달과 함께 그 중요성이 증대되고 있다. 이에 부응하여 액정 표시 장치(Liquid Crystal Display, LCD), 유기 발광 표시 장치(Organic Light Emitting Display, OLED) 등과 같은 여러 종류의 표시 장치가 사용되고 있다.
그 중 액정 표시 장치는 현재 가장 널리 사용되고 있는 평판 표시 장치 중 하나로서, 화소 전극과 공통 전극 등 전기장 생성 전극(field generating electrode)이 형성되어 있는 두 장의 기판과 그 사이에 들어 있는 액정층을 포함한다. 액정 표시 장치는 전기장 생성 전극에 전압을 인가하여 액정층에 전기장을 생성하고, 이를 통하여 액정층의 액정 분자들의 방향을 결정하고 입사광의 편광을 제어함으로써 영상을 표시한다.
액정 표시 장치는 박막 트랜지스터(thin film transistor)를 이용한 능동 매트릭스(active matrix) 방식으로, 박막 트랜지스터를 화소 전극에 연결하고 박막 트랜지스터의 커패시터 용량에 의해 유지된 전압에 따라 구동하는 방식이다.
본 발명이 해결하고자 하는 과제는 화소 내의 부화소들 간의 킥백 전압 차이의 범위를 저감할 수 있는 표시 장치를 제공하고자 하는 것이다.
또한, 본 발명이 해결하고자 하는 과제는 화소의 개구율을 향상시킬 수 있는 표시 장치를 제공하고자 하는 것이다.
본 발명의 과제들은 이상에서 언급한 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 일 실시예에 따른 표시 장치는 기판 상에 제1 방향으로 배열된 게이트 라인 및 상기 제1 방향과 교차하는 제2 방향으로 배열된 데이터 라인, 상기 데이터 라인으로부터 연결된 제1 소스 전극, 상기 제1 소스 전극과 이격된 제1 드레인 전극, 및 상기 게이트 라인과 연결된 제1 게이트 전극을 포함하는 제1 스위칭 소자, 및 상기 데이터 라인과 연결된 제2 소스 전극, 상기 제2 소스 전극과 이격된 제2 드레인 전극, 및 상기 게이트 라인과 연결된 제2 게이트 전극을 포함하는 제2 스위칭 소자를 포함하며, 상기 제1 게이트 전극과 중첩하는 상기 제1 드레인 전극의 일 영역은 상기 제2 방향으로 연장되고, 상기 제2 소스 전극은 상기 제2 방향으로 연장되며, 상기 제1 드레인 전극 및 상기 제2 드레인 전극과 나란하게 배치되고, 상기 제2 게이트 전극과 중첩하는 상기 제2 드레인 전극의 일 영역은 상기 제1 방향으로 연장된 제1 영역 및 상기 제2 방향으로 연장된 제2 영역을 포함할 수 있다.
상기 제2 드레인 전극의 상기 제2 영역과 상기 제2 소스 전극은 서로 마주보며 나란하게 배치될 수 있다.
상기 제2 드레인 전극의 상기 제2 영역 전체는 상기 게이트 라인과 중첩하고, 상기 제2 드레인 전극의 상기 제1 영역의 일부는 상기 게이트 라인과 비중첩할 수 있다.
상기 제1 스위칭 소자는 상기 제1 소스 전극과 상기 제1 드레인 전극 사이에 제1 채널 영역이 배치되는 제1 반도체 영역을 포함하고, 상기 제2 스위칭 소자는 상기 제2 소스 전극과 상기 제2 드레인 전극의 상기 제2 영역 사이에 제2 채널 영역이 배치되는 제2 반도체 영역을 더 포함할 수 있다.
상기 제1 채널 영역과 상기 제2 채널 영역 각각의 길이 방향은 상기 제1 방향과 나란할 수 있다.
상기 제1 채널 영역의 길이는 상기 제1 소스 전극과 상기 제1 드레인 전극 사이의 최단 거리이며, 상기 제2 채널 영역의 길이는 상기 제2 소스 전극과 상기 제2 드레인 전극 사이의 최단 거리일 수 있다.
상기 제1 소스 전극과 상기 제2 소스 전극은 동일한 층 바로 위에 배치되며 서로 동일한 물질로 이루어질 수 있다.
상기 게이트 라인과 나란하게 배열된 유지 라인을 더 포함하며, 상기 유지 라인으로부터 연결된 제3 소스 전극, 상기 제3 소스 전극과 이격된 제3 드레인 전극, 및 상기 게이트 라인과 연결된 제3 게이트 전극을 포함하는 제3 스위칭 소자를 더 포함할 수 있다.
상기 제3 드레인 전극은 상기 제2 드레인 전극과 연결되고, 상기 제3 소스 전극과 상기 제2 드레인 전극의 상기 제2 영역은 서로 마주보며 나란하게 배치될 수 있다.
상기 제3 스위칭 소자는 상기 제3 소스 전극과 상기 제2 드레인 전극의 상기 제2 영역 사이에 제3 채널 영역이 배치되는 제3 반도체 영역을 더 포함할 수 있다.
상기 제1 채널 영역, 상기 제2 채널 영역 및 상기 제3 채널 영역 각각의 길이 방향은 상기 제1 방향과 나란할 수 있다.
상기 게이트 라인과 나란하게 배치되는 유지 라인, 상기 제1 내지 제3 소스 전극 및 상기 제1 내지 제3 드레인 전극 상에 배치된 컬러 필터, 및 상기 컬러 필터 상에 배치된 절연층을 더 포함하며, 상기 컬러 필터는 상기 제1 드레인 전극을 노출하는 제1 비아홀 및 상기 제3 소스 전극과 상기 제2 드레인 전극을 노출하는 제2 비아홀을 포함하고, 상기 절연층은 상기 제1 드레인 전극을 노출하는 제1 컨택홀, 상기 제3 소스 전극을 노출하는 제2 컨택홀, 및 상기 제2 드레인 전극을 노출하는 제3 컨택홀을 포함할 수 있다.
상기 제1 컨택홀은 상기 제1 비아홀과 중첩하고, 상기 제2 컨택홀 및 상기 제3 컨택홀은 상기 제2 비아홀과 중첩할 수 있다.
상기 제1 드레인 전극은 상기 제1 컨택홀을 통해 인접한 제1 부화소 전극에 연결되고, 상기 제3 소스 전극은 상기 제2 컨택홀을 통해 상기 유지 라인에 연결되며, 상기 제2 드레인 전극은 상기 제3 컨택홀을 통해 인접한 제2 부화소 전극에 연결될 수 있다.
상기 제3 소스 전극으로부터 연장되며 상기 제2 컨택홀 및 상기 제2 비아홀과 중첩하는 제1 도전 패턴, 및 상기 제2 드레인 전극으로부터 연장되며 상기 제3 컨택홀 및 상기 제2 비아홀과 중첩하는 제2 도전 패턴을 더 포함하며, 상기 제1 도전 패턴과 상기 제2 도전 패턴은 상기 게이트 라인을 사이에 두고 서로 이격되며, 상기 게이트 라인과 비중첩할 수 있다.
또한, 다른 실시예에 따른 표시 장치는 기판 상에 제1 방향으로 배열된 게이트 라인, 상기 게이트 라인과 나란한 유지 라인, 및 상기 제1 방향과 교차하는 제2 방향으로 배열된 데이터 라인, 상기 데이터 라인으로부터 연결된 제1 소스 전극, 상기 제1 소스 전극과 이격된 제1 드레인 전극, 및 상기 게이트 라인과 연결된 제1 게이트 전극을 포함하는 제1 스위칭 소자, 상기 데이터 라인과 연결된 제2 소스 전극, 상기 제2 소스 전극과 이격된 제2 드레인 전극, 및 상기 게이트 라인과 연결된 제2 게이트 전극을 포함하는 제2 스위칭 소자, 및 상기 유지 라인과 연결된 제3 소스 전극, 상기 제3 소스 전극과 이격된 제3 드레인 전극, 및 상기 게이트 라인과 연결된 제3 게이트 전극을 포함하는 제3 스위칭 소자를 포함하며, 상기 제1 게이트 전극과 중첩하는 상기 제1 드레인 전극의 일 영역은 상기 제2 방향으로 연장되고, 상기 제2 소스 전극은 상기 제2 방향으로 연장되며, 상기 제1 드레인 전극 및 상기 제2 드레인 전극과 나란하게 배치되고, 상기 제2 게이트 전극과 중첩하는 상기 제2 드레인 전극의 일 영역은 상기 제1 방향으로 연장된 제1 영역 및 상기 제2 방향으로 연장된 제2 영역을 포함하며, 상기 제2 드레인 전극과 상기 제3 드레인 전극은 하나의 드레인 패턴으로 이루어질 수 있다.
상기 드레인 패턴은 상기 제2 드레인 전극, 상기 제3 드레인 전극 및 상기 제2 드레인 전극과 상기 제3 드레인 전극 사이에 배치된 드레인 컨택부를 포함할 수 있다.
상기 제2 드레인 전극과 상기 제3 드레인 전극은 상기 드레인 컨택부를 사이에 두고 서로 이격될 수 있다.
상기 제2 드레인 전극은 상기 드레인 컨택부의 일측으로부터 상기 제1 방향 중 인접한 상기 제2 소스 전극을 향하는 방향으로 연장되고, 상기 제3 드레인 전극은 상기 드레인 컨택부의 타측으로부터 상기 제2 방향 중 인접한 상기 유지 라인을 향하는 방향으로 연장될 수 있다.
상기 제1 소스 전극과 상기 제2 소스 전극은 서로 연결되고, 상기 제1 드레인 전극과 상기 제2 드레인 전극은 상기 제2 소스 전극을 사이에 두고 서로 이웃하여 배치될 수 있다.
기타 실시예의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
일 실시예에 따른 표시 장치에 의하면, 제1 게이트 드레인 커패시터의 커패시턴스 값과 제2 게이트 드레인 커패시터의 커패시턴스 값의 차이가 커지는 것을 방지함으로써, 제1 부화소부와 제2 부화소부의 킥뱁 전압 값의 차이가 변화하는 범위를 줄여 휘도 차이에 따른 얼룩 불량을 저감할 수 있다.
또한, 일 실시예에 따른 표시 장치에 의하면, 컬러 필터의 비아홀과 중첩하는 복수의 컨택홀을 형성함으로써, 화소의 개구율을 향상시킬 수 있다.
또한, 일 실시예에 따른 표시 장치에 의하면, 제2 스위칭 소자와 제3 스위칭 소자를 서로 이격 배치함으로써, 화소 설계의 자유도를 확보할 수 있는 이점이 있다.
실시예들에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며, 더욱 다양한 효과들이 본 명세서 내에 포함되어 있다.
도 1은 일 실시예에 따른 표시 장치의 평면도.
도 2는 일 실시예에 따른 표시 장치의 화소들을 나타낸 평면도.
도 3은 일 실시예에 따른 표시 장치의 일 화소를 나타내는 회로도.
도 4는 도 3의 제1 색 화소 전체를 확대한 평면도.
도 5는 도 3의 제1 색 화소 일부를 확대한 평면도.
도 6은 도 4의 절취선 I-I'에 따른 단면도.
도 7은 도 4의 절취선 II-II'에 따른 단면도.
도 8 내지 10은 일 실시예에 따른 제1 색 화소의 스위칭 소자 영역의 일부 구성을 나타낸 평면도.
도 11은 일 실시예에 따른 제2 드레인 전극을 나타낸 평면도.
도 12는 일 실시예에 따른 제1 색 화소의 스위칭 소자 영역의 일부 구성을 나타낸 평면도.
도 13은 도 4의 절취선 III-III'에 따른 단면도.
도 14는 다른 실시예에 따른 일 화소를 나타낸 평면도.
도 15는 다른 실시예에 따른 일 화소의 게이트 라인, 소스 전극들 및 드레인 전극들을 나타낸 평면도.
도 16은 다른 실시예에 따른 제2 드레인 전극 및 제3 드레인 전극을 나타낸 평면도.
도 17은 도 14의 절취선 IV-IV''에 따라 절취한 단면도.
도 2는 일 실시예에 따른 표시 장치의 화소들을 나타낸 평면도.
도 3은 일 실시예에 따른 표시 장치의 일 화소를 나타내는 회로도.
도 4는 도 3의 제1 색 화소 전체를 확대한 평면도.
도 5는 도 3의 제1 색 화소 일부를 확대한 평면도.
도 6은 도 4의 절취선 I-I'에 따른 단면도.
도 7은 도 4의 절취선 II-II'에 따른 단면도.
도 8 내지 10은 일 실시예에 따른 제1 색 화소의 스위칭 소자 영역의 일부 구성을 나타낸 평면도.
도 11은 일 실시예에 따른 제2 드레인 전극을 나타낸 평면도.
도 12는 일 실시예에 따른 제1 색 화소의 스위칭 소자 영역의 일부 구성을 나타낸 평면도.
도 13은 도 4의 절취선 III-III'에 따른 단면도.
도 14는 다른 실시예에 따른 일 화소를 나타낸 평면도.
도 15는 다른 실시예에 따른 일 화소의 게이트 라인, 소스 전극들 및 드레인 전극들을 나타낸 평면도.
도 16은 다른 실시예에 따른 제2 드레인 전극 및 제3 드레인 전극을 나타낸 평면도.
도 17은 도 14의 절취선 IV-IV''에 따라 절취한 단면도.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
소자(Elements) 또는 층이 다른 소자 또는 층의 "상(on)"으로 지칭되는 것은 다른 소자 바로 위에 또는 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 실시예들을 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로 본 발명이 도시된 사항에 한정되는 것은 아니다.
이하 첨부된 도면을 참조하여 구체적인 실시예들에 대해 설명한다.
도 1은 일 실시예에 따른 표시 장치의 평면도이다.
도 1을 참조하면, 일 실시예에 따른 표시 장치(1)는 액정 표시 장치를 예로 하여 설명하며, 특별한 구분을 요하지 않는 이상 실시예에 적용된 액정 표시 장치를 단순히 표시 장치로 약칭할 것이다. 그러나, 실시예가 액정 표시 장치에 제한되는 것은 아니고, 기술적 사상을 공유하는 범위 내에서 상기 열거된 또는 본 기술분야에 알려진 다른 표시 장치가 적용될 수도 있다.
표시 장치(1)는 표시 영역(DPA)과 비표시 영역(NDA)을 포함할 수 있다. 표시 영역(DPA)은 영상의 표시가 이루어지는 활성 영역일 수 있다. 표시 영역(DPA)은 표시 장치(1)의 전반적인 형상과 유사하게 평면도상 직사각형 형상을 가질 수 있으나, 이에 한정되지 않는다.
표시 영역(DPA)은 복수의 화소(PX)를 포함할 수 있다. 복수의 화소(PX)는 행렬 방향으로 배열될 수 있다. 각 화소(PX)의 형상은 평면도상 직사각형 또는 정사각형일 수 있지만, 이에 한정되는 것은 아니고 각 변이 표시 장치(1)의 일변 방향에 대해 기울어진 마름모 형상일 수도 있다. 복수의 화소(PX)는 여러 색 화소(PX)를 포함할 수 있다. 예를 들어 복수의 화소(PX)는, 이에 제한되는 것은 아니지만, 적색의 제1 색 화소(PX), 녹색의 제2 색 화소(PX) 및 청색의 제3 색 화소(PX)를 포함할 수 있다. 각 색 화소(PX)는 스트라이프 타입 또는 펜타일 타입으로 교대 배열될 수 있다.
표시 영역(DPA)의 주변에는 비표시 영역(NDA)이 배치될 수 있다. 비표시 영역(NDA)은 표시 영역(DPA)을 전부 또는 부분적으로 둘러쌀 수 있다. 표시 영역(DPA)은 직사각형 형상이고, 비표시 영역(NDA)은 표시 영역(DPA)의 4변에 인접하도록 배치될 수 있다. 비표시 영역(NDA)은 표시 장치(1)의 베젤을 구성할 수 있다.
비표시 영역(NDA)에는 표시 영역(DPA)을 구동하는 구동 회로나 구동 소자가 배치될 수 있다. 일 실시예에서, 표시 장치(1)의 제1 장변(도 1에서 하변)에 인접 배치된 제1 비표시 영역(NDA)과 제2 장변(도 1에서 상변)에 인접 배치된 제2 비표시 영역(NDA)에는 표시 장치(1)의 표시 기판 상에 패드부가 마련되고, 상기 패드부의 패드 전극 상에 외부 장치(EXD)가 실장될 수 있다. 상기 외부 장치(EXD)의 예로는 연결 필름, 인쇄회로기판, 구동칩(DIC), 커넥터, 배선 연결 필름 등을 들 수 있다. 표시 장치(1)의 제1 단변(도 1에서 좌변)에 인접 배치된 제3 비표시 영역(NDA)에는 표시 장치(1)의 표시 기판 상에 직접 형성된 스캔 구동부(SDR) 등이 배치될 수 있다.
도 2는 일 실시예에 따른 표시 장치의 화소들을 나타낸 평면도이다.
도 2를 참조하면, 각 화소(PX)는 복수의 색 화소(SPX1, SPX2, SPX3)을 포함할 수 있다. 일 실시예에서 제1 색 화소(SPX1)는 적색 화소일 수 있고, 제2 색 화소(SPX2)는 녹색 화소일 수 있고, 제3 색 화소(SPX3)는 청색 화소일 수 있다. 각 색 화소(SPX1, SPX2, SPX3)에는 각각 데이터 라인(DL), 게이트 라인(SL), 유지 라인(CSTL1, CSTL2)이 지나갈 수 있다. 데이터 라인(DL)은 제2 방향(DR2)을 따라 연장되고, 게이트 라인(SL)은 제1 방향(DR1)을 따라 연장될 수 있다.
제1 유지 라인(CSTL1)은 제1 방향(DR1)을 따라 연장된 메인 유지 라인부(CSTL1-1), 및 메인 유지 라인부(CSTL1-1)와 연결되고 제2 방향(DR2)을 따라 연장된 서브 유지 라인부(CSTL1-2)를 포함할 수 있다. 상기 서브 유지 라인부(CSTL1-2)는 2개일 수 있다. 상기 서브 유지 라인부(CSTL1-2) 중 하나는 각 색 화소(SPX1, SPX2, SPX3)와 연결된 데이터 라인(DL)과 후술할 각 색 화소(SPX1, SPX2, SPX3)의 부화소 전극의 사이에 배치될 수 있다. 서브 유지 라인부(CSTL1-2) 중 다른 하나는 각 색 화소(SPX1, SPX2, SPX3)의 부화소 전극과 인접 색 화소(SPX1, SPX2, SPX3)와 연결되는 데이터 라인(DL)의 사이에 배치될 수 있다. 제2 유지 라인(CSTL2)은 제1 방향(DR1)을 따라 연장될 수 있다. 제2 유지 라인(CSTL2)의 연장 방향과 게이트 라인(SL)의 연장 방향은 동일할 수 있다.
하나의 화소(PX)의 각 색 화소(SPX1, SPX2, SPX3)에는 서로 다른 데이터 라인(DL)이 지나갈 수 있고, 각 색 화소(SPX1, SPX2, SPX3)를 지나가는 데이터 라인(DL)은 각 색 화소(SPX1, SPX2, SPX3)의 제2 방향(DR2) 인접 색 화소(SPX1, SPX2, SPX3)에 각각 지나갈 수 있다.
하나의 화소(PX)의 각 색 화소(SPX1, SPX2, SPX3)에는 동일한 게이트 라인(SL) 및 제1 유지 라인(CSTL1)이 공통적으로 지나갈 수 있다. 각 색 화소(SPX1, SPX2, SPX3)에는 제2 유지 라인(CSTL2)이 공통적으로 지나갈 수 있다.
각 색 화소(SPX1, SPX2, SPX3)는 제1 방향(DR1) 기준에서, 서로 인접한 데이터 라인(DL)들 사이 영역으로 정의될 수 있다. 또한, 각 색 화소(SPX1, SPX2, SPX3)는 제2 방향(DR2) 기준에서, 각 색 화소(SPX1, SPX2, SPX3)를 지나가는 게이트 라인(SL)의 상측 및 하측에 각각 배치된 제1 부화소 전극(191) 및 제2 부화소 전극(192)까지의 영역으로 정의될 수 있다.
각 색 화소(SPX1, SPX2, SPX3)는 복수의 영역으로 구분될 수 있다. 각 색 화소(SPX1, SPX2, SPX3)에는 부화소부(FSPX1, FSPX2) 및 스위칭 소자 영역(TA)이 정의될 수 있다. 제1 부화소부(FSPX1)는 제2 방향(DR2) 기준에서, 제1 부화소 전극(191)이 배치된 영역으로 정의되고, 제2 부화소부(FSPX2)는 제2 부화소 전극(192)이 배치된 영역으로 정의될 수 있다. 즉, 제2 방향(DR2)을 따라 제1 부화소부(FSPX1), 스위칭 소자 영역(TA) 및 제2 부화소부(FSPX2)가 인접하여 순차 배치될 수 있다. 일 실시예에서 제2 부화소부(FSPX2)의 평면상 크기는 제1 서브 화소부(FSPX1)의 평면상 크기보다 클 수 있다. 즉, 도 2에 도시된 바와 같이 제1 부화소부(FSPX1) 및 제2 부화소부(FSPX2)의 제1 방향(DR1) 폭이 동일한 경우, 제2 부화소부(FSPX2)의 제2 방향(DR2) 폭이 제1 부화소부(FSPX1)의 제2 방향(DR2) 폭보다 클 수 있다.
각 색 화소(SPX1, SPX2, SPX3)의 제1 부화소부(FSPX1)에는 제1 부화소 전극(191)이 배치되고, 각 색 화소(SPX1, SPX2, SPX3)의 제2 부화소부(FSPX2)에는 제2 부화소 전극(192)이 배치될 수 있다. 제1 유지 라인(CSTL1)은 제1 부화소 전극(191)과 제2 부화소 전극(192) 사이에 배치되고 게이트 라인(SL)은 제1 유지 라인(CSTL1)과 제2 부화소 전극(192) 사이에 배치될 수 있다. 제2 유지 라인(CSTL2)은 제2 부화소 전극(192)과 게이트 라인(SL) 사이에 배치될 수 있다. 제1 유지 라인(CSTL1)의 메인 유지 라인부(CSTL1-1)는 각 색 화소(SPX1, SPX2, SPX3)의 제1 부화소 전극(191)과 각 색 화소(SPX1, SPX2, SPX3)의 제2 방향(DR2) 인접 색 화소(SPX1, SPX2, SPX3)의 제2 부화소부(FSPX2)의 제2 부화소 전극(192) 사이에 배치될 수 있다. 각 색 화소(SPX1, SPX2, SPX3)의 제1 유지 라인(CSTL1)의 서브 유지 라인부(CSTL1-2)는 각각 각 색 화소(SPX1, SPX2, SPX3)의 데이터 라인(DL)과 각 색 화소(SPX1, SPX2, SPX3)의 제1 부화소부(FSPX1)의 제1 부화소 전극(191) 사이, 및 각 색 화소(SPX1, SPX2, SPX3)의 제1 부화소부(FSPX1)의 제1 부화소 전극(191)과 제1 방향(DR1) 인접 색 화소(SPX1, SPX2, SPX3)의 데이터 라인(DL) 사이에 배치될 수 있다.
제3 색 화소(SPX3)에는 제2 방향(DR2)을 따라 연장된 분압 기준 라인(RL)이 더 지나갈 수 있다. 분압 기준 라인(RL)은 후술하는 바와 같이 제1 유지 라인(CSTL1)과 전기적으로 연결되어, 분압 기준 라인(RL)을 통해 인가된 전압이 제1 유지 라인(CSTL1)에 전달되고, 제1 유지 라인(CSTL1)은 화소(PX)의 각 색 화소(SPX1, SPX2, SPX3)에는 공통적으로 연결되기 때문에 화소(PX)의 각 색 화소(SPX1, SPX2, SPX3)에는 동일한 유지 전압이 인가될 수 있다.
한편, 제3 색 화소(SPX3)의 평면상 크기는 제1 색 화소(SPX1) 및 제2 색 화소(SPX2)의 평면상 크기보다 각각 클 수 있다. 제3 색 화소(SPX3)의 평면상 제1 방향(DR1) 폭(W3)은 제1 색 화소(SPX1) 및 제2 색 화소(SPX2) 각각의 평면상 제1 방향(DR1)의 폭(W1, W2)보다 클 수 있다. 이는 제3 색 화소(SPX3)를 지나는 분압 기준 라인(RL)으로 인해, 제3 색 화소(SPX3)의 제1 부화소부(FSPX1) 및 제2 부화소부(FSPX2)에서의 광 손실을 보상하기 위함이다.
도 3은 일 실시예에 따른 표시 장치의 일 화소를 나타내는 회로도이다.
도 2 및 도 3을 참조하면, 게이트 라인(SL)과 교차하는 데이터 라인(DL) 및 분압 기준 라인(RL)이 배치될 수 있다. 게이트 라인(SL)은 제1 스위칭 소자(T1), 제2 스위칭 소자(T2) 및 제3 스위칭 소자(T3) 각각에 스캔 신호를 전달할 수 있다. 데이터 라인(DL)은 제1 스위칭 소자(T1) 및 제2 스위칭 소자(T2) 각각에 데이터 전압을 전달할 수 있다. 분압 기준 라인(RL)에는 일정한 기준 전압(또는, 분압 기준 전압)이 인가될 수 있다.
제1 부화소부(FSPX1)는 제1 스위칭 소자(T1) 및 제1 액정 커패시터(Clc1)를 포함하고, 제2 부화소부(FSPX2)는 제2 스위칭 소자(T2), 제2 액정 커패시터(Clc2) 및 제3 스위칭 소자(T3)를 포함할 수 있다. 제1 스위칭 소자(T1), 제2 스위칭 소자(T2) 및 제3 스위칭 소자(T3) 각각은 박막 트랜지스터일 수 있다.
제1 스위칭 소자(T1)는 데이터 라인(DL)에 연결되는 제1 전극, 제1 액정 커패시터(Clc1)에 연결되는 제2 전극, 및 게이트 라인(SL)에 연결되는 게이트 전극을 포함할 수 있다. 제1 스위칭 소자(T1)의 제2 전극은 제1 액정 커패시터(Clc1)를 구성하는 제1 부화소 전극(191)에 연결될 수 있다.
제2 스위칭 소자(T2)는 데이터 라인(DL)에 연결되는 제1 전극, 제2 액정 커패시터(Clc2)에 연결되는 제2 전극, 및 게이트 라인(SL)에 연결되는 게이트 전극을 포함할 수 있다. 제2 스위칭 소자(T2)의 제2 전극은 제2 액정 커패시터(Clc2)를 구성하는 제2 부화소 전극(192)에 연결될 수 있다.
제3 스위칭 소자(T3)는 제2 액정 커패시터(Clc2)에 연결되는 제1 전극, 분압 기준 라인(RL)에 연결되는 제2 전극, 및 게이트 라인(SL)에 연결되는 게이트 전극을 포함할 수 있다. 제3 스위칭 소자(T3)의 제2 전극에는 분압 기준 라인(RL)을 통해 분압을 위한 기준 전압이 인가될 수 있다.
제1 스위칭 소자(T1), 제2 스위칭 소자(T2), 및 제3 스위칭 소자(T3) 각각의 제1 전극은 소스 전극이고, 제2 전극은 드레인 전극일 수 있다. 제1 액정 커패시터(Clc1) 및 제2 액정 커패시터(Clc2)는 공통 전극에 연결되고, 공통 전극에는 공통 전압이 인가될 수 있다.
게이트 라인(SL)에 게이트 온 전압이 인가되면 제1 스위칭 소자(T1), 제2 스위칭 소자(T2) 및 제3 스위칭 소자(T3) 각각은 턴 온 되고, 제1 액정 커패시터(Clc1) 및 제2 액정 커패시터(Clc2)는 데이터 라인(DL)을 통해 전달된 데이터 전압에 의해 충전될 수 있다. 여기서, 제1 부화소 전극(191) 및 제2 부화소 전극(192)에 인가되는 데이터 전압은 서로 동일하고, 제1 액정 커패시터(Clc1)는 공통 전압과 데이터 전압의 차이에 대응하여 충전되며, 제2 액정 커패시터(Clc2)는 제3 스위칭 소자(T3)에 의해 분압된 데이터 전압과 공통 전압의 차이에 대응하여 충전될 수 있다.
제3 스위칭 소자(T3)가 제2 스위칭 소자(T2)와 직렬로 연결되고 제3 스위칭 소자(T3)가 턴 온 상태에 있으므로, 제2 부화소(FSPX2)로 전달된 데이터 전압은 제2 스위칭 소자(T2) 및 제3 스위칭 소자(T3)에 의해 분압될 수 있다. 데이터 전압은 제2 스위칭 소자(T2)의 채널의 크기(또는, 용량) 및 제3 스위칭 소자(T3)의 채널의 크기에 기초하여 분배될 수 있다. 따라서, 데이터 라인(DL)을 통해 제1 부화소(FSPX1) 및 제2 부화소(FSPX2)에 전달되는 데이터 전압이 동일하더라도, 제1 액정 커패시터(Clc1)와 제2 액정 커패시터(Clc2)에 충전되는 전압은 상호 다를 수 있다. 예를 들어, 제2 액정 커패시터(Clc2)에 충전되는 전압은 제1 액정 커패시터(Clc1)에 충전되는 전압보다 작을 수 있다. 이 경우, 표시 장치(1)의 측면 시인성이 향상될 수 있다.
제3 스위칭 소자(T3)의 제2 전극에 인가되는 기준 전압의 전압 레벨은 공통 전극에 인가되는 공통 전압의 전압 레벨과 같거나 높을 수 있다. 예를 들어, 공통 전압이 약 7V인 경우, 제3 스위칭 소자(T3)의 제2 전극에 인가되는 기준 전압은 약 7V 내지 11V 일 수 있으나, 이에 한정되는 것은 아니다.
한편, 제1 스위칭 소자(T1)의 제2 전극과 제1 스위칭 소자(T1)의 게이트 전극 사이에는 제1 게이트 드레인 커패시터(Cgs1)가 형성되고, 제2 스위칭 소자(T2)의 제2 전극과 제2 스위칭 소자(T2)의 게이트 전극 사이에는 제2 게이트 드레인 커패시터(Cgs2)가 형성될 수 있다. 게이트 드레인 커패시터(Cgs1, Cgs2)는 각각 기생 커패시터일 수 있다.
도 4는 도 3의 제1 색 화소 전체를 확대한 평면도이고, 도 5는 도 3의 제1 색 화소 일부를 확대한 평면도이고, 도 6은 도 4의 절취선 I-I'에 따른 단면도이며, 도 7은 도 4의 절취선 II-II'에 따른 단면도이다. 하기에서는 제1 색 화소(SPX1)와 제2 색 화소(SPX2)의 구조가 동일하므로, 제1 색 화소(SPX1)를 예로 설명한다.
도 4 및 도 5를 참조하면, 제1 색 화소(SPX1)는 제1 스위칭 소자(T1), 제2 스위칭 소자(T2), 및 제3 스위칭 소자(T3)를 포함할 수 있다.
제1 스위칭 소자(T1)의 제1 소스 전극(SE1)은 데이터 라인(DL)과 연결되고, 제1 스위칭 소자(T1)의 제1 드레인 전극(DE1)은 제1 컨택홀(CNT1)을 통해 제1 부화소 전극(191)과 연결될 수 있다. 제1 스위칭 소자(T1)는 게이트 라인(SL)과 연결된 제1 게이트 전극을 포함할 수 있다. 일 실시예에서 제1 게이트 전극은 게이트 라인(SL)일 수 있다.
제1 스위칭 소자(T1)의 제1 소스 전극(SE1)은 데이터 라인(DL)으로부터 제1 방향(DR1)으로 돌출되어 연장될 수 있다. 제1 스위칭 소자(T1)의 제1 소스 전극(SE1)은 데이터 라인(DL)과 직접 연결될 수 있다. 제1 스위칭 소자(T1)의 제1 소스 전극(SE1)은 데이터 라인(DL)과 일체로 형성될 수 있다. 제1 스위칭 소자(T1)의 제1 소스 전극(SE1)은 “U’자 형태로 구부러진 형상을 가질 수 있다. 제1 스위칭 소자(T1)의 제1 드레인 전극(DE1)은 제1 스위칭 소자(T1)의 제1 소스 전극(SE1)과 제2 방향(DR2)을 따라 이격되어 배치될 수 있다. 제1 스위칭 소자(T1)의 제1 드레인 전극(DE1)의 평면 형상은 대체로 다각형 형상이고, 일부가 제2 방향(DR2) 하측(제1 스위칭 소자(T1)의 제1 소스 전극(SE1)을 향하는 방향)으로 돌출된 형상을 가질 수 있다. 제1 스위칭 소자(T1)의 제1 드레인 전극(DE1)의 제2 방향(DR2) 하측으로 돌출된 부분은 제1 스위칭 소자(T1)의 제1 소스 전극(SE1)에 의해 평면상 둘러싸일 수 있다.
제2 스위칭 소자(T2)의 제2 소스 전극(SE2)은 데이터 라인(DL)과 연결될 수 있다. 제2 소스 전극(SE2)은 제1 소스 전극(SE1)과 일체로 이루어질 수 있다. 제2 스위칭 소자(T1)의 제2 드레인 전극(DE2)은 제2 컨택홀(CNT2)을 통해 제2 부화소 전극(192)과 연결될 수 있다. 제2 스위칭 소자(T2)는 게이트 라인(SL)과 연결된 제2 게이트 전극을 포함할 수 있다. 일 실시예에서 제2 게이트 전극은 게이트 라인(SL)일 수 있다.
제2 소스 전극(SE2)은 데이터 라인(DL)으로부터 제1 방향(DR1)으로 돌출되어 연장될 수 있다. 제2 소스 전극(SE2)은 데이터 라인(DL)과 직접 연결될 수 있다. 제2 소스 전극(SE2)은 데이터 라인(DL)과 일체로 형성될 수 있다. 또한, 제2 소스 전극(SE2)은 제1 스위칭 소자(T2)의 제1 소스 전극(SE1)과 일체로 형성될 수 있다. 제2 드레인 전극(DE2)은 제2 소스 전극(SE2)과 제1 방향(DR1)을 따라 이격되어 배치될 수 있다.
제3 스위칭 소자(T3)의 제3 소스 전극(SE3)은 제3 컨택홀(CNT3)을 통해 분압 기준 라인(RL)과 연결될 수 있다. 제3 스위칭 소자(T3)의 제3 드레인 전극(DE3)은 제2 컨택홀(CNT2)을 통해 제2 부화소 전극(192)과 연결될 수 있으며, 제2 드레인 전극(DE2)과 일체로 이루어질 수 있다. 일 실시예에서는 제2 드레인 전극(DE2)과 제3 드레인 전극(DE3)이 동일한 전극 패턴으로 이루어질 수 있으며, 제2 드레인 전극(DE2)과 제3 드레인 전극(DE3)이 서로 공유할 수 있다. 제3 스위칭 소자(T3)는 게이트 라인(SL)과 연결된 제3 게이트 전극을 포함할 수 있다. 일 실시예에서 제3 게이트 전극은 게이트 라인(SL)일 수 있다.
제1 색 화소(SPX1)는 제1 부화소 전극(191) 및 제2 부화소 전극(192)을 포함할 수 있다.
제1 부화소 전극(191)은 대부분 제1 부화소(FSPX1)에 배치될 수 있으며, 제2 부화소 전극(192)은 대부분 제2 부화소부(FSPX2)에 배치될 수 있다. 제1 부화소 전극(191)은 제1 컨택홀(CNT1)을 통해 제1 드레인 전극(DE1)과 컨택하여 전기적으로 연결될 수 있다. 제2 부화소 전극(192)은 제2 컨택홀(CNT2)을 통해 제2 드레인 전극(DE2)과 컨택하여 전기적으로 연결될 수 있다.
제1 부화소 전극(191)은 제1 부화소부(FSPX1)에 배치되는 제1 줄기부(191a), 제1 부화소부(FSPX1)에 배치되며 제1 줄기부(191a)로부터 바깥쪽으로 연장되고 슬릿(191c)을 사이에 두고 서로 이격된 복수의 제1 가지부(191b), 제1 부화소부(FSPX1)에서 스위칭 소자 영역(TA)으로 연장된 제1 연장부(191d)를 포함할 수 있다.
제1 줄기부(191a)는 제1 방향(DR1)으로 연장되는 가로 줄기부 및 제2 방향(DR2)으로 연장되는 세로 줄기부를 포함할 수 있다. 제1 줄기부(191a)는 제1 부화소 전극(191)을 부영역들, 즉 도메인들로 나눌 수 있다. 제1 줄기부(191a)는 예를 들어 십자 형상으로 이루어질 수 있다. 이 경우, 제1 부화소 전극(191)은 제1 줄기부(191a)에 의해 4개의 부영역들로 나뉠 수 있다. 부영역들 각각에 위치하는 제1 가지부(191b)는 서로 연장되는 방향이 다를 수 있다. 예를 들어, 우상 방향의 부영역에 위치하는 제1 가지부(191b)는 제1 줄기부(191a)로부터 우상 방향으로 비스듬하게 연장되고, 우하 방향의 부영역에 위치하는 제1 가지부(191b)는 제1 줄기부(191a)로부터 우하 방향으로 비스듬하게 연장될 수 있다. 또한 좌상 방향의 부영역에 위치하는 제1 가지부(191b)는 제1 줄기부(191a)로부터 좌상 방향으로 비스듬하게 연장되고, 좌하방향의 부영역에 위치하는 제1 가지부(191b)는 제1 줄기부(191a)로부터 좌하 방향으로 비스듬하게 연장될 수 있다. 제1 연장부(191d)는 제1 줄기부(191a) 또는 제1 가지부(191b)로부터 스위칭 소자 영역(TA)으로 연장되어 제1 컨택홀(CNT1)을 통해 제1 드레인 전극(DE1)과 연결될 수 있다.
제2 부화소 전극(192)은 제2 부화소부(FSPX2)에 위치하는 제2 줄기부(192a), 제2 부화소부(FSPX2)에 위치하며 제2 줄기부(192a)로부터 바깥쪽으로 연장되고 슬릿(192c)을 사이에 두고 서로 이격된 복수의 제2 가지부(192b), 제2 부화소부(FSPX2)에서 스위칭 소자 영역(TA)으로 연장된 제2 연장부(192d)를 포함할 수 있다.
제2 줄기부(192a), 제2 가지부(192b) 및 제2 연장부(192d)는, 제1 줄기부(191a), 제1 가지부(191b) 및 제1 연장부(191d)와 각각 실질적으로 동일하거나 유사하므로, 중복되는 설명은 생략하기로 한다.
제1 부화소 전극(191)의 평면상 크기는 제2 부화소 전극(192)의 평면상 크기보다 작을 수 있다. 본 명세서에서 제1 및 제2 부화소 전극(191, 192)의 평면상 크기는 제1 방향(DR1) 폭과 제2 방향(DR2) 폭을 기준으로 정해질 수 있다. 제1 및 제2 부화소 전극(191, 192)의 평면상의 제1 방향(DR1) 폭은 각 부화소 전극(191, 192)의 제1 색 화소(SPX1)의 데이터 라인(DL)과 가장 인접한 부분으로부터 각 제1 및 제2 부화소 전극(191, 192)의 제1 색 화소(SPX1)와 제1 방향(DR1) 인접한 색 화소의 데이터 라인(DL)과 가장 인접한 부분까지의 폭으로 정의될 수 있다. 제1 및 제2 부화소 전극(191, 192)의 평면상의 제2 방향(DR2) 폭은 제1 부화소 전극(191)의 경우 제1 색 화소(SPX1)의 제1 부화소 전극(191)의 제1 유지 라인(CSTL1)과 가장 인접한 부분으로부터 제2 방향(DR2)으로 연장된 부분까지의 폭으로 정의될 수 있다. 제2 부화소 전극(192)의 경우 제2 유지 라인(CSTL2)과 가장 인접한 부분부터 제2 방향(DR2)으로 연장된 부분까지의 폭으로 정의될 수 있다.
제1 색 화소(SPX1)는 차폐 라인(EFS)을 더 포함할 수 있다. 차폐 라인(EFS)은 전술한 제1 및 제2 부화소 전극(191, 192)과 동일 레벨에 배치될 수 있다. 차폐 라인(EFS)은 데이터 라인(DL), 게이트 라인(SL), 제1 스위칭 소자(T1), 및 제2 스위칭 소자(T2) 각각의 적어도 일부와 중첩하여 배치됨으로써, 이들이 후술하는 공통 전극(CE)과 기생 커패시터를 형성하여 액정 구동 불량이 발생하는 것을 방지할 수 있다.
도 4에 도시된 바와 같이 제1 부화소 전극(191)과 제2 부화소 전극(192)의 제1 방향(DR1) 폭은 실질적으로 동일할 수 있다. 제1 부화소 전극(191)의 제2 방향(DR2) 폭은 제2 부화소 전극(192)의 제2 방향(DR2) 폭보다 작을 수 있다.
이하, 도 4 및 도 5와 함께 도 6 및 도 7을 참조하여, 전술한 제1 색 화소(SPX1)의 단면 구조를 살펴보기로 한다.
도 4 내지 도 7을 참조하면, 기판(SUB)은 제1 기판(SUB1) 및 제1 기판(SUB1)과 대향하는 제2 기판(SUB2)을 포함할 수 있다. 제1 기판(SUB1)에는 전술한 복수의 화소(PX)가 배치되고, 제2 기판(SUB2)에는 공통 전극(CE)이 배치될 수 있다. 제1 기판(SUB1)의 화소(PX)와 제2 기판(SUB2)의 공통 전극(CE) 사이에는 액정(310)을 포함하는 액정층(300)이 배치될 수 있다.
제1 기판(SUB1)은 유리, 석영, 고분자 수지 등의 절연 물질을 포함할 수 있다. 고분자 물질은 폴리에테르술폰(polyethersulphone: PES), 폴리아크릴레이트(polyacrylate: PA), 폴리아릴레이트(polyarylate: PAR), 폴리에테르이미드(polyetherimide: PEI), 폴리에틸렌 나프탈레이트(polyethylene napthalate: PEN), 폴리에틸렌 테레프탈레이드(polyethylene terepthalate: PET), 폴리페닐렌 설파이드(polyphenylene sulfide: PPS), 폴리알릴레이트(polyallylate), 폴리이미드(polyimide: PI), 폴리카보네이트(polycarbonate: PC), 셀룰로오스 트리 아세테이트(cellulose triacetate: CAT), 셀룰로오스 아세테이트 프로피오네이트(cellulose acetate propionate: CAP) 또는 이들의 조합을 포함할 수 있다. 제1 기판(SUB1)은 금속 물질을 포함할 수도 있다.
제1 기판(SUB1) 상에 제1 도전층이 배치될 수 있다. 상기 제1 도전층은 게이트 라인(SL), 제1 게이트 전극(GE1), 제2 게이트 전극(GE2), 제3 게이트 전극(GE3), 및 유지 라인들(CSTL1, CSTL2)을 포함할 수 있다. 제1 게이트 전극(GE1)은 제1 스위칭 소자(T1)의 게이트 전극이고, 제2 게이트 전극(GE2)은 제2 스위칭 소자(T2)의 게이트 전극이고, 제3 게이트 전극(GE3)은 제3 스위칭 소자(T3)의 게이트 전극일 수 있다.
게이트 라인(SL), 제1 게이트 전극(GE1), 제2 게이트 전극(GE2), 제3 게이트 전극(GE3) 및 유지 라인들(CSTL1, CSTL2)은 각각 제1 도전층으로 이루어지며, 서로 동일한 층에 위치하고 동일한 물질로 이루어질 수 있다. 제1 도전층은 단층 또는 다층으로 이루어질 수 있다. 제1 도전층이 단층인 경우, 몰리브덴(Mo), 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 은(Ag), 마그네슘 (Mg), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 티타늄(Ti), 탄탈륨(Ta), 텅스텐(W) 또는 구리(Cu) 중 선택된 어느 하나 또는 이들의 합금을 포함할 수 있다. 또한, 제1 도전층이 다층인 경우, 전술한 재료들로 이루어진 다층일 수 있다. 예를 들면, 제1 도전층은 몰리브덴/알루미늄-네오디뮴, 몰리브덴/알루미늄 또는 구리/티타늄의 2층일 수 있다.
제1 게이트 전극(GE1), 제2 게이트 전극(GE2) 및 제3 게이트 전극(GE3)은 각각 게이트 라인(SL)과 전기적으로 연결될 수 있다. 제1 게이트 전극(GE1), 제2 게이트 전극(GE2) 및 제3 게이트 전극(GE3)은 서로 연결될 수 있으나, 이에 한정되는 것은 아니다. 일 실시예에서 제1 게이트 전극(GE1), 제2 게이트 전극(GE2) 및 제3 게이트 전극(GE3)은 게이트 라인(SL)일 수 있다.
게이트 라인(SL), 제1 게이트 전극(GE1), 제2 게이트 전극(GE2), 제3 게이트 전극(GE3) 및 유지 라인들(CSTL1, CSTL2) 상에 이들을 절연시키는 게이트 절연막(GI)이 위치한다. 게이트 절연막(GI)은 실리콘 화합물, 금속 산화물 등의 무기 절연물질을 포함할 수 있다. 예를 들어, 게이트 절연막(GI)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 알루미늄 산화물, 탄탈륨 산화물, 하프늄 산화물, 지르코늄 산화물, 티타늄 산화물 또는 이들의 조합을 포함할 수 있다. 게이트 절연막(GI)은 단층 또는 서로 다른 물질의 다층으로 이루어질 수 있다.
게이트 절연막(GI) 상에 반도체층(ACT)이 위치한다. 반도체층은 제1 반도체 영역(AP1), 제2 반도체 영역(AP2), 및 제3 반도체 영역(AP3)을 포함할 수 있다. 제1 반도체 영역(AP1)은 제1 스위칭 소자(T1)의 제1 소스 전극(SE1), 제1 드레인 전극(DE1) 및 제1 게이트 전극(GE1)과 중첩된 영역으로 정의될 수 있다. 제2 반도체 영역(AP2)은 제2 스위칭 소자(T2)의 제2 소스 전극(SE2), 제2 드레인 전극(DE2) 및 제2 게이트 전극(GE2)과 중첩된 영역으로 정의될 수 있다. 제3 반도체 영역(AP3)은 제3 스위칭 소자(T3)의 제3 소스 전극(SE3), 제3 드레인 전극(DE3) 및 제3 게이트 전극(GE3)과 중첩된 영역으로 정의될 수 있다.
제1 반도체 영역(AP1) 내지 제3 반도체 영역(AP3)은 각각 채널 영역(CH1, CH2, CH3)을 포함한다. 제1 채널 영역(CH1)은 제1 스위칭 소자(T1)의 제1 게이트 전극(GE1)과 중첩되고, 제1 소스 전극(SE1)과 제1 드레인 전극(DE1) 사이의 영역으로 정의될 수 있다. 제2 채널 영역(CH2)은 제2 스위칭 소자(T2)의 제2 게이트 전극(GE2)과 중첩되고, 제2 소스 전극(SE2)과 제2 드레인 전극(DE2) 사이의 영역으로 정의될 수 있다. 제3 채널 영역(CH3)은 제3 스위칭 소자(T3)의 제3 게이트 전극(GE3)과 중첩되고, 제3 소스 전극(SE3)과 제3 드레인 전극(DE3) 사이의 영역으로 정의될 수 있다. 제1 채널 영역(CH1), 제2 채널 영역(CH2) 및 제3 채널 영역(CH3) 각각은 중첩하는 게이트 전극에 의해 전기장이 가해지는 경우 각 스위칭 소자의 소스 전극과 드레인 전극 사이에서 도전성이 반전되어 채널이 형성되는 영역(또는, 채널 영역)일 수 있다. 일 실시예에서 제1 반도체 영역(AP1) 내지 제3 반도체 영역(AP3)은 하나의 패턴으로 형성될 수 있다.
일 실시예에서, 반도체층(ACT)은 비정질 실리콘, 다결정 실리콘 또는 단결정 실리콘 등 실리콘계 반도체 물질을 포함할 수 있다. 다른 실시예에서, 반도체층(ACT)은 단결정 실리콘, 저온 다결정 실리콘, 비정질 실리콘 등을 포함할 수도 있다. 또한, 반도체층(ACT)은 산화물 반도체를 포함할 수도 있다. 예를 들어, 반도체층은 인듐(In), 아연(Zn), 갈륨(Ga), 주석(Sn), 티타늄(Ti), 알루미늄(Al), 하프늄(Hf), 지르코늄(Zr), 마그네슘(Mg) 등을 함유하는 이성분계 화합물(ABx), 삼성분계 화합물(ABxCy), 사성분계 화합물(ABxCyDz)을 포함할 수도 있다. 반도체층(ACT)은 ITZO(인듐, 주석, 티타늄을 포함하는 산화물)나 IGZO(인듐, 갈륨, 주석을 포함하는 산화물)를 포함할 수도 있다.
제1 반도체 영역(AP1) 내지 제3 반도체 영역(AP3)을 포함하는 반도체층(ACT) 상에 도시하지 않았지만, 오믹 콘택층을 포함하는 오믹 패턴이 더 배치될 수 있다. 오믹 콘택층은 후술하는 각 스위칭 소자(T1~T3)의 소스 전극 및 드레인 전극과 반도체층(ACT) 사이에 위치하여, 금속과 실리콘 사이의 쇼트키 배리어(schottky barrier) 즉 일함수를 낮춰 접촉 저항을 낮출 수 있다. 오믹 콘택층은 n형 불순물이 고농도로 도핑된 비정질 실리콘으로 이루어질 수 있다.
제1 기판(SUB1) 및 반도체층(ACT) 상에 제2 도전층이 배치될 수 있다. 상기 제2 도전층은 데이터 라인(DL), 각 스위칭 소자(T1, T2, T3)의 소스 전극과 드레인 전극, 및 분압 기준 라인을 포함할 수 있다. 데이터 라인(DL), 제1 내지 제3 스위칭 소자(T1, T2, T3)의 소스 전극과 드레인 전극은 각각 제2 도전층으로 이루어지고, 서로 동일한 물질로 이루어질 수 있으며, 서로 동일한 층에 바로 위에 배치될 수 있다.
제2 도전층은 단층 또는 다층으로 이루어질 수 있다. 제2 도전층이 단층인 경우, 몰리브덴(Mo), 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 은(Ag), 마그네슘 (Mg), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 티타늄(Ti), 탄탈륨(Ta), 텅스텐(W) 또는 구리(Cu) 중 선택된 어느 하나 또는 이들의 합금을 포함할 수 있다. 또한, 제2 도전층이 다층인 경우, 전술한 재료들로 이루어진 다층일 수 있다. 예를 들면, 제2 도전층은 몰리브덴/알루미늄-네오디뮴, 몰리브덴/알루미늄 또는 구리/티타늄의 2층이거나, 몰리브덴/티타늄/몰리브덴 또는 몰리브덴/알루미늄/몰리브덴의 3층일 수 있다.
제1 스위칭 소자(T1)의 제1 소스 전극(SE1)은 데이터 라인(DL)과 전기적으로 연결될 수 있다. 제1 스위칭 소자(T1)의 제1 소스 전극(SE1)은 반도체층(ACT) 상에 배치되고 제1 반도체 영역(AP1)과 전기적으로 연결될 수 있다. 상기 제1 스위칭 소자(T1)의 제1 드레인 전극(DE1)은 반도체층(ACT) 상에 배치되고 제1 반도체 영역(AP1)과 전기적으로 연결될 수 있다.
제2 스위칭 소자(T2)의 제2 소스 전극(SE2)은 데이터 라인(DL)과 전기적으로 연결될 수 있다. 제2 소스 전극(SE2)은 반도체층(ACT) 상에 배치되고 제2 반도체 영역(AP2)과 전기적으로 연결될 수 있다. 제2 스위칭 소자(T2)의 제2 드레인 전극(DE2)은 반도체층(ACT) 상에 배치되고 제2 반도체 영역(AP2)과 전기적으로 연결될 수 있다.
제3 스위칭 소자(T3)의 제3 소스 전극(SE3)은 제1 유지 라인(CSTL1)과 전기적으로 연결될 수 있다. 일 실시예에 따른 제3 소스 전극(SE3)은 제3 컨택홀을 통해 제1 유지 라인(CSTL1)과 직접 연결될 수 있다. 제3 소스 전극(SE3)은 반도체층(ACT) 상에 배치되고 제3 반도체 영역(AP3)과 전기적으로 연결될 수 있다. 제3 스위칭 소자(T3)의 제3 드레인 전극(DE3)은 반도체층(ACT) 상에 배치되고 제3 반도체 영역(AP3)과 전기적으로 연결될 수 있다.
전술한 제2 도전층은 반도체층(ACT)과 동시에 패터닝됨으로써, 제2 도전층, 예를 들어 데이터 라인(DL), 제1 내지 제3 소스 전극(SE1, SE2, SE3), 제1 내지 제3 드레인 전극(DE1, DE2, DE3) 및 분압 기준 라인(RL)의 하부에 반도체층(ACT)이 유사한 형상으로 배치될 수 있다.
제1 스위칭 소자(T1), 제2 스위칭 소자(T2) 및 제3 스위칭 소자(T3)가 형성된 제1 기판(SUB1) 상에 컬러 필터(112)가 배치될 수 있다. 컬러 필터(112)는 적색 컬러 필터, 녹색 컬러 필터, 및 청색 컬러 필터를 포함할 수 있다. 적색 컬러 필터는 제1 색 화소(SPX1)에 배치되고, 상기 녹색 컬러 필터는 제2 색 화소(SPX2)에 배치되고, 상기 청색 컬러 필터는 제3 색 화소(SPX3)에 배치될 수 있다. 각 색 화소(SPX1, SPX2, SPX3)의 경계부에서 상기 적색 컬러 필터, 상기 녹색 컬러 필터, 및 상기 청색 컬러 필터는 각각 중첩될 수 있지만, 이에 한정되지 않으며 중첩되지 않을 수도 있다. 도 6은 제1 색 화소(SPX1)의 단면을 나타내고 있으므로, 적색 컬러 필터일 수 있다.
컬러 필터(112) 상에 절연층(113)이 배치될 수 있다. 절연층(113)은 유기 절연 물질 또는 무기 절연 물질을 포함할 수 있다. 일 실시예에서 절연층(113)은 오버코트층일 수 있다.
절연층(113) 상에 제3 도전층이 배치될 수 있다. 제3 도전층은 제1 부화소 전극(191), 제2 부화소 전극(192) 및 차폐 라인(EFS)을 포함할 수 있다. 도 6 및 도 7에는 제1 부화소 전극(191)의 제1 연장부(191d) 및 제2 부화소 전극(192)의 제2 연장부(192d)가 도시되어 있으므로, 제1 부화소 전극(191) 및 제2 부화소 전극(192)은 제1 연장부(191d) 및 제2 연장부(192d)를 예로 설명한다.
제1 연장부(191d), 제2 연장부(192d) 및 차폐 라인(EFS)은 제3 도전층으로 이루어질 수 있다. 제3 도전층은 빛이 투과될 수 있는 투명한 물질로 이루어질 수 있다. 제3 도전층은 예를 들어, 인듐 틴 옥사이드(Indium Tin Oxide, ITO), 인듐 징크 옥사이드(Indium Zinc Oxide, IZO) 또는 인듐 틴 징크 옥사이드(Indium Tin Zinc Oxide, ITZO)로 이루어질 수 있으나 이에 한정되지 않으며 투명하면서 도전성을 가진 물질이라면 사용 가능하다.
제1 스위칭 소자(T1)의 제1 드레인 전극(DE1)은 제1 부화소 전극(191)의 제1 연장부(191d)와 전기적으로 연결될 수 있다. 절연층(113) 및 컬러 필터(112)는 두께 방향으로 관통되는 제1 콘택홀(CNT1)을 포함할 수 있다. 제2 연장부(192d)와 제1 스위칭 소자(T1)의 제1 드레인 전극(DE1)은 제1 컨택홀(CNT1)을 통해 전기적으로 연결될 수 있다.
제2 스위칭 소자(T2)의 제2 드레인 전극(DE2)은 제2 부화소 전극(192)의 제2 연장부(192d)와 전기적으로 연결될 수 있다. 절연층(113) 및 컬러 필터(112)는 두께 방향으로 관통되는 제2 컨택홀(CNT2)을 포함할 수 있다. 제2 연장부(192d)와 제2 스위칭 소자(T2)의 제2 드레인 전극(DE2)은 제2 컨택홀(CNT2)을 통해 전기적으로 연결될 수 있다.
차폐 라인(EFS)은 제1 및 제2 부화소 전극(191, 192)과 동일 레벨에 배치될 수 있으며, 절연층(113) 상에 배치될 수 있다. 차폐 라인(EFS)은 데이터 라인(DL), 게이트 라인(SL), 제1 스위칭 소자(T1), 및 제2 스위칭 소자(T2) 각각의 적어도 일부와 중첩하여 배치될 수 있다.
제1 기판(SUB1)과 대향하는 제2 기판(SUB2)은 차광 부재(BM), 및 공통 전극(CE)을 포함할 수 있다.
제2 기판(SUB2)은 제1 기판(SUB1)과 유사하게 투명한 절연 기판일 수 있다. 또한, 제2 기판(SUB2)은 고내열성을 갖는 고분자 또는 플라스틱을 포함할 수도 있다. 제2 기판(SUB2)은 가요성을 가질 수도 있다.
제1 기판(SUB1)과 대향하는 제2 기판(SUB2)의 일면에 차광 부재(BM)가 배치될 수 있다. 차광 부재(BM)는 스위칭 소자 영역(TA)과 중첩할 수 있다. 차광 부재(BM)는 카본 블랙(carbon black) 등의 차광성 안료 또는 크롬(Cr) 등의 불투명 물질을 포함할 수 있으며, 감광성 유기 물질을 포함할 수 있다. 그러나 이에 한정되는 것은 아니며, 예를 들어, 차광 부재(BM)는 제1 기판(SUB1)에 위치할 수도 있다.
제1 기판(SUB1)과 대향하는 차광 부재(BM) 일면에 공통 전극(CE)이 배치될 수 있다. 공통 전극(CE)은 인듐 틴 옥사이드(Indium Tin Oxide, ITO), 인듐 징크 옥사이드(Indium Zinc Oxide, IZO) 또는 인듐 틴 징크 옥사이드(Indium Tin Zinc Oxide, ITZO) 등의 투명 도전 물질로 이루어질 수 있다. 공통 전극(CE)은 제2 기판(SUB2)의 전면에 걸쳐 전체적으로 형성될 수 있다.
제1 기판(SUB1)과 제2 기판(SUB2) 사이에 액정층(300)이 배치될 수 있다. 액정층(300)은 유전율 이방성을 가지는 액정(310)을 포함할 수 있다.
전술한 공통 전극(CE)에는 공통 전압이 인가되어, 제1 부화소 전극(191) 및 제2 부화소 전극(192)과 함께 전계를 형성할 수 있다. 이 경우, 전계의 크기에 따라 액정층(300)내의 액정(310)들의 배열이 변화되어 광 투과율이 제어될 수 있다.
구체적으로, 제1 기판(SUB1)과 제2 기판(SUB2) 사이에 액정층(300)에 전계가 형성되는 경우, 액정(310)들은 제1 기판(SUB1)과 제2 기판(SUB2) 사이에서 특정 방향으로 회동함으로써 액정층(300)을 통과하는 광의 위상 지연값을 조절할 수 있다. 액정(310)들의 회동에 의해 위상 지연값이 얼마나 달라지느냐에 따라 편광된 빛(예를 들어, 하부 편광 부재를 통과한 빛)이 상부 편광 부재(출사측에 배치되며, 예를 들어 제2 기판의 외측 표면에 부착될 수 있음)를 통과하는 양이 달라지며, 이를 통해 투과율을 제어할 수 있다.
제2 색 화소(SPX2)의 구조는 제1 색 화소(SPX1)와 동일할 수 있다. 제3 색 화소(SPX3)는 제1 색 화소(SPX1)와 유사하나, 도 2에 도시된 바와 같이 분압 기준 라인(RL)이 배치되어 제3 컨택홀(CNT3)을 통해 제1 유지 라인(CSTL1)에 연결되는 점에 일부 차이가 있으므로 설명을 생략하기로 한다.
도 8 내지 10은 일 실시예에 따른 제1 색 화소의 스위칭 소자 영역의 일부 구성을 나타낸 평면도이고, 도 11은 일 실시예에 따른 제2 드레인 전극을 나타낸 평면도이며, 도 12는 일 실시예에 따른 제1 색 화소의 스위칭 소자 영역의 일부 구성을 나타낸 평면도이고, 도 13은 도 4의 절취선 III-III'에 따른 단면도이다.
도 8을 참조하면, 게이트 라인(SL)과 중첩하는 제1 내지 제3 소스 전극(SE1, SE2, SE3)과 제1 내지 제3 드레인 전극(DE1, DE2, DE3)이 배치될 수 있다. 제1 스위칭 소자의 제1 드레인 전극(DE1)과 게이트 라인(SL)이 중첩되는 영역은 제1 게이트 드레인 커패시터(Cgs1)가 형성될 수 있고, 제2 스위칭 소자의 제2 드레인 전극(DE2)과 게이트 라인(SL)이 중첩되는 영역은 제2 게이트 드레인 커패시터(Cgs2)가 형성될 수 있다.
제1 게이트 드레인 커패시터(Cgs1)와 제2 게이트 드레인 커패시터(Cgs2)는 각각 게이트 라인(SL)에 인가된 게이트 구동 신호(게이트 전압)에 의한 데이터 구동 신호(데이터 전압)의 킥백(Kickback)에 영향을 줄 수 있다. 킥백에 의한 킥백 전압은 게이트 구동 신호(게이트 전압)이 고전압에서 저전압으로 하강할 때, 게이트 구동 신호(게이트 전압)의 천이에 영향을 받아 제1 및 제2 부화소 전극(191, 192)에 인가되는 데이터 구동 신호(데이터 전압)이 그 천이 방향으로 변화되는 경우의 전압 변화량을 의미한다.
데이터 구동 신호(데이터 전압)의 킥백 전압은 아래와 같은 식 1을 통해 계산된다.
[식 1]
여기서, Clc는 부화소 전극(191, 192)과 공통 전극(CE) 사이에 형성되는 액정 커패시터의 액정 커패시턴스 값을 의미하고, Cst는 유지 라인(CSTL1, CSTL2)과 부화소 전극(191, 192) 사이에 형성되는 유지 커패시터의 유지 커패시턴스 값을 의미하며, Cgs는 각 스위칭 소자(T1, T2, T3)의 게이트 전극(GE1, GE2, GE3)과 드레인 전극(DE1, DE2, DE3) 간 형성되는 게이트 드레인 커패시터의 게이트 드레인 커패시턴스 값을 의미할 수 있다.
상기 식 1에 의하면, 킥백 전압은 부화소 전극(191, 192)과 공통 전극(CE) 사이에 형성되는 액정 커패시터의 액정 커패시턴스 값, 및 유지 라인(CSTL1, CSTL2)과 부화소 전극(191, 192) 사이에 형성되는 유지 커패시터의 유지 커패시턴스 값에 반비례하고, 각 스위칭 소자(T1, T2, T3)의 게이트 전극(GE1, GE2, GE3)과 드레인 전극(DE1, DE2, DE3) 간 형성되는 게이트 드레인 커패시터의 게이트 드레인 커패시턴스 값에 비례할 수 있다.
일 실시예에서 게이트 라인(SL)과 중첩하는 제1 소스 전극(SE1)은 평면 형상이 "U"자 형상으로 이루어지고, 게이트 라인(SL)과 중첩하는 제1 드레인 전극(DE1)은 평면 형상이 바(bar) 형상으로 이루어질 수 있다. 제1 드레인 전극(DE1)과 제1 소스 전극(SE1)이 마주보는 영역은 제1 채널 영역(CH1)이 형성될 수 있다.
또한, 게이트 라인(SL)과 중첩하는 제2 소스 전극(SE2)은 제1 소스 전극(SE1)과 일체로 이루어지며, 제2 소스 전극(SE2)은 제1 소스 전극(SE1)일 수 있다. 제2 소스 전극(SE2)과 이격되어 마주보는 제2 드레인 전극(DE2)이 배치될 수 있다. 제2 소스 전극(SE2)과 마주보는 제2 드레인 전극(DE2)의 일부는 제2 소스 전극(SE2)과 나란하게 이루어질 수 있다. 제2 소스 전극(SE2)과 제2 드레인 전극(DE2)이 마주보는 영역은 제2 채널 영역(CH2)이 형성될 수 있다.
제2 드레인 전극(DE2)의 일 영역은 게이트 라인(SL)과 중첩할 수 있으며, 제2 드레인 전극(DE2)의 일 영역 중 제1 방향(DR1)으로 연장된 제1 영역 및 제2 방향(DR2)으로 연장된 제2 영역을 포함할 수 있다. 제2 드레인 전극(DE2)의 제1 영역은 제1 방향으로 연장된 제1 수평부(DE2_2)일 수 있고, 제2 드레인 전극(DE2)의 제2 영역은 제2 방향으로 연장된 제1 수직부(DE2_1)일 수 있다.
게이트 라인(SL)과 중첩하는 제3 소스 전극(SE3)은 전술한 제1 드레인 전극(DE1)과 동일하게 평면 형상이 바 형상으로 이루어질 수 있다. 제3 드레인 전극(DE3)은 제3 소스 전극(SE3)과 마주보도록 배치되어 제3 소스 전극(SE3)과 일부가 나란하게 이루어질 수 있다. 제3 드레인 전극(DE3)은 제2 드레인 전극(DE2)과 일체로 이루어지며, 제3 드레인 전극(DE3)은 제2 드레인 전극(DE2)일 수 있다.
전술한 바와 같이, 제1 게이트 드레인 커패시터(Cgs1)는 제1 드레인 전극(DE1)과 게이트 라인(SL)이 중첩하는 영역에서 형성될 수 있고, 제2 게이트 드레인 커패시터(Cgs2)는 제2 드레인 전극(DE2)과 게이트 라인(SL)이 중첩하는 영역에서 형성될 수 있다.
제1 게이트 드레인 커패시터(Cgs1)의 커패시턴스 값은 제1 드레인 전극(DE1)과 게이트 라인(SL)이 중첩하는 면적의 크기에 따라 변할 수 있다. 예를 들어, 제1 드레인 전극(DE1)과 게이트 라인(SL)이 중첩하는 면적이 커지면 제1 게이트 드레인 커패시터(Cgs1)의 커패시턴스 값도 커질 수 있다. 제1 드레인 전극(DE1)과 게이트 라인(SL)이 중첩하는 면적이 작아지면 제1 게이트 드레인 커패시터(Cgs1)의 커패시턴스 값도 작아질 수 있다. 제2 게이트 드레인 커패시터(Cgs2)의 커패시턴스 값도 제1 게이트 드레인 커패시터(Cgs1)의 커패시턴스 값의 변화와 유사하게, 제2 드레인 전극(DE2)과 게이트 라인(SL)이 중첩하는 면적에 따라 변할 수 있다.
도 9에 도시된 바와 같이, 게이트 라인(SL)을 기준으로 제2 도전층으로 형성되는 제1 내지 제3 소스 전극(SE1, SE2, SE3) 및 제1 내지 제3 드레인 전극(DE1, DE2, DE3)의 정렬 방향이 하측(도면 상에서 하측)으로 일부 틀어질 수 있다. 이 경우, 제1 드레인 전극(DE1)이 게이트 라인(SL)과 중첩하는 영역의 면적이 넓어져 제1 게이트 드레인 커패시터(Cgs1)의 커패시턴스 값이 커질 수 있다. 제2 드레인 전극(DE2)은 제1 수직부(DE2_1) 전체와 제1 수평부(DE2_2)의 일부가 게이트 라인(SL)과 중첩하는 영역의 면적이 변하지 않으므로, 제2 게이트 드레인 커패시터(Cgs2)의 커패시턴스 값은 변하지 않을 수 있다.
이와 반대로, 게이트 라인(SL)을 기준으로 제2 도전층으로 형성되는 제1 내지 제3 소스 전극(SE1, SE2, SE3) 및 제1 내지 제3 드레인 전극(DE1, DE2, DE3)의 정렬 방향이 상측(도면 상에서 상측)으로 일부 틀어질 수 있다. 이 경우, 제1 드레인 전극(DE1)이 게이트 라인(SL)과 중첩하는 영역의 면적이 좁아져 제1 게이트 드레인 커패시터(Cgs1)의 커패시턴스 값이 작아질 수 있다. 제2 드레인 전극(DE2)은 제1 수직부(DE2_1) 전체와 제1 수평부(DE2_2)의 일부가 게이트 라인(SL)과 중첩하는 영역의 면적이 변하지 않으므로, 제2 게이트 드레인 커패시터(Cgs2)의 커패시턴스 값은 변하지 않을 수 있다.
또한, 도 10에 도시된 바와 같이, 게이트 라인(SL)을 기준으로 제2 도전층으로 형성되는 제1 내지 제3 소스 전극(SE1, SE2, SE3) 및 제1 내지 제3 드레인 전극(DE1, DE2, DE3)의 정렬 방향이 우측(도면 상에서 우측)으로 일부 틀어질 수 있다. 이 경우, 제2 드레인 전극(DE2)이 게이트 라인(SL)과 중첩하는 영역의 면적이 좁아져 제2 게이트 드레인 커패시터(Cgs2)의 커패시턴스 값이 작아질 수 있다. 제2 드레인 전극(DE2)의 제1 수직부(DE2_1)와 게이트 라인(SL)이 중첩하는 영역의 면적은 변하지 않으나, 제1 수평부(DE2_2)와 게이트 라인(SL)이 중첩하는 영역의 면적이 작아질 수 있다. 제1 드레인 전극(DE1)은 게이트 라인(SL)과 중첩하는 영역의 면적이 변하지 않으므로, 제1 게이트 드레인 커패시터(Cgs1)의 커패시턴스 값은 변하지 않을 수 있다.
이와 반대로, 게이트 라인(SL)을 기준으로 제2 도전층으로 형성되는 제1 내지 제3 소스 전극(SE1, SE2, SE3) 및 제1 내지 제3 드레인 전극(DE1, DE2, DE3)의 정렬 방향이 좌측(도면 상에서 좌측)으로 일부 틀어질 수 있다. 이 경우, 제2 드레인 전극(DE2)이 게이트 라인(SL)과 중첩하는 영역의 면적이 넓어져 제2 게이트 드레인 커패시터(Cgs2)의 커패시턴스 값이 커질 수 있다. 제2 드레인 전극(DE2)의 제1 수직부(DE2_1)와 게이트 라인(SL)이 중첩하는 영역의 면적은 변하지 않으나, 제1 수평부(DE2_2)와 게이트 라인(SL)이 중첩하는 영역의 면적이 커질 수 있다. 제1 드레인 전극(DE1)은 게이트 라인(SL)과 중첩하는 영역의 면적이 변하지 않으므로, 제1 게이트 드레인 커패시터(Cgs1)의 커패시턴스 값은 변하지 않을 수 있다.
전술한 것처럼, 게이트 드레인 커패시터의 커패시턴스 값이 커지면 킥백 전압값이 커질 수 있다. 제1 게이트 드레인 커패시터(Cgs1)의 커패시턴스 값과 제2 게이트 드레인 커패시터(Cgs2)의 커패시턴스 값의 차이가 커지면 제1 부화소부와 제2 부화소부의 휘도가 달라져 얼룩 불량이 발생할 수 있다. 만약, 제1 게이트 드레인 커패시터(Cst1)의 커패시턴스 값이 커지고 제2 게이트 드레인 커패시터(Cst2)의 커패시턴스 값이 작아지면, 제1 게이트 드레인 커패시터(Cgs1)의 커패시턴스 값과 제2 게이트 드레인 커패시터(Cgs2)의 커패시턴스 값의 차이가 더욱 커지게 되어 얼룩의 정도가 더 커지게 된다.
일 실시예에서는 도 11에 도시된 바와 같이, 제2 드레인 전극(DE2)은 제2 방향으로 연장된 제1 수직부(DE2_1)와 제1 수직부(DE2_1)의 일단으로부터 제1 방향으로 연장된 제1 수평부(DE2_2)를 포함할 수 있다. 제1 수직부(DE2_1)는 게이트 라인(SL)과 중첩될 수 있다. 제1 수평부(DE2_2)는 일부가 게이트 라인(SL)과 중첩되고 나머지 일부는 게이트 라인(SL)과 비중첩될 수 있다. 제1 수직부(DE2_1)는 제2 소스 전극(SE2)과 나란하게 배치되어 제2 소스 전극(SE2)과 마주보게 배치될 수 있다. 제1 수평부(DE2_2)는 제1 수직부(DE2_1)의 일단, 즉 제2 부화소 전극(192)에 인접한 일단으로부터 데이터 라인(DL)의 반대 방향으로 연장될 수 있다.
도 12를 참조하면, 제1 게이트 드레인 커패시터(Cgs1)의 커패시턴스 값이 변할 수 있는 조건은 제1 드레인 전극(DE1)이 상측 또는 하측(제2 방향, DR2)으로 이동하는 경우일 수 있다. 제2 게이트 드레인 커패시터(Cgs2)의 커패시턴스 값이 변할 수 있는 조건은 제2 드레인 전극(DE2)이 좌측 또는 우측(제1 방향, DR1)으로 이동하는 경우일 수 있다. 일 실시예에서 제2 드레인 전극(DE2)은 게이트 라인(SL)과 중첩하는 제1 수직부(DE1-1) 및 제1 수평부(DE2_2)를 포함함으로써, 제1 게이트 드레인 커패시터(Cgs1)의 커패시턴스 값과 제2 게이트 드레인 커패시터(Cgs2)의 커패시턴스 값이 변할 수 있는 조건(각 드레인 전극의 이동방향)을 서로 반대로 형성할 수 있다.
즉, 제1 게이트 드레인 커패시터(Cgs1)의 커패시턴스 값과 제2 게이트 드레인 커패시터(Cgs2)의 커패시턴스 값이 변할 수 있는 제1 드레인 전극(DE1)과 제2 드레인 전극(DE2)의 이동 방향을 서로 반대로 형성함으로써, 소스 전극(SE1, SE2) 및 드레인 전극(DE1, DE2)과 게이트 라인(SL)의 정렬이 틀어지더라도 제1 게이트 드레인 커패시터(Cgs1)의 커패시턴스 값 및 제2 게이트 드레인 커패시터(Cgs2)의 커패시턴스 값 중 어느 하나만 변하게 할 수 있다. 따라서, 제1 게이트 드레인 커패시터(Cgs1)의 커패시턴스 값과 제2 게이트 드레인 커패시터(Cgs2)의 커패시턴스 값의 차이가 커지는 것을 방지함으로써, 제1 부화소부와 제2 부화소부의 킥뱁 전압값의 차이값이 변화하는 범위를 줄여 얼룩 불량을 저감할 수 있다.
또한, 도 12에 도시된 바와 같이, 일 실시예에서는 제1 소스 전극(SE1)과 제1 드레인 전극(DE1) 사이에 형성된 제1 채널 영역(CH1)의 방향과, 제2 소스 전극(SE2)과 제2 드레인 전극(DE2) 사이에 형성된 제2 채널 영역(CH2)의 방향과, 제3 소스 전극(SE3)과 제3 드레인 전극(DE3) 사이에 형성된 제3 채널 영역(CH3)의 방향이 서로 동일할 수 있다.
구체적으로, 제1 소스 전극(SE1)과 제1 드레인 전극(DE1) 사이에 형성된 제1 채널 영역(CH1)의 길이 방향은 제1 방향(DR1)일 수 있다. 제2 소스 전극(SE2)과 제2 드레인 전극(DE2) 사이에 형성된 제2 채널 영역(CH2)의 길이 방향은 제1 방향(DR1)일 수 있다. 제3 소스 전극(SE3)과 제3 드레인 전극(DE3) 사이에 형성된 제3 채널 영역(CH3)의 길이 방향은 제1 방향(DR1)일 수 있다. 여기서, 채널 영역의 길이는 소스 전극과 드레인 전극 사이의 최단 거리일 수 있다. 제1 채널 영역(CH1)의 길이는 제1 소스 전극(SE1)과 제1 드레인 전극(DE1) 사이의 최단 거리일 수 있고, 제2 채널 영역(CH2)의 길이는 제2 소스 전극(SE2)과 제2 드레인 전극(DE2) 사이의 최단 거리일 수 있으며, 제3 채널 영역(CH3)의 길이는 제3 소스 전극(SE3)과 제3 드레인 전극(DE3) 사이의 최단 거리일 수 있다.
각 채널 영역의 길이 방향은 제1 방향(DR1)과 나란한 방향이고, 폭 방향은 제2 방향(DR2)과 나란한 방향일 수 있다. 일 실시예에서 제1 채널 영역(CH1)은 'U'자 형상으로 이루어져 채널의 방향이 다양할 수 있다. 그러나, 제1 채널 영역(CH1) 전체에서 'U'자의 곡선부에 형성된 채널 영역보다 'U'자의 직선부에 형성된 채널 영역이 더 큰 면적을 차지하고 있으므로, 제1 채널 영역(CH1)의 방향은 'U'자의 직선부에 형성된 채널 영역의 방향인 제1 방향(DR1)으로 볼 수 있다.
제1 채널 영역(CH1)의 방향, 제2 채널 영역(CH2)의 방향, 및 제3 채널 영역(CH3)의 방향이 동일하면, 채널 영역의 방향이 서로 다른 스위칭 소자의 채널 영역의 길이나 폭이 설계와 다르게 형성되는 것을 방지할 수 있다. 다시 말해서, 채널 영역의 방향이 동일한 스위칭 소자들은 설계대로 형성될 수 있으나 채널 영역의 방향이 다른 스위칭 소자는 설계와 다르게 형성되어 전기적 특성, 예를 들어, 킥백 전압값에 편차가 커질 수 있다. 따라서, 일 실시예에 따르면, 스위칭 소자들 간에 킥백 전압값의 차이가 커져 얼룩 불량이 나타나는 것을 방지할 수 있다.
한편, 도 4, 도 5, 도 6 및 도 13을 참조하면, 전술한 제1 컨택홀(CNT1), 제2 컨택홀(CNT2)과 제3 컨택홀(CNT3)은 절연층(113)과 제3 소스 전극(SE3) 사이에 배치된 컬러 필터(112)의 비아홀들과 중첩하여 배치될 수 있다.
구체적으로, 제1 스위칭 소자(T1)의 제1 드레인 전극(DE1)은 제1 컨택홀(CNT1)을 통해 제1 부화소 전극의 제1 연장부(191d)와 전기적으로 연결될 수 있다. 제1 컨택홀(CNT1)은 제1 드레인 전극(DE1)과 제1 연장부(191d) 사이에 배치된 컬러 필터(112)의 제1 비아홀(CFH1)과 중첩하여 배치될 수 있다. 제1 비아홀(CFH1)은 컬러 필터(112)를 관통하여 하부 층, 예를 들어 제1 드레인 전극(DE1)을 노출시킬 수 있다. 제1 컨택홀(CNT1)은 제1 비아홀(CFH1)을 통해 제1 드레인 전극(DE1)을 노출시킬 수 있다. 제1 연장부(191d)는 제1 컨택홀(CNT1) 및 제1 비아홀(CFH1)을 통해 노출된 제1 드레인 전극(DE1)과 전기적으로 연결될 수 있다.
또한, 제2 컨택홀(CNT2) 및 제3 컨택홀(CNT3)은 제2 비아홀(CFH2)과 중첩하여 배치될 수 있다. 제2 비아홀(CFH2)은 컬러 필터(112)를 관통하여 하부 층, 예를 들어 제3 소스 전극(SE3), 게이트 절연막(GI), 제3 드레인 전극(DE3)을 노출시킬 수 있다. 제3 컨택홀(CNT3)은 제2 비아홀(CFH2)을 통해 제3 소스 전극(SE3) 및 제1 유지 라인(CSTL1) 사이에 배치된 게이트 절연막(GI)을 관통하여 제1 유지 라인(CSTL1)을 노출시킬 수 있다. 제1 전극 패턴(193)은 제3 컨택홀(CNT3) 및 제2 비아홀(CFH2)을 통해 노출된 제3 소스 전극(SE3) 및 제1 유지 라인(CSTL1)에 각각 컨택할 수 있다. 제2 컨택홀(CNT2)은 절연층(113)을 관통하여 제3 드레인 전극(DE3)을 노출시킬 수 있다. 제2 부화소 전극의 제2 연장부(192d)는 제2 컨택홀(CNT2) 및 제2 비아홀(CFH2)을 통해 노출된 제3 드레인 전극(DE3)에 컨택할 수 있다.
제2 컨택홀(CNT2) 및 제3 컨택홀(CNT3)은 제2 비아홀(CFH2)과 중첩하여 배치될 수 있다. 평면상에서 제2 컨택홀(CNT2) 및 제3 컨택홀(CNT3)은 제2 비아홀(CFH2) 내에 배치될 수 있다. 제2 비아홀(CFH2)의 제2 방향(DR2)으로의 폭(W4)은 제3 컨택홀(CNT3)의 제2 방향(DR2)으로의 폭(W5) 및 제2 컨택홀(CNT2)의 제2 방향(DR2)으로의 폭(W6) 각각보다 클 수 있다. 또한, 제2 비아홀(CFH2)의 폭(W4)은 제3 컨택홀(CNT3)의 폭(W5)과 제2 컨택홀(CNT2)의 폭(W6)의 합(W5+W6)보다 클 수 있다. 제2 비아홀(CFH2)의 폭(W4)이 제3 컨택홀(CNT3)의 폭(W5)과 제2 컨택홀(CNT2)의 폭(W6)의 합(W5+W6)보다 크면, 하나의 제2 비아홀(CFH2) 내에 제2 컨택홀(CNT2)과 제3 컨택홀(CNT3)이 배치될 수 있어 컬러 필터(112)의 비아홀들로 인한 개구율 손실을 방지할 수 있다.
제2 비아홀(CFH2)은 게이트 라인(SL)과 중첩하여 배치될 수 있다. 제2 비아홀(CFH2)의 폭(W4)은 게이트 라인(SL)과 교차하여 배치될 수 있다. 또한, 제2 컨택홀(CNT2)과 제3 컨택홀(CNT3)은 게이트 라인(SL)과 비중첩하여 배치될 수 있다. 즉, 제2 컨택홀(CNT2)과 제3 컨택홀(CNT3)은 게이트 라인(SL)과 서로 이격하여 배치될 수 있다.
또한, 일 실시예에 따른 표시 장치는 게이트 절연막(GI)과 절연층(113) 사이에 배치된 제1 도전 패턴(CP1) 및 제2 도전 패턴(CP2)을 포함할 수 있다.
구체적으로, 제1 유지 라인(CSTL1), 제2 유지 라인(CSTL2) 및 게이트 라인(SL)이 배치된 제1 기판(SUB1) 상에 게이트 절연막(GI)이 배치될 수 있다. 게이트 절연막(GI) 상에 제1 도전 패턴(CP1) 및 제2 도전 패턴(CP2)이 배치될 수 있다. 제1 도전 패턴(CP1)은 제1 유지 라인(CSTL1)과 적어도 일부가 중첩하고 게이트 라인(SL)과 비중첩할 수 있다. 제2 도전 패턴(CP2)은 제2 유지 라인(CSTL2)과 적어도 일부가 중첩하고 게이트 라인(SL)과 비중첩할 수 있다.
제1 도전 패턴(CP1)과 제2 도전 패턴(CP2)은 제2 비아홀(CFH2) 내에 배치될 수 있다. 제1 도전 패턴(CP1)은 적어도 일부가 제3 컨택홀(CNT3)에 의해 노출되고 나머지 일부는 절연층(113)과 중첩할 수 있다. 따라서, 제1 도전 패턴(CP1)은 제3 컨택홀(CNT3)을 통해 절연층(113) 상에 배치된 제1 전극 패턴(193)과 컨택할 수 있다. 제2 도전 패턴(CP2)은 적어도 일부가 제2 컨택홀(CNT2)에 의해 노출되고 나머지 일부는 절연층(113)과 중첩할 수 있다. 따라서, 제2 도전 패턴(CP2)은 제2 컨택홀(CNT2)을 통해 절연층(113) 상에 배치된 제2 전극 패턴인 제2 부화소 전극(192)의 연장부(192d)와 컨택할 수 있다.
제1 도전 패턴(CP1)과 제2 도전 패턴(CP2)은 반도체층(ACT)과 소스 패턴(SDP1)이 적층된 구조일 수 있다. 여기서, 소스 패턴(SDP1)은 제3 소스 전극(SE3)과 동일한 패턴이며, 제3 소스 전극(SE3)으로부터 연속적으로 연장된 것일 수 있다. 따라서, 소스 패턴(SDP1)은 제3 소스 전극(SE3)과 동일층 상에 배치되며 동일한 물질을 포함할 수 있다.
일 실시예에서 제1 도전 패턴(CP1)과 제2 도전 패턴(CP2)은 절연층(113)과의 접착력을 증가시킬 수 있다. 일례로, 절연층(113)은 유기 물질로 이루어질 수 있다. 절연층(113) 하부에 컬러 필터(112)는 패터닝되어 제2 비아홀(CFH2)이 형성될 수 있다. 그러나, 제2 비아홀(CFH2) 부분의 게이트 절연막(GI) 상에 컬러 필터용 물질이 잔류하면 절연층(113)과 게이트 절연막(GI) 사이의 접착력이 저하되어 절연층(113)이 뜯기는 현상이 발생할 수 있다. 특히, 제2 비아홀(CFH2)에 게이트 라인(SL)이 존재하는 경우 게이트 라인(SL)이 배치된 영역은 컬러 필터용 물질층의 두께가 상대적으로 얇고, 게이트 라인(SL)이 배치되지 않은 영역은 컬러 필터용 물질층의 두께 상대적으로 두꺼운 두께 차이가 발생할 수 있다. 컬러 필터용 물질층의 패터닝 및 제거 공정 시 두께가 두꺼운 게이트 라인(SL)이 배치되지 않은 영역의 컬러 필터용 물질층은 제대로 제거되지 않아 컬러 필터용 물질이 잔류할 수 있다.
또한, 게이트 라인(SL)의 모서리 부분에서 게이트 절연막(GI)이 제대로 성막되지 않으면, 전술한 컬러 필터용 물질의 잔류로 인해 절연층(113)이 뜯고 게이트 라인(SL)이 노출될 수 있다. 노출된 게이트 라인(SL)은 공정 중에 부식이 발생할 수 있고 전술한 제1 전극 패턴(193)과 쇼트될 수 있다.
일 실시예에서는 게이트 라인(SL)과 인접하되 비중첩하는 게이트 절연막(GI) 상에 제1 도전 패턴(CP1)과 제2 도전 패턴(CP2)을 배치함으로써, 금속으로 이루어진 제1 도전 패턴(CP1)과 제2 도전 패턴(CP2) 상에 컬러 필터용 물질이 잔류하여도 절연층(113)과 금속의 제1 도전 패턴(CP1) 및 제2 도전 패턴(CP2)의 접착력이 우수하므로 절연층(113)의 뜯김을 방지할 수 있다. 이에 따라, 게이트 라인(SL)의 부식이 발생하는 것을 방지할 수 있고 게이트 라인(SL)과 제1 전극 패턴(193)의 쇼트가 발생하는 것을 방지할 수 있다.
상기와 같이, 일 실시예에 따른 표시 장치는 제1 게이트 드레인 커패시터(Cgs1)의 커패시턴스 값과 제2 게이트 드레인 커패시터(Cgs2)의 커패시턴스 값의 차이가 커지는 것을 방지함으로써, 제1 부화소부와 제2 부화소부의 킥뱁 전압값의 차이값이 변화하는 범위를 줄여 얼룩 불량을 저감할 수 있다. 또한, 스위칭 소자들의 채널 영역의 방향을 동일하게 형성함으로써, 스위칭 소자들 간에 킥백 전압값의 차이가 커져 얼룩 불량이 나타나는 것을 방지할 수 있다.
도 14는 다른 실시예에 따른 일 화소를 나타낸 평면도이고, 도 15는 다른 실시예에 따른 일 화소의 게이트 라인, 소스 전극들 및 드레인 전극들을 나타낸 평면도이며, 도 16은 다른 실시예에 따른 제2 드레인 전극 및 제3 드레인 전극을 나타낸 평면도이고, 도 17은 도 14의 절취선 IV-IV''에 따라 절취한 단면도이다.
다른 실시예에 따른 화소의 구조는 전술한 일 실시예에 따른 화소와 대부분의 구성이 유사하나, 제2 스위칭 소자와 제3 스위칭 소자가 서로 이격되어 있다는 점에서 큰 차이가 있다. 하기에서는 차이가 있는 부분에 대해 구체적으로 설명하고 동일한 구성에 대해 그 설명을 간략히 하기로 한다. 다른 실시예에 따른 화소의 구조는 제1 내지 제3 색 화소에 분압 기준 라인이 각각 구비되어, 제1 내지 제3 색 화소의 구조가 유사하므로, 하기에서는 제1 색 화소라 명명하여 설명하면 제2 색 및 제3 색 화소에도 동일하게 적용될 수 있다.
도 14를 참조하면, 제1 색 화소(SPX1)는 제1 스위칭 소자(T1), 제2 스위칭 소자(T2) 및 제3 스위칭 소자(T3)를 포함할 수 있다.
제1 스위칭 소자(T1)의 제1 소스 전극(SE1)은 데이터 라인(DL)과 연결되고, 제1 스위칭 소자(T1)의 제1 드레인 전극(DE1)은 제1 컨택홀(CNT1)을 통해 제1 부화소 전극(191)과 연결될 수 있다. 제1 스위칭 소자(T1)는 게이트 라인(SL)과 연결된 제1 게이트 전극을 포함할 수 있다. 일 실시예에서 제1 게이트 전극은 게이트 라인(SL)일 수 있다.
제2 스위칭 소자(T2)의 제2 소스 전극(SE2)은 데이터 라인(DL)과 연결될 수 있다. 제2 소스 전극(SE2)은 제1 소스 전극(SE1)과 일체로 이루어질 수 있다. 제2 스위칭 소자(T1)의 제2 드레인 전극(DE2)은 제2 컨택홀(CNT2)을 통해 제2 부화소 전극(192)과 연결될 수 있다. 제2 스위칭 소자(T2)는 게이트 라인(SL)과 연결된 제2 게이트 전극을 포함할 수 있다. 일 실시예에서 제2 게이트 전극은 게이트 라인(SL)일 수 있다.
제3 스위칭 소자(T3)의 제3 소스 전극(SE3)은 분압 기준 라인(RL)과 연결될 수 있으며, 일체로 이루어질 수 있다. 제3 스위칭 소자(T3)의 제3 드레인 전극(DE3)은 일 방향으로 연장되어 전술한 제2 컨택홀(CNT2)을 통해 제2 부화소 전극(192)과 연결될 수 있다. 제3 스위칭 소자(T3)는 게이트 라인(SL)과 연결된 제3 게이트 전극을 포함할 수 있다. 일 실시예에서 제3 게이트 전극은 게이트 라인(SL)일 수 있다.
제1 색 화소(SPX1)는 제1 부화소 전극(191) 및 제2 부화소 전극(192)을 포함할 수 있다.
제1 부화소 전극(191)은 대부분 제1 부화소부(FSPX1)에 배치될 수 있으며, 제2 부화소 전극(192)은 대부분 제2 부화소부(FSPX2)에 배치될 수 있다. 제1 부화소 전극(191)은 제1 부화소부(FSPX1)에 배치되는 제1 줄기부(191a), 제1 부화소부(FSPX1)에 배치되며 제1 줄기부(191a)로부터 바깥쪽으로 연장되고 슬릿(191c)을 사이에 두고 서로 이격된 복수의 제1 가지부(191b), 제1 부화소부(FSPX1)에서 스위칭 소자 영역(TA)으로 연장된 제1 연장부(191d)를 포함할 수 있다. 제2 부화소 전극(192)은 제2 부화소부(FSPX2)에 위치하는 제2 줄기부(192a), 제2 부화소부(FSPX2)에 위치하며 제2 줄기부(192a)로부터 바깥쪽으로 연장되고 슬릿(192c)을 사이에 두고 서로 이격된 복수의 제2 가지부(192b), 제2 부화소부(FSPX2)에서 스위칭 소자 영역(TA)으로 연장된 제2 연장부(192d)를 포함할 수 있다.
제1 색 화소(SPX1)는 차폐 라인(EFS)을 더 포함할 수 있다. 차폐 라인(EFS)은 전술한 제1 및 제2 부화소 전극(191, 192)과 동일층 바로 위에 배치되며 동일한 물질을 포함할 수 있다. 차폐 라인(EFS)은 데이터 라인(DL), 게이트 라인(SL), 제1 내지 제3 스위칭 소자(T1, T2, T3) 각각의 적어도 일부와 중첩하여 배치됨으로써, 이들이 공통 전극과 기생 커패시터를 형성하여 액정 구동 불량이 발생하는 것을 방지할 수 있다.
한편, 본 실시예에 따른 제2 스위칭 소자(T2)와 제3 스위칭 소자(T3)는 서로 이격되어 배치될 수 있다.
도 14 및 도 15를 참조하면, 제1 스위칭 소자(T1)의 제1 소스 전극(SE1)과 제2 스위칭 소자(T2)의 제2 소스 전극(SE2)은 하나의 소스 패턴을 공유하므로, 제1 스위칭 소자(T1)와 제2 스위칭 소자(T2)는 서로 인접하여 배치될 수 있다. 제1 스위칭 소자(T1)의 제1 채널 영역(CH1)과 제2 스위칭 소자(T2)의 제2 채널 영역(CH2)은 제1 및 제2 소스 전극(SE1, SE2)을 사이에 두고 서로 이웃하여 배치될 수 있다.
제3 스위칭 소자(T3)는 제1 스위칭 소자(T1) 및 제2 스위칭 소자(T2)와 이격되어 배치될 수 있다. 전술한 일 실시예는 제1 스위칭 소자(T1)와 제2 스위칭 소자(T2)가 소스 전극을 각각 공유하고, 제2 스위칭 소자(T2)와 제3 스위칭 소자(T3)가 드레인 전극을 각각 공유할 수 있다. 반면, 본 실시예는 제1 스위칭 소자(T1)와 제2 스위칭 소자(T2)가 소스 전극을 각각 공유하나, 제2 스위칭 소자(T2)와 제3 스위칭 소자(T3)가 드레인 전극을 공유하지 않을 수 있다. 즉, 제2 스위칭 소자(T2)와 제3 스위칭 소자(T3) 각각의 드레인 전극을 별도로 구비할 수 있다.
구체적으로, 도 16을 참조하면, 제2 드레인 전극(DE2)과 제3 드레인 전극(DE3)은 하나의 드레인 패턴(DEP)으로 이루어질 수 있다. 드레인 패턴(DEP)은 제2 드레인 전극(DE2), 제3 드레인 전극(DE3) 및 제2 드레인 전극(DE2)과 제3 드레인 전극(DE3) 사이에 배치된 드레인 컨택부(DECP)를 포함할 수 있다.
드레인 컨택부(DECP)는 드레인 패턴(DEP)에서 제2 부화소 전극의 제2 연장부(192d)와 중첩되는 영역일 수 있다. 드레인 컨택부(DECP)는 평면 형상이 대체적으로 사각형으로 이루어질 수 있으며, 대략 중심부에 제2 연장부(192d)와 컨택할 수 있는 제2 컨택홀(CNT2)이 배치될 수 있다.
제2 드레인 전극(DE2)은 드레인 컨택부(DECP)로부터 연장되는 영역일 수 있다. 제2 드레인 전극(DE2)은 드레인 컨택부(DECP)의 일측으로부터 제1 방향(DR1) 중 인접한 제2 소스 전극(SE2)을 향하는 방향으로 연장될 수 있다. 제2 드레인 전극(DE2)은 드레인 컨택부(DECP)의 일측으로부터 제1 방향(DR1) 중 인접한 제2 소스 전극(SE2)을 향하는 방향으로 연장된 제1 수평부(DE2_2), 및 제1 수평부(DE2_2)의 일단으로부터 제2 방향(DR2) 중 인접한 제1 유지 라인(CSTL1)을 향하는 방향으로 연장된 제1 수직부(DE2_1)를 포함할 수 있다. 제3 드레인 전극(DE3)은 드레인 컨택부(DECP)로부터 연장되며, 드레인 컨택부(DECP)의 다른 일측으로부터 제2 방향(DR2) 중 인접한 제1 유지 라인(CSTL1)을 향하는 방향으로 연장된 영역일 수 있다. 일례로, 제2 드레인 전극(DE2)은 평면 상에서 드레인 컨택부(DECP)를 기준으로 9시 방향으로 연장될 수 있고, 제3 드레인 전극(DE3)은 평면 상에서 드레인 컨택부(DECP)를 기준으로 12시 방향으로 연장될 수 있다.
상기와 같이, 본 실시예에 따른 제2 드레인 전극(DE2)과 제3 드레인 전극(DE3)은 드레인 컨택부(DECP)를 사이에 두고 서로 이격되어 배치됨으로써, 제2 스위칭 소자(T2)와 제3 스위칭 소자(T3)가 서로 이격되어 배치될 수 있다. 제2 스위칭 소자(T2)와 제3 스위칭 소자(T3)가 서로 이격되어 배치됨으로써, 화소 설계의 자유도를 확보할 수 있는 이점이 있다.
도 14 및 도 17을 참조하여 일 화소의 단면 구조를 살펴보면, 다른 실시예에 따른 표시 장치는 제1 기판(SUB1) 및 제1 기판(SUB1)과 대향하는 제2 기판(SUB2)을 포함할 수 있다. 제1 기판(SUB1)에는 전술한 복수의 화소(PX)가 배치되고, 제2 기판(SUB2)에는 공통 전극(CE)이 배치될 수 있다. 제1 기판(SUB1)의 화소(PX)와 제2 기판(SUB2)의 공통 전극(CE) 사이에는 액정(310)을 포함하는 액정층(300)이 배치될 수 있다.
제1 기판(SUB1) 상에 제1 게이트 전극(GE1), 제2 게이트 전극(GE2), 제3 게이트 전극(GE3), 제1 유지 라인(CSTL1) 및 제2 유지 라인(CSTL2)을 포함할 수 있다. 제1 게이트 전극(GE1)은 제1 스위칭 소자(T1)의 게이트 전극이고, 제2 게이트 전극(GE2)은 제2 스위칭 소자(T2)의 게이트 전극이고, 제3 게이트 전극(GE3)은 제3 스위칭 소자(T3)의 게이트 전극일 수 있다. 일 실시예에서 제1 게이트 전극(GE1), 제2 게이트 전극(GE2) 및 제3 게이트 전극(GE3)은 게이트 라인(SL)일 수 있다.
제1 게이트 전극(GE1), 제2 게이트 전극(GE2), 제3 게이트 전극(GE3), 제1 유지 라인(CSTL1) 및 제2 유지 라인(CSTL2) 상에 이들을 절연시키는 게이트 절연막(GI)이 위치하고, 게이트 절연막(GI) 상에 반도체층(ACT)이 위치한다. 반도체층은 제1 반도체 영역(AP1), 제2 반도체 영역(AP2), 및 제3 반도체 영역(AP3)을 포함할 수 있다. 제1 반도체 영역(AP1) 내지 제3 반도체 영역(AP3)은 각각 채널 영역(CH1, CH2, CH3)을 포함한다.
반도체층(ACT) 상에 제1 내지 제3 소스 전극(SE1, SE2, SE3) 및 제1 내지 제3 드레인 전극(DE1, DE2, DE3)이 배치될 수 있고, 이들 상에 컬러 필터(112)가 배치될 수 있다. 컬러 필터(112) 상에 절연층(113)이 배치될 수 있다. 절연층(113) 상에 제1 부화소 전극의 제1 연장부(191d), 제2 부화소 전극의 제2 연장부(192d) 및 차폐 라인(EFS)이 배치될 수 있다. 제1 스위칭 소자(T1)의 제1 드레인 전극(DE1)은 제1 컨택홀(CNT1)을 통해 제1 부화소 전극의 제1 연장부(191d)와 전기적으로 연결되고, 제2 스위칭 소자(T2)의 제2 드레인 전극(DE2)은 제2 컨택홀(CNT2)을 통해 제2 부화소 전극의 제2 연장부(192d)와 전기적으로 연결될 수 있다.
제1 기판(SUB1)과 대향하는 제2 기판(SUB2)은 차광 부재(BM), 및 공통 전극(CE)을 포함할 수 있다. 제1 기판(SUB1)과 대향하는 제2 기판(SUB2)의 일면에 차광 부재(BM)가 배치되고, 차광 부재(BM) 일면에 공통 전극(CE)이 배치될 수 있다. 제1 기판(SUB1)과 제2 기판(SUB2) 사이에 액정(310)을 포함한 액정층(300)이 배치될 수 있다.
전술한 바와 같이, 제2 드레인 전극(DE2)과 제3 드레인 전극(DE3)은 드레인 컨택부(DECP)를 사이에 두고 서로 이격되어 배치될 수 있으므로, 제2 스위칭 소자(T2)와 제3 스위칭 소자(T3)가 서로 이격되어 배치될 수 있다. 제2 스위칭 소자(T2)와 제3 스위칭 소자(T3)가 서로 이격되어 배치됨으로써, 화소 설계의 자유도를 확보할 수 있는 이점이 있다.
도 14의 실시예에 따른 표시장치의 화소에서 블랙 이미지를 나타내는 경우, 제1 부화소부와 제2 부화소부 각각의 킥백 전압 값, 제1 부화소부와 제2 부화소부의 킥백 전압 값의 차이 및 제1 부화소부와 제2 부화소부의 킥백 전압 값의 차이의 범위를 측정하였다. 여기서, 제1 부화소부와 제2 부화소부의 킥백 전압 값의 차이의 범위는 각각 동일 구조의 화소를 가진 표시 장치를 복수 개로 준비하여, 제1 부화소부와 제2 부화소부의 킥백 전압 값의 차이를 측정하였다.
실시예에서, 제1 부화소부의 킥백 전압은 3.32V로 나타났고 제2 부화소부의 킥백 전압은 2.99V로 나타났다. 제1 부화소부와 제2 부화소부의 킥백 전압 값의 차이는 0.33V로 나타났고, 제1 부화소부와 제2 부화소부의 킥백 전압 값의 차이의 범위는 0 이상 0.7V 이하로 나타났다.
이 결과를 통해, 실시예에 따른 표시 장치는 화소의 제1 부화소부와 제2 부화소부 간의 킥백 전압 값의 차이의 범위가 0.7V 이하 수준으로 개선되었음을 확인할 수 있었다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
1: 표시 장치
112: 컬러 필터
113: 절연층 SL: 게이트 라인
CH1~CH3: 제1 내지 제3 채널 영역
T1~T3: 제1 내지 제3 스위칭 소자
SE1~SE3: 제1 내지 제3 소스 전극
DE1~DE3: 제1 내지 제3 드레인 전극
CNT1~CNT3 : 제1 내지 제3 컨택홀
CHF1, CHF2 : 제1 및 제2 비아홀
113: 절연층 SL: 게이트 라인
CH1~CH3: 제1 내지 제3 채널 영역
T1~T3: 제1 내지 제3 스위칭 소자
SE1~SE3: 제1 내지 제3 소스 전극
DE1~DE3: 제1 내지 제3 드레인 전극
CNT1~CNT3 : 제1 내지 제3 컨택홀
CHF1, CHF2 : 제1 및 제2 비아홀
Claims (20)
- 기판 상에 제1 방향으로 배열된 게이트 라인 및 상기 제1 방향과 교차하는 제2 방향으로 배열된 데이터 라인;
상기 데이터 라인으로부터 연결된 제1 소스 전극, 상기 제1 소스 전극과 이격된 제1 드레인 전극, 및 상기 게이트 라인과 연결된 제1 게이트 전극을 포함하는 제1 스위칭 소자; 및
상기 데이터 라인과 연결된 제2 소스 전극, 상기 제2 소스 전극과 이격된 제2 드레인 전극, 및 상기 게이트 라인과 연결된 제2 게이트 전극을 포함하는 제2 스위칭 소자를 포함하며,
상기 제1 게이트 전극과 중첩하는 상기 제1 드레인 전극의 일 영역은 상기 제2 방향으로 연장되고,
상기 제2 소스 전극은 상기 제2 방향으로 연장되며, 상기 제1 드레인 전극 및 상기 제2 드레인 전극과 나란하게 배치되고,
상기 제2 게이트 전극과 중첩하는 상기 제2 드레인 전극의 일 영역은 상기 제1 방향으로 연장된 제1 영역 및 상기 제2 방향으로 연장된 제2 영역을 포함하는 표시 장치. - 제1 항에 있어서,
상기 제2 드레인 전극의 상기 제2 영역과 상기 제2 소스 전극은 서로 마주보며 나란하게 배치되는 표시 장치. - 제2 항에 있어서,
상기 제2 드레인 전극의 상기 제2 영역 전체는 상기 게이트 라인과 중첩하고, 상기 제2 드레인 전극의 상기 제1 영역의 일부는 상기 게이트 라인과 비중첩하는 표시 장치. - 제3 항에 있어서,
상기 제1 스위칭 소자는 상기 제1 소스 전극과 상기 제1 드레인 전극 사이에 제1 채널 영역이 배치되는 제1 반도체 영역을 포함하고,
상기 제2 스위칭 소자는 상기 제2 소스 전극과 상기 제2 드레인 전극의 상기 제2 영역 사이에 제2 채널 영역이 배치되는 제2 반도체 영역을 더 포함하는 표시 장치. - 제4 항에 있어서,
상기 제1 채널 영역과 상기 제2 채널 영역 각각의 길이 방향은 상기 제1 방향과 나란한 표시 장치. - 제5 항에 있어서,
상기 제1 채널 영역의 길이는 상기 제1 소스 전극과 상기 제1 드레인 전극 사이의 최단 거리이며, 상기 제2 채널 영역의 길이는 상기 제2 소스 전극과 상기 제2 드레인 전극 사이의 최단 거리인 표시 장치. - 제6 항에 있어서,
상기 제1 소스 전극과 상기 제2 소스 전극은 동일한 층 바로 위에 배치되며 서로 동일한 물질로 이루어진 표시 장치. - 제7 항에 있어서,
상기 게이트 라인과 나란하게 배열된 유지 라인을 더 포함하며,
상기 유지 라인으로부터 연결된 제3 소스 전극, 상기 제3 소스 전극과 이격된 제3 드레인 전극, 및 상기 게이트 라인과 연결된 제3 게이트 전극을 포함하는 제3 스위칭 소자를 더 포함하는 표시 장치. - 제8 항에 있어서,
상기 제3 드레인 전극은 상기 제2 드레인 전극과 연결되고,
상기 제3 소스 전극과 상기 제2 드레인 전극의 상기 제2 영역은 서로 마주보며 나란하게 배치되는 표시 장치. - 제9 항에 있어서,
상기 제3 스위칭 소자는 상기 제3 소스 전극과 상기 제2 드레인 전극의 상기 제2 영역 사이에 제3 채널 영역이 배치되는 제3 반도체 영역을 더 포함하는 표시 장치. - 제10 항에 있어서,
상기 제1 채널 영역, 상기 제2 채널 영역 및 상기 제3 채널 영역 각각의 길이 방향은 상기 제1 방향과 나란한 표시 장치. - 제8 항에 있어서,
상기 게이트 라인과 나란하게 배치되는 유지 라인;
상기 제1 내지 제3 소스 전극 및 상기 제1 내지 제3 드레인 전극 상에 배치된 컬러 필터; 및
상기 컬러 필터 상에 배치된 절연층을 더 포함하며,
상기 컬러 필터는 상기 제1 드레인 전극을 노출하는 제1 비아홀 및 상기 제3 소스 전극과 상기 제2 드레인 전극을 노출하는 제2 비아홀을 포함하고,
상기 절연층은 상기 제1 드레인 전극을 노출하는 제1 컨택홀, 상기 제3 소스 전극을 노출하는 제2 컨택홀, 및 상기 제2 드레인 전극을 노출하는 제3 컨택홀을 포함하는 표시 장치. - 제12 항에 있어서,
상기 제1 컨택홀은 상기 제1 비아홀과 중첩하고, 상기 제2 컨택홀 및 상기 제3 컨택홀은 상기 제2 비아홀과 중첩하는 표시 장치. - 제13 항에 있어서,
상기 제1 드레인 전극은 상기 제1 컨택홀을 통해 인접한 제1 부화소 전극에 연결되고,
상기 제3 소스 전극은 상기 제2 컨택홀을 통해 상기 유지 라인에 연결되며,
상기 제2 드레인 전극은 상기 제3 컨택홀을 통해 인접한 제2 부화소 전극에 연결되는 표시 장치. - 제13 항에 있어서,
상기 제3 소스 전극으로부터 연장되며 상기 제2 컨택홀 및 상기 제2 비아홀과 중첩하는 제1 도전 패턴; 및
상기 제2 드레인 전극으로부터 연장되며 상기 제3 컨택홀 및 상기 제2 비아홀과 중첩하는 제2 도전 패턴을 더 포함하며,
상기 제1 도전 패턴과 상기 제2 도전 패턴은 상기 게이트 라인을 사이에 두고 서로 이격되며, 상기 게이트 라인과 비중첩하는 표시 장치. - 기판 상에 제1 방향으로 배열된 게이트 라인, 상기 게이트 라인과 나란한 유지 라인, 및 상기 제1 방향과 교차하는 제2 방향으로 배열된 데이터 라인;
상기 데이터 라인으로부터 연결된 제1 소스 전극, 상기 제1 소스 전극과 이격된 제1 드레인 전극, 및 상기 게이트 라인과 연결된 제1 게이트 전극을 포함하는 제1 스위칭 소자;
상기 데이터 라인과 연결된 제2 소스 전극, 상기 제2 소스 전극과 이격된 제2 드레인 전극, 및 상기 게이트 라인과 연결된 제2 게이트 전극을 포함하는 제2 스위칭 소자; 및
상기 유지 라인과 연결된 제3 소스 전극, 상기 제3 소스 전극과 이격된 제3 드레인 전극, 및 상기 게이트 라인과 연결된 제3 게이트 전극을 포함하는 제3 스위칭 소자를 포함하며,
상기 제1 게이트 전극과 중첩하는 상기 제1 드레인 전극의 일 영역은 상기 제2 방향으로 연장되고,
상기 제2 소스 전극은 상기 제2 방향으로 연장되며, 상기 제1 드레인 전극 및 상기 제2 드레인 전극과 나란하게 배치되고,
상기 제2 게이트 전극과 중첩하는 상기 제2 드레인 전극의 일 영역은 상기 제1 방향으로 연장된 제1 영역 및 상기 제2 방향으로 연장된 제2 영역을 포함하며,
상기 제2 드레인 전극과 상기 제3 드레인 전극은 하나의 드레인 패턴으로 이루어진 표시 장치. - 제16 항에 있어서,
상기 드레인 패턴은 상기 제2 드레인 전극, 상기 제3 드레인 전극 및 상기 제2 드레인 전극과 상기 제3 드레인 전극 사이에 배치된 드레인 컨택부를 포함하는 표시 장치. - 제17 항에 있어서,
상기 제2 드레인 전극과 상기 제3 드레인 전극은 상기 드레인 컨택부를 사이에 두고 서로 이격된 표시 장치. - 제18 항에 있어서,
상기 제2 드레인 전극은 상기 드레인 컨택부의 일측으로부터 상기 제1 방향 중 인접한 상기 제2 소스 전극을 향하는 방향으로 연장되고,
상기 제3 드레인 전극은 상기 드레인 컨택부의 타측으로부터 상기 제2 방향 중 인접한 상기 유지 라인을 향하는 방향으로 연장되는 표시 장치. - 제19 항에 있어서,
상기 제1 소스 전극과 상기 제2 소스 전극은 서로 연결되고, 상기 제1 드레인 전극과 상기 제2 드레인 전극은 상기 제2 소스 전극을 사이에 두고 서로 이웃하여 배치되는 표시 장치.
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