KR20160066580A - 표시 장치 - Google Patents

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KR20160066580A
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drain electrode
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마사타카 카노
문연건
노정훈
임준형
구소영
김명화
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삼성디스플레이 주식회사
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Abstract

표시 장치가 제공된다.
일례로, 표시 장치는 기판; 상기 기판 상에 제1 방향을 따라 연장되는 제1 게이트 라인; 상기 제1 게이트 라인을 덮도록 상기 기판 상에 형성되는 게이트 절연층; 상기 게이트 절연층 상에 상기 제1 게이트 라인과 중첩하도록 형성되고, 제1 영역과 제2 영역을 포함하는 제1 반도체 패턴; 상기 게이트 절연층 상에 상기 제1 방향과 수직인 제2 방향을 따라 연장되며, 상기 제1 반도체 패턴의 제1 영역과 중첩하는 소스 전극 영역을 포함하는 제1 데이터 라인; 상기 소스 전극 영역과 이격되며 상기 제1 반도체 패턴의 제2 영역 상에 형성되는 드레인 전극; 및 상기 드레인 전극 상에 형성되며, 상기 드레인 전극과 전기적으로 형성되는 화소 전극을 포함하되, 상기 제1 반도체 패턴은 상기 제1 방향과 상기 제2 방향 사이의 제3 방향을 따라 배치된다.

Description

표시 장치{DISPLAY DEVICE}
본 발명은 표시 장치에 관한 것이다.
액정 표시 장치는 현재 널리 사용되는 표시 장치들 중 하나로서, 서로 대향하는 2개의 기판들 상에 형성된 전극들(화소 전극 및 공통 전극)에 전압을 인가하여 그 사이에 개재된 액정층의 액정 분자들의 배열을 제어함으로써 투과되는 빛의 양을 조정하는 표시 장치이다.
이러한 액정 표시 장치는 전극들과 연결되는 박막트랜지스터를 포함한다. 박막트랜지스터는 액정 표시 장치나 유기 발광 표시 장치 등의 표시 장치에서 각 화소를 독립적으로 구동시키는 스위칭 소자로 사용된다.
구체적으로, 박막트랜지스터는 각 화소에서 게이트 라인을 통해 제공되는 게이트 신호에 따라 데이터 라인을 통해 화소 전극에 제공되는 데이터 신호를 제어하는 스위칭 소자로서, 게이트 라인과 연결되는 게이트 전극, 채널을 형성하는 활성층(반도체층), 데이터 라인과 연결되는 소스 전극, 활성층을 중심으로 소스 전극과 이격된 드레인 전극을 포함한다.
한편, 최근에는 고해상도를 가지는 액정 표시 장치를 개발하는데 주력하고 있다. 그런데, 해상도가 증가할수록 박막트랜지스터의 크기는 감소되어야 하지만, 박막트랜지스터의 크기를 감소시키는데 한계가 있다. 이에 따라, 고해상도를 가지는 액정 표시 장치에서 화소의 개구율이 감소되고 있다.
이에, 본 발명이 해결하고자 하는 과제는 고해상도를 구현하면서 화소의 개구율 감소를 줄일 수 있는 표시 장치를 제공하는 것이다.
본 발명의 과제들은 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 본 발명의 일 실시예에 따른 표시 장치는 기판; 상기 기판 상에 제1 방향을 따라 연장되는 제1 게이트 라인; 상기 제1 게이트 라인을 덮도록 상기 기판 상에 형성되는 게이트 절연층; 상기 게이트 절연층 상에 상기 제1 게이트 라인과 중첩하도록 형성되고, 제1 영역과 제2 영역을 포함하는 제1 반도체 패턴; 상기 게이트 절연층 상에 상기 제1 방향과 수직인 제2 방향을 따라 연장되며, 상기 제1 반도체 패턴의 제1 영역과 중첩하는 소스 전극 영역을 포함하는 제1 데이터 라인; 상기 소스 전극 영역과 이격되며 상기 제1 반도체 패턴의 제2 영역 상에 형성되는 드레인 전극; 및 상기 드레인 전극 상에 형성되며, 상기 드레인 전극과 전기적으로 형성되는 화소 전극을 포함하되, 상기 제1 반도체 패턴은 상기 제1 방향과 상기 제2 방향 사이의 제3 방향을 따라 배치된다.
상기 제1 반도체 패턴의 제1 영역과 제2 영역은 일직선을 형성할 수 있다.
상기 소스 전극 영역의 수평 폭과, 상기 소스 전극 영역 이외의 제1 데이터 라인의 수평 폭이 동일할 수 있다.
상기 제1 반도체 패턴은 상기 제1 영역과 상기 제2 영역을 연결하는 제3 영역을 포함하며, 상기 제1 반도체 패턴의 제1 영역 및 제2 영역 각각이 상기 소스 전극 영역 및 상기 드레인 전극 각각과 완전히 중첩할 수 있다.
상기 제1 반도체 패턴은 상기 제1 영역과 상기 제2 영역을 연결하는 제3 영역을 포함하며, 상기 제1 반도체 패턴의 제1 영역 및 제2 영역 각각이 상기 소스 전극 영역 및 상기 드레인 전극 각각과 부분적으로 중첩할 수 있다.
상기 제1 반도체 패턴의 제1 영역 및 제2 영역 각각의 면적이 상기 소스 전극 영역 및 상기 드레인 전극 각각의 면적보다 작을 수 있다.
상기 제1 반도체 패턴의 제1 영역 및 제2 영역 각각의 평면 형상이 사각 형상이거나 부분적으로 라운드 형상일 수 있다.
또한, 상기 표시 장치는 상기 게이트 절연층 상에 상기 제1 게이트 라인과 중첩하도록 형성되되 상기 제1 반도체 패턴과 제1 방향으로 이격되고, 제1 영역과 제2 영역을 포함하는 제2 반도체 패턴; 및 상기 게이트 절연층 상에 제2 방향을 따라 연장되며, 상기 제1 데이터 라인과 제1 방향으로 이격되고, 상기 제2 반도체 패턴의 제1 영역과 중첩하는 소스 전극 영역을 포함하는 제2 데이터 라인을 더 포함하며, 상기 제2 반도체 패턴은 상기 제3 방향을 따라 배열되며, 상기 제1 반도체 패턴의 제2 영역과 상기 제2 반도체 패턴의 제1 영역 사이의 최소 이격 거리가 2㎛ 이상일 수 있다.
또한, 상기 표시 장치는 상기 제1 반도체 패턴과 상기 제1 데이터 라인 사이에 상기 제1 반도체 패턴을 덮도록 상기 게이트 절연층 상에 형성되는 에치 스토퍼층을 더 포함하며, 상기 에치 스토퍼층은 상기 제1 데이터 라인의 소스 전극 영역을 상기 제1 반도체 패턴의 제1 영역에 접속시키기 위한 제1 관통홀과, 상기 드레인 전극을 상기 제1 반도체 패턴의 제2 영역에 접속시키기 위한 제2 관통홀을 포함할 수 있다.
상기 소스 전극 영역의 최대 수평 폭 및 상기 드레인 전극의 최대 수평 폭 각각이 상기 제1 관통홀의 수평 폭 및 상기 제2 관통홀의 수평 폭 각각보다 클 수 있다.
상기 소스 전극 영역 이외의 제1 데이터 라인의 수평 폭이 상기 소스 전극 영역의 최대 수평 폭보다 작을 수 있다.
상기 제1 반도체 패턴의 제1 영역 및 제2 영역 각각이 상기 소스 전극 영역 및 상기 드레인 전극 각각과 완전히 중첩할 수 있다.
상기 제1 반도체 패턴의 제1 영역 및 제2 영역 각각의 평면 형상이 원 형상일 수 있다.
또한, 상기 표시 장치는 상기 게이트 절연층 상에 상기 제1 게이트 라인과 중첩하도록 형성되되 상기 제1 반도체 패턴과 제1 방향으로 이격되고, 제1 영역과 제2 영역을 포함하는 제2 반도체 패턴; 및 상기 게이트 절연층 상에 제2 방향을 따라 연장되며, 상기 제1 데이터 라인과 제1 방향으로 이격되고, 상기 제2 반도체 패턴의 제1 영역과 중첩하는 소스 전극 영역을 포함하는 제2 데이터 라인을 더 포함하며, 상기 제2 반도체 패턴은 상기 제3 방향을 따라 배열되며, 상기 제1 반도체 패턴의 제2 영역과 상기 제2 반도체 패턴의 제1 영역 사이의 최소 이격 거리가 2㎛ 이상일 수 있다.
또한, 상기 표시 장치는 상기 게이트 절연층과 상기 화소 전극 사이에 개재되며, 상기 제1 반도체 패턴, 상기 데이터 라인들 및 상기 드레인 전극을 덮도록 형성되는 보호층을 더 포함하며, 상기 보호층은 상기 제1 반도체 패턴의 제2 영역 및 상기 드레인 전극과 중첩하는 컨택홀을 포함할 수 있다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 실시예들에 의하면 적어도 다음과 같은 효과가 있다.
본 발명의 일 실시예에 표시 장치는 게이트 라인이 연장되는 제1 방향과 데이터 라인이 연장되는 제2 방향 사이의 제3 방향을 따라 배열되는 반도체 패턴과, 데이터 라인에 포함되는 소스 전극 영역을 포함하는 박막트랜지스터를 구비함으로써, 인접한 화소들 사이에서 반도체 패턴들 사이의 최소 이격 거리를 확보하면서 한 화소에서 박막트랜지스터가 차지하는 영역을 제1 방향 및 제2 방향 기준으로 모두 줄일 수 있다.
따라서, 본 발명의 일 실시예에 따른 표시 장치는 고해상도를 구현하면서 반도체 패턴을 포토리소그래피 공정을 이용하여 형성할 때 노광 오차가 발생되는 것을 줄어들게 하고 화소의 개구율 저하를 감소시킬 수 있다.
본 발명에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며, 더욱 다양한 효과들이 본 명세서 내에 포함되어 있다.
도 1은 본 발명의 일 실시예에 따른 표시 패널의 결합 사시도이다.
도 2는 도 1의 제1 표시 패널의 평면도이다.
도 3은 도 2의 표시 패널에서 A-A' 선의 단면도이다.
도 4는 도 2의 한 화소의 박막트랜지스터 부분의 평면도이다.
도 5는 도 4의 반도체 패턴의 또다른 형상을 보여주는 평면도이다.
도 6은 도 2에서 인접한 박막트랜지스터들의 배치를 보여주는 평면도이다.
도 7은 본 발명의 다른 실시예에 따른 표시 장치 중 제1 표시 패널의 평면도이다.
도 8은 도 7의 표시 패널에서 B-B' 선의 단면도이다.
도 9는 도 7의 한 화소의 박막트랜지스터 부분의 평면도이다.
도 10은 도 7에서 인접한 박막트랜지스터들의 배치를 보여주는 평면도이다.
도 11은 도 8의 반도체 패턴, 에치 스토퍼층, 소스 전극 영역 및 드레인 전극의 배치 관계를 보여주는 평면도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
소자(elements) 또는 층이 다른 소자 또는 층"위(on)"로 지칭되는 것은 다른 소자 바로 위에 또는 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
비록 제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있음은 물론이다.
이하, 도면을 참조하여 본 발명의 실시예들에 대하여 설명한다.
도 1은 본 발명의 일 실시예에 따른 표시 패널의 결합 사시도이고, 도 2는 도 1의 제1 표시 패널의 평면도이고, 도 3은 도 2의 표시 패널에서 A-A' 선의 단면도이고,
표시 장치(10)는 복수의 화소를 가지며 영상을 표시하는 장치이다. 표시 장치(10)는 특별히 한정되는 것은 아니지만, 예를 들어 액정 표시 장치(liquid crystal display device), 유기 발광 표시 장치(organic light emitting display device), 전기 영동 표시 장치(electrophoretic display device), 일렉트로 웨팅 표시 장치(electrowetting display device), MEMS 표시 장치(microelectromechanical system display device) 등일 수 있다. 본 발명에서는 표시 장치(10)가 액정 표시 장치로 구현된 경우를 일 예로 들어 설명한다.
도 1 내지 도 3을 참조하면, 본 발명의 일 실시예에 따른 표시 장치(10)는 제1 패널(100), 제1 패널(100)과 대향하는 제2 패널(200), 및 제1 패널(100)과 제2 패널(200) 사이에 형성된 액정층(LCL)을 포함한다. 도시하진 않았지만, 표시 장치(10)는 제1 패널(100)로 광을 제공하는 백라이트 유닛을 더 포함할 수 있다.
제1 패널(100)은 제1 기판(110), 게이트 라인들(GL1, GL2, ..., GLn)(n은 자연수), 게이트 절연층(120), 반도체 패턴(SL1), 데이터 라인들(DL1, DL2, ..., DLm)(m은 자연수), 드레인 전극(DE1), 보호층(130) 및 화소 전극(PE)을 포함할 수 있다.
제1 기판(110)은 투명한 절연 기판일 수 있으며, 서로 교차하는 게이트 라인들(GL1, GL2, ..., GLn)과 데이터 라인들(DL1, DL2, ..., DLm)에 의해 정의되는 복수의 화소(PX)를 포함한다.
게이트 라인들(GL1, GL2,..., GLn)은 제1 기판(110) 상에 제1 방향(X)으로 연장되게 형성되며 제1 방향(X)과 수직인 제2 방향(Y)을 따라 이격되어 배열된다. 게이트 라인들(GL1, GL2, ..., GLn)은 후술되는 박막트랜지스터(TFT1)로 게이트 신호를 전달한다.
게이트 라인들(GL1, GL2, ..., GLn)은 인듐틴옥사이드(ITO), 인듐징크옥사이드(IZO), 인듐틴징크옥사이드(ITZO) 중 어느 하나로 형성될 수 있다. 또한, 게이트 라인들(GL1, GL2, ..., GLn)은 상술한 물질로 구성된 제1 도전층과 후술하는 물질로 구성된 제2 도전층을 포함하는 2층 구조를 가질 수도 있다. 상기 제2 도전층은 구리(Cu), 몰리브덴(Mo), 알루미늄(Al), 텅스텐(W), 크롬(Cr), 티타늄(Ti)과 같은 금속이나, 적어도 하나의 상기 금속을 포함하는 합금일 수 있다.
게이트 절연층(120)은 게이트 라인들(GL1, GL2, ..., GLn)을 덮도록 제1 기판(110) 상에 형성된다. 게이트 절연층(120)은 절연 물질, 예를 들어 실리콘 질화물이나, 실리콘 산화물로 형성될 수 있다.
반도체 패턴(SL1)은 게이트 절연층(120) 상에 게이트 라인들(GL1, GL2, ..., GLn)과 중첩하도록 형성될 수 있다. 반도체 패턴(SL1)은 라인 형태로 형성될 수 있으며, 제1 영역(SA1), 제2 영역(DA1) 및 제1 영역(SA1)과 제2 영역(DA1)을 연결하는 제3 영역(CA1)을 포함할 수 있다.
반도체 패턴(SL1)은 비정질 실리콘 또는 다결정 실리콘으로 형성될 수 있다. 또한, 반도체 패턴(SL1)은 산화물 반도체 물질로 형성될 수도 있다. 또한, 반도체 패턴(SL1)의 제1 영역(SA1) 및 제2 영역(DA1)은 p+형 불순물로 도핑되어 소스부 및 드레인부를 형성할 수 있다. 또한, 반도체 패턴(SL1)의 제3 영역(CA1)은 불순물이 도핑되지 않는 채널부를 형성할 수 있다. 반도체 패턴(SL1)의 제1 영역(SA1) 및 제2 영역(DA1)에 도핑되는 불순물은 붕소(B)와 같은 P형 불순물로, 예를 들어, B2H6 등일 수 있다. 반도체 패턴(SL1)의 제1 영역(SA1) 및 제2 영역(DA1)에 도핑되는 불순물은 실시예에 따라 다양하게 변경될 수 있다.
데이터 라인들(DL1, DL2, ..., DLm)은 게이트 절연층(120) 상에 제2 방향(Y)으로 연장되게 형성되며 제1 방향(X)을 따라 이격되어 배열된다. 데이터 라인들(DL1, DL2, ..., DLm)은 게이트 라인들(GL1, GL2, ..., GLn)과 절연되고 후술되는 박막트랜지스터(TFT1)로 데이터 신호를 전달한다. 데이터 라인들(DL1, DL2, ..., DLm)은 반도체 패턴(SL1)의 제1 영역(SA1)과 접하며 중첩하는 소스 전극 영역(SEA1)을 포함한다.
드레인 전극(DE1)은 평면상으로 소스 전극 영역(SEA)과 이격되게 형성되며, 반도체 패턴(SL1)의 제2 영역(DA1)과 접하며 중첩한다.
데이터 라인들(DL1, DL2, ..., DLm)과 드레인 전극(DE1)은 구리, 몰리브덴, 알루미늄, 텅스텐, 크롬, 티타늄과 같은 금속이나, 적어도 하나의 상기 금속을 포함하는 합금으로 형성될 수 있다.
보호층(130)은 반도체 패턴(SL1), 데이터 라인들(DL1, DL2, ..., DLm) 및 드레인 전극(DE1)을 덮도록 게이트 절연층(120) 상에 형성된다. 보호층(130)은 실리콘 질화물, 실리콘 산화물 및 실리콘 산화질화물 중 적어도 어느 하나로 형성될 수 있다. 한편, 보호층(130)은 드레인 전극(DE1)을 노출시키는 컨택홀(CH)을 더 포함할 수 있다. 컨택홀(CH)은 반도체 패턴(SL1)의 제2 영역(DA1) 및 드레인 전극(DE1)과 중첩할 수 있다.
화소 전극(PE)은 보호층(130) 상에 각 화소(PX) 별로 형성되며, 컨택홀(CH)을 통해 드레인 전극(DE1)과 전기적으로 연결될 수 있다. 화소 전극(PE)의 형태는 도 2에 도시된 형태로 한정되는 것은 아니며, 다양한 형태를 가질 수 있다. 화소 전극(PE)은 투명한 도전성 물질, 예를 들어 인듐틴옥사이드(ITO) 또는 인듐징크옥사이드(IZO)로 형성될 수 있다.
제2 패널(200)은 제2 기판(210)과, 블랙 매트릭스(BM), 오버 코팅층(220), 및 공통 전극 (CE)을 포함할 수 있다.
제2 기판(210)은 제1 기판(110)과 대향한다. 제2 기판(210)은 투명한 절연 기판일 수 있다.
블랙 매트릭스(BM)는 제2 기판(210) 상에 각 화소(PX)의 가장 자리에 형성될 수 있다. 블랙 매트릭스(BM)는 게이트 라인들(GL1, GL2, ..., GLn), 데이터 라인들(DL1, DL2, ..., DLm) 및 박막 트랜지스터(TFT1)와 중첩될 수 있다. 도시되진 않았지만, 제2 기판(10) 상에 각 화소(PX)와 대응되게 형성되어 블랙 매트릭스(BM)에 의해 둘러싸이는 컬러 필러가 배치될 수 있다. 블랙 매트릭스(BM)는 광차단 물질로 형성되어, 영상을 구현함에 있어 불필요한 광을 차단한다. 예를 들어, 블랙 매트릭스(BM)는 액정층(LCL)의 가장 자리에서 발생할 수 있는 빛샘이나 컬러 필터의 가장자리에서 나타날 수 있는 혼색을 차단할 수 있다.
오버 코팅층(220)은 블랙 매트릭스(BM) 및 컬러 필터(미도시) 상에 형성된다. 오버 코팅층(220)은 컬러 필터(미도시)를 평탄화하면서, 컬러 필터(미도시)를 보호하는 역할과 절연하는 역할을 한다. 오버 코팅층(220)은 아크릴계 에폭시 재료를 이용하여 형성될 수 있다.
공통 전극(CE)은 오버 코팅층(220) 상에 형성된다. 공통 전극(CE)은 공통 라인 (미도시)을 통해 전달되는 공통 전압을 인가받는다. 공통 전극(CE)은 투명한 도전성 물질, 예를 들어 인듐징크옥사이드(IZO) 또는 비정질-인듐틴옥사이드(a-ITO)로 형성될 수 있다.
상기와 같은 구조를 가지는 표시 장치(10)에서는 게이트 라인(GLn)을 통해 제공되는 구동 신호에 응답하여 박막 트랜지스터(TFT1)가 턴-온된다. 박막 트랜지스터(TFT1)가 턴-온되면, 데이터 라인(DLm)을 통해 제공되는 데이터 신호가 박막 트랜지스터(TFT1)를 통해 화소 전극(PE)으로 제공된다. 이에 따라, 화소 전극(PE)과 공통 전극(CE) 사이에 전계가 형성되고, 상기 전계에 따라 액정층(LCL)의 액정이 구동되며, 그 결과 영상이 표시된다.
이하에서는, 한 화소(PX)를 기준으로 박막트랜지스터(TFT1)에 대해 상세히 설명하기로 한다. 박막트랜지스터(TFT1)로서, 제1 게이트 라인(GL1)과 제1 데이터 라인(DL1) 사이에 연결되는 박막트랜지스터(TFT1)가 예시된다.
도 4는 도 2의 한 화소의 박막트랜지스터 부분의 평면도이고, 도 5는 도 4의 반도체 패턴의 또다른 형상을 보여주는 평면도이고, 도 6은 도 2에서 인접한 박막트랜지스터들의 배치를 보여주는 평면도이다.
도 4를 참조하면, 박막트랜지스터(TFT1)는 제1 게이트 라인(GL1) 중 반도체 패턴(SL1)과 중첩하는 부분과, 반도체 패턴(또는 제1 반도체 패턴이라 함) (SL1)과, 소스 전극 영역(SEA1) 및 드레인 전극(DE1)을 포함한다. 도 4에서, 소스 전극 영역(SEA1) 및 드레인 전극(DE1)은 빗금친 부분으로 표시되었다.
제1 게이트 라인(GL1) 중 반도체 패턴(SL1)과 중첩하는 부분은 박막트랜지스터(TFT1)의 게이트 전극으로서, 제1 게이트 라인(GL1)으로 공급되는 게이트 신호를 통해 박막트랜지스터(TFT1)를 턴온 및 턴오프시킨다.
반도체 패턴(SL1)은 박막트랜지스터(TFT1)의 채널을 형성하는 것으로, 제1 게이트 라인(GL1) 중 반도체 패턴(SL1)과 중첩하는 부분으로 게이트 신호가 인가되면 소스 전극 영역(SEA1)과 드레인 전극(DE1)이 전기적으로 연결되게 한다.
반도체 패턴(SL1)은 제1 방향(X)과 제2 방향(Y) 사이의 제3 방향(Z)을 따라 배치되며, 제1 영역(SA1)과 제2 영역(SA2)이 일직선을 형성한다. 이에 따라, 반도체 패턴(SL1)이 한 화소(도 2의 PX)에서 넓은 영역을 차지하지 않으면서, 제1 영역(SA1)이 제1 데이터 라인(DL1)의 소스 전극 영역(SEA1)에 접하고 중첩하며, 제2 영역(DA1)이 드레인 전극(DE1)과 접하고 중첩되게 형성될 수 있다. 따라서, 한 화소(도 2의 PX)에서 박막트랜지스터(TFT1)가 차지하는 영역이 줄어 고해상도를 가지는 표시 장치에서 화소의 개구율이 감소되는 것이 줄어들 수 있다.
또한, 도 6에 도시된 바와 같이 반도체 패턴(SL1)이 한 화소(도 2의 PX)에서 넓은 영역을 차지하지 않으면서 인접한 화소들(도 2의 PX) 사이에서 반도체 패턴들(SL1) 사이의 최소 이격 거리(D1)를 확보하도록 형성될 수 있다. 즉, 반도체 패턴(SL1)이 제1 데이터 라인(DL1)의 소스 전극 영역(SEA1)과 중첩하는 반도체 패턴 (SL1)의 제2 영역(DA1)과, 제2 데이터 라인(DL2)의 소스 전극 영역(SEA1)과 중첩하는 반도체 패턴(또는 제2 반도체 패턴이라 함)(SL1)의 제1 영역(SA1) 사이의 최소 이격 거리(D1)를 확보하도록 형성될 수 있다. 최소 이격 거리(D1)는 반도체 패턴(SL1)을 포토리소그래피 공정을 이용하여 형성할 때 포토레지스트막의 노광 공정 중 노광 오차를 방지하기 위해 노광 영역들 사이에 요구되는 이격 거리와 같을 수 있다. 최소 이격 거리(D1)는 약 2㎛ 이상일 수 있다.
한편, 도 4에서는 반도체 패턴(SL1)의 제1 영역(SA1) 및 제2 영역(DA1) 각각이 제1 데이터 라인(DL1)의 소스 전극 영역(SEA1) 및 드레인 전극(DE1)과 완전히 중첩하는 것으로 도시되었으나, 도 5에 도시된 바와 같이 부분적으로 중첩할 수도 있다. 도 4에 도시된 바와 같이 반도체 패턴(SL1) 중 제1 영역(SA1)의 평면 형상 및 제2 영역(DA1)의 평면 형상 각각은 제1 데이터 라인(DL1)의 소스 전극 영역(SEA1)의 평면 형상 및 드레인 전극(DE1)의 평면 형상 각각과 동일한 형상, 예를 들어 사각 형상일 수 있다. 또한, 도 5에 도시된 바와 같이 반도체 패턴(SL1) 중 제1 영역(SA1)의 평면 형상 및 제2 영역(DA1)의 평면 형상 각각은 제1 데이터 라인(DL1)의 소스 전극 영역(SEA1)의 평면 형상 및 드레인 전극(DE1)의 평면 형상 각각과 상이한 형상, 예를 들어 부분적으로 라운드 형상일 수도 있다. 한편, 도 5에 도시된 바와 같이 반도체 패턴(SL1)의 제1 영역(SA1) 및 제2 영역(DA1) 각각이 제1 데이터 라인(DL1)의 소스 전극 영역(SEA1) 및 드레인 전극(DE1)과 부분적으로 중첩하는 경우, 반도체 패턴(SL1)의 제1 영역(SA1) 및 제2 영역(DA1) 각각의 면적이 제1 데이터 라인(DL1)의 소스 전극 영역(SEA1) 및 드레인 전극(DE1) 각각의 면적보다 작을 수 있다.
제1 데이터 라인(DL1)의 소스 전극 영역(SEA1) 및 드레인 전극(DE1)은 반도체 패턴(SL1)의 제3 영역(CA1)을 사이에 두고 서로 이격하여 반도체 패턴(SL1)의 제1 영역(SA1) 및 제2 영역(DA1)에 각각 접한다. 이러한 소스 전극 영역(SEA1) 및 드레인 전극(DE1)은 게이트 신호에 의해 박막트랜지스터(TFT1)가 턴-온되면 제1 데이터 라인(DL1)으로부터 데이터 신호를 인가받아 화소 전극(도 3의 PE)으로 제공한다. 여기서, 제1 데이터 라인(DL1)의 소스 전극 영역(SEA1)은 제1 데이터 라인(DL1)의 일부 영역으로 포함되어 박막트랜지스터(TFT1)의 소스 전극 역할을 할 수 있으며, 소스 전극 영역(SEA1)의 수평 폭(W2)은 소스 전극 영역(SEA1) 이외의 제1 데이터 라인 DL1)의 수평폭(W1)과 같을 수 있다. 이러한 제1 데이터 라인(DL1)의 소스 전극 영역(SEA1)은 한 화소(도 2의 PX)에서 박막트랜지스터(TFT1)가 차지하는 영역을 줄이게 할 수 있다. 이에 따라, 화소의 크기가 줄어들어, 고해상도를 가지는 표시 장치가 구현될 수 있다.
상기와 같이 본 발명의 일 실시예에 따른 표시 장치(10)는 게이트 라인(GLn)이 연장되는 제1 방향(X)과 데이터 라인(DLm)이 연장되는 제2 방향(Y) 사이의 제3 방향(Z)을 따라 배열되는 반도체 패턴(SL1)과, 데이터 라인(DLm)에 포함되는 소스 전극 영역(SEA1)을 포함하는 박막트랜지스터(TFT1)를 구비함으로써, 인접한 화소들(PX) 사이에서 반도체 패턴들(SL1) 사이의 최소 이격 거리(D1)를 확보하면서 한 화소(PX)에서 박막트랜지스터(TFT1)가 차지하는 영역을 제1 방향(X) 및 제2 방향(Y) 기준으로 모두 줄일 수 있다.
따라서, 본 발명의 일 실시예에 따른 표시 장치(10)는 고해상도를 구현하면서 반도체 패턴(SL1)을 포토리소그래피 공정을 이용하여 형성할 때 노광 오차가 발생되는 것을 줄어들게 하고 화소의 개구율 저하를 감소시킬 수 있다.
다음은 본 발명의 다른 실시예에 따른 표시 장치에 대해 설명한다.
도 7은 본 발명의 다른 실시예에 따른 표시 장치 중 제1 표시 패널의 평면도이고, 도 8은 도 7의 표시 패널에서 B-B' 선의 단면도이다.
본 발명의 다른 실시예에 따른 표시 장치(10a)는 도 3의 표시 장치(10)와 비교하여 제1 패널(100a)만 상이하며 동일한 구성을 가진다. 이에 따라, 본 발명의 다른 실시예에 따른 표시 장치(10a)에서는 제1 패널(100a)에 대해서 중점적으로 설명한다.
도 7 및 도 8을 참조하면, 본 발명의 다른 실시예에 따른 표시 장치(10a)는 제1 패널(100a), 제1 패널(100a)과 대향하는 제2 패널(200), 및 제1 패널(100a)과 제2 패널(200) 사이에 형성된 액정층(LCL)을 포함한다. 도시하진 않았지만, 표시 장치(10a)는 제1 패널(100a)로 광을 제공하는 백라이트 유닛을 더 포함할 수 있다.
제1 패널(100a)은 제1 기판(110), 게이트 라인들(GL1, GL2, ..., GLn)(n은 자연수), 게이트 절연층(120), 반도체 패턴(SL2), 에치 스토퍼층(ES), 데이터 라인들(DLa1, DLa2, ..., DLam)(m은 자연수), 드레인 전극(DE2), 보호층(130a) 및 화소 전극(PE)을 포함할 수 있다.
제1 기판(110), 게이트 라인들(GL1, GL2, ..., GLn) 및 게이트 절연층(120)은 도 2 및 도 3에서 상세히 설명되었으므로, 중복된 설명은 생략한다.
반도체 패턴(SL2)은 제1 영역(SA2), 제2 영역(DA2) 및 제1 영역(SA2)과 제2 영역(DA2)을 연결하는 제3 영역(CA2)을 포함하며, 도 2 및 도 3의 반도체 패턴(SL1)과 유사하다. 다만, 반도체 패턴(SL2)의 형상이 도 2 및 도 3의 반도체 패턴(SL1)의 형상과 상이하다. 이에 대해서는 후술되는 박막트랜지스터(TFT2)와 함께 설명한다.
에치 스토퍼층(ES)은 반도체 패턴(SL2)을 덮도록 게이트 절연층(120) 상에 형성된다. 에치 스토퍼층(ES)은 데이터 라인들((DLa1, DLa2, ..., DLam)과 드레인 전극(DE2)을 포토레지스터 공정을 이용하여 패터닝하여 형성할 때 사용되는 식각액으로부터 반도체 패턴(SL2)을 보호하는 역할을 한다.
에치 스토퍼층(ES)은 데이터 라인들((DLa1, DLa2, ..., DLam)에 포함된 소스 전극 영역(SEA2) 및 드레인 전극(DE2) 각각을 반도체 패턴(SL2)의 제1 영역(SA2) 및 제2 영역(DA2)에 접속시키기 위한 제1 관통홀(ESH1) 및 제2 관통홀(ESH2)을 포함할 수 있다. 에치 스토퍼층(ES)은 절연 물질, 예를 들어 산화 실리콘 또는 질화실리콘으로 형성될 수 있다.
데이터 라인들(DLa1, DLa2, ..., DLam)은 게이트 절연층(120) 상에 제2 방향(Y)으로 연장되게 형성되며 제1 방향(X)을 따라 이격되어 배열된다. 데이터 라인들(DLa1, DLa2, ..., DLam)은 게이트 라인들(GL1, GL2, ..., GLn)과 절연되고 후술되는 박막트랜지스터(TFT2)로 데이터 신호를 전달한다. 데이터 라인들(DLa1, DLa2, ..., DLam)은 에치 스토퍼층(ES)의 제1 관통홀(ESH1)을 통해 반도체 패턴(SL2)의 제1 영역(SA2)과 접하며 중첩하는 소스 전극 영역(SEA2)을 포함한다.
드레인 전극(DE2)은 평면상으로 소스 전극 영역(SEA2)과 이격되게 형성되며, 에치 스토퍼층(ES)의 제2 관통홀(ESH2)을 통해 반도체 패턴(SL2)의 제2 영역(DA2)과 접하며 중첩한다.
데이터 라인들(DLa1, DLa2, ..., DLam)과 드레인 전극(DE2)은 구리, 몰리브덴, 알루미늄, 텅스텐, 크롬, 티타늄과 같은 금속이나, 적어도 하나의 상기 금속을 포함하는 합금으로 형성될 수 있다.
보호층(130a)은 도 3의 보호층(130)과 유사하다. 다만, 보호층(130a)은 데이터 라인들(DLa1, DLa2, ..., DLam) 및 드레인 전극(DE2)을 덮도록 에치 스토퍼층(ES) 상에 형성된다.
상기와 같은 구조를 가지는 표시 장치(10a)에서는 게이트 라인(GLn)을 통해 제공되는 구동 신호에 응답하여 박막 트랜지스터(TFT2)가 턴-온된다. 박막 트랜지스터(TFT2)가 턴-온되면, 데이터 라인(DLam)을 통해 제공되는 데이터 신호가 박막 트랜지스터(TFT2)를 통해 화소 전극(PE)으로 제공된다. 이에 따라, 화소 전극(PE)과 공통 전극(CE) 사이에 전계가 형성되고, 상기 전계에 따라 액정층(LCL)의 액정이 구동되며, 그 결과 영상이 표시된다.
이하에서는, 한 화소(PX)를 기준으로 박막트랜지스터(TFT2)에 대해 상세히 설명하기로 한다. 박막트랜지스터(TFT2)로서, 제1 게이트 라인(GL1)과 제1 데이터 라인(DL1) 사이에 연결되는 박막트랜지스터(TFT2)가 예시된다.
도 9는 도 7의 한 화소의 박막트랜지스터 부분의 평면도이고, 도 10은 도 7에서 인접한 박막트랜지스터들의 배치를 보여주는 평면도이고, 도 11은 도 8의 반도체 패턴, 에치 스토퍼층, 소스 전극 영역 및 드레인 전극의 배치 관계를 보여주는 평면도이다.
도 9을 참조하면, 박막트랜지스터(TFT2)는 제1 게이트 라인(GL1) 중 반도체 패턴(SL2)과 중첩하는 부분과, 반도체 패턴(또는 제1 반도체 패턴이라 함) (SL2)과, 소스 전극 영역(SEA2) 및 드레인 전극(DE2)을 포함한다.
제1 게이트 라인(GL1) 중 반도체 패턴(SL2)과 중첩하는 부분은 박막트랜지스터(TFT2)의 게이트 전극으로서, 제1 게이트 라인(GL1)으로 공급되는 게이트 신호를 통해 박막트랜지스터(TFT2)를 턴온 및 턴오프시킨다.
반도체 패턴(SL2)은 박막트랜지스터(TFT2)의 채널을 형성하는 것으로, 제1 게이트 라인(GL1) 중 반도체 패턴(SL2)과 중첩하는 부분으로 게이트 신호가 인가되면 소스 전극 영역(SEA2)과 드레인 전극(DE2)이 전기적으로 연결되게 한다.
반도체 패턴(SL2)은 제1 방향(X)과 제2 방향(Y) 사이의 제3 방향(Z)을 따라 배치된다. 이에 따라, 반도체 패턴(SL2)이 한 화소(도 7의 PX)에서 넓은 영역을 차지하지 않으면서, 제1 영역(SA2)이 제1 데이터 라인(DLa1)의 소스 전극 영역(SEA2)과 접하고 중첩하며, 제2 영역(DA2)이 드레인 전극(DE2)과 접하고 중첩되게 형성될 수 있다. 따라서, 한 화소(도 7의 PX)에서 박막트랜지스터(TFT2)가 차지하는 영역이 줄어 고해상도를 가지는 표시 장치에서 화소의 개구율이 감소되는 것이 줄어들 수 있다.
또한, 도 10에 도시된 바와 같이 반도체 패턴(SL2)이 한 화소(도 7의 PX)에서 넓은 영역을 차지하지 않으면서 인접한 화소들(도 7의 PX) 사이에서 반도체 패턴들(SL2) 사이의 최소 이격 거리(D2)를 확보하도록 형성될 수 있다. 즉, 반도체 패턴(SL2)이 제1 데이터 라인(DLa1)의 소스 전극 영역(SEA2)과 중첩하는 반도체 패턴(SL2)의 제2 영역(DA2)과, 제2 데이터 라인(DLa2)의 소스 전극 영역(SEA2)과 중첩하는 반도체 패턴(또는 제2 반도체 패턴이랑 함)(SL2)의 제1 영역(SA2) 사이의 최소 이격 거리(D2)를 확보하도록 형성될 수 있다. 최소 이격 거리(D2)는 반도체 패턴(SL2)을 포토리소그래피 공정을 이용하여 형성할 때 포토레지스트막의 노광 공정 중 노광 오차를 방지하기 위해 노광 영역들 사이에 요구되는 이격 거리와 같을 수 있다. 최소 이격 거리(D2)는 약 2㎛ 이상일 수 있다.
한편, 반도체 패턴(SL2)의 제1 영역(SA2) 및 제2 영역(DA2) 각각은 제1 데이터 라인(DLa1)의 소스 전극 영역(SEA2) 및 드레인 전극(DE2)과 완전히 중첩하게 형성될 수 있다. 또한, 반도체 패턴(SL2) 중 제1 영역(SA2)의 평면 형상 및 제2 영역(DA2)의 평면 형상 각각이 제1 데이터 라인(DLa1)의 소스 전극 영역(SEA2)의 평면 형상 및 드레인 전극(DE2)의 평면 형상 각각과 동일한 형상, 예를 들어 원 형상일 수 있다.
제1 데이터 라인(DLa1)의 소스 전극 영역(SEA2) 및 드레인 전극(DE2)은 반도체 패턴(SL2)의 제3 영역(CA2)을 사이에 두고 서로 이격하여 반도체 패턴(SL2)의 제1 영역(SA2) 및 제2 영역(DA2)에 각각 접한다. 이러한 소스 전극 영역(SEA2) 및 드레인 전극(DE2)은 게이트 신호에 의해 박막트랜지스터(TFT2)가 턴-온되면 제1 데이터 라인(DLa1)으로부터 데이터 신호를 인가받아 화소 전극(도 7의 PE)으로 제공한다. 여기서, 제1 데이터 라인(DLa1)의 소스 전극 영역(SEA2)은 제1 데이터 라인(DLa1)의 일부 영역으로 포함되어 박막트랜지스터(TFT2)의 소스 전극 역할을 함으로써, 한 화소(도 7의 PX)에서 박막트랜지스터(TFT2)가 차지하는 영역을 줄일 수 있다. 이에 따라, 화소의 크기가 줄어들어, 고해상도를 가지는 표시 장치가 구현될 수 있다.
한편, 도 11을 참조하면 소스 전극 영역(SEA2)과 드레인 전극(DE2) 각각의 최대 수평 폭(W12)은 에치 스토퍼층(ES)의 제1 관통홀(ESH1)과 제2 관통홀(ESH2) 각각의 수평 폭(W3)보다 클 수 있다. 이에 따라, 소스 전극 영역(SEA2)과 에치 스토퍼층(ES)의 제1 관통홀(ESH1) 간 발생될 수 있는 오버레이 미스(miss)와 드레인 전극(DE2)과 에치 스토퍼층(ES)의 제2 관통홀(ESH2) 간 발생될 수 있는 오버레이 미스(miss)가 줄어들 수 있다.
다만, 제1 데이터 라인(DLa1) 중 소스 전극 영역(SEA2) 이외의 부분은 상기 오버레이 미스를 고려할 필요가 없으므로, 소스 전극 영역(SEA2) 이외의 제1 데이터 라인(DLa1)의 수평 폭(도 9의 W1)은 소스 전극 영역(SEA2)의 최대 수평 폭(도 9의 W12)보다 작을 수 있다. 이 경우, 고해상도를 가지는 표시 장치에서 화소의 개구율을 증가시킬 수 있다.
상기와 같이 본 발명의 다른 실시예에 따른 표시 장치(10a)는 게이트 라인(GLn)이 연장되는 제1 방향(X)과 데이터 라인(DLam)이 연장되는 제2 방향(Y) 사이의 제3 방향(Z)을 따라 배열되는 반도체 패턴(SL2)과, 데이터 라인(DLam)에 포함되는 소스 전극 영역(SEA2)을 포함하는 박막트랜지스터(TFT2)를 구비함으로써, 인접한 화소들(PX) 사이에서 반도체 패턴들(SL2) 사이의 최소 이격 거리(D2)를 확보하면서 한 화소(PX)에서 박막트랜지스터(TFT1)가 차지하는 영역을 제1 방향(X) 및 제2 방향(Y) 기준으로 모두 줄일 수 있다.
따라서, 본 발명의 다른 실시예에 따른 표시 장치(10a)는 고해상도를 구현하면서 반도체 패턴(SL2)을 포토리소그래피 공정을 이용하여 형성할 때 노광 오차가 발생되는 것을 줄어들게 하고 구현하고 화소의 개구율 저하를 감소시킬 수 있다.
또한, 본 발명의 다른 실시예에 따른 표시 장치(10a)는 소스 전극 영역(SEA2)의 수평 폭(W12)이 에치 스토퍼층(ES)의 제1 관통홀(ESH1)의 수평 폭(W3)보다 크고, 소스 전극 영역(SEA2) 이외의 데이터 라인(DLam)의 수평 폭(W1)이 소스 전극 영역(SEA2)의 수평 폭(W12) 보다 작도록 에치 스토퍼층(ES)과 데이터 라인(DLam)을 형성함으로써, 화소의 개구율을 증가시키면서 소스 전극 영역(SEA2)과 에치 스토퍼층(ES)의 제1 관통홀(ESH1) 간 오버레이 미스를 줄일 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
10, 10a: 표시 장치 100, 100a: 제1 패널
110: 제1 기판 120: 게이트 절연층
SL1, SL2: 반도체 패턴 SEA1, SEA2: 소스 전극 영역
DL1, DL2: 드레인 전극 130, 130a: 보호층
PE: 화소 전극 LCL: 액정층
200: 제2 패널 210: 제2 기판
BM: 블랙 매트릭스 220: 오버 코팅층
CE: 공통 전극

Claims (15)

  1. 기판;
    상기 기판 상에 제1 방향을 따라 연장되는 제1 게이트 라인;
    상기 제1 게이트 라인을 덮도록 상기 기판 상에 형성되는 게이트 절연층;
    상기 게이트 절연층 상에 상기 제1 게이트 라인과 중첩하도록 형성되고, 제1 영역과 제2 영역을 포함하는 제1 반도체 패턴;
    상기 게이트 절연층 상에 상기 제1 방향과 수직인 제2 방향을 따라 연장되며, 상기 제1 반도체 패턴의 제1 영역과 중첩하는 소스 전극 영역을 포함하는 제1 데이터 라인;
    상기 소스 전극 영역과 이격되며 상기 제1 반도체 패턴의 제2 영역 상에 형성되는 드레인 전극; 및
    상기 드레인 전극 상에 형성되며, 상기 드레인 전극과 전기적으로 형성되는 화소 전극을 포함하되,
    상기 제1 반도체 패턴은 상기 제1 방향과 상기 제2 방향 사이의 제3 방향을 따라 배치되는 표시 장치.
  2. 제1 항에 있어서,
    상기 제1 반도체 패턴의 제1 영역과 제2 영역은 일직선을 형성하는 표시 장치.
  3. 제1 항에 있어서,
    상기 소스 전극 영역의 수평 폭과, 상기 소스 전극 영역 이외의 제1 데이터 라인의 수평 폭이 동일한 표시 장치.
  4. 제1 항에 있어서,
    상기 제1 반도체 패턴은 상기 제1 영역과 상기 제2 영역을 연결하는 제3 영역을 포함하며,
    상기 제1 반도체 패턴의 제1 영역 및 제2 영역 각각이 상기 소스 전극 영역 및 상기 드레인 전극 각각과 완전히 중첩하는 표시 장치.
  5. 제1 항에 있어서,
    상기 제1 반도체 패턴은 상기 제1 영역과 상기 제2 영역을 연결하는 제3 영역을 포함하며,
    상기 제1 반도체 패턴의 제1 영역 및 제2 영역 각각이 상기 소스 전극 영역 및 상기 드레인 전극 각각과 부분적으로 중첩하는 표시 장치.
  6. 제5 항에 있어서,
    상기 제1 반도체 패턴의 제1 영역 및 제2 영역 각각의 면적이 상기 소스 전극 영역 및 상기 드레인 전극 각각의 면적보다 작은 표시 장치.
  7. 제1 항에 있어서,
    상기 제1 반도체 패턴의 제1 영역 및 제2 영역 각각의 평면 형상이 사각 형상이거나 부분적으로 라운드 형상인 표시 장치.
  8. 제1 항에 있어서,
    상기 게이트 절연층 상에 상기 제1 게이트 라인과 중첩하도록 형성되되 상기 제1 반도체 패턴과 제1 방향으로 이격되고, 제1 영역과 제2 영역을 포함하는 제2 반도체 패턴; 및
    상기 게이트 절연층 상에 제2 방향을 따라 연장되며, 상기 제1 데이터 라인과 제1 방향으로 이격되고, 상기 제2 반도체 패턴의 제1 영역과 중첩하는 소스 전극 영역을 포함하는 제2 데이터 라인을 더 포함하며,
    상기 제2 반도체 패턴은 상기 제3 방향을 따라 배열되며, 상기 제1 반도체 패턴의 제2 영역과 상기 제2 반도체 패턴의 제1 영역 사이의 최소 이격 거리가 2㎛ 이상인 표시 장치.
  9. 제1 항에 있어서,
    상기 제1 반도체 패턴과 상기 제1 데이터 라인 사이에 상기 제1 반도체 패턴을 덮도록 상기 게이트 절연층 상에 형성되는 에치 스토퍼층을 더 포함하며,
    상기 에치 스토퍼층은 상기 제1 데이터 라인의 소스 전극 영역을 상기 제1 반도체 패턴의 제1 영역에 접속시키기 위한 제1 관통홀과, 상기 드레인 전극을 상기 제1 반도체 패턴의 제2 영역에 접속시키기 위한 제2 관통홀을 포함하는 표시 장치.
  10. 제9 항에 있어서,
    상기 소스 전극 영역의 최대 수평 폭 및 상기 드레인 전극의 최대 수평 폭 각각이 상기 제1 관통홀의 수평 폭 및 상기 제2 관통홀의 수평 폭 각각보다 큰 표시 장치.
  11. 제10 항에 있어서,
    상기 소스 전극 영역 이외의 제1 데이터 라인의 수평 폭이 상기 소스 전극 영역의 수평 폭보다 작은 표시 장치.
  12. 제9 항에 있어서,
    상기 제1 반도체 패턴의 제1 영역 및 제2 영역 각각이 상기 소스 전극 영역 및 상기 드레인 전극 각각과 완전히 중첩하는 표시 장치.
  13. 제12 항에 있어서,
    상기 제1 반도체 패턴의 제1 영역 및 제2 영역 각각의 평면 형상이 원 형상인 표시 장치.
  14. 제8 항에 있어서,
    상기 게이트 절연층 상에 상기 제1 게이트 라인과 중첩하도록 형성되되 상기 제1 반도체 패턴과 제1 방향으로 이격되고, 제1 영역과 제2 영역을 포함하는 제2 반도체 패턴; 및
    상기 게이트 절연층 상에 제2 방향을 따라 연장되며, 상기 제1 데이터 라인과 제1 방향으로 이격되고, 상기 제2 반도체 패턴의 제1 영역과 중첩하는 소스 전극 영역을 포함하는 제2 데이터 라인을 더 포함하며,
    상기 제2 반도체 패턴은 상기 제3 방향을 따라 배열되며, 상기 제1 반도체 패턴의 제2 영역과 상기 제2 반도체 패턴의 제1 영역 사이의 최소 이격 거리가 2㎛ 이상인 표시 장치.
  15. 제1 항에 있어서,
    상기 게이트 절연층과 상기 화소 전극 사이에 개재되며, 상기 제1 반도체 패턴, 상기 데이터 라인들 및 상기 드레인 전극을 덮도록 형성되는 보호층을 더 포함하며,
    상기 보호층은 상기 제1 반도체 패턴의 제2 영역 및 상기 드레인 전극과 중첩하는 컨택홀을 포함하는 표시 장치.
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