KR20190056464A - 표시 장치 - Google Patents

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KR20190056464A
KR20190056464A KR1020170153115A KR20170153115A KR20190056464A KR 20190056464 A KR20190056464 A KR 20190056464A KR 1020170153115 A KR1020170153115 A KR 1020170153115A KR 20170153115 A KR20170153115 A KR 20170153115A KR 20190056464 A KR20190056464 A KR 20190056464A
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KR
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semiconductor pattern
electrode
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drain electrode
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우화성
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삼성디스플레이 주식회사
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Abstract

표시장치가 제공된다. 표시장치는 게이트선, 제1데이터선 및 분압 기준선; 상기 게이트선과 전기적으로 연결된 제1게이트 전극, 제1반도체 패턴, 상기 제1데이터선과 전기적으로 연결되고 상기 제1반도체 패턴과 중첩하는 제1소스 전극 및 제1드레인 전극을 포함하는 제1스위칭 소자; 상기 게이트선과 전기적으로 연결된 제2게이트 전극, 제2반도체 패턴, 상기 제1데이터선과 전기적으로 연결되고 상기 제2반도체 패턴과 중첩하는 제2소스 전극 및 상기 제2반도체 패턴과 중첩하고 일 방향을 따라 상기 제2반도체 패턴 외측으로 연장된 제2드레인 전극을 포함하는 제2스위칭 소자; 상기 게이트선과 전기적으로 연결된 제3게이트 전극, 제3반도체 패턴, 상기 분압 기준선과 전기적으로 연결되고 상기 제3반도체 패턴과 중첩하는 제3소스 전극 및 상기 제3반도체 패턴과 중첩하고 상기 제2드레인 전극과 연결된 제3드레인 전극을 포함한 제3스위칭 소자; 상기 제1드레인 전극과 전기적으로 연결된 제1부화소 전극; 및 상기 제2드레인 전극과 전기적으로 연결된 제2부화소 전극; 을 포함하고, 상기 제3드레인 전극과 상기 제3소스 전극 중 어느 하나는 상기 일 방향을 따라 상기 제3반도체 패턴 외측으로 연장되고, 상기 일 방향을 따라 측정한 상기 제3드레인 전극과 상기 제3반도체 패턴의 제1중첩폭은, 상기 일 방향을 따라 측정한 상기 제3소스 전극과 상기 제3반도체 패턴 의 제2중첩폭과 다르다.

Description

표시 장치{DISPLAY DEVICE}
본 발명은 표시 장치에 관한 것이다.
표시 장치 중 액정 표시 장치는 현재 가장 널리 사용되고 있는 표시 장치 중 하나로서, 화소 전극과 공통 전극 등 전기장 생성 전극이 형성되어 있는 두 장의 기판과 그 사이에 삽입되어 있는 액정층으로 이루어지며, 전기장 생성전극에 전압을 인가하여 액정층에 전기장을 생성하고 이를 통하여 액정층의 액정 분자들의 배향을 결정하고 입사광의 편광을 제어함으로써 영상을 표시한다.
액정 표시 장치 중에서 전기장이 인가되지 않은 상태에서 액정 분자의 장축을 상하 표시판에 대하여 수직을 이루도록 배열한 수직 배향 방식(vertically aligned mode) 액정 표시 장치는 대비비가 크고 넓은 기준 시야각 구현이 용이하여 각광받고 있다.
수직 배향 방식의 액정 표시 장치는 전면 시인성에 비하여 측면 시인성이 떨어질 수 있는데, 이를 해결하기 위하여 하나의 화소를 두 개의 부화소로 분할하고 두 개의 부화소의 전압을 다르게 조절함으로써 투과율을 달리하는 방법이 제시되었다.
하나의 화소에서 두개의 부화소 간 전압비는 액정 표시 장치의 투과율에 영향을 미치고, 결과적으로 표시 장치의 표시 품질에 영향을 미친다. 따라서 표시 장치가 균일한 표시 품질을 갖기 위해서는, 표시 장치 내 각 화소들의 부화소간 전압비가 일정할 것이 요구된다.
본 발명이 해결하고자 하는 과제는 균일한 표시 품질을 갖는 표시장치를 제공하는데 있다.
본 발명의 과제들은 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 달성하기 위한 본 발명의 일 실시예에 따른 표시 장치는, 베이스 기판; 상기 베이스 기판 상에 위치하는 게이트선, 상기 게이트선과 절연되고 상기 게이트선과 교차하는 제1데이터선, 및 상기 게이트선 및 상기 제1데이터선과 이격된 분압 기준선; 상기 베이스 기판 상에 위치하고 상기 게이트선과 전기적으로 연결된 제1게이트 전극, 상기 제1게이트 전극 상에 위치하는 제1반도체 패턴, 상기 제1데이터선과 전기적으로 연결되고 상기 제1반도체 패턴과 중첩하는 제1소스 전극 및 상기 제1반도체 패턴과 중첩하고 상기 제1소스 전극과 이격된 제1드레인 전극을 포함하는 제1스위칭 소자; 상기 베이스 기판 상에 위치하고 상기 게이트선과 전기적으로 연결된 제2게이트 전극, 상기 제2게이트 전극 상에 위치하는 제2반도체 패턴, 상기 제1데이터선과 전기적으로 연결되고 상기 제2반도체 패턴과 중첩하는 제2소스 전극 및 상기 제2반도체 패턴과 중첩하고 일 방향을 따라 상기 제2반도체 패턴 외측으로 연장된 제2드레인 전극을 포함하는 제2스위칭 소자; 상기 베이스 기판 상에 위치하고 상기 게이트선과 전기적으로 연결된 제3게이트 전극, 상기 제3게이트 전극 상에 위치하는 제3반도체 패턴, 상기 분압 기준선과 전기적으로 연결되고 상기 제3반도체 패턴과 중첩하는 제3소스 전극 및 상기 제3반도체 패턴과 중첩하고 상기 제2드레인 전극과 연결된 제3드레인 전극을 포함한 제3스위칭 소자; 상기 제1드레인 전극과 전기적으로 연결된 제1부화소 전극; 및 상기 제2드레인 전극과 전기적으로 연결된 제2부화소 전극; 을 포함하고, 상기 제3드레인 전극과 상기 제3소스 전극 중 어느 하나는 상기 일 방향을 따라 상기 제3반도체 패턴 외측으로 연장되고, 상기 일 방향을 따라 측정한 상기 제3드레인 전극과 상기 제3반도체 패턴 의 제1중첩폭은, 상기 일 방향을 따라 측정한 상기 제3소스 전극과 상기 제3반도체 패턴 의 제2중첩폭과 다를 수 있다.
상기 과제를 해결하기 위한 본 발명의 일 실시예에 따른 표시 장치에 있어서, 상기 일 방향은, 상기 제2반도체 패턴에서 상기 제2부화소 전극을 향하는 방향일 수 있다.
상기 과제를 해결하기 위한 본 발명의 일 실시예에 따른 표시 장치에 있어서, 상기 일 방향을 따라 측정한 상기 제3반도체 패턴의 폭은, 상기 제1중첩폭보다 크고 상기 제2중첩폭과 실질적으로 동일할 수 있다.
상기 과제를 해결하기 위한 본 발명의 일 실시예에 따른 표시 장치에 있어서, 상기 일 방향을 따라 측정한 상기 제3반도체 패턴의 폭은, 상기 제2중첩폭보다 크고 상기 제1중첩폭과 실질적으로 동일할 수 있다.
상기 과제를 해결하기 위한 본 발명의 일 실시예에 따른 표시 장치에 있어서, 상기 일 방향을 따라 측정한 상기 제3반도체 패턴의 폭은, 상기 제1중첩폭 및 상기 제2중첩폭보다 클 수 있다.
상기 과제를 해결하기 위한 본 발명의 일 실시예에 따른 표시 장치에 있어서, 상기 제3반도체 패턴의 측면은, 상기 제3소스 전극 및 상기 제3드레인 전극과 접촉할 수 있다.
상기 과제를 해결하기 위한 본 발명의 일 실시예에 따른 표시 장치에 있어서, 상기 제3소스 전극의 단부 및 상기 제3드레인 전극의 단부 중 어느 하나는 상기 제3반도체 패턴의 가장자리 내측에 위치할 수 있다.
상기 과제를 해결하기 위한 본 발명의 일 실시예에 따른 표시 장치에 있어서, 상기 분압 기준선은 일 방향과 나란하게 연장된 부분을 포함하고, 상기 제1부화소 전극 및 상기 제2부화소 전극과 중첩할 수 있다.
상기 과제를 해결하기 위한 본 발명의 일 실시예에 따른 표시 장치에 있어서, 상기 분압 기준선과 상기 제1데이터선은, 서로 동일한 층에 위치하고 서로 동일한 물질로 이루어질 수 있다.
상기 과제를 해결하기 위한 본 발명의 일 실시예에 따른 표시 장치에 있어서, 상기 제1데이터선과 상기 게이트선 사이에 위치하는 게이트 절연층을 더 포함하고, 상기 제1데이터선은 상기 게이트 절연층과 접촉할 수 있다.
상기 과제를 해결하기 위한 본 발명의 일 실시예에 따른 표시 장치에 있어서, 상기 제1데이터선은 상기 일 방향과 나란하게 연장되고 상기 제1부화소 전극 및 상기 제2부화소 전극과 중첩할 수 있다.
상기 과제를 해결하기 위한 본 발명의 일 실시예에 따른 표시 장치에 있어서, 상기 제1데이터선과 상기 제1부화소 전극 간의 중첩폭은, 상기 제1데이터선의 선폭과 동일할 수 있다.
상기 과제를 해결하기 위한 본 발명의 일 실시예에 따른 표시 장치는 상기 일 방향과 나란하게 연장된 제2데이터선을 더 포함하고, 상기 제2데이터선은 상기 제1부화소 전극 및 상기 제2부화소 전극과 중첩하고, 상기 제2데이터선과 상기 제1부화소 전극 간의 중첩폭은, 상기 제2데이터선의 선폭과 동일할 수 있다.
상기 과제를 해결하기 위한 본 발명의 일 실시예에 따른 표시 장치는, 상기 게이트선과 동일 방향으로 연장된 제1부분, 상기 제1부분에서 상기 제1데이터선과 동일 방향으로 연장되고 상기 제1부화소 전극의 일측과 인접한 제2부분 및 상기 제1부화소 전극의 타측과 인접하고 상기 제1부분에서 상기 제1데이터선과 동일 방향으로 연장된 제3부분을 포함하고, 상기 분압 기준선과 다른 층에 위치하는 제1유지배선; 을 더 포함하고, 상기 제1데이터선은 상기 제1부화소 전극과 중첩하고, 상기 제2부분 및 상기 제3부분은 상기 제1부화소 전극과 비중첩할 수 있다.
상기 과제를 해결하기 위한 본 발명의 일 실시예에 따른 표시 장치에 있어서, 상기 제1유지배선과 상기 게이트선은 서로 동일한 층에 위치하고 서로 동일한 물질로 이루어질 수 있다.
상기 과제를 해결하기 위한 본 발명의 일 실시예에 따른 표시 장치는, 상기 제2부분 상에 위치하고 상기 제2부분과 중첩하고 상기 제1부화소 전극 및 상기 제2부화소 전극과 이격된 제1차폐전극; 및 상기 제3부분 상에 위치하고 상기 제3부분과 중첩하고 상기 제1부화소 전극 및 상기 제2부화소 전극과 이격된 제2차폐전극; 을 더 포함하고, 상기 제1차폐전극, 상기 제2차폐전극 및 상기 제1부화소 전극은 서로 동일한 층에 위치하고 서로 동일한 물질로 이루어질 수 있다.
상기 과제를 해결하기 위한 본 발명의 일 실시예에 따른 표시 장치는, 상기 제1유지배선과 이격되고, 상기 게이트선과 동일 방향으로 연장된 제4부분, 상기 제1데이터선과 동일 방향으로 연장되고 상기 제2부화소 전극의 일측과 인접하고 상기 제4부분과 연결된 제5부분 및 상기 제1데이터선과 동일 방향으로 연장되고 상기 제2부화소 전극의 타측과 인접하고 상기 제4부분과 연결된 제6부분을 포함하고, 상기 제1유지배선과 동일한 층에 위치하는 제2유지배선; 을 더 포함하고, 상기 제5부분 및 상기 제6부분은 상기 제2부화소 전극과 비중첩할 수 있다.
상기 과제를 해결하기 위한 본 발명의 일 실시예에 따른 표시 장치에 있어서, 상기 제5부분은 상기 제1차폐전극과 중첩하고, 상기 제6부분은 상기 제2차폐전극과 중첩할 수 있다.
상기 과제를 해결하기 위한 본 발명의 일 실시예에 따른 표시 장치에 있어서,
상기 과제를 해결하기 위한 본 발명의 다른 실시예에 따른 표시 장치는, 베이스 기판; 상기 베이스 기판 상에 위치하고 제1방향으로 연장된 게이트선, 상기 게이트선과 절연되고 상기 제1방향과 교차하는 제2방향으로 연장된 데이터선, 및 상기 게이트선 및 상기 데이터선과 절연된 분압 기준선; 상기 베이스 기판 상에 위치하고 상기 게이트선과 전기적으로 연결된 제1게이트 전극, 상기 제1게이트 전극 상에 위치하는 제1반도체 패턴, 상기 데이터선과 전기적으로 연결되고 상기 제1반도체 패턴과 중첩하는 제1소스 전극 및 상기 제1반도체 패턴과 중첩하고 상기 제1소스 전극과 이격된 제1드레인 전극을 포함하는 제1스위칭 소자; 상기 베이스 기판 상에 위치하고 상기 게이트선과 전기적으로 연결된 제2게이트 전극, 상기 제2게이트 전극 상에 위치하는 제2반도체 패턴, 상기 데이터선과 전기적으로 연결되고 상기 제2반도체 패턴과 중첩하는 제2소스 전극 및 상기 제2반도체 패턴과 중첩하고 상기 제2방향을 따라 상기 제2반도체 패턴 외측으로 연장된 제2드레인 전극을 포함하는 제2스위칭 소자; 상기 베이스 기판 상에 위치하고 상기 게이트선과 전기적으로 연결된 제3게이트 전극, 상기 제3게이트 전극 상에 위치하는 제3반도체 패턴, 상기 분압 기준선과 전기적으로 연결되고 상기 제3반도체 패턴과 중첩하는 제3소스 전극 및 상기 제3반도체 패턴과 중첩하고 상기 제2드레인 전극과 전기적으로 연결되고 상기 제2방향을 따라 상기 제3반도체 패턴 외측으로 연장된 제3드레인 전극을 포함하는 제3스위칭 소자; 상기 제1드레인 전극과 전기적으로 연결된 제1부화소 전극; 및 상기 제2드레인 전극과 전기적으로 연결된 제2부화소 전극; 을 포함하고, 상기 제3반도체 패턴의 측면은 상기 제3드레인 전극과 접촉하고, 상기 제3드레인 전극의 단부는, 상기 제3반도체 패턴과 중첩하고 상기 제3반도체 패턴의 가장자리 내측에 위치할 수 있다.
상기 과제를 해결하기 위한 본 발명의 또 다른 실시예에 따른 표시 장치는, 베이스 기판; 상기 베이스 기판 상에 위치하고 제1방향으로 연장된 게이트선, 상기 게이트선과 절연되고 상기 제1방향과 교차하는 제2방향으로 연장된 데이터선, 및 상기 게이트선 및 상기 데이터선과 절연된 분압 기준선; 상기 베이스 기판 상에 위치하고 상기 게이트선과 전기적으로 연결된 제1게이트 전극, 상기 제1게이트 전극 상에 위치하는 제1반도체 패턴, 상기 데이터선과 전기적으로 연결되고 상기 제1반도체 패턴과 중첩하는 제1소스 전극 및 상기 제1반도체 패턴과 중첩하고 상기 제1소스 전극과 이격된 제1드레인 전극을 포함하는 제1스위칭 소자; 상기 베이스 기판 상에 위치하고 상기 게이트선과 전기적으로 연결된 제2게이트 전극, 상기 제2게이트 전극 상에 위치하는 제2반도체 패턴, 상기 데이터선과 전기적으로 연결되고 상기 제2반도체 패턴과 중첩하는 제2소스 전극 및 상기 제2반도체 패턴과 중첩하고 상기 제2방향을 따라 상기 제2반도체 패턴 외측으로 연장된 제2드레인 전극을 포함하는 제2스위칭 소자; 상기 베이스 기판 상에 위치하고 상기 게이트선과 전기적으로 연결된 제3게이트 전극, 상기 제3게이트 전극 상에 위치하는 제3반도체 패턴, 상기 분압 기준선과 전기적으로 연결되고 상기 제3반도체 패턴과 중첩하고 상기 제2방향을 따라 상기 제3반도체 패턴의 외측으로 연장된 제3소스 전극 및 상기 제3반도체 패턴과 중첩하고 상기 제2드레인 전극과 전기적으로 연결된 제3드레인 전극을 포함한 제3스위칭 소자; 상기 제1드레인 전극과 전기적으로 연결된 제1부화소 전극; 및 상기 제2드레인 전극과 전기적으로 연결된 제2부화소 전극; 을 포함하고, 상기 제3반도체 패턴의 측면은 상기 제3소스 전극과 접촉하고, 상기 제3소스 전극의 단부는, 상기 제3반도체 패턴과 중첩하고 상기 제3반도체 패턴의 가장자리 내측에 위치할 수 있다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 실시예들에 의하면 균일한 표시 품질을 갖는 표시 장치를 제공할 수 있다.
본 발명에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며, 더욱 다양한 효과들이 본 명세서 내에 포함되어 있다.
도 1은 일 실시예에 따른 표시 장치의 한 화소에 대한 회로도이다.
도 2는 일 실시예에 따른 표시 장치의 한 화소에 대한 레이아웃도이다.
도 3은 도 2의 X1-X1'를 따라 절단한 단면도이다.
도 4는 도 2의 X3-X3'를 따라 절단한 단면도이다.
도 5는 도 2의 X5-X5'를 따라 절단한 단면도이다.
도 6은 도 2의 Q1부분을 확대한 도면으로서, 제1 반도체 패턴, 제1 소스 전극, 제1 드레인 전극, 제2 반도체 패턴, 제2 소스 전극, 제2 드레인 전극, 제3 반도체 패턴, 제3 소스 전극 및 제3 드레인 전극의 배치를 도시한 도면이다.
도 7은 도 6에서 제1 반도체 패턴, 제2 반도체 패턴 및 제3 반도체 패턴이 시프트된 경우를 설명하기 위한 도면이다.
도 8은 다른 실시예에 따른 표시 장치의 한 화소에 대한 레이아웃도이다.
도 9는 도 8의 Q2부분을 확대한 도면으로서, 제1 반도체 패턴, 제1 소스 전극, 제1 드레인 전극, 제2 반도체 패턴, 제2 소스 전극, 제2 드레인 전극, 제3 반도체 패턴, 제3 소스 전극 및 제3 드레인 전극의 배치를 도시한 도면이다.
도 10은 또 다른 실시예에 따른 표시 장치의 한 화소에 대한 레이아웃도이다.
도 11은 도 10의 Q3부분을 확대한 도면으로서, 제1 반도체 패턴, 제1 소스 전극, 제1 드레인 전극, 제2 반도체 패턴, 제2 소스 전극, 제2 드레인 전극, 제3 반도체 패턴, 제3 소스 전극 및 제3 드레인 전극의 배치를 도시한 도면이다.
도 12는 또 다른 실시예에 따른 표시 장치의 한 화소에 대한 레이아웃도이다.
도 13은 도 12의 Q4부분을 확대한 도면으로서, 제1 반도체 패턴, 제1 소스 전극, 제1 드레인 전극, 제2 반도체 패턴, 제2 소스 전극, 제2 드레인 전극, 제3 반도체 패턴, 제3 소스 전극 및 제3 드레인 전극의 배치를 도시한 도면이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
소자(elements) 또는 층이 다른 소자 또는 층의 "위(on)"로 지칭되는 것은 다른 소자 바로 위에 또는 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
비록 제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있음은 물론이다.
명세서 전체를 통하여 동일하거나 유사한 부분에 대해서는 동일한 도면 부호를 사용한다.
이하, 도면을 참조하여 본 발명의 실시예들에 대하여 설명한다.
도 1은 일 실시예에 따른 표시 장치의 한 화소에 대한 회로도이다. 도 1을 참조하면, 일 실시예에 따른 표시 장치(1)는 게이트신호를 전달하는 게이트선(121), 데이터 전압을 전달하는 제1데이터선(171-1), 일정한 전압이 인가되는 분압 기준선(177), 게이트선(121), 제1데이터선(171-1) 및 분압 기준선(177)과 연결된 화소(PX)를 포함한다.
한 화소(PX)는 제1부화소(PX1) 및 제2부화소(PX2)를 포함한다.
제1부화소(PX1)는 제1 스위칭 소자(T1) 및 제1 스위칭 소자(T1)와 연결된 제1액정 축전기(Ca)를 포함하며, 제2부화소(PX2)는 제2 스위칭 소자(T2), 제2 스위칭 소자(T2)에 연결된 제2 액정 축전기(Cb) 및 제3 스위칭 소자(T3)를 포함한다.
제1 스위칭 소자(T1), 제2 스위칭 소자(T2) 및 제3 스위칭 소자(T3)는 각각 삼단자 소자인 박막 트랜지스터일 수 있다.
제1 스위칭 소자(T1)의 제1 단자는 게이트선(121)에 연결되어 있고, 제1 스위칭 소자(T1)의 제2 단자는 데이터선(171-1)에 연결되어 있으며, 제1 스위칭 소자(T1)의 제3 단자는 제1 액정 축전기(Ca)에 연결될 수 있다. 특히 제1 스위칭 소자(T1)의 상기 제3 단자는 제1 액정 축전기(Ca)를 구성하는 제1 부화소 전극에 연결될 수 있다.
제2 스위칭 소자(T2)의 제1 단자는 게이트선(121)에 연결되어 있고, 제2 스위칭 소자(T2)의 제2 단자는 제1데이터선(171-1)에 연결되어 있으며, 제2 스위칭 소자(T2)의 제3 단자는 제2 액정 축전기(Cb)에 연결될 수 있다. 특히, 제2 스위칭 소자(T2)의 제3 단자는 제2 액정 축전기(Cb)를 구성하는 제2 부화소 전극에 연결될 수 있다.
제3 스위칭 소자(T3)의 제1 단자는 게이트선(121)에 연결되어 있고, 제3 스위칭 소자(T3)의 제2 단자는 분압 기준선(177)에 연결되어 있으며, 제3 스위칭 소자(T3)의 제3 단자는 제2 스위칭 소자(T2)의 제3 단자에 연결될 수 있다. 제3 스위칭 소자(TR3)의 제2 단자로는 분압 기준선(177)을 통해 분압을 위한 기준 전압이 인가될 수 있다.
일 실시예에 따른 표시 장치(1)의 동작을 살펴보면, 게이트선(121)에 게이트 온 전압이 인가되면 이에 연결된 제1 스위칭 소자(T1), 제2 스위칭 소자(T2) 및 제3 스위칭 소자(T3)는 모두 턴 온 상태가 되고, 제1데이터선(171-1)을 통해 전달된 데이터 전압에 의해 제1 액정 축전기(Ca) 및 제2 액정 축전기(Cb)가 충전된다. 이 때 제1 부화소 전극 및 제2 부화소 전극에 인가된 데이터 전압은 서로 동일하고, 제1 액정 축전기(Ca) 및 제2 액정 축전기(Cb)는 공통 전압과 데이터 전압의 차이만큼 동일한 값으로 충전된다.
이와 동시에, 제3 스위칭 소자(T3)가 턴 온 상태에 있으므로, 제1데이터선(171-1)을 통해 제2부화소(PX2)로 전달된 데이터 전압은, 제2 스위칭 소자(T2)와 직렬로 연결되어 있는 제3 스위칭 소자(T3)를 통해 분압이 이루어진다. 이때 제2 스위칭 소자(T2)와 제3 스위칭 소자(T3)의 채널의 크기에 따라 전압의 분배가 이루어진다. 따라서, 제1데이터선(171-1)을 통해 제1부화소 (PX1) 및 제2부화소(PX2)에 전달된 데이터 전압이 동일하더라도, 제1 액정 축전기(Ca)와 제2 액정 축전기(Cb)에 충전되는 전압은 서로 달라진다. 즉, 제2 액정 축전기(Cb)에 충전되는 전압은 제1 액정 축전기(Ca)에 충전되는 전압보다 낮아진다.
이로 인해 한 화소(PX) 내의 제1 액정 축전기(Ca) 및 제2 액정 축전기(Cb)에 충전되는 전압을 달리할 수 있으며, 이에 따라 측면 시인성을 향상시킬 수 있다. 제3 스위칭 소자(T3)의 제2 단자에 인가되는 일정 전압의 레벨은 공통 전극에 인가되는 공통 전압의 레벨보다 높을 수 있다. 예시적으로 공통 전압이 약 7V인 경우, 제3 스위칭 소자(T3)의 제2 단자에 인가되는 일정 전압은 약 8V 내지 11V일 수 있으나, 이에 한정되는 것은 아니다
도 2는 일 실시예에 따른 표시 장치의 한 화소에 대한 레이아웃도, 도 3은 도 2의 X1-X1'를 따라 절단한 단면도, 도 4는 도 2의 X3-X3'를 따라 절단한 단면도, 도 5는 도 2의 X5-X5'를 따라 절단한 단면도이다.
도 2 내지 도 5를 참조하면, 일 실시예에 따른 표시 장치(1)는 제1기판(100), 제1기판(100)과 대향하는 제2기판(200) 및 제1기판(100)과 제2기판(200) 사이에 위치하는 액정층(300)을 포함할 수 있다.
제1기판(100)은 액정층(300)의 액정 분자들을 구동하기 위한 스위칭 소자, 예컨대 박막 트랜지스터들이 형성된 박막 트랜지스터 어레이 기판일 수 있으며, 제2기판(200)은 제1기판(100)에 대향하는 기판일 수 있다.
액정층(300)은 유전율 이방성을 가지는 복수의 액정 분자를 포함할 수 있다. 제1기판(100)과 제2기판(200) 사이에 전계가 인가되면 액정 분자(310)가 제1기판(100)과 제2기판(200) 사이에서 특정 방향으로 회전함으로써 광을 투과시키거나 차단할 수 있다. 여기서, 회전이라는 용어는 상기 액정 분자들이 실제로 회전하는 것뿐만 아니라, 상기 전계에 의해 액정 분자들의 배열이 바뀐다는 의미를 포함할 수 있다.
이하 제1기판(100)에 대해 설명한다.
제1베이스 기판(110)은 유리, 석영, 고분자 수지 등의 절연 물질로 이루어질 수 있다. 상기 고분자 물질의 예로는 폴리에테르술폰(polyethersulphone: PES), 폴리아크릴레이트(polyacrylate: PA), 폴리아릴레이트(polyarylate: PAR), 폴리에테르이미드(polyetherimide: PEI), 폴리에틸렌 나프탈레이트(polyethylene napthalate: PEN), 폴리에틸렌 테레프탈레이드(polyethylene terepthalate: PET), 폴리페닐렌 설파이드(polyphenylene sulfide: PPS), 폴리알릴레이트(polyallylate), 폴리이미드(polyimide: PI), 폴리카보네이트(polycarbonate: PC), 셀룰로오스 트리 아세테이트(cellulose triacetate: CAT), 셀룰로오스 아세테이트 프로피오네이트(cellulose acetate propionate: CAP) 또는 이들의 조합을 들 수 있다. 베이스 기판(110)은 금속 재질의 물질을 포함할 수도 있다.
제1베이스 기판(110)은 리지드(rigid) 기판이거나 벤딩(bending), 폴딩(folding), 롤링(rolling) 등이 가능한 플렉시블(flexible) 기판일 수 있다. 플렉시블 기판을 이루는 물질의 예로 폴리이미드(PI)를 들 수 있지만, 이에 제한되는 것은 아니다.
제1베이스 기판(110)에는 제1부화소 영역(PA1), 제2부화소 영역(PA2) 및 스위칭 소자 영역(TA)이 정의될 수 있다. 제1부화소 영역(PA1)은 후술할 제1부화소 전극(191)의 제1줄기전극(191a) 및 제1가지전극(191b)이 배치되는 영역으로 정의될 수 있으며, 제2부화소 영역(PA2)은 후술할 제2부화소 전극(192)의 제2줄기전극(192a) 및 제2가지전극(192b)이 배치되는 영역으로 정의될 수 있다. 그리고 스위칭 소자 영역(TA)은 제1 스위칭 소자(T1), 제2 스위칭 소자(T2) 및 제3 스위칭 소자(T3) 등이 배치되는 영역으로 정의될 수 있다. 몇몇 실시예에서 스위칭 소자 영역(TA)은 제1부화소 영역(PA1)과 제2부화소 영역(PA2) 사이에 위치할 수 있다.
제1베이스 기판(110) 상에는 제1도전층(120)이 위치할 수 있다. 제1도전층(120)은 게이트선(121), 제1게이트 전극(124a), 제2게이트 전극(124b), 제3게이트 전극(124c)을 포함할 수 있다. 게이트선(121), 제1게이트 전극(124a), 제2게이트 전극(124b), 제3게이트 전극(124c)은 서로 동일한 층에 위치하고 동일한 물질로 이루어질 수 있다. 이하에서 동일한 층에 위치한다는 의미는, 각 구성의 바로 아래에 위치하는 층이 서로 동일하다는 의미 또는 각 구성이 동일 레벨에 위치한다는 의미를 포함한다.
게이트선(121)은 제1방향(DR1)을 따라 연장될 수 있다.
제1게이트 전극(124a), 제2게이트 전극(124b) 및 제3게이트 전극(124c)은 게이트선(121)과 전기적으로 연결될 수 있다.
이하에서 “연결”된다는 의미는 두개의 구성이 서로 물리적으로 연결되는 경우 또는 두개의 구성이 서로 물리적으로 접촉하는 경우를 의미한다. 또한 “전기적으로 연결”된다는 의미는 두개의 구성이 물리적으로 연결되는 경우뿐만 아니라 두개의 구성이 물리적으로 연결되지 않더라도 다른 도전체 등을 매개로 전기적으로 접속되는 경우를 포함하는 개념이다.
몇몇 실시예에서 제1게이트 전극(124a), 제2게이트 전극(124b) 및 제3게이트 전극(124c)은 서로 연결될 수 있으나, 이에 한정되는 것은 아니다.
제1도전층(120)은 몰리브덴(Mo), 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 은(Ag), 마그네슘 (Mg), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 티타늄(Ti), 탄탈륨(Ta), 텅스텐(W), 구리(Cu) 가운데 선택된 하나 이상의 금속을 포함할 수 있다. 또한 제1도전층(120)은 단일막 또는 다층막 구조일 수 있다.
제1도전층(120) 상에는 게이트 절연층(140)이 위치할 수 있다. 게이트 절연층(140)은 실리콘 화합물, 금속 산화물 등의 무기 절연물질을 포함할 수 있다. 예를 들면, 게이트 절연층(140)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 알루미늄 산화물, 탄탈륨 산화물, 하프늄 산화물, 지르코늄 산화물, 티타늄 산화물 등을 포함할 수 있다. 이들은 단독으로 또는 서로 조합되어 사용될 수 있다. 게이트 절연층(140)은 단일막 또는 서로 다른 물질의 적층막으로 이루어진 다층막일 수 있다.
게이트 절연층(140) 상에는 반도체층(150)이 위치할 수 있다. 반도체층(150)은 제1반도체 패턴(153a), 제2반도체 패턴(153b) 및 제3반도체 패턴(153c)을 포함할 수 있다.
제1반도체 패턴(153a)은 제1게이트 전극(124a)과 중첩하도록 배치되고, 제2반도체 패턴(153b)은 제2게이트 전극(124b)과 중첩하도록 배치되고, 제3반도체 패턴(153c)은 제3게이트 전극(124c)과 중첩하도록 배치될 수 있다.
몇몇 실시예에서 도 2에 도시된 바와 같이, 제1반도체 패턴(153a) 및 제2반도체 패턴(153b)은 서로 연결될 수 있으며, 제3반도체 패턴(153c)은 제1반도체 패턴(153a) 및 제2반도체 패턴(153b)과 이격될 수 있다.
반도체층(150)은 다결정 실리콘을 포함할 수 있다. 상기 다결정 실리콘은 비정질 실리콘을 결정화하여 형성될 수 있다. 상기 결정화 방법의 예로는 RTA(rapid thermal annealing)법, SPC(solid phase crystallzation)법, ELA(excimer laser annealing)법, MIC(metal induced crystallzation)법, MILC(metal induced lateral crystallzation)법, SLS(sequential lateral solidification)법 등을 들 수 있으나, 이에 제한되는 것은 아니다. 다른 예로, 반도체층(150)은 단결정 실리콘, 저온 다결정 실리콘, 비정질 실리콘 등을 포함할 수도 있다. 다만 이에 한정되는 것은 아니며, 반도체층(150)은 산화물 반도체를 포함할 수도 있다. 예를 들어, 다른 실시예에서 반도체층(150)은 인듐, 아연, 갈륨, 주석, 티타늄, 알루미늄, 하프늄(Hf), 지르코늄(Zr), 마그네슘(Mg) 등을 함유하는 이성분계 화합물(ABx), 삼성분계 화합물(ABxCy), 사성분계 화합물(ABxCyDz)을 포함할 수도 있다. 예시적으로 반도체층(150)은 ITZO(인듐, 주석, 티타늄을 포함하는 산화물)나 IGZO(인듐, 갈륨, 주석을 포함하는 산화물)를 포함할 수도 있다.
게이트 절연층(140) 상에는 제2도전층(170)이 위치할 수 있으며, 제2도전층(170) 중 일부는 반도체층(150) 상에 위치할 수 있다.
몇몇 실시예에서 제2도전층(170)은 반도체층(150)과는 다른 마스크를 이용하여 형성될 수 있다. 따라서 제2도전층(170) 중 일부는 게이트 절연층(140)과 직접 접촉할 수 있다. 또한 제2도전층(170)의 다른 일부는 반도체층(150) 상에 위치하되, 반도체층(150)의 구성들 중 적어도 하나의 측면과 접촉할 수 있다. 또한 한 화소 내에서 제2도전층(170)이 점유하는 면적은, 반도체층(150)이 점유하는 면적보다 클 수 있다.
제2도전층(170)은 제1데이터선(171-1), 제2데이터선(171-2), 제1소스 전극(173a), 제1드레인 전극(175a), 제2소스 전극(173b), 제2드레인 전극(175b), 제3소스 전극(173c), 제3드레인 전극(175c) 및 분압 기준선(177)을 포함할 수 있다.
제1데이터선(171-1), 제2데이터선(171-2), 제1소스 전극(173a), 제1드레인 전극(175a), 제2소스 전극(173b), 제2드레인 전극(175b), 제3소스 전극(173c), 제3드레인 전극(175c) 및 분압 기준선(177)은 서로 동일한 물질로 이루어질 수 있으며, 서로 동일한 층에 위치할 수 있다.
제1데이터선(171-1) 및 제2데이터선(171-2)은 대체로 제1방향(DR1)과 교차하는 제2방향(DR2)을 따라 연장될 수 있으며, 제1방향(DR1)을 따라 서로 이격 배치될 수 있다. 몇몇 실시예에서 제1데이터선(171-1) 및 제2데이터선(171-2)은 제1부화소 전극(191) 및 제2부화소 전극(192)과 중첩하도록 배치된다.
분압 기준선(177)에는 전압 분배를 위한 일정 전압이 인가된다. 몇몇 실시예에서 분압 기준선(177)에 인가되는 전압은 공통전극(270)에 인가되는 공통전압과 다를 수 있다. 예시적으로 분압 기준선(177)에는 공통전압보다 높은 레벨의 전압이 제공될 수 있다.
분압 기준선(177)은 적어도 일부가 제1데이터선(171-1) 및 제2데이터선(171-2)과 평행하게 배치된다. 몇몇 실시예에서 분압 기준선(177)은 제1부화소 전극(191) 및 제2부화소 전극(192)과 중첩하도록 배치될 수 있으며, 평면 시점에서 제1데이터선(171-1)과 제2데이터선(171-2) 사이에 배치될 수 있다.
제1데이터선(171-1), 제2데이터선(171-2) 및 분압 기준선(177)은 각각 게이트 절연층(140) 바로 위에 위치하고 게이트 절연층(140)과 접촉하는 부분을 포함할 수 있다.
제1소스 전극(173a)은 제1데이터선(171-1)과 전기적으로 연결될 수 있으며, 제1반도체 패턴(153a) 상에 위치하고 제1반도체 패턴(153a)과 접촉하며 제1반도체 패턴(153a)과 중첩할 수 있다. 몇몇 실시예에서 제1소스 전극(173a) 중 제1반도체 패턴(153a) 상에 위치하는 부분은 U자형태로 구부러진 형상을 가질 수 있다.
제1드레인 전극(175a)은 제1반도체 패턴(153a) 상에 위치하고 제1반도체 패턴(153a)과 접촉하며 제1반도체 패턴(153a)과 중첩할 수 있다. 제1드레인 전극(175a)은 제1반도체 패턴(153a) 상에서 제1소스 전극(173a)과 이격된다. 제1드레인 전극(175a)은 제1소스 전극(173a)과 마주보고 제2방향(DR2)과 대체로 나란하게 뻗는 막대형 부분과 그 반대쪽의 확장부를 포함할 수 있다. 제1드레인 전극(175a)의 상기 막대형 부분은, 제2방향(DR2)과 대체로 나란하게 뻗되, 제1반도체 패턴(153a)에서 제1부화소 영역(PA1)을 향해 뻗을 수 있다. 그리고 제1드레인 전극(175a)의 상기 막대형 부분은 제1반도체 패턴(153a)의 외측으로 연장될 수 있다.
몇몇 실시예에서 제1소스 전극(173a) 및 제1드레인 전극(175a) 중 제1반도체 패턴(153a)의 외측으로 연장된 부분은 제1반도체 패턴(153a)의 측면과 접촉할 수 있다.
제2소스 전극(173b)은 제1데이터선(171-1)과 전기적으로 연결될 수 있으며, 몇몇 실시예에서 제1소스 전극(173a)과 연결될 수 있다. 제2소스 전극(173b)은 제2반도체 패턴(153b) 상에 위치하여 제2반도체 패턴(153b)과 중첩하고, 제2반도체 패턴(153b)과 접촉할 수 있다. 몇몇 실시예에서 제2소스 전극(173b) 중 제2반도체 패턴(153b) 상에 위치하는 부분은 U자형태로 구부러진 형상을 가질 수 있다. 또한 몇몇 실시예에서 제2소스 전극(173b)은 제1방향을 따라 연장된 축을 기준으로 제1소스 전극(173a)과 대칭인 형상으로 이루어질 수도 있다.
제2드레인 전극(175b)은 제2반도체 패턴(153b) 상에 위치하여 제2 반도체 패턴(153b)과 중첩하고, 제2반도체 패턴(153b)과 접촉할 수 있다. 제2드레인 전극(175b)은 제2반도체 패턴(153b) 상에서 제2소스 전극(173b)과 이격된다. 제2드레인 전극(175b)은 제2소스 전극(173b)과 마주보고 제2방향(DR2)과 대체로 나란하게 뻗는 막대형 부분과 그 반대쪽의 확장부를 포함할 수 있다. 제2드레인 전극(175b)의 상기 막대형 부분은, 제2방향(DR2)과 대체로 나란하게 뻗되, 제2반도체 패턴(153b)에서 제2부화소 영역(PA2)을 향해 뻗을 수 있다. 그리고 제2드레인 전극(175b)의 상기 막대형 부분은 제2반도에 패턴(153b)의 외측으로 연장될 수 있다.
몇몇 실시예에서 제2소스 전극(173b) 및 제2드레인 전극(175b) 중 제2반도체 패턴(153b)의 외측으로 연장된 부분은 제2반도체 패턴(153b)의 측면과 접촉할 수 있다.
제3소스 전극(173c)은 분압 기준선(177)과 전기적으로 연결될 수 있다. 제3소스 전극(173c)은 제3반도체 패턴(153c) 상에 위치하여 제3반도체 패턴(153c)과 중첩하고, 제3반도체 패턴(153c)과 접촉할 수 있다. 몇몇 실시예에서 제3소스 전극(173c)은 분압 기준선(177)의 일부일 수 있다. 즉, 제3소스 전극(173c)은 제2방향(DR2)을 따라 연장된 스트라이프 형태로 이루어질 수 있으며 제3반도체 패턴(153c)을 가로지를 수 있다.
제3드레인 전극(175c)은 제3반도체 패턴(153c) 상에 위치하여 제3 반도체 패턴(153c)과 중첩하고, 제3반도체 패턴(153c)과 접촉할 수 있다. 제3드레인 전극(175c)은 제3반도체 패턴(153c) 상에서 제3소스 전극(173c)과 이격된다. 제3드레인 전극(175c)은 제3소스 전극(173c)과 마주보고 제2방향(DR2)과 대체로 나란하게 뻗는 막대형 부분을 포함할 수 있으며, 제2 드레인 전극(175b)과 연결될 수 있다. 제3드레인 전극(175c)의 상기 막대형 부분은, 제2방향(DR2)과 대체로 나란하게 뻗되, 제3반도체 패턴(153c)에서 제2부화소 영역(PA2)을 향해 뻗을 수 있다. 그리고 제3드레인 전극(175c)의 상기 막대형 부분은 제3반도체 패턴(153c)의 외측으로 연장될 수 있다.
제2도전층(170)은 몰리브덴(Mo), 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 은(Ag), 마그네슘 (Mg), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 티타늄(Ti), 탄탈륨(Ta), 텅스텐(W), 구리(Cu) 가운데 선택된 하나 이상의 금속을 포함할 수 있다. 제2도전층(170))은 단일막 또는 다층막일 수 있다. 예를 들어, 제2도전층(170)은 Ti/Al/Ti, Mo/Al/Mo, Mo/AlGe/Mo, Ti/Cu 등의 적층구조로 형성될 수 있다.
상술한 제1게이트 전극(124a), 제1반도체 패턴(153a), 제1소스 전극(173a), 및 제1드레인 전극(175a)은 박막 트랜지스터인 제1스위칭 소자(T1)를 이룬다. 또한, 제2게이트 전극(124b), 제2반도체 패턴(153b), 제2소스 전극(173b), 및 제2드레인 전극(175b)은 박막 트랜지스터인 제2스위칭 소자(T2)를 이루고, 제3게이트 전극(124c), 제3반도체 패턴(153c), 제3소스 전극(173c), 및 제3드레인 전극(175c)은 박막 트랜지스터인 제2스위칭 소자(T3)를 이룬다.
제2도전층(170) 상에는 유기층(180)이 배치될 수 있다. 유기층(180)은 평탄화 특성이 우수하며, 감광성(photosensitivity)을 가지는 물질을 포함할 수 있다.
제2도전층(170)과 유기층(180) 사이에는 색필터(160)가 위치할 수 있다. 색필터(160)의 색상은 적색, 녹색 및 청색 중 어느 하나일 수 있으나, 이에 한정되는 것은 아니다. 도 4 및 도 5에 도시된 바와 같이 색필터(160)는 일측에 인접한 화소의 색필터(1601), 타측에 인접한 화소의 색필터(1602)와 서로 이웃하여 배치될 수 있다. 색필터(160)는 제1부화소 영역(PA1) 및 제2부화소 영역(PA2)에 위치하여 제1부화소 전극(191) 및 제2부화소 전극(192)과 중첩할 수 있다. 또한 몇몇 실시예에서 색필터(160)는 스위칭 소자 영역(TA)에 더 배치되어 제1스위칭 소자(T1), 제2스위칭 소자(T2) 및 제3스위칭 소자(T3)와 중첩할 수도 있다.
표시 장치(1)가 색필터(160)를 포함하는 경우, 유기층(180)은 색필터(160) 상에 배치되어 색필터(160)의 단차를 평탄화할 수 있다. 다만 이에 한정되는 것은 아니며, 다른 실시예에서 유기층(180) 및 색필터(160) 중 어느 하나는 생략될 수도 있다. 이하에서는 설명의 편의를 위해 표시 장치(1)가 유기층(180) 및 색필터(160)를 포함하는 경우를 예시로 설명한다.
색필터(160) 및 유기층(180)에는 제1 드레인 전극(175a)의 일부를 노출하는 제1컨택홀(CH1) 및 제2 드레인 전극(175b)의 일부를 노출하는 제2컨택홀(CH2)이 형성될 수 있다. 몇몇 실시예에서 제1컨택홀(CH1)을 통해 노출되는 부분은 제1 드레인 전극(175a)의 확장부일 수 있으며, 제2컨택홀(CH2)을 통해 노출되는 부분은 제2 드레인 전극(175b)의 확장부일 수 있다.
유기층(180) 위에는 제3도전층(190)이 위치할 수 있다.
제3도전층(190)은 제1부화소 전극(191) 및 제2부화소 전극(192)을 포함한다.
제1부화소 전극(191)은 대부분 제1부화소 영역(PA1)에 위치할 수 있으며, 제2부화소 전극(192)은 대부분 제2부화소 영역(PA2)에 위치할 수 있다.
제1부화소 전극(191)은 제1컨택홀(CH1)을 통해 제1드레인 전극(175a)과 전기적으로 연결될 수 있다. 몇몇 실시예에서 제1부화소 전극(191)은 제1드레인 전극(175a)과 접촉할 수 있다. 제2부화소 전극(192)은 제2컨택홀(CH2)을 통해 제2드레인 전극(175b)과 전기적으로 연결될 수 있으며, 몇몇 실시예에서 제2부화소 전극(192)은 제2드레인 전극(175b)과 접촉할 수 잇다.
제1부화소 전극(191)은 제1부화소 영역(PA1)에 위치하는 제1줄기부(191a), 제1부화소 영역(PA1)에 위치하고 제1줄기부(191a)로부터 바깥쪽으로 뻗고 슬릿(191c)을 사이에 두고 서로 이격된 복수의 제1가지부(191b), 제1부화소 영역(PA1)에서 스위칭 소자 영역(TA)으로 연장된 제1연장부(191d)를 포함할 수 있다.
제1줄기부(191a)는 주로 제1방향(DR1)으로 뻗는 가로 줄기부 및 주로 제2방향(DR2)으로 뻗는 세로 줄기부를 포함할 수 있으며, 제1줄기부(191a)는 화소 전극(PE)을 복수의 부영역, 예컨대 복수의 도메인으로 나눌 수 있다. 몇몇 예시적인 실시예에서 제1줄기부(191a)는 십자 형상으로 제공될 수 있다. 이 경우 제1부화소 전극(191)은 제1줄기부(191a)에 의해 4개의 부영역, 즉 4개의 도메인으로 나뉠 수 있다. 각 부영역에는 위치하는 제1가지부(191b)는 서로 뻗는 방향이 다를 수 있다. 예컨대, 도 2를 기준으로 우상방향의 부영역에 위치하는 제1가지부(191b)는 제1줄기부(191a)로부터 우상 방향으로 비스듬하게 뻗고, 우하방향의 부영역에 위치하는 제1가지부(191b)는 제1줄기부(191a)로부터 우하 방향으로 비스듬하게 뻗을 수 있다. 또한 좌상방향의 부영역에 위치하는 제1가지부(191b)는 제1줄기부(191a)로부터 좌상 방향으로 비스듬하게 뻗고, 좌하방향의 부영역에 위치하는 제1가지부(191b)는 제1줄기부(191a)로부터 좌하 방향으로 비스듬하게 뻗을 수 있다.
제1연장부(191d)는 제1줄기부(191a) 또는 제1가지부(191b)로부터 스위칭 소자 영역(TA)으로 연장되어 제1컨택홀(CH1)을 통해 제1드레인 전극(175a)과 접속한다.
제1부화소 전극(191)과 유사하게, 제2부화소 전극(192)은 제2부화소 영역(PA2)에 위치하는 제2줄기부(192a), 제2부화소 영역(PA2)에 위치하고 제2줄기부(192a)로부터 바깥쪽으로 뻗고 슬릿(192c)을 사이에 두고 서로 이격된 복수의 제2가지부(192b), 제2부화소 영역(PA2)에서 스위칭 소자 영역(TA)으로 연장된 제2연장부(192d)를 포함할 수 있다.
제2줄기부(192a), 제2가지부(192b) 및 제2연장부(192d)에 대한 설명은 실질적으로 제1줄기부(191a), 제1가지부(191b) 및 제1연장부(191d)에 대한 내용과 동일하거나 유사한 바, 생략한다.
제1부화소 전극(191)은 제1데이터선(171-1) 및 제2데이터선(171-2)과 중첩할 수 있다. 제1데이터선(171-1) 및 제2데이터선(171-2) 중 제1부화소 영역(PA1)에 위치하는 부분은 제1부화소 전극(191)과 완전히 중첩할 수 있다. 예컨대, 제1부화소 영역(PA1)에서 제1데이터선(171-1)과 제1부화소 전극(191) 간의 중첩폭(WO1)은 제1데이터선(171-1)의 선폭(WD1)과 실질적으로 동일할 수 있으며, 제2데이터선(171-2)과 제1부화소 전극(191)간의 중첩폭(WO2)은 제2데이터선(171-2)의 선폭(WD2)과 실질적으로 동일할 수 있다.
유사하게 제2부화소 전극(192)은 제1데이터선(171-1) 및 제2데이터선(171-2)과 중첩할 수 있다. 제1데이터선(171-1) 및 제2데이터선(171-2) 중 제2부화소 영역(PA2)에 위치하는 부분은 제2부화소 전극(192)과 완전히 중첩할 수 있다. 예컨대, 제2부화소 영역(PA2)에서 제1데이터선(171-1)과 제2부화소 전극(192) 간의 중첩폭(WO3)은 제1데이터선(171-1)의 선폭(WD1)과 실질적으로 동일할 수 있으며, 제2데이터선(171-2)과 제2부화소 전극(192)간의 중첩폭(WO4)은 제2데이터선(171-2)의 선폭(WD2)과 실질적으로 동일할 수 있다.
한편, 제1도전층(120)은 제1유지배선(127) 및 제2유지배선(128)을 더 포함할 수 있다. 몇몇 실시예에서 제1유지배선(127) 및 제2유지배선(128)에는 유지전압이 인가될 수 있으며, 상기 유지전압은 공통전극(270)에 인가되는 공통전압과 동일할 수 있으나, 이에 한정되는 것은 아니. 몇몇 실시예에서 상기 유지전압은 분압 기준선(177)에 제공되는 전압과 다른 레벨을 가질 수 있다.
1제1유지배선(127) 및 제2유지배선(128)은 게이트선(121)과 동일한 물질로 이루어지고, 동일한 층에 위치할 수 있다.
제1유지배선(127)은 게이트선(121)과 실질적으로 동일한 제1방향(DR1)으로 뻗은 제1부분(1271), 제1부분(1271)에서 제2방향(DR2)으로 연장되고 제1부화소 전극(191)의 일측(예컨대 도면을 기준으로 좌측)에 인접 배치된 제2부분(1273), 제1부분(1271)에서 제2방향(DR2)으로 연장되고 제1부화소 전극(191)의 타측(예컨대, 도면을 기준으로 우측)에 인접 배치된 제3부분(1275) 및 제1부분(1271)에서 돌출된 제4부분(1277)을 포함할 수 있다.
몇몇 실시예에서 제2부분(1273) 및 제3부분(1275)은 제1부화소 전극(191)과 중첩하지 않을 수 있다. 제2부분(1273) 및 제3부분(1275)은 제1부화소 전극(191)의 양측에서의 광투과를 막는 차광패턴으로 기능할 수 있다.
몇몇 실시예에서 제4부분(1277)은 제1부화소 전극(191)과 부분적으로 중첩하여 제1부화소 영역(PA1)에서 유지 커패시턴스를 형성할 수 있다.
제1유지배선(127)과 유사하게 제2유지배선(128)은 게이트선(121)과 실질적으로 동일한 제1방향(DR1)으로 뻗은 제5부분(1281), 제5부분(1281)에서 제2방향(DR2)으로 연장되고 제2부화소 전극(192)의 일측(예컨대 도면을 기준으로 좌측)에 인접 배치된 제6부분(1283), 제5부분(1281)에서 제2방향(DR2)으로 연장되고 제2부화소 전극(192)의 타측(예컨대, 도면을 기준으로 우측)에 인접 배치된 제7부분(1285) 및 제5부분(1281)에서 돌출된 제8부분(1287)을 포함할 수 있다.
몇몇 실시예에서 제6부분(1283) 및 제7부분(1285)은 제2부화소 전극(192)과 중첩하지 않을 수 있다. 제6부분(1283) 및 제3부분(1285)은 제2부화소 전극(192)의 양측에서의 광투과를 막는 차광패턴으로 기능할 수 있다.
몇몇 실시예에서 제8부분(1287)은 제2부화소 전극(192)과 부분적으로 중첩하여 제2부화소 영역(PA2)에서 유지 커패시턴스를 형성할 수 있다.
한편, 제3도전층(190)은 제1차폐전극(SHE1), 제2차폐전극(SHE2) 및 연결전극(SHEc)을 더 포함할 수 있다. 제1차폐전극(SHE1), 제2차폐전극(SHE2) 및 연결전극(SHEc)은 제1부화소 전극(191) 및 제2부화소 전극(192)과 동일한 층에 위치하고 동일한 물질로 이루어질 수 있다.
제1차폐전극(SHE1), 제2차폐전극(SHE2) 및 연결전극(SHEc)은 제1부화소 전극(191) 및 제2부화소 전극(192)과 물리적으로 이격될 수 있다.
제1차폐전극(SHE1)은 유기층(180) 상에 위치하고 제1유지배선(127)의 제2부분(1273) 및 제2유지배선(128)의 제6부분(1283)과 중첩할 수 있다.
제2차폐전극(SHE2)은 유기층(180) 상에 위치하고 제1유지배선(127)의 제3부분(1275) 및 제2유지배선(128)의 제7부분(1285)과 중첩할 수 있다.
몇몇 실시예에서 제1차폐전극(SHE1)은, 평면 시점에서 바라볼 때, 제1유지배선(127)의 제2부분(1273) 및 제2유지배선(128)의 제6부분(1283)을 완전히 커버할 수 있다. 또한 제1차폐전극(SHE1)의 선폭 또는 제1방향(DR1)으로의 폭(WS1)은 제2부분(1273)의 선폭(WC1) 및 제5부분(1283)의 선폭(WC3)보다 클 수 있다. 유사하게 제2차폐전극(SHE2)은, 평면 시점에서 바라볼 때, 제1유지배선(127)의 제3부분(1275) 및 제2유지배선(128)의 제7부분(1285)을 완전히 커버할 수 있다. 또한 제2차폐전극(SHE2)의 선폭 또는 제1방향(DR1)으로의 폭(WS2)은 제3부분(1275)의 선폭(WC2) 및 제6부분(1285)의 선폭(WC4)보다 클 수 있다.
연결전극(SHEc)은 제1차폐전극(SHE1)과 제2차폐전극(SHE2)을 서로 전기적으로 연결할 수 있다.
제1차폐전극(SHE1) 및 제2차폐전극(SHE2)에는 공통전극(270)에 인가되는 공통전압과 동일 레벨의 전압이 인가될 수 있다. 이에 따라 공통전극(270)과 제1차폐전극(SHE1) 사이 및 공통전극(270)과 제2차폐전극(SHE2)사이에는 전계가 형성되지 않을 수 있다. 따라서 제1부화소 전극(191) 및 제2부화소 전극(192)의 양측에 위치한 액정 분자들이 오배열될 가능성이 낮아질 수 있으며, 빛샘이 감소할 수 있다. 또한 상기 빛샘을 방지하기 위해 형성하는 차광부재(220)의 면적을 더욱 감소시키거나 생략할 수 있다. 따라서 표시 장치(1)의 개구율이 더욱 증가할 수 있다.
이하 제2기판(200)에 대해 설명한다.
제2기판(200)은 제2베이스 기판(210), 차광부재(220), 오버코트층(250), 공통전극(270)을 포함할 수 있다.
제2베이스 기판(210)은 제1베이스 기판(110)과 유사하게 절연 기판일 수 있다. 또한, 제2베이스 기판(210)은 고내열성을 갖는 고분자 또는 플라스틱을 포함할 수도 있다. 몇몇 실시예에서 제2베이스 기판(210)은 가요성을 가질 수도 있다.
제1베이스 기판(110)을 향하는 제2베이스 기판(210)의 일면에는 차광부재(220)가 위치할 수 있다. 몇몇 실시예에서 차광부재(220)는 스위칭 소자 영역(TA)과 중첩할 수 있다. 차광부재(220)는 블랙 카본(black carbon) 등의 차광성 안료 또는 크롬(Cr) 등의 불투명 물질을 포함할 수 있으며, 감광성 유기 물질을 포함할 수 있다. 다만 이에 한정되는 것은 아니며, 다른 실시예에서 차광부재(220)는 제1기판(100)에 위치할 수도 있다.
오버코트층(250)은 제2베이스 기판(210)의 일면 상에 형성되어 차광부재(220)를 덮을 수 있다. 오버코트층(250)은 차광부재(220)에 의해 형성된 단차를 평탄화 할 수 있다. 몇몇 실시예에서 오버코트층(250)은 생략될 수도 있다.
오버코트층(250) 상에는 공통전극(270)이 위치할 수 있다. 몇몇 실시예에서 오버코트층(250)이 생략되는 경우, 공통전극(270)은 제2베이스 기판(210) 및 차광부재(220) 위에 위치할 수 있다. 공통전극(270)은 ITO, IZO 등과 같은 투명 도전 물질로 이루어질 수 있다. 몇몇 실시예에서 공통전극(270)은 제2베이스 기판(210)의 전면에 걸쳐 전체적으로 형성될 수 있다. 공통전극(270)에는 공통 전압이 인가되어 제1부화소 전극(191) 및 제2부화소 전극(192)과 함께 전계를 형성할 수 있으며, 상기 전계의 크기에 따라 액정층(300)내의 액정분자들의 배열이 변화되어 광 투과율이 제어될 수 있다.
이하 도 6 내지 도 7을 더 참조하여 제1 스위칭 소자(T1), 제2 스위칭 소자(T2) 및 제3 스위칭 소자(T3) 각각이 포함하는 반도체 패턴과 소스 전극, 드레인 전극 간의 관계를 설명한다.
도 6은 도 2의 Q1부분을 확대한 도면으로서, 제1 반도체 패턴, 제1 소스 전극, 제1 드레인 전극, 제2 반도체 패턴, 제2 소스 전극, 제2 드레인 전극, 제3 반도체 패턴, 제3 소스 전극 및 제3 드레인 전극의 배치를 도시한 도면, 도 7은 도 6에서 제1 반도체 패턴, 제2 반도체 패턴 및 제3 반도체 패턴이 시프트된 경우를 설명하기 위한 도면이다.
도 1 내지 도 5에 부가하여 도 6 및 도 7을 참조하면, 제1반도체 패턴(153a)은 제1 소스 전극(173a)과 제1 드레인 전극(175a) 사이의 영역으로 정의되는 제1채널영역(C1)을 포함한다. 여기서 채널영역이란, 채널 영역과 적어도 일부가 중첩하는 게이트 전극(미 도시)에 의해 전기장이 가해지면 소스 전극과 드레인 전극 사이에 도전성이 반전되어 채널이 형성되는 영역이다.
유사하게 제2반도체 패턴(153b)은 제2 소스 전극(173b)과 제2 드레인 전극(175b) 사이의 영역으로 정의되는 제2채널영역(C2)을 포함한다.
몇몇 실시예에서 제2 소스 전극(173b)은 상술한 바와 같이 U자 형상으로 이루질 수 있는 바, 두개의 단부(1731a, 1731b)를 포함할 수 있다. 제2 소스 전극(173b)의 두개의 단부(1731a, 1731b)는 제1반도체 패턴(153a) 및 제2 반도체 패턴(153b)의 가장자리(E1) 내측에 위치하고 제2반도체 패턴(153b)과 중첩할 수 있다. 이하에서 단부란, 반도체 패턴의 외측으로 연장되고 않고 반도체 패턴 상측에서 종지한 부분을 의미한다.
제2드레인 전극(175b)은 상술한 바와 같이 제2방향(DR2)을 따라 제2반도체 패턴(153b)의 외측으로 연장되되, 도면을 기준으로 하측 또는 제2부화소 영역(PA2) 측으로 연장된 막대 형상을 가질 수 있다. 제2 드레인 전극(175b)의 일 단부(1751b)는 제1반도체 패턴(153a) 및 제2 반도체 패턴(153b)의 가장자리(E1) 내측에 위치하고 제2반도체 패턴(153b)과 중첩할 수 있다.
제2반도체 패턴(153b) 중 제2소스 전극(173b)과 제2드레인 전극(175b) 사이에는 상술한 제2채널영역(C2)이 정의된다.
제2채널 영역(C2)은 제1채널 길이(CL2)와 제1채널 폭(CW2)을 가질 수 있다. 제1채널 길이(CL2)는 제2반도체 패턴(153b) 상에서 제2소스 전극(173b)과 제2드레인 전극(175b) 사이의 거리로 정의될 수 있다. 제1채널 폭(CW2)은 제1채널 길이(CL2)에 수직한 방향에 따라 정의되는 거리일 수 있다. 몇몇 실시예에서 제1채널 폭(CW2)은 제2반도체 패턴(153b)과 중첩하는 제2소스 전극(173b)과 제2드레인 전극(175b)의 중간 점들 따라 측정한 거리로 정의될 수 있다.
제3반도체 패턴(153c)은 제3 소스 전극(173c)과 제3 드레인 전극(175c) 사이의 영역으로 정의되는 제3채널영역(C3)을 포함한다.
몇몇 실시예에서 제3 소스 전극(173c)은 상술한 바와 같이 분압 기준선(177)의 일부일 수 있다. 따라서 제3소스 전극(173c)은 제2드레인 전극(175b)과 실질적으로 나란한 제2방향(DR2)을 따라 연장되되, 제3반도체 패턴(153c)과 중첩하는 단부를 포함하지 않고, 제3반도체 패턴(153c)을 가로질 수 있다. 바꾸어 말하면, 제3소스 전극(173c)의 단부는 제3반도체 패턴(153c)의 가장자리(E2) 내측에 위치하지 않을 수 있으며, 이에 따라 제3소스 전극(173c)의 단부는 제3반도체 패턴(153c)과 중첩하지 않을 수 있다.
제3드레인 전극(175c)은 제2드레인 전극(175b)과 실질적으로 나란한 제2방향(DR2)을 따라 제3반도체 패턴(153c)의 외측으로 연장되되, 도면을 기준으로 하측으로 연장된 막대 형상을 가질 수 있다. 제3 드레인 전극(175c)의 일 단부(1751c)는 제3반도체 패턴(153c)의 가장자리(E2) 내측에 위치하고 제3반도체 패턴(153c)과 중첩할 수 있다.
제2드레인 전극(175b)이 연장된 제2방향(DR2)을 따라 측정한 제3드레인 전극(175c)과 제3반도체 패턴(153c)간의 제1중첩폭(W1)은, 제2방향(DR2)을 따라 측정한 제3소스 전극(173c)과 제3반도체 패턴(153c)간의 제2중첩폭(W2)과 다를 수 있다. 즉, 제3반도체 패턴(153c) 상에서, 제3소스 전극(173c)과 제3드레인 전극(175c)은 제2방향(DR2)을 따라 연장된 축을 기준으로 서로 대칭하지 않을 수 있다. 여기서 중첩폭이란, 두개의 구성이 서로 중첩하는 영역의 폭을 의미한다.
상술한 바와 같이, 제3드레인 전극(175c)의 일 단부(1751c)는 제3반도체 패턴(153c)과 중첩할 수 있다. 그리고 제3소스 전극(173c)의 단부는 제3반도체 패턴(153c)과 중첩하지 않으며, 제2방향(DR2)을 따라 제3반도체 패턴(153c)을 가로지를 수 있다. 따라서 제2방향(DR2)을 따라 측정한 제3반도체 패턴(153c)의 폭(W3)은, 제3드레인 전극(175c)과 제3반도체 패턴(153c)간의 제1중첩폭(W1)보다 크고, 제3소스 전극(173c)과 제3반도체 패턴(153c)간의 제2중첩폭(W2)과 실질적으로 동일할 수 있다.
제3반도체 패턴(153c) 중 제3소스 전극(173c)과 제3드레인 전극(175c) 사이에는 상술한 제3채널영역(C3)이 정의된다.
제3채널영역(C3)은 제2채널 길이(CL3)와 제2채널 폭(CW3)을 가질 수 있다. 제2채널 길이(CL3)는 제3반도체 패턴(153c) 상에서 제3소스 전극(173c)과 제3드레인 전극(175c) 사이의 거리로 정의될 수 있다. 제2채널 폭(CW2)은 제2채널 길이(CL3)에 수직한 방향에 따라 정의되는 거리일 수 있다. 몇몇 실시예에서 제2채널 폭(CW3)은 제3반도체 패턴(153c)과 중첩하는 제3소스 전극(173c)과 제3드레인 전극(175c)의 중간 점들 따라 측정한 거리로 정의될 수 있다.
제1 스위칭 소자(T1)를 통과한 데이터 전압은 제1드레인 전극(175a)을 통해 제1 부화소 전극(191)으로 인가되지만, 제2스위칭 소자(T2)를 통과한 데이터 전압은 제3 스위칭 소자(T3)로 인하여 일부만이 제2드레인 전극(175b)으로 출력되어 제2부화소 전극(192)으로 인가된다. 따라서, 제1 부화소 전극(191)이 위치한 제1부화소 영역(PA1)의 휘도가 제2부화소 전극(192)이 위치한 제 2 부화소 영역(PA2)의 휘도보다 높다.
데이터 전압은 제2 스위칭 소자(T2)와 제3 스위칭 소자(T3) 간의 저항비에 의해 분압되며, 상기 저항비는 박막 트랜지스터(TFT)와 같은 스위칭 소자의 주요 특징인 외형비(aspect ratio)와 관련있다. 여기서 외형비란 채널 길이에 대한 채널 폭의 비율을 의미한다.
예컨대, 제1드레인 전극(175a)을 통해 제1부화소 전극(191)에 제공되는 데이터 전압을 V1이라 가정하고, 제2드레인 전극(175b)을 통해 제2부화소 전극(192)에 제공되는 데이터 전압을 V2라고 가정하면, 다음의 관계를 갖?f다. V1대비 V2의 비율, 즉 V2/V1은 (CW2/CL2)/{(CW2/CL2)+(CW3/CL2)}로 계산될 수 있다. 이하에서는 V2/V1을 전압비라 지칭한다.
앞서 상술한 바와 같이 제2도전층(170)과 반도체층(150)은 서로 다른 마스크를 이용하여 형성하는 바, 제조 과정에서 제2도전층(170)과 반도체층(150) 간의 얼라인이 변화할 수 있다. 또한 표시 장치(1)가 대형화되는 경우 표시 장치(1)의 각 영역별로 제2도전층(170)과 반도체층(150) 간의 얼라인이 다를 수 있다.
제1반도체 패턴(153a), 제2반도체 패턴(153b) 및 제3반도체 패턴(153c)이 제1방향(DR1)을 따라 시프트되는 경우, 예컨대 도 6을 기준으로 좌측 또는 우측으로 시프트되는 경우에는 제2채널영역(C2)의 제1채널 길이(CL2) 및 제1채널 폭(CW2)은 실질적으로 변화하지 않는다. 또한 제3채널영역(C3)의 제2채널 길이(CL3) 및 제2채널 폭(CW3)도 실질적으로 변화하지 않는 바, 전압비(V2/V1)는 변동하지 않는다. 제1반도체 패턴(153a), 제2반도체 패턴(153b) 및 제3반도체 패턴(153c)이 시프트된 제1방향(DR1)은 제2드레인 전극(175b), 제3드레인 전극(175c), 제3소스 전극(173c)이 연장된 제2방향(DR2)과 다른 방향이기 때문이다.
반면, 도 7에 도시된 바와 같이 제1반도체 패턴(153a), 제2반도체 패턴(153b) 및 제3반도체 패턴(153c)이 제2방향(DR2)을 따라 시프트되되, 도면을 기준으로 하측으로 시프트 되는 경우를 가정하면, 제1반도체 패턴(153a)에서 출력되는 데이터 전압은 실질적으로 변화하지 않는다.
한편, 시프트된 제2반도체 패턴(153b)의 경우 제2채널영역(C2)의 제1채널 길이(CL2)는 실질적으로 변화하지 않거나, 변화하더라도 그 변화폭이 미소할 수 있다. 반면, 제2채널영역(C2)의 제1채널 폭(CW2a)은 시프트 되기 전 제1채널 폭(CW2) 대비 증가하며, 제2반도체 패턴(153b)의 일부가 시프트 됨에 따라 제2채널영역(C2)의 외형비는 CW2/CL2에서 CW2a/CL2로 변화한다. 따라서 제2채널영역(C2)의 외형비가 변화하고 제3채널영역(C3)의 외형비가 일정하게 유지되는 경우, 제1드레인 전극(175a)을 통해 출력되는 데이터 전압 대비 제2드레인 전극(175b)을 통해 출력되는 데이터 전압의 비율(V2/V1)은 변화할 수 있으며, 이에 따라 표시 장치(1)의 표시 품질이 영역별로 균일하지 않을 가능성이 존재한다. 즉, 제2드레인 전극(175b)은 제2부화소 영역(PA2)을 향하는 제2방향(DR2)으로 연장될 가능성이 높은 바, 제2반도체 패턴(153b)이 제2방향(DR2)을 따라 시프트 되는 경우, 표시 장치(1)에서 영역별로 표시 품질 및 시인성이 균일하지 않을 가능성이 높다.
반면, 제2반도체 패턴(153b)이 시프트되는 경우 제2반도체 패턴(153b)과 동일 마스크를 이용하여 형성되는 제3반도체 패턴(153c) 또한 함께 시프트 된다. 시프트된 제3반도체 패턴(153c)의 경우 제3채널영역(C3)의 제3채널 길이(CL3)는 실질적으로 변화하지 않거나, 변화하더라도 그 변화폭이 미소할 수 있다. 그리고, 제3채널영역(C3)의 제2채널 폭(CW3a)은 시프트 되기 전 제2패널 폭(CW3a) 대비 증가한다.
또한 도면에는 미도시되었으나, 제1반도체 패턴(153a), 제2반도체 패턴(153b) 및 제3반도체 패턴(153c)이 도면을 기준으로 상측으로 시프트되는 경우를 가정하면, 제2채널영역(C2)의 제1채널 폭(CW2) 및 제2채널영역(C2)의 제2채널 폭(CW3)은 함께 감소한다.
즉, 제2반도체 패턴(153b)이 제2방향(DR2)을 따라 시프트되는 경우 제3반도체 패턴(153c)도 제2방향(DR2)을 따라 시프트 된다. 그리고 제3드레인 전극(175c) 및 제3소스 전극(175b) 중 적어도 하나가 제2드레인 전극(175b)과 실질적으로 평행한 부분을 포함하고, 제3드레인 전극(175c)의 단부가 제3반도체 패턴(153c)과 중첩하도록 배치되는 바, 제2채널영역(C2)의 제1채널 폭(CW2)이 증가하는 경우 제3채널영역(C3)의 제2채널 폭(CW3) 또한 증가하며, 제2채널영역(C2)의 제1채널 폭(CW2)이 감소하는 경우 제3채널영역(C3)의 제2채널 폭(CW3) 또한 감소한다. 즉, 제2채널영역(C2)의 외형비가 증가 또는 감소함에 따라 제3채널영역(C3)의 외형비도 증가 또는 감소한다. 따라서 제조 과정에서 공정 마진에 의해 제2도전층(170)과 반도체층(150) 간의 얼라인이 변화하더라도 전압비(V2/V1)는 실질적으로 변동하지 않으며 균일하게 유지될 수 있다.
즉, 본 실시예에 따르면 표시 장치(1)에서 각 영역별 표시 품질 및 시인성을 균일하게 유지할 수 있다.
도 8은 다른 실시예에 따른 표시 장치의 한 화소에 대한 레이아웃도, 도 9는 도 8의 Q2부분을 확대한 도면으로서, 제1 반도체 패턴, 제1 소스 전극, 제1 드레인 전극, 제2 반도체 패턴, 제2 소스 전극, 제2 드레인 전극, 제3 반도체 패턴, 제3 소스 전극 및 제3 드레인 전극의 배치를 도시한 도면이다.
도 8 및 도 9를 참조하면, 다른 실시예에 따른 표시 장치(2)는 제2도전층(170-1)의 구성이 도 2 내지 도 7의 설명에서 상술한 표시 장치(1)와 상이하며, 이외의 구성은 실질적으로 동일하다. 따라서 중복되는 내용은 생략하며, 차이점을 위주로 설명한다.
제2도전층(170-1)에 포함된 분압 기준선(177-1)은 도 2에 도시된 바와는 달리, 제3반도체 패턴(153c)과 중첩하지 않는다. 또한 제3스위칭 소자(T3-1)의 제3소스 전극(173-1c)은 분압 기준선(177-1)에서 연장되어 제3반도체 패턴(153c)과 중첩한다. 이외 제2도전층(170-1)의 각 구성에 대한 설명은 도 2 내지 도 7에서 상술한 제2도전층(170)과 동일하다.
제3소스 전극(173-1c)은 제2드레인 전극(175b)과 실질적으로 나란한 제2방향(DR2)을 따라 제3반도체 패턴(153c)의 외측으로 연장되되, 도면을 기준으로 제3반도체 패턴(153c)에서 제1부화소 영역(PA1)을 향하는 상측으로 연장된 막대 형상을 가질 수 있다. 제3소스 전극(173-1c)의 일 단부(1731-1c)는 제3반도체 패턴(153c)의 가장자리(E2) 내측에 위치하고 제3반도체 패턴(153c)과 중첩할 수 있다.
상술한 바와 같이, 제3드레인 전극(175c)의 일 단부(1751c)는 제3반도체 패턴(153c)과 중첩할 수 있다. 그리고 제3소스 전극(173-1c)의 일 단부(1731-1c) 또한 제3반도체 패턴(153c)과 중첩할 수 있다. 따라서 제2방향(DR2)을 따라 측정한 제3반도체 패턴(153c)의 폭(W3)은, 제3드레인 전극(175c)과 제3반도체 패턴(153c)간의 제1중첩폭(W1a)보다 크고 제3소스 전극(173-1c)과 제3반도체 패턴(153c)간의 제2중첩폭(W2a)보다 클 수 있다.
제1중첩폭(W1a)과 제2중첩폭(W2a) 간의 관계는 다양할 수 있다. 예컨대, 제1중첩폭(W1a)과 제2중첩폭(W2a)은 실질적으로 동일할 수 있다. 또한 제1중첩폭(W1a)이 제2중첩폭(W2a)보다 더 클수도 있으며, 반대로 제2중첩폭(W2a)이 제1중첩폭(W1a)보다 더 클 수도 있다. 제1중첩폭(W1a)과 제2중첩폭(W2a) 간의 대소관계롸 무관하게, 제3반도체 패턴(153c) 상에서, 제3소스 전극(173-1c)과 제3드레인 전극(175c)은 제2방향(DR2)을 따라 연장된 축을 기준으로 서로 대칭하지 않을 수 있다.
본 실시예에 따른 표시 장치(2)의 경우에도, 제2채널영역(C2)의 제1채널 폭(CW2)이 증가하는 경우 제3채널영역(C3)의 제2채널 폭(CW3) 또한 증가하며, 제2채널영역(C2)의 제1채널 폭(CW2)이 감소하는 경우 제3채널영역(C3)의 제2채널 폭(CW3) 또한 감소한다. 따라서 제조 과정에서 제2도전층(170-1)과 반도체층(150) 간의 얼라인이 변화하더라도 표시 장치(2)의 표시 품질 및 시인성을 균일하게 유지할 수 있다.
도 10은 또 다른 실시예에 따른 표시 장치의 한 화소에 대한 레이아웃도, 도 11은 도 10의 Q3부분을 확대한 도면으로서, 제1 반도체 패턴, 제1 소스 전극, 제1 드레인 전극, 제2 반도체 패턴, 제2 소스 전극, 제2 드레인 전극, 제3 반도체 패턴, 제3 소스 전극 및 제3 드레인 전극의 배치를 도시한 도면이다.
도 10 및 도 11을 참조하면, 또 다른 실시예에 따른 표시 장치(3)는 제2도전층(170-2)의 구성이 도 8 및 도 9의 설명에서 상술한 표시 장치(2)와 상이하며, 이외의 구성은 실질적으로 동일하다. 따라서 중복되는 내용은 생략하며, 차이점을 위주로 설명한다.
제2도전층(170-2)에 포함된 제3스위칭 소자(T3-2)의 제3드레인 전극(175-1c)은 그 단부(1751-1c)가 제3반도체 패턴(153c)의 가장자리(E2) 내에 위치하지 않고, 제3반도체 패턴(153c)과 중첩하지 않을 수 있다. 즉 제3드레인 전극(175-1c)은 제3반도체 패턴(153c)을 제2방향(DR2)을 따라 가로지를 수 있다. 이외 구성은 도 8 및 도 9에서 상술한 제2도전층(170-1)과 실질적으로 동일할 수 있다.
제3드레인 전극(175-1c)이 제3반도체 패턴(153c)을 가로지르도록 배치되고 제3소스 전극(173-1c)의 단부(1731-c)는 제3반도체 패턴(153c)과 중첩하는 바, 제2방향(DR2)을 따라 측정한 제3드레인 전극(175-1c)과 제3반도체 패턴(153c)간의 제1중첩폭(W1b)은, 제2방향(DR2)을 따라 측정한 제3소스 전극(173-1c)과 제3반도체 패턴(153c)간의 제2중첩폭(W2b)보다 클 수 있다.
또한, 제2방향(DR2)을 따라 측정한 제3반도체 패턴(153c)의 폭(W3)은, 제1중첩폭(W1b)과 실질적으로 동일하고, 제2중첩폭(W2b)보다 클 수 있다. 또한, 제3반도체 패턴(153c) 상에서, 제3소스 전극(173-1c)과 제3드레인 전극(175-1c)은 제2방향(DR2)을 따라 연장된 축을 기준으로 서로 대칭하지 않을 수 있다.
본 실시예에 따른 표시 장치(3)의 경우에도, 제2채널영역(C2)의 제1채널 폭(CW2)과 제3채널영역(C3)의 제2채널 폭(CW3)이 함께 증가하거나 감소하는 바, 제조 과정에서 제2도전층(170-2)과 반도체층(150) 간의 얼라인이 변화하더라도 표시 장치(3)의 표시 품질 및 시인성을 균일하게 유지할 수 있다.
도 12는 또 다른 실시예에 따른 표시 장치의 한 화소에 대한 레이아웃도, 도 13은 도 12의 Q4부분을 확대한 도면으로서, 제1 반도체 패턴, 제1 소스 전극, 제1 드레인 전극, 제2 반도체 패턴, 제2 소스 전극, 제2 드레인 전극, 제3 반도체 패턴, 제3 소스 전극 및 제3 드레인 전극의 배치를 도시한 도면이다.
도 12 및 도 13을 참조하면, 또 다른 실시예에 따른 표시 장치(4)는 제2도전층(170-3)의 구성이 도 8 및 도 9의 설명에서 상술한 표시 장치(2)와 상이하며, 이외의 구성은 실질적으로 동일하다. 따라서 중복되는 내용은 생략하며, 차이점을 위주로 설명한다.
제2도전층(170-3)에 포함된 제3스위칭 소자(T3-3)의 제3소스 전극(173-2c)은 제2드레인 전극(175b)과 실질적으로 나란한 제2방향(DR2)을 따라 제3반도체 패턴(153c)의 외측으로 연장되되, 도면을 기준으로 제3반도체 패턴(153c)에서 제2부화소 영역(PA2)을 향하는 하측으로 연장된 막대 형상을 가질 수 있다. 제3소스 전극(173-2c)의 일 단부(1731-2c)는 제3반도체 패턴(153c)의 가장자리(E2) 내측에 위치하고 제3반도체 패턴(153c)과 중첩할 수 있다.
상술한 바와 같이, 제3드레인 전극(175c)의 일 단부(1751c)는 제3반도체 패턴(153c)과 중첩할 수 있다. 그리고 제3소스 전극(173-2c)의 일 단부(1731-2c)도 제3반도체 패턴(153c)과 중첩할 수 있다. 따라서 제2방향(DR2)을 따라 측정한 제3반도체 패턴(153c)의 폭(W3)은, 제3소스 전극(173-2c)과 제3반도체 패턴(153c)간의 제2중첩폭(W2c)보다 크고 제3드레인 전극(175c)과 제3반도체 패턴(153c)간의 제1중첩폭(W1c)과 실질적으로 동일할 수 있다.
제1중첩폭(W1c)과 제2중첩폭(W2c) 간의 관계는 다양할 수 있다. 예컨대, 제1중첩폭(W1c)과 제2중첩폭(W2c)은 실질적으로 동일할 수 있다. 또한 제1중첩폭(W1c)이 제2중첩폭(W2c)보다 더 클수도 있으며, 반대로 제2중첩폭(W2c)이 제1중첩폭(W1c)보다 더 클 수도 있다.
제1중첩폭(W1c)과 제2중첩폭(W2c)이 실질적으로 동일한 경우 제3소스 전극(173-2c)과 제3드레인 전극(175c)은 제2방향(DR2)을 따라 연장된 축을 기준으로 서로 대칭일 수 있으나, 이에 한정되는 것은 아니다.
다른 실시예에서 제1중첩폭(W1c)과 제2중첩폭(W2c)이 서로 상이한 경우, 제3소스 전극(173-2c)과 제3드레인 전극(175c)은 제2방향(DR2)을 따라 연장된 축을 기준으로 서로 비대칭일 수도 있다.
본 실시예에 따른 표시 장치(4)의 경우에도, 제2채널영역(C2)의 제1채널 폭(CW2)이 증가하는 경우 제3채널영역(C3)의 제2채널 폭(CW3) 또한 증가하며, 제2채널영역(C2)의 제1채널 폭(CW2)이 감소하는 경우 제3채널영역(C3)의 제2채널 폭(CW3) 또한 감소한다. 따라서 제조 과정에서 제2도전층(170-3)과 반도체층(150) 간의 얼라인이 변화하더라도 표시 장치(4)의 표시 품질 및 시인성을 균일하게 유지할 수 있다.
이상에서 본 발명의 실시예를 중심으로 설명하였으나 이는 단지 예시일 뿐 본 발명을 한정하는 것이 아니며, 본 발명이 속하는 분야의 통상의 지식을 가진 자라면 본 발명의 실시예의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다. 예를 들어, 본 발명의 실시예에 구체적으로 나타난 각 구성 요소는 변형하여 실시할 수 있다. 그리고 이러한 변형과 응용에 관계된 차이점들은 첨부된 청구 범위에서 규정하는 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.

Claims (20)

  1. 베이스 기판;
    상기 베이스 기판 상에 위치하는 게이트선, 상기 게이트선과 절연되고 상기 게이트선과 교차하는 제1데이터선, 및 상기 게이트선 및 상기 제1데이터선과 이격된 분압 기준선;
    상기 베이스 기판 상에 위치하고 상기 게이트선과 전기적으로 연결된 제1게이트 전극, 상기 제1게이트 전극 상에 위치하는 제1반도체 패턴, 상기 제1데이터선과 전기적으로 연결되고 상기 제1반도체 패턴과 중첩하는 제1소스 전극 및 상기 제1반도체 패턴과 중첩하고 상기 제1소스 전극과 이격된 제1드레인 전극을 포함하는 제1스위칭 소자;
    상기 베이스 기판 상에 위치하고 상기 게이트선과 전기적으로 연결된 제2게이트 전극, 상기 제2게이트 전극 상에 위치하는 제2반도체 패턴, 상기 제1데이터선과 전기적으로 연결되고 상기 제2반도체 패턴과 중첩하는 제2소스 전극 및 상기 제2반도체 패턴과 중첩하고 일 방향을 따라 상기 제2반도체 패턴 외측으로 연장된 제2드레인 전극을 포함하는 제2스위칭 소자;
    상기 베이스 기판 상에 위치하고 상기 게이트선과 전기적으로 연결된 제3게이트 전극, 상기 제3게이트 전극 상에 위치하는 제3반도체 패턴, 상기 분압 기준선과 전기적으로 연결되고 상기 제3반도체 패턴과 중첩하는 제3소스 전극 및 상기 제3반도체 패턴과 중첩하고 상기 제2드레인 전극과 연결된 제3드레인 전극을 포함한 제3스위칭 소자;
    상기 제1드레인 전극과 전기적으로 연결된 제1부화소 전극; 및
    상기 제2드레인 전극과 전기적으로 연결된 제2부화소 전극; 을 포함하고,
    상기 제3드레인 전극과 상기 제3소스 전극 중 어느 하나는 상기 일 방향을 따라 상기 제3반도체 패턴 외측으로 연장되고,
    상기 일 방향을 따라 측정한 상기 제3드레인 전극과 상기 제3반도체 패턴 의 제1중첩폭은,
    상기 일 방향을 따라 측정한 상기 제3소스 전극과 상기 제3반도체 패턴 의 제2중첩폭과 다른 표시장치.
  2. 제1항에 있어서,
    상기 일 방향은, 상기 제2반도체 패턴에서 상기 제2부화소 전극을 향하는 방향인 표시장치.
  3. 제2항에 있어서,
    상기 일 방향을 따라 측정한 상기 제3반도체 패턴의 폭은,
    상기 제1중첩폭보다 크고 상기 제2중첩폭과 실질적으로 동일한 표시장치.
  4. 제2항에 있어서,
    상기 일 방향을 따라 측정한 상기 제3반도체 패턴의 폭은,
    상기 제2중첩폭보다 크고 상기 제1중첩폭과 실질적으로 동일한 표시장치.
  5. 제2항에 있어서,
    상기 일 방향을 따라 측정한 상기 제3반도체 패턴의 폭은,
    상기 제1중첩폭 및 상기 제2중첩폭보다 큰 표시장치.
  6. 제1항에 있어서,
    상기 제3반도체 패턴의 측면은, 상기 제3소스 전극 및 상기 제3드레인 전극과 접촉하는 표시장치.
  7. 제1항에 있어서,
    상기 제3소스 전극의 단부 및 상기 제3드레인 전극의 단부 중 어느 하나는 상기 제3반도체 패턴의 가장자리 내측에 위치하는 표시장치.
  8. 제1항에 있어서,
    상기 분압 기준선은 일 방향과 나란하게 연장된 부분을 포함하고, 상기 제1부화소 전극 및 상기 제2부화소 전극과 중첩하는 표시장치.
  9. 제8항에 있어서,
    상기 분압 기준선과 상기 제1데이터선은, 서로 동일한 층에 위치하고 서로 동일한 물질로 이루어진 표시장치.
  10. 제1항에 있어서,
    상기 제1데이터선과 상기 게이트선 사이에 위치하는 게이트 절연층을 더 포함하고,
    상기 제1데이터선은 상기 게이트 절연층과 접촉하는 표시장치.
  11. 제10항에 있어서,
    상기 제1데이터선은 상기 일 방향과 나란하게 연장되고 상기 제1부화소 전극 및 상기 제2부화소 전극과 중첩하는 표시장치.
  12. 제11항에 있어서,
    상기 제1데이터선과 상기 제1부화소 전극 간의 중첩폭은, 상기 제1데이터선의 선폭과 동일한 표시장치.
  13. 제11항에 있어서,
    상기 일 방향과 나란하게 연장된 제2데이터선을 더 포함하고,
    상기 제2데이터선은 상기 제1부화소 전극 및 상기 제2부화소 전극과 중첩하고,
    상기 제2데이터선과 상기 제1부화소 전극 간의 중첩폭은, 상기 제2데이터선의 선폭과 동일한 표시장치.
  14. 제1항에 있어서,
    상기 게이트선과 동일 방향으로 연장된 제1부분, 상기 제1부분에서 상기 제1데이터선과 동일 방향으로 연장되고 상기 제1부화소 전극의 일측과 인접한 제2부분 및 상기 제1부화소 전극의 타측과 인접하고 상기 제1부분에서 상기 제1데이터선과 동일 방향으로 연장된 제3부분을 포함하고, 상기 분압 기준선과 다른 층에 위치하는 제1유지배선; 을 더 포함하고,
    상기 제1데이터선은 상기 제1부화소 전극과 중첩하고,
    상기 제2부분 및 상기 제3부분은 상기 제1부화소 전극과 비중첩하는 표시장치.
  15. 제14항에 있어서,
    상기 제1유지배선과 상기 게이트선은 서로 동일한 층에 위치하고 서로 동일한 물질로 이루어진 표시장치.
  16. 제14항에 있어서,
    상기 제2부분 상에 위치하고 상기 제2부분과 중첩하고 상기 제1부화소 전극 및 상기 제2부화소 전극과 이격된 제1차폐전극; 및
    상기 제3부분 상에 위치하고 상기 제3부분과 중첩하고 상기 제1부화소 전극 및 상기 제2부화소 전극과 이격된 제2차폐전극; 을 더 포함하고,
    상기 제1차폐전극, 상기 제2차폐전극 및 상기 제1부화소 전극은 서로 동일한 층에 위치하고 서로 동일한 물질로 이루어진 표시장치.
  17. 제16항에 있어서,
    상기 제1유지배선과 이격되고, 상기 게이트선과 동일 방향으로 연장된 제4부분, 상기 제1데이터선과 동일 방향으로 연장되고 상기 제2부화소 전극의 일측과 인접하고 상기 제4부분과 연결된 제5부분 및 상기 제1데이터선과 동일 방향으로 연장되고 상기 제2부화소 전극의 타측과 인접하고 상기 제4부분과 연결된 제6부분을 포함하고, 상기 제1유지배선과 동일한 층에 위치하는 제2유지배선; 을 더 포함하고,
    상기 제5부분 및 상기 제6부분은 상기 제2부화소 전극과 비중첩하는 표시장치.
  18. 제17항에 있어서,
    상기 제5부분은 상기 제1차폐전극과 중첩하고,
    상기 제6부분은 상기 제2차폐전극과 중첩하는 표시장치.
  19. 베이스 기판;
    상기 베이스 기판 상에 위치하고 제1방향으로 연장된 게이트선, 상기 게이트선과 절연되고 상기 제1방향과 교차하는 제2방향으로 연장된 데이터선, 및 상기 게이트선 및 상기 데이터선과 절연된 분압 기준선;
    상기 베이스 기판 상에 위치하고 상기 게이트선과 전기적으로 연결된 제1게이트 전극, 상기 제1게이트 전극 상에 위치하는 제1반도체 패턴, 상기 데이터선과 전기적으로 연결되고 상기 제1반도체 패턴과 중첩하는 제1소스 전극 및 상기 제1반도체 패턴과 중첩하고 상기 제1소스 전극과 이격된 제1드레인 전극을 포함하는 제1스위칭 소자;
    상기 베이스 기판 상에 위치하고 상기 게이트선과 전기적으로 연결된 제2게이트 전극, 상기 제2게이트 전극 상에 위치하는 제2반도체 패턴, 상기 데이터선과 전기적으로 연결되고 상기 제2반도체 패턴과 중첩하는 제2소스 전극 및 상기 제2반도체 패턴과 중첩하고 상기 제2방향을 따라 상기 제2반도체 패턴 외측으로 연장된 제2드레인 전극을 포함하는 제2스위칭 소자;
    상기 베이스 기판 상에 위치하고 상기 게이트선과 전기적으로 연결된 제3게이트 전극, 상기 제3게이트 전극 상에 위치하는 제3반도체 패턴, 상기 분압 기준선과 전기적으로 연결되고 상기 제3반도체 패턴과 중첩하는 제3소스 전극 및 상기 제3반도체 패턴과 중첩하고 상기 제2드레인 전극과 전기적으로 연결되고 상기 제2방향을 따라 상기 제3반도체 패턴 외측으로 연장된 제3드레인 전극을 포함하는 제3스위칭 소자;
    상기 제1드레인 전극과 전기적으로 연결된 제1부화소 전극; 및
    상기 제2드레인 전극과 전기적으로 연결된 제2부화소 전극; 을 포함하고,
    상기 제3반도체 패턴의 측면은 상기 제3드레인 전극과 접촉하고,
    상기 제3드레인 전극의 단부는, 상기 제3반도체 패턴과 중첩하고 상기 제3반도체 패턴의 가장자리 내측에 위치하는 표시장치.
  20. 베이스 기판;
    상기 베이스 기판 상에 위치하고 제1방향으로 연장된 게이트선, 상기 게이트선과 절연되고 상기 제1방향과 교차하는 제2방향으로 연장된 데이터선, 및 상기 게이트선 및 상기 데이터선과 절연된 분압 기준선;
    상기 베이스 기판 상에 위치하고 상기 게이트선과 전기적으로 연결된 제1게이트 전극, 상기 제1게이트 전극 상에 위치하는 제1반도체 패턴, 상기 데이터선과 전기적으로 연결되고 상기 제1반도체 패턴과 중첩하는 제1소스 전극 및 상기 제1반도체 패턴과 중첩하고 상기 제1소스 전극과 이격된 제1드레인 전극을 포함하는 제1스위칭 소자;
    상기 베이스 기판 상에 위치하고 상기 게이트선과 전기적으로 연결된 제2게이트 전극, 상기 제2게이트 전극 상에 위치하는 제2반도체 패턴, 상기 데이터선과 전기적으로 연결되고 상기 제2반도체 패턴과 중첩하는 제2소스 전극 및 상기 제2반도체 패턴과 중첩하고 상기 제2방향을 따라 상기 제2반도체 패턴 외측으로 연장된 제2드레인 전극을 포함하는 제2스위칭 소자;
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    상기 제1드레인 전극과 전기적으로 연결된 제1부화소 전극; 및
    상기 제2드레인 전극과 전기적으로 연결된 제2부화소 전극; 을 포함하고,
    상기 제3반도체 패턴의 측면은 상기 제3소스 전극과 접촉하고,
    상기 제3소스 전극의 단부는, 상기 제3반도체 패턴과 중첩하고 상기 제3반도체 패턴의 가장자리 내측에 위치하는 표시장치.
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