KR102482815B1 - 액정 표시장치 - Google Patents

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Abstract

본 발명은 기판; 상기 기판 위에 배치된 데이터 라인과 게이트 라인; 상기 게이트 라인 및 상기 데이터 라인과 연결된 박막 트랜지스터; 상기 박막 트랜지스터에 연결된 화소 전극; 및 상기 화소 전극과 일부 중첩하는 유지 라인을 포함하고, 상기 유지 라인은 상기 데이터 라인과 중첩하는 위치에서 제1 홀을 갖는 표시 장치를 포함한다.

Description

액정 표시장치{LIQUID CRYSTAL DISPLAY DEVICE}
본 발명은 표시 장치에 관한 것으로, 보다 상세하게는 데이터 라인의 단선 불량을 개선하는 표시 장치에 관한 것이다.
액정 표시장치(liquid crystal display, LCD)는 현재 가장 널리 사용되고 있는 평판 표시장치(flat panel display, FPD) 중 하나로서 전극이 형성되어 있는 두 장의 기판과 그 사이에 삽입되어 있는 액정층으로 이루어진다. 액정 표시장치는 두 전극에 전압을 인가하여 액정층의 액정 분자들을 재배열시킴으로써 투과되는 빛의 양을 조절하는 표시장치이다.
액정 표시 장치는 데이터 라인과 게이트 라인을 이용하여 각 화소의 박막 트랜지스터에 신호를 전달한다. 공정 중의 이물질로 인하여 데이터 라인의 오픈(Open)이 발생할 경우, 리페어(Repair)를 위해서 별도의 배선을 형성해야 한다. 그러나 이는 추가 공정이 되므로 공정 효율을 낮추는 원인이 된다. 또한, 공정이 완료된 후에 데이터 라인의 오픈이 발생할 경우, 리페어하기 어려운 문제점이 있다. 또한, 기존에 배치된 유지 라인 등의 신호 배선을 리페어 배선으로 활용할 경우에 해당 신호 배선은 본래 기능을 잃어 버리는 문제점이 있다.
본 발명은 데이터 라인의 단선 불량을 쉽게 수리하는 표시 장치를 제공하는데 그 목적이 있다.
상기와 같은 목적을 달성하기 위해 본 발명은 기판; 상기 기판 위에 배치된 데이터 라인과 게이트 라인; 상기 게이트 라인 및 상기 데이터 라인과 연결된 박막 트랜지스터; 상기 박막 트랜지스터에 연결된 화소 전극; 및 상기 화소 전극과 일부 중첩하는 유지 라인을 포함하고, 상기 유지 라인은 상기 데이터 라인과 중첩하는 위치에서 제1 홀을 갖는 표시 장치를 포함한다.
본 발명의 일 실시예에 따르면, 상기 유지 라인은 상기 게이트 라인과 평행하게 배치된 가로부와 상기 데이터 라인에 평행하게 배치된 세로부를 포함할 수 있다.
본 발명의 일 실시예에 따르면, 상기 가로부는 상기 데이터 라인과 중첩하는 위치에서 상기 제1 홀을 가질 수 있다.
본 발명의 일 실시예에 따르면, 상기 세로부는 상기 데이터 라인과 중첩하는 위치에서 제2 홀을 가질 수 있다.
본 발명의 일 실시예에 따르면, 상기 세로부는 상기 데이터 라인과 중첩하는 상기 가로부의 일부에서 연장될 수 있다.
또한, 상기와 같은 목적을 달성하기 위해 본 발명은 기판; 상기 기판 위에 배치된 데이터 라인과 게이트 라인; 상기 게이트 라인 및 상기 데이터 라인과 연결된 박막 트랜지스터; 상기 박막 트랜지스터에 연결된 화소 전극; 및 상기 화소 전극과 일부 중첩하는 유지 라인을 포함하고, 상기 데이터 라인은 상기 유지 라인의 일부와 중첩하는 돌출부를 포함하는 표시 장치를 포함한다.
본 발명의 일 실시예에 따르면, 상기 돌출부는 상기 게이트 라인과 평행하게 배치될 수 있다.
본 발명의 일 실시예에 따르면, 상기 돌출부는 상기 화소 전극의 일부와 중첩할 수 있다.
본 발명의 일 실시예에 따르면, 상기 유지 라인은 상기 게이트 라인과 평행하게 배치된 가로부와 상기 데이터 라인에 평행하게 배치된 세로부를 포함할 수 있다.
본 발명의 일 실시예에 따르면, 상기 세로부는 상기 화소 전극과 상기 데이터 라인 사이에 배치될 수 있다.
본 발명의 일 실시예에 따르면, 상기 돌출부는 상기 세로부의 일부와 중첩할 수 있다.
본 발명의 일 실시예에 따르면, 상기 돌출부는 상기 화소 전극의 일부와 중첩할 수 있다.
본 발명의 일 실시예에 따르면, 상기 세로부는 상기 가로부에서 연장될 수 있다.
본 발명의 일 실시예에 따르면, 상기 유지 라인은 상기 가로부와 상기 세로부를 연결하는 절곡부를 더 포함할 수 있다.
본 발명의 일 실시예에 따르면, 상기 돌출부는 상기 절곡부와 중첩할 수 있다.
본 발명의 일 실시예에 따르면, 상기 돌출부는 상기 화소 전극의 일부와 중첩할 수 있다.
본 발명에 따른 표시 장치는 유지 라인을 데이터 라인의 리페어 라인으로 이용함에 따라 데이터 라인의 단선율을 개선하는 효과가 있다.
또한, 본 발명의 유지 라인은 세로부만 데이터 라인의 리페어 라인으로 이용함에 따라 기존과 달리 여전히 가로부를 유지 전압 전달 경로로 이용할 수 있다.
도 1은 본 발명의 실시예 1에 따른 하나의 화소를 개략적으로 나타낸 평면도이다.
도 2는 도 1의 I-I'의 선을 따라 자른 단면도이다.
도 3은 도 1의 II-II'의 선을 따라 자른 단면도이다.
도 4는 도 1의 III-III'의 선 및 Ⅳ-Ⅳ'의 선을 따라 자른 단면도이다.
도 5는 도 1의 화소에서 유지 라인으로 데이터 라인을 리페어 하는 방법을 나타낸 도면이다.
도 6은 본 발명의 실시예 2 에 따른 하나의 화소를 개략적으로 나타낸 평면도이다.
도 7은 도 6의 화소에서 유지 라인으로 데이터 라인을 리페어 하는 방법을 나타낸 도면이다.
도 8은 본 발명의 실시예 3 에 따른 하나의 화소를 개략적으로 나타낸 평면도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 따라서, 몇몇 실시예에서, 잘 알려진 공정 단계들, 잘 알려진 소자 구조 및 잘 알려진 기술들은 본 발명이 모호하게 해석되는 것을 피하기 위하여 구체적으로 설명되지 않는다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 붙였다. 층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우뿐 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 반대로 어떤 부분이 다른 부분 "바로 위에" 있다고 할 때에는 중간에 다른 부분이 없는 것을 뜻한다. 또한, 층, 막, 영역, 판 등의 부분이 다른 부분 "아래에" 있다고 할 때, 이는 다른 부분 "바로 아래에" 있는 경우뿐 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 반대로 어떤 부분이 다른 부분 "바로 아래에" 있다고 할 때에는 중간에 다른 부분이 없는 것을 뜻한다.
공간적으로 상대적인 용어인 "아래(below)", "아래(beneath)", "하부(lower)", "위(above)", "상부(upper)" 등은 도면에 도시되어 있는 바와 같이 하나의 소자 또는 구성 요소들과 다른 소자 또는 구성 요소들과의 상관관계를 용이하게 기술하기 위해 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시되어 있는 방향에 더하여 사용시 또는 동작시 소자의 서로 다른 방향을 포함하는 용어로 이해되어야 한다. 예를 들면, 도면에 도시되어 있는 소자를 뒤집을 경우, 다른 소자의 "아래(below)"또는 "아래(beneath)"로 기술된 소자는 다른 소자의 "위(above)"에 놓여질 수 있다. 따라서, 예시적인 용어인 "아래"는 아래와 위의 방향을 모두 포함할 수 있다. 소자는 다른 방향으로도 배향될 수 있고, 이에 따라 공간적으로 상대적인 용어들은 배향에 따라 해석될 수 있다.
본 명세서에서 어떤 부분이 다른 부분과 연결되어 있다고 할 때, 이는 직접적으로 연결되어있는 경우뿐 아니라, 그 중간에 다른 소자를 사이에 두고 전기적으로 연결되어 있는 경우도 포함한다. 또한, 어떤 부분이 어떤 구성 요소를 포함한다고 할 때, 이는 특별히 그에 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
본 명세서에서 제 1, 제 2, 제 3 등의 용어는 다양한 구성 요소들을 설명하는데 사용될 수 있지만, 이러한 구성 요소들은 상기 용어들에 의해 한정되는 것은 아니다. 상기 용어들은 하나의 구성 요소를 다른 구성 요소들로부터 구별하는 목적으로 사용된다. 예를 들어, 본 발명의 권리 범위로부터 벗어나지 않고, 제 1 구성 요소가 제 2 또는 제 3 구성 요소 등으로 명명될 수 있으며, 유사하게 제 2 또는 제 3 구성 요소도 교호적으로 명명될 수 있다.
다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않은 한 이상적으로 또는 과도하게 해석되지 않는다.
도 1은 본 발명의 실시예 1에 따른 하나의 화소를 개략적으로 나타낸 평면도이고, 도 2는 도 1의 I-I'의 선을 따라 자른 단면도이고, 도 3은 도 1의 II-II'의 선을 따라 자른 단면도이고, 그리고 도 4는 도 1의 III-III'의 선 및 Ⅳ-Ⅳ'의 선을 따라 자른 단면도이다.
하나의 화소는, 도 1 내지 도 4에 도시된 바와 같이, 제 1 박막 트랜지스터(TFT1), 제 2 박막 트랜지스터(TFT2), 제 3 박막 트랜지스터(TFT3), 유지 라인(740, 750), 컬러필터(354), 제 1 부화소 전극(PE1), 제 1 연장 전극(181), 제 2 부화소 전극(PE2), 제 2 연장 전극(182), 공통 전극(210) 및 액정층(333)을 포함한다. 유지 라인(740, 750)은 설명의 편의를 위해 제 1 유지 라인(740)과 제 2 유지 라인(750)으로 구분하여 설명한다.
제 1 박막 트랜지스터(TFT1)는, 도 1에 도시된 바와 같이, 제 1 게이트 전극(GE1), 제 1 반도체층(311), 제 1 드레인 전극(DE1) 및 제 1 소스 전극(SE1)을 포함한다.
제 2 박막 트랜지스터(TFT2)는, 도 1에 도시된 바와 같이, 제 2 게이트 전극(GE2), 제 2 반도체층(312), 제 2 드레인 전극(DE2) 및 제 2 소스 전극(SE2)을 포함한다.
제 3 박막 트랜지스터(TFT3)는, 도 1에 도시된 바와 같이, 제 3 게이트 전극(GE3), 제 3 반도체층(313), 제 3 드레인 전극(DE3) 및 제 3 소스 전극(SE3)을 포함한다.
도 1에 도시된 바와 같이, 게이트 라인(GL)은 제 1 기판(301) 상에 위치한다. 구체적으로, 게이트 라인(GL)은 제 1 기판(301)의 트랜지스터 영역(T)에 위치한다. 트랜지스터 영역(T)은 제 1 부화소 영역(P1)과 제 2 부화소 영역(P2) 사이에 위치한다.
게이트 라인(GL)은 서로 다른 선폭을 갖는 라인부(411), 제 1 게이트 전극(GE1), 제 2 게이트 전극(GE2) 및 제 3 게이트 전극(GE3)을 포함한다. 예를 들어, 제1 내지 제 3 게이트 전극(GE1, GE2, GE3)이 라인부(411)보다 더 큰 선폭을 가질 수 있다. 라인부(411) 및 제1 내지 제 3 게이트 전극(GE1, GE2, GE3)은 일체로 구성된다.
도시되지 않았지만, 게이트 라인(GL)은, 다른 층 또는 외부 구동회로와의 접속을 위해, 이의 접속 부분(예를 들어, 끝 부분)이 이의 다른 부분보다 더 큰 면적을 가질 수 있다.
게이트 라인(GL)은 알루미늄(Al)이나 알루미늄 합금과 같은 알루미늄 계열의 금속, 또는 은(Ag)이나 은 합금과 같은 은 계열의 금속, 또는 구리(Cu)나 구리 합금과 같은 구리 계열의 금속, 또는 몰리브덴(Mo)이나 몰리브덴 합금과 같은 몰리브덴 계열의 금속으로 만들어질 수 있다. 또는, 게이트 라인(GL)은, 크롬(Cr), 탄탈륨(Ta) 및 티타늄(Ti) 중 어느 하나로 만들어질 수 있다. 한편, 게이트 라인(GL)은 물리적 성질이 다른 적어도 두 개의 도전막을 포함하는 다중막 구조를 가질 수도 있다.
제 1 유지 라인(740)은 제 1 기판(301) 상에 위치한다. 구체적으로 제 1 유지 라인(740)은 제 1 기판(301)의 트랜지스터 영역(T)과 제 1 부화소 영역(P1)의 경계부와 데이터 라인(DL) 주변에 위치한다. 제 1 유지 라인(740)은 제 1 부화소 전극(PE1)의 어느 한 변과 인접하다. 예를 들어, 제 1 유지 라인(740)은, 도 1 에 도시된 바와 같이, 제 1 부화소 전극(PE1)의 윗변, 좌측 변, 및 우측 변에 위치하고 라인 형상을 가질 수 있다. 이때, 제 1 유지 라인(740)과 제 1 부화소 전극(PE1)은 서로 중첩할 수도 있고 그렇지 않을 수도 있다. 제 1 유지 라인(740)과 제 1 부화소 전극(PE1)이 중첩하는 경우, 제 1 유지 라인(740)의 일부와 제 1 부화소 전극(PE1)의 적어도 어느 한 변이 중첩할 수 있고 제 1 부화소 전극(PE1)의 줄기 전극과 중첩할 수 있다.
제 1 유지 라인(740)은 외부로부터 제 1 유지 전압을 인가 받는다. 제 1 유지 전압은 직류 전압일 수 있다.
제 1 유지 라인(740)은 전술된 게이트 라인(GL)과 동일한 재료 및 구조(다중막 구조)를 가질 수 있다. 다시 말하여, 게이트 라인(GL) 및 제 1 유지 라인(740)은 동일한 공정으로 동시에 만들어질 수 있다.
제 2 유지 라인(750)은 제 1 기판(301) 상에 위치한다. 구체적으로 제 2 유지 라인(750)은 제 1 기판(301)의 트랜지스터 영역(T)과 제2 부화소 영역(P2)의 경계부와 데이터 라인(DL) 주변에 위치한다. 제 2 유지 라인(750)은 제 2 부화소 전극(PE2)의 어느 한 변과 인접하다. 예를 들어, 제 2 유지 라인(750)은, 도 1 에 도시된 바와 같이, 제2 부화소 전극(PE2)의 윗변, 좌측 변, 및 우측 변에 위치하고 라인 형상을 가질 수 있다. 이때, 제 2 유지 라인(750)과 제 2 부화소 전극(PE2)은 서로 중첩할 수도 있고 그렇지 않을 수도 있다. 제 2 유지 라인(750)과 제 2 부화소 전극(PE2)이 중첩하는 경우, 제 2 유지 라인(750)의 일부와 제 2 부화소 전극(PE2)의 적어도 한 변이 중첩할 수 있고 제 2 부화소 전극(PE2)의 줄기 전극과 중첩할 수 있다.
물론 이외에도 도 1과 달리 제 2 유지 라인(750)은 제 2 부화소 전극(PE2)의 줄기 전극과 중첩하지 않을 수 있고 제 2 부화소 전극(PE2)의 가장자리에만 중첩할 수 있다.
제 2 유지 라인(750)과 제 1 유지 라인(740)은 연결되지 않는다. 즉, 제 2 유지 라인(750)과 제 1 유지 라인(740)은 서로 분리되어 있다.
제 2 유지 라인(750)은 외부로부터 제 2 유지 전압을 인가 받는다. 제 2 유지 전압과 제 1 유지 전압은 다른 크기를 가질 수 있다. 예를 들어, 제 2 유지 전압이 제 1 유지 전압보다 크거나 또는 작은 직류 전압일 수 있다.
제 2 유지 전압이 제 1 유지 전압보다 더 작게 설정될 때 표시장치의 잔상 제거 능력이 개선되며, 제 2 유지 전압이 제 1 유지 전압보다 더 크게 설정될 때 표시장치의 플리커(flicker) 제거 능력이 개선된다.
이와는 달리 제 1 유지 라인(740)과 제 2 유지 라인(750)은 서로 연결될 수 있고 동일한 공통 전압이 인가될 수 있다.
제 2 유지 라인(750)은 전술된 게이트 라인(GL)과 동일한 재료 및 구조(다중막 구조)를 가질 수 있다. 다시 말하여, 게이트 라인(GL) 및 제 2 유지 라인(750)은 동일한 공정으로 동시에 만들어질 수 있다.
한편, 데이터 라인(DL)의 리페어 공정을 위해 제 1 유지 라인(740)은 게이트 라인(GL)과 평행하게 배치된 가로부(741)와 데이터 라인(DL)에 평행하게 배치된 세로부(742)를 포함한다. 세로부(742)는 데이터 라인(DL)과 중첩하는 가로부(741)의 일부에서 연장된다. 또한, 제 1 유지 라인(740)은 데이터 라인(DL)과 중첩하는 위치에서 제1 홀(743)을 갖는다. 구체적으로, 가로부(741)는 데이터 라인(DL)과 중첩하는 위치에서 제1 홀(743)을 가지고, 세로부(742)는 데이터 라인(DL)과 중첩하는 위치에서 제2 홀(744)을 갖는다. 세로부(742)가 제2 홀(744)을 가짐에 따라 세로부(742)는 이중 배선으로 이루어지게 된다.
또한, 제 2 유지 라인(750)은 게이트 라인(GL)과 평행하게 배치된 가로부(751)와 데이터 라인(DL)에 평행하게 배치된 세로부(752)를 포함한다. 세로부(752)는 데이터 라인(DL)과 중첩하는 가로부(751)의 일부에서 연장된다. 또한, 제 2 유지 라인(750)은 데이터 라인(DL)과 중첩하는 위치에서 제1 홀(753)을 갖는다. 구체적으로, 가로부(751)는 데이터 라인(DL)과 중첩하는 위치에서 제1 홀(753)을 가지고, 세로부(752)는 데이터 라인(DL)과 중첩하는 위치에서 제2 홀(754)을 갖는다.
이와 같이 제 1 유지 라인(740)과 제 2 유지 라인(750)을 구성함에 따라 데이터 라인(DL)을 손쉽게 리페어할 수 있다. 그 이유를 도 5와 함께 구체적으로 설명한다.
도 5는 도 1의 화소에서 유지 라인으로 데이터 라인을 리페어 하는 방법을 나타낸 도면이다.
도 5를 참조하면, 데이터 라인(DL)의 일부(F)에서 오픈 불량이 발생할 수 있다. 이러할 경우 제 1 유지 라인(740)의 가로부(741)와 세로부(742)의 연결부분(CUT)을 오픈시키고, 데이터 라인(DL)과 세로부(742)의 일부(C1, C2)를 연결시킨다. 따라서, 데이터 신호(D)는 제 1 유지 라인(740)의 세로부(742)를 통해 정상적으로 화소에 보낼 수 있고, 전압 신호(V)는 제 1 유지 라인(740)의 가로부(741)를 통해 정상적으로 화소에 보낼 수 있다. 따라서, 기존에 비해 데이터 라인(DL)의 불량을 손쉽게 수리할 수 있다. 또한, 기존과 달리 제 1 유지 라인(740)은 리페어 배선으로 이용되면서도 여전히 전압 신호(V)를 보내는 본래 기능을 유지할 수 있다.
본 발명의 나머지 구성들을 구체적으로 하기에서 더 설명한다.
게이트 절연막(310)은 게이트 라인(GL), 제 1 유지 라인(740) 및 제 2 유지 라인(750) 상에 위치한다. 이때, 게이트 절연막(310)은 제 1 유지 라인(740) 및 제 2 유지 라인(750)을 포함한 제 1 기판(301)의 전면(全面)에 형성될 수 있다.
게이트 절연막(310)은 질화 규소(SiNx) 또는 산화 규소(SiOx) 등으로 만들어질 수 있다. 게이트 절연막(310)은 물리적 성질이 다른 적어도 두 개의 절연층들을 포함하는 다중막 구조를 가질 수 있다.
제 1 내지 제 3 반도체층(311, 312, 313)은 게이트 절연막(310) 상에 위치한다. 이때, 제 1 반도체층(311)은 제 1 게이트 전극(GE1)과 중첩하고, 제 2 반도체층(312)은 제 2 게이트 전극(GE2)과 중첩하고, 제 3 반도체층(313)은 제 3 게이트 전극(GE3)과 중첩한다.
제 1 내지 제 3 반도체층(311, 312, 313)은 서로 연결될 수도 있다. 도 1에 따르면, 제 1 반도체층(311)과 제 2 반도체층(312)이 서로 연결되어 있다.
제 1 내지 제 3 반도체층(311, 312, 313)은 각각 비정질 규소 또는 다결정 규소 등으로 만들어질 수 있다.
저항성 접촉층(360)은 제 1 내지 제 3 반도체층(311, 312, 313) 상에 위치한다. 저항성 접촉층(360)은 인(phosphorus)과 같은 n형 불순물이 고농도로 도핑되어 있는 n+ 수소화 비정질 규소 따위의 물질로 만들어지거나 실리사이드(silicide)로 만들어질 수 있다.
제 1 박막 트랜지스터(TFT1)에 포함된 제 1 드레인 전극(DE1) 및 제 1 소스 전극(SE1)과, 제 2 박막 트랜지스터(TFT2)에 포함된 제 2 드레인 전극(DE2) 및 제 2 소스 전극(SE2)과, 그리고 제 3 박막 트랜지스터(TFT3)에 포함된 제 3 드레인 전극(DE3) 및 제 3 소스 전극(SE3)은 저항성 접촉층(360) 상에 위치한다.
제 1 소스 전극(SE1)은, 도 1에 도시된 바와 같이, 데이터 라인(DL)에서 트랜지스터 영역(T)으로 연장되어 제 1 게이트 전극(GE1) 및 제 1 반도체층(311) 상에 위치한다. 제 1 소스 전극(SE1)은 제 1 게이트 전극(GE1) 및 제 1 반도체층(311)과 중첩된다. 제 1 소스 전극(SE1)은 C자, 역 C자, U자 및 역 U자 중 어느 하나의 형태를 가질 수 있다. 도 1에는, 예를 들어 U자 형상을 갖는 제 1 소스 전극(SE1)이 도시되어 있다.
제 1 소스 전극(SE1)은 몰리브덴, 크롬, 탄탈륨 및 티타늄 등 내화성 금속(refractory metal) 또는 이들의 합금으로 만들어지는 것이 바람직하며, 내화성 금속막과 저저항 도전막을 포함하는 다중막 구조를 가질 수 있다. 다중막 구조의 예로는 크롬 또는 몰리브덴(또는 몰리브덴 합금) 하부막과 알루미늄 (또는 알루미늄 합금) 상부막의 이중막, 몰리브덴 (또는 몰리브덴 합금) 하부막과 알루미늄 (또는 알루미늄 합금) 중간막과 몰리브덴 (또는 몰리브덴 합금) 상부막의 삼중막을 들 수 있다. 한편, 제 1 소스 전극(SE1)은 이외에도 여러 가지 다양한 금속 또는 도전체로 만들어질 수 있다.
제 1 드레인 전극(DE1)은 제 1 게이트 전극(GE1) 및 제 1 반도체층(311) 상에 위치한다. 제 1 드레인 전극(DE1)은 제 1 게이트 전극(GE1), 제 1 반도체층(311) 및 제 1 연장 전극(181)과 중첩된다. 이때, 제 1 드레인 전극(DE1)은 제 1 콘택홀(CH1)을 통해 제 1 연장 전극(181)에 연결된다.
제 1 드레인 전극(DE1)은 전술된 제 1 소스 전극(SE1)과 동일한 재료 및 구조(다중막 구조)를 가질 수 있다. 다시 말하여, 제 1 소스 전극(SE1)과 제 1 드레인 전극(DE1)은 동일한 공정으로 동시에 만들어질 수 있다.
제 1 게이트 전극(GE1), 제 1 드레인 전극(DE1), 제 1 소스 전극(SE1), 제 1 반도체층(311) 및 저항성 접촉층(360)은 제 1 박막 트랜지스터(TFT1)를 이룬다. 이때 이 제 1 박막 트랜지스터(TFT1)의 채널(channel)은 제 1 드레인 전극(DE1)과 제 1 소스 전극(SE1) 사이의 제 1 반도체층(311) 부분에 위치한다. 채널 부분에 해당하는 제 1 반도체층(311) 부분은 그 제 1 반도체층(311)의 다른 부분에 비하여 더 낮은 두께를 갖는다. 제 1 박막 트랜지스터(TFT1)는, 도 1에 도시된 바와 같이, 트랜지스터 영역(T)에 위치한다.
제 2 소스 전극(SE2)은 제 1 소스 전극(SE1)에 전기적으로 연결된다. 이를 위해 제 2 소스 전극(SE2)과 제 1 소스 전극(SE1)은 일체로 구성될 수 있다. 즉, 제 1 소스 전극(SE1)과 제 2 소스 전극(SE2)은 일체로 형성되어 서로 연결되어 있다. 또한, 일체로 구성된 제 1 소스 전극(SE1)과 제 2 소스 전극(SE2)은 W자 형상을 가질 수 있다.
제 2 소스 전극(SE2)은 제 2 게이트 전극(GE2) 및 제 2 반도체층(312) 상에 위치한다. 제 2 소스 전극(SE2)은 제 2 게이트 전극(GE2) 및 제 2 반도체층(312)과 중첩된다. 제 2 소스 전극(SE2)은 C자, 역 C자, U자 및 역 U자 중 어느 하나의 형태를 가질 수 있다. 도 1에는, 예를 들어 U자 형상을 갖는 제 2 소스 전극(SE2)이 도시되어 있다.
제 2 소스 전극(SE2)은 전술된 제 1 소스 전극(SE1)과 동일한 재료 및 구조(다중막 구조)를 가질 수 있다. 다시 말하여, 제 2 소스 전극(SE2)과 제 1 소스 전극(SE1)은 동일한 공정으로 동시에 만들어질 수 있다.
제 2 드레인 전극(DE2)은 제 2 게이트 전극(GE2) 및 제 2 반도체층(312) 상에 위치한다. 제 2 드레인 전극(DE2)은 제 2 게이트 전극(GE2), 제 2 반도체층(312) 및 제 2 연장 전극(182)과 중첩된다. 이때, 제 2 드레인 전극(DE2)은 제 2 콘택홀(CH2)을 통해 제 2 연장 전극(182)에 연결된다.
제 2 드레인 전극(DE2)은 전술된 제 1 소스 전극(SE1)과 동일한 재료 및 구조(다중막 구조)를 가질 수 있다. 다시 말하여, 제 2 드레인 전극(DE2)과 제 1 소스 전극(SE1)은 동일한 공정으로 동시에 만들어질 수 있다.
한편, 제 1 드레인 전극(DE1)과 제 2 드레인 전극(DE2)은 동일한 방향으로 연장된다. 예를 들면, 도 1에 도시된 바와 같이 제 1 드레인 전극(DE1)과 제 2 드레인 전극(DE2)은 제 1 소스 전극(SE1)과 제 2 소스 전극(SE2)이 배치된 방향으로 연장된다.
제 2 게이트 전극(GE2), 제 2 드레인 전극(DE2), 제 2 소스 전극(SE2), 제 2 반도체층(312) 및 저항성 접촉층(360)은 제 2 박막 트랜지스터(TFT2)를 이룬다. 이때 이 제 2 박막 트랜지스터(TFT2)의 채널은 제 2 드레인 전극(DE2)과 제 2 소스 전극(SE2) 사이의 제 2 반도체층(312) 부분에 위치한다. 채널 부분에 해당하는 제 2 반도체층(312) 부분은 그 제 2 반도체층(312)의 다른 부분에 비하여 더 낮은 두께를 갖는다. 제 2 박막 트랜지스터(TFT2)는, 도 1에 도시된 바와 같이, 트랜지스터 영역(T)에 위치한다.
제 3 소스 전극(SE3)은 제 2 드레인 전극(DE2)에 전기적으로 연결된다. 이를 위해 제 3 소스 전극(SE3)과 제 2 드레인 전극(DE2)은 일체로 구성될 수 있다. 제 3 소스 전극(SE3)은 제 3 게이트 전극(GE3) 및 제 3 반도체층(313) 상에 위치한다. 제 3 소스 전극(SE3)은 제 3 게이트 전극(GE3), 제 3 반도체층(313) 및 제 2 연장 전극(182)과 중첩된다.
제 3 소스 전극(SE3)은 전술된 제 1 소스 전극(SE1)과 동일한 재료 및 구조(다중막 구조)를 가질 수 있다. 다시 말하여, 제 3 소스 전극(SE3)과 제 1 소스 전극(SE1)은 동일한 공정으로 동시에 만들어질 수 있다.
제 3 드레인 전극(DE3)은 제 3 게이트 전극(GE3) 및 제 3 반도체층(313) 상에 위치한다. 제 3 드레인 전극(DE3)은 제 3 게이트 전극(GE3) 및 제 3 반도체층(313)과 중첩된다.제 3 드레인 전극(DE3)은 전술된 제 1 소스 전극(SE1)과 동일한 재료 및 구조(다중막 구조)를 가질 수 있다. 다시 말하여, 제 3 드레인 전극(DE3)과 제 1 소스 전극(SE1)은 동일한 공정으로 동시에 만들어질 수 있다.
제 3 게이트 전극(GE3), 제 3 드레인 전극(DE3), 제 3 소스 전극(SE3), 제 3 반도체층(313), 및 저항성 접촉층(360)은 제 3 박막 트랜지스터(TFT3)를 이룬다. 이때 이 제 3 박막 트랜지스터(TFT3)의 채널은 제 3 소스 전극(SE3)과 제 3 드레인 전극(DE3) 사이의 제 3 반도체층(313) 부분에 위치한다. 채널 부분에 해당하는 제 3 반도체층(313) 부분은 다른 부분은 비하여 더 낮은 두께를 갖는다. 제 3 박막 트랜지스터(TFT3)는, 도 1에 도시된 바와 같이, 트랜지스터 영역(T)에 위치한다.
데이터 라인(DL)은 게이트 절연막(310) 상에 위치한다. 도시되지 않았지만, 데이터 라인(DL)은, 다른 층 또는 외부 구동회로와의 접속을 위해, 이의 접속 부분(예를 들어, 끝 부분)이 이의 다른 부분보다 더 큰 면적을 가질 수 있다.
데이터 라인(DL)은 게이트 라인(GL), 제 1 유지 라인(740) 및 제 2 유지 라인(750)과 교차한다. 도시되지 않았지만, 데이터 라인(DL)과 게이트 라인(GL)이 교차하는 곳에서 데이터 라인(DL)은 이의 다른 부분보다 더 작은 선폭을 가질 수 있다. 마찬가지로, 데이터 라인(DL)과 유지 라인(740 또는 750)이 교차하는 곳에서 데이터 라인(DL)은 이의 다른 부분에 비하여 더 작은 선폭을 가질 수 있다. 이에 따라, 데이터 라인(DL)과 게이트 라인(GL) 간의 기생 커패시턴스와, 그리고 데이터 라인(DL)과 유지 라인(740 또는 750) 간의 커패시턴스의 크기가 줄어들 수 있다. 데이터 라인(DL)은 전술된 제 1 소스 전극(SE1)과 동일한 재료 및 구조(다중막 구조)를 가질 수 있다. 다시 말하여, 데이터 라인(DL)과 제 1 소스 전극(SE1)은 동일한 공정으로 동시에 만들어질 수 있다.
도시되지 않았지만, 데이터 라인(DL), 제 1 내지 제 3 드레인 전극들(DE1, DE2, DE3), 제 1 내지 제 3 소스 전극들(SE1, SE2, SE3)의 하부에 반도체층 및 저항성 접촉층이 더 위치할 수도 있다.
보호막(320)은 데이터 라인(DL), 제 1 내지 제 3 드레인 전극(DE1, DE2, DE3), 그리고 제 1 내지 제 3 소스 전극들(SE1, SE2, SE3) 상에 위치한다. 이때, 보호막(320)은 그 데이터 라인(DL), 제 1 내지 제 3 드레인 전극(DE1, DE2, DE3), 그리고 제 1 내지 제 3 소스 전극들(SE1, SE2, SE3)을 포함한 제 1 기판(301)의 전면(全面)에 형성될 수 있다. 보호막(320)은, 그 보호막(320)과 제 1 기판(301) 사이에 위치한 구성 요소들, 예를 들어 전술된 데이터 라인(DL), 제 1 내지 제 3 드레인 전극(DE1, DE2, DE3), 그리고 제 1 내지 제 3 소스 전극들(SE1, SE2, SE3)과 같은 제 1 기판(301)의 구성 요소들 간의 높낮이 차를 제거하는 역할을 한다. 아울러, 보호막(320)은 그 제 1 기판(301)의 구성 요소들을 보호하는 역할도 한다.
보호막(320)은 질화 규소(SiNx) 또는 산화 규소(SiOx)와 같은 무기 절연물로 만들어질 수 있다. 한편, 이 보호막(320)은 무기 절연물질로 만들어질 수도 있는 바, 이와 같은 경우 그 무기 절연물질로서 감광성(photosensitivity)을 가지며 유전 상수(dielectric constant)가 약 4.0인 것이 사용될 수 있다. 보호막(320)은 또한, 유기막의 우수한 절연 특성을 살리면서도 노출된 반도체층(311,312,313) 부분에 해가 가지 않도록 하부 무기막과 상부 유기막의 이중막 구조를 가질 수도 있다. 보호막(320)의 두께는 약 5000Å 이상일 수 있고, 약 6000 Å 내지 약 8000 Å 일 수 있다.
보호막(320)은 이의 일부를 관통하는 제 1 및 제 2 콘택홀들(CH1, CH2)을 갖는 바, 이 제 1 및 제 2 콘택홀들(CH1, CH2)을 통해 제 1 드레인 전극(DE1)과 제 2 드레인 전극(DE2)이 노출된다.
제 1 부화소 전극(PE1)은 보호막(320) 상에 위치한다. 구체적으로, 제 1 부화소 전극(PE1)은 제 1 부화소 영역(P1)의 보호막(320) 상에 위치한다.
제 1 부화소 전극(PE1)은 ITO(Indium tin oxide) 또는 IZO(Indium zinc oxide)등의 투명한 도전 물질로 만들어질 수 있다. 이때, ITO는 다결정 또는 단결정의 물질일 수 있으며, 또한 IZO 역시 다결정 또는 단결정의 물질일 수 있다.
제 1 부화소 전극(PE1)은 제 1 연장 전극(181)을 더 포함할 수 있다.
제 1 연장 전극(181)은 보호막(320) 상에 위치한다. 구체적으로, 제 1 연장 전극(181)은 트랜지스터 영역(T)의 보호막(320) 상에 위치한다. 제 1 연장 전극(181)은 제 1 부화소 전극(PE1)에서 트랜지스터 영역(T)으로 연장된다. 제 1 연장 전극(181)은 제 1 부화소 전극(PE1)과 일체로 구성된다. 제 1 연장 전극(181)은 제 1 드레인 전극(DE1)과 중첩한다. 제 1 연장 전극(181)은 제 1 콘택홀(CH1)을 통해 제 1 드레인 전극(DE1)에 연결된다.
제 1 연장 전극(181)은 전술된 제 1 부화소 전극(PE1)과 동일한 물질로 만들어질 수 있다.
제 2 부화소 전극(PE2)은 보호막(320) 상에 위치한다. 구체적으로, 제 2 부화소 전극(PE2)은 제 2 부화소 영역(P2)의 보호막(320) 상에 위치한다.
제 2 부화소 전극(PE2)은 전술된 제 1 부화소 전극(PE1)과 동일한 물질로 만들어질 수 있다.
제 2 부화소 전극(PE2)은 제 2 연장 전극(182)을 더 포함할 수 있다.
제 2 연장 전극(182)은 보호막(320) 상에 위치한다. 구체적으로, 제 2 연장 전극(182)은 트랜지스터 영역(T)의 보호막(320) 상에 위치한다. 제 2 연장 전극(182)은 제 2 부화소 전극(PE2)에서 트랜지스터 영역(T)으로 연장된다. 제 2 연장 전극(182)은 제 2 부화소 전극(PE2)과 일체로 구성된다. 제 2 연장 전극(182)은 제 2 콘택홀(CH2)을 통해 제 2 드레인 전극(DE2)에 연결된다.
제 2 연장 전극(182)은 전술된 제 1 부화소 전극(PE1)과 동일한 물질로 만들어질 수 있다.
한편, 도시되지 않았지만, 제 1 부화소 전극(PE1), 제 1 연장 전극(181), 제 2 부화소 전극(PE2), 제 2 연장 전극(182), 보호막(320) 상에 하부 배향막이 위치할 수 있다. 하부 배향막은 수직 배향막일 수 있고, 광반응 물질을 포함하는 배향막일 수 있다.
블랙 매트릭스(376)는 제 2 기판(302) 상에 위치한다. 구체적으로, 블랙 매트릭스(376)는 제 2 기판(302) 중 화소 영역(P1, P2)에 대응되는 부분들을 제외한 나머지 부분에 위치한다. 한편, 블랙 매트릭스(376)는 제 2 기판(302) 대신 제 1 기판(301) 상에 위치할 수 있다.
컬러필터(354)는 화소 영역(P1, P2)에 위치한다. 컬러필터(354)는 적색 컬러필터, 녹색 컬러필터 및 청색 컬러필터를 포함한다. 한편, 컬러필터(354)는 제 2 기판(302) 대신 제 1 기판(301) 상에 위치할 수도 있다.
오버 코트층(722)은 블랙 매트릭스(376) 및 컬러필터(354) 상에 위치한다. 이때, 오버 코트층(722)은 블랙 매트릭스(376) 및 컬러필터(354)를 포함한 제 2 기판(302)의 전면(全面)에 형성될 수 있다.
오버 코트층(722)은, 그 오버 코트층(722)과 제 2 기판(302) 사이에 위치한 구성 요소들, 예를 들어 전술된 블랙 매트릭스(376) 및 컬러필터(354)와 같은 제 2 기판(302)의 구성 요소들 간의 높낮이 차를 제거하는 역할을 한다. 아울러, 오버 코트층(722)은 컬러필터(354)를 이루는 염료가 외부로 누출되는 것을 방지한다.
공통 전극(210)은 오버 코트층(722) 상에 위치한다. 이때, 공통 전극(210)은 오버 코트층(722)을 포함한 제 2 기판(302)의 전면(全面)에 위치할 수 있다. 이와 달리, 공통 전극(210)은 제 1 부화소 영역(P1) 및 제 2 부화소 영역(P2)에 대응되게 오버 코트층(722) 상에 위치할 수도 있다. 공통 전극(210)으로 공통 전압이 인가된다.
한편, 도시되지 않았지만, 공통 전극(210) 및 오버 코트층(722) 상에 상부 배향막이 위치할 수 있다. 상부 배향막은 수직 배향막일 수 있고, 광중합 물질을 이용하여 광배향된 배향막일 수 있다.
액정층(333)은 제 1 기판(301)과 제 2 기판(302) 사이에 위치한다. 액정층(333)은 광중합 물질을 포함할 수 있으며, 광중합 물질은 반응성 모노머(reactive monomer) 또는 반응성 메조겐(reactive mesogen)일 수 있다.
제 1 기판(301)과 제 2 기판(302) 간의 마주보는 면들을 각각 상부면으로 정의하고, 그 상면들의 반대편에 위치한 면들을 각각 하부면으로 정의할 때, 제 1 기판(301)의 하부면에 상부 편광판(미도시)이 위치하고, 제 2 기판(302)의 하부면에 하부 편광판(미도시)이 위치할 수 있다.
상부 편광판의 투과축과 하부 편광판의 투과축은 직교하는 바, 이들 중 하나의 투과축과 게이트 라인(GL)의 라인부(411)는 서로 나란하게 배열된다. 한편, 표시장치는 상부 편광판 및 하부 편광판 중 어느 하나만을 포함할 수도 있다.
하기에서 도 6 및 도 7을 참조하여 본 발명의 실시예 2를 설명한다. 설명의 편의를 위해 실시예 1과 동일한 구성에 대한 설명은 생략한다.
도 6은 본 발명의 실시예 2에 따른 하나의 화소를 개략적으로 나타낸 평면도이다. 도 7은 도 6의 화소에서 유지 라인으로 데이터 라인을 리페어 하는 방법을 나타낸 도면이다.
도 6을 참조하면, 데이터 라인(DL)의 리페어 공정을 위해 제 1 유지 라인(760)은 게이트 라인(GL)과 평행하게 배치된 가로부(761)와 데이터 라인(DL)에 평행하게 배치된 세로부(762)를 포함한다. 세로부(762)는 데이터 라인(DL)과 중첩하는 가로부(761)의 일부에서 연장된다. 세로부(762)는 제 1 부화소 전극(PE1)과 데이터 라인(DL) 사이에 배치된다.
제2 유지 라인(770)은 게이트 라인(GL)과 평행하게 배치된 가로부(771)와 데이터 라인(DL)에 평행하게 배치된 세로부(772)를 포함한다. 세로부(772)는 데이터 라인(DL)과 중첩하는 가로부(771)의 일부에서 연장된다. 세로부(772)는 제2 부화소 전극(PE2)과 데이터 라인(DL) 사이에 배치된다.
데이터 라인(DL)은 제 1 유지 라인(760)과 제2 유지 라인(770)의 일부와 중첩하는 돌출부(DL1)를 포함한다. 돌출부(DL1)는 도 6에 도시된 바와 같이 적어도 하나 이상 배치되고 세로부(762, 772)와 중첩한다. 예를 들면, 돌출부(DL1)은 도 6에 도시된 바와 같이 세로부(762, 772)의 양단에 배치될 수 있다. 이와 달리 돌출부(DL1)는 세로부(762,772)의 중앙에 더 배치될 수 있다.
또한, 돌출부(DL1)는 게이트 라인(GL)과 평행하게 배치되고 제1 부화소 전극(PE1)의 일부와 제2 부화소 전극(PE2)의 일부와 중첩한다.
이와 같이 데이터 라인(DL), 제 1 유지 라인(760)과 제2 유지 라인(770)을 구성함에 따라 데이터 라인(DL)을 손쉽게 리페어할 수 있다. 그 이유를 도 7과 함께 구체적으로 설명한다.
도 7을 참조하면, 데이터 라인(DL)의 일부(F)에서 오픈 불량이 발생할 수 있다. 이러할 경우 제 1 유지 라인(760)의 가로부(761)와 세로부(762)의 연결부분(CUT)을 오픈시키고, 데이터 라인(DL)의 돌출부(DL1)와 세로부(762)의 일부(C1, C2)를 연결시킨다. 따라서, 데이터 신호(D)는 돌출부(DL1) 및 제 1 유지 라인(760)의 세로부(762)를 통해 정상적으로 화소에 보낼 수 있고, 전압 신호(V)는 제 1 유지 라인(760)의 가로부(761)를 통해 정상적으로 화소에 보낼 수 있다. 따라서, 기존에 비해 데이터 라인(DL)의 불량을 손쉽게 수리할 수 있다.
하기에서 도 8을 참조하여 본 발명의 실시예 3을 설명한다. 설명의 편의를 위해 실시예 1 및 실시예 2 와 동일한 구성에 대한 설명은 생략한다.
도 8은 본 발명의 실시예 3 에 따른 하나의 화소를 개략적으로 나타낸 평면도이다.
도 8을 참조하면, 본 발명의 실시예 3에 개시된 제 1 유지 라인(780)과 제2 유지 라인(790)은 각각 가로부(781, 791)와 세로부(782,792)를 연결하는 절곡부(783, 793)을 더 포함한다. 돌출부(DL1)는 절곡부(783,793)와 중첩한다. 절곡부(783, 793)를 배치함에 따라 리페어 공정의 공정 효율이 올라갈 수 있다. 즉, 도 7과 같이 가로부(761)와 세로부(762)를 오픈 시키는 공정에서 절곡부(783, 793)를 배치함에 따라 가로부(761)와 세로부(762)의 연결 부분이 데이터 라인(DL)과 실시예 2보다 이격될 수 있다. 따라서 리페어 공정에서 데이터 라인(DL)의 손상을 방지할 수 있다. 이외의 구성 및 효과는 실시예 2와 동일하고 리페어 방법도 실시예 2와 동일하다.
이상에서 설명한 본 발명은 상술한 실시예 및 첨부된 도면에 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
GL: 게이트 라인 DL: 데이터 라인
PE1: 제 1 부화소 전극 PE2: 제 2 부화소 전극
CH1: 제 1 콘택홀 CH2: 제 2 콘택홀
CH3: 제 3 콘택홀 181: 제1 연장 전극
182: 제2 연장 전극 210: 공통 전극
740,760,780: 제 1 유지 라인 750,770,790: 제 2 유지 라인
TFT1: 제 1 박막 트랜지스터
TFT2: 제 2 박막 트랜지스터 TFT3: 제 3 박막 트랜지스터
DE1: 제 1 드레인 전극 DE2: 제 2 드레인 전극
DE3: 제 3 드레인 전극 SE1: 제 1 소스 전극
SE2: 제 2 소스 전극 SE3: 제 3 소스 전극
GE1: 제 1 게이트 전극 GE2: 제 2 게이트 전극
GE3: 제 3 게이트 전극 411: 라인부
311: 제 1 반도체층 312: 제 2 반도체층
313: 제 3 반도체층 P1: 제 1 부화소 영역
P2: 제 2 부화소 영역 T: 트랜지스터 영역

Claims (17)

  1. 기판;
    상기 기판 위에 배치된 데이터 라인과 게이트 라인;
    상기 게이트 라인 및 상기 데이터 라인과 연결된 박막 트랜지스터;
    상기 박막 트랜지스터에 연결된 화소 전극; 및
    상기 화소 전극과 일부 중첩하는 유지 라인을 포함하고,
    상기 유지 라인은 상기 데이터 라인과 중첩하는 위치에서 제1 홀을 가지며,
    상기 제1 홀은 상기 데이터 라인의 연장 방향을 따르는 길이 및 상기 게이트 라인의 연장 방향을 따르는 폭에 의해 정의된 크기를 가지며,
    상기 제1 홀의 길이는 상기 제1홀의 폭보다 더 큰 표시 장치.
  2. 제1 항에 있어서,
    상기 유지 라인은 상기 게이트 라인과 평행하게 배치된 가로부와 상기 데이터 라인에 평행하게 배치된 세로부를 포함하는 표시 장치.
  3. 제2 항에 있어서,
    상기 가로부는 상기 데이터 라인과 중첩하는 위치에서 상기 제1 홀을 갖는 표시 장치.
  4. 제2 항에 있어서,
    상기 세로부는 상기 데이터 라인과 중첩하는 위치에서 제2 홀을 갖는 표시 장치.
  5. 제2 항에 있어서,
    상기 세로부는 상기 데이터 라인과 중첩하는 상기 가로부의 일부에서 연장된 표시 장치.
  6. 삭제
  7. 삭제
  8. 삭제
  9. 삭제
  10. 삭제
  11. 삭제
  12. 삭제
  13. 삭제
  14. 삭제
  15. 삭제
  16. 삭제
  17. 제4 항에 있어서,
    상기 제2 홀은 상기 데이터 라인의 연장 방향을 따르는 길이 및 상기 게이트 라인의 연장 방향을 따르는 폭에 의해 정의된 크기를 가지며,
    상기 제2 홀의 길이는 상기 제2홀의 폭보다 더 작은 표시 장치.
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