JP7183061B2 - 表示装置及びトランジスタ - Google Patents

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Description

本発明の実施形態は、表示装置及びトランジスタに関する。
一般に、素子基板と対向基板との間に電気泳動素子を挟持した電気泳動表示装置（ＥＰＤ：Electrophoretic Display）が知られている。
この電気泳動表示装置によれば、当該電気泳動表示装置に配列されている各画素に含まれる画素トランジスタを駆動することによって、当該各画素において例えば白色または黒色等を表示することができる。
ところで、電気泳動表示装置は駆動電圧が大きく、上記した画素トランジスタにも高電圧が印加される。
このため、電気泳動表示装置においては、画素トランジスタに印加される高電圧に起因する発熱により、特性異常または動作異常が生じる可能性がある。
特開２００９－０４９０８０号公報
そこで、本発明が解決しようとする課題は、発熱による異常を抑制することが可能な表示装置及びトランジスタを提供することにある。
実施形態によれば、複数の画素が配置される画素部と、当該画素部の周辺に設けられる周辺部とを有する表示パネルと、前記周辺部に設けられ、前記画素を駆動する駆動回路とを具備する表示装置が提供される。前記画素部または前記周辺部にはトランジスタが設けられており、該トランジスタは、第１端部及び第２端部を有する半導体層と、当該第１端部寄りの位置で半導体層と重畳する第１ゲート電極と、該第１ゲート電極と前記第２端部との間で当該半導体層と重畳する第２ゲート電極と、前記第１端部に接続されるソース電極と、前記第２端部に接続されるドレイン電極とを備える。前記第１及び第２ゲート電極は、第１層に配置されている。前記ソース電極及び前記ドレイン電極は、前記第１層とは異なる第２層に配置されている。前記ソース電極は、平面視において、少なくとも前記第１ゲート電極と半導体層の重畳領域である第１チャネル領域を覆って形成されている。前記ドレイン電極は、平面視において、少なくとも前記第２ゲート電極と半導体層の重畳領域である第２チャネル領域を覆って形成されている。前記周辺部は、保護回路を含む。前記保護回路は、前記第１ゲート電極及び前記第２ゲート電極の順に並べて配置される第１ゲート電極部と、前記第２ゲート電極及び前記第１ゲート電極が並べて配置される第２ゲート電極部とが交互に配置されるように構成されている。前記ソース電極及び前記ドレイン電極は、当該ソース電極が前記第１ゲート電極と重畳する位置に配置され、当該ドレイン電極が前記第２ゲート電極と重畳する位置に配置されるように、互いに噛み合う櫛歯型の形状に形成されている。
第１実施形態に係る表示装置の構成の一例を示す平面図。 画素の第１方向に沿った断面の一例を示す図。 画素トランジスタの一例を示す平面図。 本実施形態の比較例における画素の第１方向に沿った断面の一例を示す図。 本実施形態の比較例における画素トランジスタの一例を示す平面図。 ソース電極及びドレイン電極の構成の一例について説明するための図。 保護ダイオードの構成の一例について説明するための図。 トップゲート型の画素トランジスタの一例を示す図。 第２実施形態における画素の第１方向に沿った断面の一例を示す図。 本実施形態における画素トランジスタの一例を示す平面図。 本実施形態における画素トランジスタの他の例を示す平面図。 トップゲート型の画素トランジスタの一例を示す図。
以下、本実施形態について、図面を参照しながら説明する。なお、開示はあくまで一例に過ぎず、当業者において、発明の主旨を保っての適宜変更について容易に想到し得るものについては、当然に本発明の範囲に含有されるものである。また、図面は、説明をより明確にするため、実際の態様に比べて、各部の幅、厚さ、形状等について模式的に表される場合があるが、あくまで一例であって、本発明の解釈を限定するものではない。また、本明細書と各図において、既出の図に関して前述したものと同一または類似した機能を発揮する構成要素には同一の参照符号を付し、重複する詳細な説明を適宜省略することがある。
（第１実施形態）
図１は、第１実施形態に係る表示装置の構成の一例を示す平面図である。図１に示す例では、第１方向Ｘ、第２方向Ｙ及び第３方向Ｚは、互いに直交しているが、互いに９０度以外の角度で交差していてもよい。第１方向Ｘ及び第２方向Ｙは、表示装置ＤＳＰを構成する基板の主面と平行な方向に相当し、第３方向Ｚは、表示装置ＤＳＰの厚さ方向に相当する。本実施形態において、第３方向Ｚを示す矢印の先端側の位置を上方（または単に上）と称し、矢印の後端側の位置を下方（または単に下）と称する。また、第３方向Ｚを示す矢印の先端側に表示装置ＤＳＰを観察する観察位置があるものとし、この観察位置から、第１方向Ｘ及び第２方向Ｙで規定されるＸ－Ｙ平面に向かって見ることを平面視という。
図１に示す表示装置ＤＳＰは、第１基板ＳＵＢ１及び第２基板ＳＵＢ２を含む表示パネル１を備える。表示パネル１は、画素部としての表示領域ＤＡと、当該画素部の周辺に設けられる周辺部としての非表示領域ＮＤＡとを有する。
表示領域ＤＡは、平面視で第１基板ＳＵＢ１及び第２基板ＳＵＢ２が重畳する領域に位置している。表示領域ＤＡ（画素部）においては、第１方向Ｘ及び第２方向Ｙにマトリクス状に複数の画素ＰＸが配置されている。
非表示領域ＮＤＡは、額縁状に形成されている。ゲートドライバＧＤ１及びＧＤ２とソースドライバＳＤとを含む駆動回路（表示パネル１を駆動する駆動回路）は、非表示領域ＮＤＡに位置し、第１基板ＳＵＢ１に設けられている。
フレキシブル配線基板２は、第１基板ＳＵＢ１に接続されている。ＩＣチップ３は、フレキシブル配線基板２に接続されている。なお、ＩＣチップ３は、第１基板ＳＵＢ１に接続されてもよい。また、上記したゲートドライバＧＤ１及びＧＤ２とソースドライバＳＤとは、例えばＩＣチップ３に内蔵されていてもよい。
更に、本実施形態に係る表示装置ＤＳＰにおいては、第１基板ＳＵＢ１上に保護ダイオード４及び５が設けられていてもよい。保護ダイオード４はフレキシブル配線基板２とソースドライバＳＤとの間に配置されており、当該保護ダイオード４を経て供給される信号がソースドライバＳＤに入力される。保護ダイオード５はゲートドライバＧＤ１及びＧＤ２の各々に対応する位置に配置されており、当該保護ダイオード５を経て供給される信号がゲートドライバＧＤ１及びＧＤ２に入力される。
図２は、画素部に設けられる画素ＰＸの第１方向Ｘに沿った断面の一例を示す。図２に示すように、第１基板ＳＵＢ１は、基材１１及び絶縁膜１２～１５を備える。
基材１１は、絶縁性のガラスやポリイミド樹脂等の樹脂によって形成された絶縁基板である。基材１１は、第２基板ＳＵＢ２に対して観察位置の反対側に位置しているため、例えば不透明な基材であるが、透明な基材であってもよい。
ここで、上記した画素ＰＸ（画素回路）はスイッチング素子である画素トランジスタ（薄膜トランジスタ）ＳＷを含むが、本実施形態において、当該画素トランジスタＳＷは、ダブルゲート構造を有する。すなわち、画素トランジスタＳＷは、半導体層ＳＣと、２つのゲート電極ＧＥ１及びＧＥ２と、１つのソース電極ＳＥと、１つのドレイン電極ＤＥとを有する。
ゲート電極ＧＥ１及びＧＥ２は、基材１１の上に位置し、絶縁膜（ゲート絶縁膜）１２によって覆われている。ゲート電極ＧＥ１及びＧＥ２は、アルミニウム（Ａｌ）、チタン（Ｔｉ）、銀（Ａｇ）、モリブデン（Ｍｏ）、タングステン（Ｗ）、銅（Ｃｕ）、クロム（Ｃｒ）等の金属材料や、これらの金属材料を組み合わせた合金等によって形成される。また、ゲート電極ＧＥ１及びＧＥ２は、単層構造であってもよいし、積層構造であってもよい。
半導体層ＳＣは、絶縁膜１２の上に位置し、絶縁膜１３によって覆われている。半導体層ＳＣは、平面視において、上記したゲート電極ＧＥ１及びＧＥ２と重畳する位置に配置されている。半導体層ＳＣは、例えば多結晶シリコン（例えば、低温ポリシリコン）によって形成されているが、アモルファスシリコンや酸化物半導体によって形成されていてもよい。
なお、図２に示す例において、画素トランジスタＳＷは、基材１１と半導体層ＳＣとの間に（つまり、半導体層ＳＣの下に）ゲート電極ＧＥ１及びＧＥ２が配置されるボトムゲート型のトランジスタである。
ソース電極ＳＥ及びドレイン電極ＤＥは、絶縁膜１３の上に位置し、絶縁膜１４によって覆われている。ソース電極ＳＥ及びドレイン電極ＤＥは、同一材料によって形成され、例えば上記の金属材料を用いて形成されている。
ソース電極ＳＥは、絶縁膜１３を貫通する貫通孔ＣＨ１において、半導体層ＳＣにコンタクトしている（接続されている）。ドレイン電極ＤＥは、絶縁膜１３を貫通する貫通孔ＣＨ２において、半導体層ＳＣにコンタクトしている（接続されている）。
すなわち、トランジスタＳＷは、半導体層ＳＣと、当該半導体層ＳＣの一方の端部（第１端部）ＥＰ１寄りの位置で半導体層ＳＣと重畳するゲート電極ＧＥ１と、当該ゲート電極ＧＥ１と他方の端部（第２端部）ＥＰ２との間で半導体層ＳＣと重畳するゲート電極ＧＥ２と、半導体層ＳＣの端部ＥＰ１に接続されるソース電極ＳＥと、当該半導体層ＳＣの端部ＥＰ２に接続されるドレイン電極ＤＥとを備えている。
なお、ゲート電極ＧＥ１及びＧＥ２は走査線に接続され、ソース電極ＳＥは信号線に接続されているが、図２においては、当該走査線及び信号線は省略されている。
容量電極１００は、絶縁膜１４の上に位置し、絶縁膜（容量絶縁膜）１５によって覆われている。容量電極１００は、例えばインジウムスズ酸化物（ＩＴＯ）またはインジウム亜鉛酸化物（ＩＺＯ）等の透明導電材料によって形成された透明電極である。容量電極１００は、透明でない金属材料（非透明導電材料）によって形成されていてもよい。なお、図２においては省略されているが、容量電極１００は、例えば給電線等にコンタクトしていてもよい。
画素電極ＰＥは、絶縁膜１５の上に位置している。画素電極ＰＥは、表示領域ＤＡに配置されている複数の画素ＰＸの各々に対して１つずつ設けられている。
画素電極ＰＥは、絶縁膜１４を貫通する貫通孔ＣＨ３及び絶縁膜１５を貫通する貫通孔ＣＨ４において、ドレイン電極ＤＥにコンタクトしている。画素電極ＰＥは、上記したＩＴＯまたはＩＺＯ等の透明導電材料によって形成された透明電極である。画素電極ＰＥは、光反射性を有する金属材料（非透明導電材料）によって形成されていてもよい。画素電極ＰＥは、絶縁膜１５を介して容量電極１００と重畳し、画素ＰＸの容量を形成する。
絶縁膜１２、１３及び１５は、シリコン酸化物（ＳｉＯ）、シリコン窒化物（ＳｉＮ）、シリコン酸窒化物（ＳｉＯＮ）等の無機材料によって形成された無機絶縁膜に相当する。これらの絶縁膜１２、１３及び１５は、それぞれが単層構造であってもよいし、積層構造であってもよい。
絶縁膜１４は、アクリル樹脂等の有機材料によって形成された有機絶縁膜（有機平坦化膜）に相当する。絶縁膜１４は、上記の無機絶縁膜（絶縁膜１２、１３及び１５）よりも厚く形成されている。当該有機絶縁膜を所定の厚さで形成することにより、当該有機絶縁膜より下方の凹凸が吸収され、有機絶縁膜上は平坦なものとなる。これにより、当該有機絶縁膜上に形成される容量電極や画素電極の凹凸は抑制される。
ここで、本実施形態に係る表示装置ＤＳＰは、例えば電気泳動表示装置（ＥＰＤ：Electrophoretic Display）であるものとする。この場合、第２基板ＳＵＢ２は、基材２１、共通電極ＣＥ及び電気泳動素子２２を備えている。
基材２１は、絶縁性のガラスまたはポリイミド樹脂等の樹脂によって形成されている。基材２１は、第１基板ＳＵＢ１に対して観察位置側に位置しているため、透明な基材である。
共通電極ＣＥは、基材２１と電気泳動素子２２との間に位置している。共通電極ＣＥは、ＩＴＯやＩＺＯ等の透明導電材料によって形成された透明電極である。なお、共通電極ＣＥは、上記した容量電極１００と同電位である。
電気泳動素子２２は、画素電極ＰＥと共通電極ＣＥとの間に位置している。電気泳動素子２２は、Ｘ－Ｙ平面内においてほとんど隙間なく配列された複数のマイクロカプセル３０によって形成されている。
マイクロカプセル３０は、例えば２０μｍ～７０μｍ程度の粒径を有している。なお、例えば１辺の長さが百～数百μｍ程度の矩形状または多角形上の画素電極ＰＥの上には、１個～１０個程度のマイクロカプセル３０が配置されている。
マイクロカプセル３０は、分散媒３１と、複数の黒色粒子３２と、複数の白色粒子３３とを備えている。マイクロカプセル３０の外殻３４は、例えばアクリル樹脂等の透明な樹脂によって形成されている。
分散媒３１は、マイクロカプセル３０内において、黒色粒子３２及び白色粒子３３を分散させる液体である。
黒色粒子３２及び白色粒子３３は、例えば電気泳動粒子と称され、互いに逆極性の電荷を有している。例えば黒色粒子３２は正に帯電し、白色粒子３３は負に帯電している。
なお、マイクロカプセル３０は、黒色粒子３２及び白色粒子３３の他に、赤、緑、青、イエロー、シアン、マゼンタ等の他の色の電気泳動粒子を備えていてもよい。また、上記の他の色の電気泳動粒子は、黒色粒子３２及び白色粒子３３の少なくとも一方と置換されてもよい。
上記構成の電気泳動素子２２において画素ＰＸが黒を表示する場合、画素電極ＰＥが共通電極ＣＥよりも相対的に高電位に保持される。すなわち、共通電極ＣＥの電位を基準電位としたとき、画素電極ＰＥが正極性に保持される。これにより、正に帯電した黒色粒子３２が共通電極ＣＥに引き寄せられる一方で、負に帯電した白色粒子３３が画素電極ＰＥに引き寄せられる。その結果、第２基板ＳＵＢ２の上方（つまり、観察位置）から画素ＰＸを観察すると、黒色が視認される。
一方、画素ＰＸが白を表示する場合、画素電極ＰＥが共通電極ＣＥよりも相対的に低電位に保持される。すなわち、共通電極ＣＥの電位を基準電位としたとき、画素電極ＰＥが負極性に保持される。これにより、負に帯電した白色粒子３３が共通電極ＣＥ側へ引き寄せられる一方で、正に帯電した黒色粒子３２が画素電極ＰＥに引き寄せられる。その結果、第２基板ＳＵＢ２の上方（つまり、観察位置）から画素ＰＸを観察すると白色が視認される。
なお、上記した第１基板ＳＵＢ１及び第２基板ＳＵＢ２は、粘着層４０によって貼合されている。図２に示す例では、粘着層４０は、画素電極ＰＥと電気泳動素子２２との間に位置している。
図３は、本実施形態における画素トランジスタＳＷの一例を示す平面図である。なお、上記したように画素トランジスタＳＷは、２つのゲート電極（つまり、ゲート電極ＧＥ１及びＧＥ２）を備えるダブルゲート構造を有する。
図３に示すように、ゲート電極ＧＥ１及びＧＥ２は、走査線Ｇと同層に形成されており、当該走査線Ｇと接続されている。走査線Ｇは、第１方向Ｘに沿って延出し、図１に示すゲートドライバＧＤ１及びＧＤ２の一方に接続されている。ソース電極ＳＥは、ソース電極ＳＥ及びドレイン電極ＤＥと同層に形成されている信号線Ｓと接続されている。信号線Ｓは、第２方向Ｙに沿って延出し、図１に示すソースドライバＳＤに接続されている。画素トランジスタＳＷは、走査線Ｇと信号線Ｓとの交差部に位置している。
ゲート電極ＧＥ１及びＧＥ２は、第１方向Ｘに間隔を置いて並べて配置される。また、ゲート電極ＧＥ１及びＧＥ２は、半導体層ＳＣと重畳する位置に配置される。
なお、ゲート電極ＧＥ１及びＧＥ２は、平面視において同一の形状及び同一の大きさ（面積）に形成されている。
ソース電極ＳＥは、貫通孔ＣＨ１において半導体層ＳＣと電気的に接続されている。ドレイン電極ＤＥは、貫通孔ＣＨ２において半導体層ＳＣと電気的に接続されている。なお、画素電極ＰＥは、貫通孔ＣＨ４においてドレイン電極ＤＥと電気的に接続されている。この場合、ドレイン電極ＤＥは、画素電極ＰＥとコンタクトするコンタクト部の台座としても機能する。
ここで、ゲート電極ＧＥ１は、信号線Ｓに沿う第１端部ＧＥ１ａと、該第１端部ＧＥ１ａとゲート電極ＧＥ２との間に設けられる第２端部ＧＥ１ｂとを備えている。かかるゲート電極ＧＥ１に対し、ソース電極ＳＥはゲート線Ｇに沿って延在しており、平面視において、第１端部ＧＥ１ａ及び第２端部ＧＥ１ｂの両方と重畳する。
また、ゲート電極ＧＥ２は、ゲート線Ｇと交差する（例えば、直行する）方向に沿う第３端部ＧＥ２ａと、当該第３端部ＧＥ２ａとゲート電極ＧＥ１との間に設けられる第４端部ＧＥ２ｂとを備えている。かかるゲート電極ＧＥ２に対し、ドレイン電極ＤＥはゲート線Ｇに沿って延在しており、平面視において、第３端部ＧＥ２ａ及び第４端部ＧＥ２ｂの両方と重畳する。
すなわち、本実施形態において、ソース電極ＳＥは第１方向Ｘにおいてゲート電極ＧＥ１（ゲート電極ＧＥ１に対応するチャネル領域の上部）を全て覆って形成されており、ドレイン電極ＤＥはゲート電極ＧＥ２（ゲート電極ＧＥ２に対応するチャネル領域の上部）を全て覆って形成されている。チャネル領域とは、半導体層のうち、ゲート電極ＧＥ１を正投影して当該ゲート電極ＧＥ１に重なる領域ＣＨＮ１及びゲート電極ＧＥ２を正投影して当該ゲート電極ＧＥ２に重なる領域ＣＨＮ２をいう。
なお、図３に示す例では平面視においてソース電極ＳＥのドレイン電極ＤＥ側の端部がゲート電極ＧＥ１の端部ＧＥ１ｂと一致しているが、ソース電極ＳＥは第１方向Ｘにおいてゲート電極ＧＥ１の全てを覆っていればよい。このため、ソース電極ＳＥのドレイン電極ＤＥ側の端部は、ゲート電極ＧＥ１のゲート電極ＧＥ２側の端部ＧＥ１ｂを越えて、更に延伸していてもよい。
同様に、ドレイン電極ＤＥのソース電極ＳＥ側の端部は、ゲート電極ＧＥ２の端部ＧＥ２ｂを越えて、更に延伸していてもよい。
以下、本実施形態に係る表示装置ＤＳＰの作用について説明する。ここで、図４は、本実施形態の比較例における画素ＰＸの第１方向Ｘに沿った断面を示す図である。また、図５は、本実施形態の比較例における画素トランジスタＳＷ´の平面図である。
なお、図４及び図５において上記した図２及び図３と同様の部分には、当該図２及び図３と同一参照符号が付されている。ここでは、図２及び図３と同様の部分についての説明を省略する。以下の説明についても同様である。
本実施形態の比較例において、画素トランジスタＳＷ´は、シングルゲート構造を有する。すなわち、画素トランジスタＳＷ´は、ゲート電極ＧＥ´、ソース電極ＳＥ及びドレイン電極ＤＥをそれぞれ１つずつ有している。
また、本実施形態の比較例において、ソース電極ＳＥは、平面視においてゲート電極ＧＥ´と重畳していないものとする。また、ドレイン電極ＤＥは、平面視においてゲート電極ＧＥ´のドレイン電極ＤＥ側の一部のみと重畳しているものとする。
すなわち、本実施形態の比較例は、画素トランジスタＳＷ´がシングルゲート構造を有し、かつ、ゲート電極ＧＥ´の全てがソース電極ＳＥ及びドレイン電極ＤＥで覆われていない点で本実施形態とは異なる。
ここで、上記した本実施形態の比較例に係る表示装置ＤＳＰ´において画像を表示する場合を想定する。この場合、画素トランジスタＳＷ´には、当該画素トランジスタＳＷ´のスイッチング駆動に伴って例えば４０Ｖ以上の高電圧が印加される。このため、画素トランジスタＳＷ´のチャネル領域ＣＨＮ´においては強電界が生じ、ホットキャリアが加速される。
この結果、当該のチャネル領域ＣＨＮ´（ゲート電極ＧＥ´と重畳する半導体層ＳＣの領域）で局所的にホットキャリアの発生に伴う高熱が発生し、画素トランジスタＳＷ´の上部に形成されている有機絶縁膜（絶縁膜１４）が焼損する可能性がある。
このような有機絶縁膜の焼損は、画素トランジスタＳＷ´の閾値特性（Ｖｔｈ特性）に影響を及ぼすため、画素トランジスタＳＷ´の特性異常及び動作異常の原因となる。
なお、図４及び図５に示す例ではドレイン電極ＤＥがゲート電極ＧＥ´の一部と重畳しているが、このように一部と重畳するのみでは、電気泳動表示装置において印加される高電圧下における上記した有機絶縁膜の焼損を防止することはできない。
ここで、上記した有機絶縁膜の焼損を防止するために、本実施形態の比較例において、ゲート電極ＧＥ´の全てを例えばドレイン電極ＤＥ（ドレインメタル）で覆う（オーバーラップさせる）構成が考えられる。
一方で、かかる構成はドレイン電極ＤＥの電圧状態によって発生する電界がチャネル領域ＣＨＮ´に影響し、トランジスタ特性に変化を及ぼすことが考えられる。すなわち、回路設計的に画素トランジスタ（ソース電極ＳＥ及びドレイン電極ＤＥ含む）全体が非対称な構成となり、ソース電極ＳＥ―正印加及びドレイン電極ＤＥ－負印加とした場合と、これらを逆転させた場合とでトランジスタ特性が変化する（対称とならない）ことが考えられる。このため、良好なトランジスタ特性が損なわれる場合がある。
これに対して、本実施形態においては、画素トランジスタＳＷがダブルゲート構造を有し、当該ダブルゲート構造における一方のゲート電極ＧＥ１（当該ゲート電極ＧＥ１に対応するチャネル領域）を覆うソース電極ＳＥを形成するとともに、他方のゲート電極ＧＥ２（当該ゲート電極ＧＥ２に対応するチャネル領域）を覆うドレイン電極ＤＥを形成する。
これによれば、ゲート電極ＧＥ１に対応するチャネル領域で発生する熱はソース電極ＳＥで分散され、ゲート電極ＧＥ２に対応するチャネル領域で発生する熱はドレイン電極ＤＥで分散される。
上記したように本実施形態において、画素トランジスタＳＷは、第１端部ＥＰ１及び第２端部ＥＰ２を有する半導体層ＳＣと、半導体層ＳＣの第１端部ＥＰ１寄りの位置で当該半導体層ＳＣと重畳するゲート電極（第１ゲート電極）ＧＥ１と、当該ゲート電極ＧＥ１と半導体層ＳＣの第２端部ＥＰ２との間で当該半導体層ＳＣと重畳するゲート電極（第２ゲート電極）ＧＥ２と、半導体層ＳＣの第１端部ＥＰ１に接続されるソース電極ＳＥと、半導体層ＳＣの第２端部ＥＰ２に接続されるドレイン電極ＤＥとを備える。なお、本実施形態において、ゲート電極ＧＥ１及びＧＥ２とソース電極ＳＥ及びドレイン電極ＤＥとは異なる層に配置されている。
また、本実施形態において、ソース電極ＳＥは、平面視において、ゲート電極ＧＥ１の端部ＧＥ１ａ及びＧＥ１ｂと重畳している。更に、ドレイン電極ＤＥは、平面視において、ゲート電極ＧＥ２の端部ＧＥ２ａ及びＧＥ２ｂと重畳している。
すなわち、本実施形態においては、画素トランジスタＳＷをダブルゲート構造とした上で、ソース電極ＳＥ及びドレイン電極ＤＥをそれぞれ延伸してゲート電極ＧＥ１及びＧＥ２と重畳させる（中間ノードまで当該ソース電極ＳＥ及びドレイン電極ＤＥで覆う）。これより、高電圧下での表示装置ＤＳＰ（例えば、電気泳動表示装置）の駆動に起因する画素トランジスタの発熱を当該ソース電極ＳＥ及びドレイン電極ＤＥで分散（放熱）させることが可能となる。これによれば、有機絶縁膜への局所的な伝熱を抑制し、当該有機絶縁膜が焼損することを防止する（つまり、許容耐圧を向上する）ことができるため、発熱による異常を抑制することが可能となる。
なお、本実施形態において、平面視におけるゲート電極ＧＥ１及びＧＥ２の形状及び面積（大きさ）は同一であり、ゲート電極ＧＥ１とソース電極ＳＥとが重畳する部分の面積は、ゲート電極ＧＥ２とドレイン電極ＤＥとが重畳する部分の面積と同一である。
すなわち、本実施形態においては、ゲート電極ＧＥ１に対応するチャネル領域（第１チャネル領域）ＣＨＮ１と重畳するソース電極ＳＥの幅及びゲート電極ＧＥ２に対応するチャネル領域（第２チャネル領域）ＣＨＮ２と重畳するドレイン電極ＤＥの幅（つまり、メタル幅）を同一とすることにより、Ｓ－Ｄ逆転時のトランジスタ特性（Ｖｔｈ、ＯＮ電流）が対称となり、駆動設計観点でマージンを確保しやすい良好なトランジスタ特性を得ることができる。
ここで、本実施形態において、ソース電極ＳＥは少なくとも当該ソース電極ＳＥの端部が当該ゲート電極ＧＥ１に対応するチャネル領域ＣＨＮ１の端部と一致する位置まで延在していればよい（つまり、ソース電極ＳＥがゲート電極ＧＥ１の第１端部ＧＥ１ａに対応するチャネル領域ＣＨＮ１の端部及び第２端部ＧＥ１ｂに対応するチャネル領域ＣＨＮ１の端部と重畳していればよい）が、当該ソース電極ＳＥは、当該ソース電極ＳＥの端部がゲート電極ＧＥ１に対応するチャネル領域ＣＨＮ１の端部を越える位置まで延在していてもよい。換言すれば、本実施形態においてソース電極ＳＥは、平面視において、少なくともゲート電極ＧＥ１に対応するチャネル領域ＣＨＮ１を覆って形成されている。
同様に、本実施形態において、ドレイン電極ＤＥは少なくとも当該ドレイン電極ＤＥの端部が当該ゲート電極ＧＥ２に対応するチャネル領域ＣＨＮ２の端部と一致する位置まで延在していればよい（つまり、ドレイン電極ＤＥがゲート電極ＧＥ２の第３端部ＧＥ２ａに対応するチャネル領域ＣＨＮ２の端部及び第４端部ＧＥ２ｂに対応するチャネル領域ＣＨＮ２の端部と重畳していればよい）が、当該ドレイン電極ＤＥは、当該ドレイン電極ＤＥの端部がゲート電極ＧＥ２に対応するチャネル領域ＣＨＮ２の端部を越える位置まで延在していてもよい。換言すれば、本実施形態においてドレイン電極ＤＥは、平面視において、少なくともゲート電極ＧＥ２に対応するチャネル領域ＣＨＮ２を覆って形成されている。
この場合、上記発熱における放熱の効率を高めるためには、ソース電極ＳＥとドレイン電極ＤＥの面積がいずれも大きい方が好ましい。この結果としてゲート電極ＧＥ１の第２端部ＧＥ１ｂを越えるソース電極ＳＥの端部と、ゲート電極ＧＥ２の第２端部ＧＥ２ｂを越えるドレイン電極ＤＥの端部とがゲート電極間で互いに近接することが考えられるが、過剰に近接するとソース電極ＳＥとドレイン電極ＤＥとが電気的に接続され、ショートする可能性がある。このため、ソース電極ＳＥの端部とドレイン電極ＤＥの端部とはショートしない程度に近接しているものとする。なお、ソース電極ＳＥ及びドレイン電極ＤＥとがショートすることを防止するために、例えばソース電極ＳＥのドレイン電極ＤＥ側の角部（端部）及びドレイン電極ＤＥのソース電極ＳＥ側の角部（端部）が面取り加工されていてもよい。
更に、ソース電極ＳＥは、比較的面積の大きい信号線Ｓと接続されている（一体に形成されている）ため、ゲート電極ＧＥ１に対応するチャネル領域で熱が発生したとしても、当該熱を信号線Ｓ側に放熱しやすい（逃がしやすい）。他方、ドレイン電極ＤＥは島状に形成されており、ソース電極ＳＥに比べると熱を逃がしにくい。このため、図６に示すように、例えばソース電極ＳＥがゲート電極ＧＥ１を越えて延在する幅Ｗ１（第１幅）を、ドレイン電極ＤＥがゲート電極ＧＥ２を越えて延在する幅Ｗ２（第２幅）よりも小さく形成する。
このような構成によれば、ドレイン電極ＤＥを大きく形成することができ、ゲート電極ＧＥ２に対応するチャネル領域ＣＨＮ２における発熱に対する分散効果を向上させることができる。
なお、本実施形態においては画素部（表示領域ＤＡ）に含まれる画素トランジスタＳＷについて主に説明したが、本実施形態は、周辺部（非表示領域ＮＤＡ）に含まれる例えば保護ダイオード（保護回路）等に対して適用されても構わない。
ここで、図７を参照して、保護ダイオードの構成の一例について簡単に説明する。本実施形態においては、上記した図１に示す保護ダイオード４及び５のうちの少なくとも一方が図７に示す構成を有していればよい。
保護ダイオード４、５は具体的にはダイオード接続された薄膜トランジスタを含み、例えば画素ＰＸに含まれる画素トランジスタよりも保護ダイオード４、５の閾値電圧を高くする。このような保護ダイオード４、５によれば、サージ電流が侵入した場合に画素トランジスタ（画素回路）を保護することができる。
図７に示すように、保護ダイオード４、５において、ゲート電極は、ゲート電極ＧＥ１及びＧＥ２の順に並べて配置されるゲート電極部（第１ゲート電極部）２０１と、ゲート電極ＧＥ２及びＧＥ１の順に並べて配置されるゲート電極部（第２ゲート電極部）２０２とが交互に配置される構成を有する。
このようなゲート電極に対して、ソース電極ＳＥ及びドレイン電極ＤＥは、それぞれ櫛歯状に形成され、平面視で互いに噛み合って配置されている。これによれば、ソース電極ＳＥはゲート電極ＧＥ１と重畳する位置に配置され、ドレイン電極ＤＥはゲート電極ＧＥ２と重畳する位置に配置される。
図７に示すような保護ダイオード４、５においては、上記した画素トランジスタＳＷと同様に、ゲート電極ＧＥ１がソース電極ＳＥで覆われるとともに、ゲート電極ＧＥ２がドレイン電極ＤＥで覆われる構成であるため、トランジスタのチャネル領域で発生した熱を分散させることが可能となる。なお、図７においては、半導体層ＳＣは省略されている。
ここでは保護ダイオード４、５について説明したが、周辺部に含まれる他のトランジスタであっても同様に、ダブルゲート構造とし、２つのゲート電極の各々と重畳するソース電極及びドレイン電極を形成することによって、トランジスタのチャネル領域で発生した熱を分散させることが可能である。
なお、本実施形態においては画素トランジスタＳＷがボトムゲート型のトランジスタである場合について説明したが、本実施形態は、図８に示すようにソース電極ＳＥ及びドレイン電極ＤＥの各々と半導体層ＳＣの間（つまり、半導体層ＳＣの上に）ゲート電極ＧＥ１及びＧＥ２が配置されるトップゲート型のトランジスタに適用されても構わない。
図８に示す例では、第１基板ＳＵＢ１は、ボトムゲート型の場合と同様に基材１１及び絶縁膜１２～１５を備えるが、基材１１と半導体層ＳＣとの間にはアンダーコート層１６が更に設けられている。なお、アンダーコート層１６は、無機材料によって形成された無機絶縁膜に相当する。なお、図２等と同様の部分については、ここではその詳しい説明を省略する。
また、本実施形態においては表示装置ＤＳＰが電気泳動表示装置であるものとして主に説明したが、本実施形態において説明したトランジスタは、電気泳動表示装置以外の表示装置（例えば、液晶表示装置）に適用されても構わない。更に、本実施形態において説明したトランジスタは、表示装置以外の電子機器等に適用されても構わない。以下の実施形態についても同様である。
（第２実施形態）
次に、第２実施形態について説明する。なお、本実施形態に係る表示装置の構成については、前述した第１実施形態と同様であるため、適宜、図１を用いて説明する。
図９は、本実施形態における画素ＰＸの第１方向Ｘに沿った断面の一例を示す図である。なお、前述した図２と同様の部分には同一参照符号を付してその詳しい説明を省略する。ここでは、図２と異なる部分について主に述べる。
前述した第１実施形態においてはソース電極ＳＥがゲート電極ＧＥ１と重畳し、ドレイン電極ＤＥがゲート電極ＧＥ２と重畳するものとして説明したが、本実施形態は、ゲート電極ＧＥ１及びＧＥ２と重畳する位置にフローティングメタル（メタル部材）を配置する点で当該第１実施形態とは異なる。
図９に示すように、フローティングメタルＦＭは、絶縁膜１３の上に位置し、絶縁膜１４によって覆われている。また、フローティングメタルＦＭは、ソース電極ＳＥ及びドレイン電極ＤＥと同じ層であって、当該ソース電極ＳＥ及びドレイン電極ＤＥに挟まれる位置に配置される。なお、フローティングメタルＦＭは、前述した金属材料を用いて形成される。
なお、図９に示す例において、画素トランジスタＳＷは、ボトムゲート型のトランジスタである。
図１０は、本実施形態における画素トランジスタＳＷの平面図である。なお、前述した図３と同様の部分には同一参照符号を付してその詳しい説明を省略する。ここでは、図３と異なる部分について主に述べる。
本実施形態における画素トランジスタＳＷは、前述した第１実施形態と同様に、ダブルゲート構造を有する。
ソース電極ＳＥは、貫通孔ＣＨ１において半導体層ＳＣと電気的に接続されている。ドレイン電極ＤＥは、貫通孔ＣＨ２において半導体層ＳＣと電気的に接続されている。
なお、本実施形態において、ソース電極ＳＥは、平面視においてゲート電極ＧＥ１及びＧＥ２とは重畳しない。同様に、ドレイン電極ＤＥは、平面視においてゲート電極ＧＥ１及びＧＥ２とは重畳しない。
ここで、本実施形態においては、上記したようにソース電極ＳＥとドレイン電極ＤＥとに挟まれる位置にフローティングメタルＦＭが形成されている。
フローティングメタルＦＭは、ゲート電極ＧＥ１の端部ＧＥ１ａ及びＧＥ１ｂとゲート電極ＧＥ２の端部ＧＥ２ａ及びＧＥ２ｂとの全てと重畳している。
この場合、フローティングメタルＦＭは、当該フローティングメタルＦＭのソース電極ＳＥ側の端部とゲート電極ＧＥ１の端部ＧＥ１ａとが平面視において少なくとも一致する位置まで延在し、当該フローティングメタルＦＭのドレイン電極ＤＥ側の端部とゲート電極ＧＥ２の端部ＧＥ２ａとが平面視において少なくとも一致する位置まで延在している。
すなわち、本実施形態においては、第１方向Ｘにおいてゲート電極ＧＥ１及びＧＥ２（ゲート電極ＧＥ１及びＧＥ２の各々に対応するチャネル領域ＣＨＮ１及びＣＨＮ２の上部）を全て覆うフローティングメタルＦＭが形成されている。
図１０に示す例では平面視においてフローティングメタルＦＭの第１方向Ｘの両端部がゲート電極ＧＥ１の端部ＧＥ１ａ及びゲート電極ＧＥ２の端部ＧＥ２ａとそれぞれ一致しているが、フローティングメタルＦＭはゲート電極ＧＥ１及びＧＥ２を覆っていればよい。このため、フローティングメタルＦＭの両端部は、ソース電極ＳＥ側及びドレイン電極ＤＥ側の双方に更に延伸していてもよいし、当該ソース電極ＳＥ側及びドレイン電極ＤＥ側の一方にのみ更に延伸していてもよい。
上記したように本実施形態においては、画素トランジスタＳＷをダブルゲート構造とした上で、ゲート電極ＧＥ１（当該ゲート電極ＧＥ１に対応するチャネル領域ＣＨＮ１）及びゲート電極ＧＥ２（当該ゲート電極ＧＥ２に対応するチャネル領域ＣＨＮ２）と重畳する位置にフローティングメタルＦＭ（メタル部材）が配置される。
これによれば、ゲート電極ＧＥ１に対応するチャネル領域ＣＨＮ１で発生した熱及びゲート電極ＧＥ２に対応するチャネル領域ＣＨＮ２で発生した熱はフローティングメタルＦＭで分散される。
したがって、本実施形態においては、有機絶縁膜への伝熱を抑制し、当該有機絶縁膜が焼損することを防止することができるため、発熱による異常を抑制することが可能となる。
なお、上記した図１０に示す例では平面視におけるフローティングメタルＦＭの第２方向Ｙの幅はゲート電極ＧＥ１及びＧＥ２の第２方向Ｙの幅よりも狭いが、当該フローティングメタルＦＭの第２方向Ｙの幅を当該第２方向Ｙに更に延伸してもよい。これによれば、フローティングメタルＦＭの面積を大きくし、ゲート電極ＧＥ１及びＧＥ２を確実に覆うことが可能となるため、上記した画素トランジスタＳＷのチャネル領域における発熱に対する分散効果を更に向上させることが可能となる。
また、図１０においてはゲート電極ＧＥ１（に対応するチャネル領域ＣＨＮ１）及びゲート電極ＧＥ２（に対応するチャネル領域ＣＨＮ２）を重畳する１つのフローティングメタルＦＭが形成されるものとして説明したが、図１１に示すように、ゲート電極ＧＥ１に重畳する第１フローティングメタルＦＭ１及びゲート電極ＧＥ２に重畳する第２フローティングメタルＦＭ２が形成される構成としても構わない。
図１１に示す第１フローティングメタルＦＭ１及び第２フローティングメタルＦＭ２が形成される構成であっても、ゲート電極ＧＥ１に対応するチャネル領域ＣＨＮ１で発生した熱を第１フローティングメタルＦＭ１で分散し、ゲート電極ＧＥ２に対応するチャネル領域ＣＨＮ２で発生した熱を第２フローティングメタルＦＭ２で分散することができるため、発熱による異常を抑制することが可能となる。
なお、本実施形態においては画素部に含まれる画素トランジスタＳＷについて主に説明したが、本実施形態は、第１実施形態において説明したように周辺部に含まれるトランジスタに対して適用されても構わない。
また、本実施形態においては画素トランジスタＳＷがボトムゲート型のトランジスタである場合について説明したが、本実施形態は、図１１に示すようにトップゲート型のトランジスタに適用されても構わない。なお、ソース電極ＳＥ及びドレイン電極ＤＥの間にフローティングメタルＦＭが配置されている点以外は、前述した図８と同様であるため、ここではその詳しい説明を省略する。
以上に述べた少なくとも１つの実施形態によれば、チャネル領域における発熱による異常を抑制することが可能な表示装置及びトランジスタを提供することにある。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
１…表示パネル、２…フレキシブル配線基板、３…ＩＣチップ、１１，２１…基材、１２～１６…絶縁膜、２２…電気泳動素子、３０…マイクロカプセル、３１…分散媒、３２…黒色粒子、３３…白色粒子、１００…容量電極、２０１…第１ゲート電極部、２０２…第２ゲート電極部、ＤＳＰ…表示装置、ＳＵＢ１…第１基板、ＳＵＢ２…第２基板、ＧＤ１，ＧＤ２…ゲートドライバ、ＳＤ…ソースドライバ、ＤＡ…表示領域（画素部）、ＮＤＡ…非表示領域（周辺部）、ＳＣ…半導体層、ＧＥ１，ＧＥ２…ゲート電極、ＳＥ…ソース電極、ＤＥ…ドレイン電極、ＳＷ…画素トランジスタ、ＰＸ…画素、ＰＥ…画素電極、ＦＭ…フローティングメタル（メタル部材）。

Claims (4)

  1. 複数の画素が配置される画素部と、当該画素部の周辺に設けられる周辺部とを有する表示パネルと、
    前記周辺部に設けられ、前記画素を駆動する駆動回路と
    を具備し、
    前記画素部または前記周辺部にはトランジスタが設けられており、該トランジスタは、第１端部及び第２端部を有する半導体層と、当該第１端部寄りの位置で当該半導体層と重畳する第１ゲート電極と、該第１ゲート電極と前記第２端部との間で当該半導体層と重畳する第２ゲート電極と、前記第１端部に接続されるソース電極と、前記第２端部に接続されるドレイン電極とを備え、
    前記第１及び第２ゲート電極は、第１層に配置されており、
    前記ソース電極及び前記ドレイン電極は、前記第１層とは異なる第２層に配置されており、
    前記ソース電極は、平面視において、少なくとも前記第１ゲート電極と半導体層の重畳領域である第１チャネル領域を覆って形成されており、
    前記ドレイン電極は、平面視において、少なくとも前記第２ゲート電極と半導体層の重畳領域である第２チャネル領域を覆って形成されており、
    前記周辺部は、保護回路を含み、
    前記保護回路は、前記第１ゲート電極及び前記第２ゲート電極の順に並べて配置される第１ゲート電極部と、前記第２ゲート電極及び前記第１ゲート電極が並べて配置される第２ゲート電極部とが交互に配置されるように構成されており、
    前記ソース電極及び前記ドレイン電極は、当該ソース電極が前記第１ゲート電極と重畳する位置に配置され、当該ドレイン電極が前記第２ゲート電極と重畳する位置に配置されるように、互いに噛み合う櫛歯型の形状に形成されている表示装置。
  2. 前記第１チャネル領域と第２チャネル領域の形状及び面積は同一であり、
    前記第１チャネル領域と前記ソース電極とが重畳する部分の面積は、前記第２チャネル領域と前記ドレイン電極とが重畳する部分の面積と同一である
    請求項１記載の表示装置。
  3. 前記トランジスタは、基材と前記半導体層の間に前記第１及び第２ゲート電極が配置されるボトムゲート型のトランジスタである請求項１記載の表示装置。
  4. 前記トランジスタは、前記半導体層と前記ソース電極及び前記ドレイン電極との間に前記第１及び第２ゲート電極が配置されるトップゲート型のトランジスタである請求項１記載の表示装置。
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