CN108169969B - 一种阵列基板及液晶显示面板 - Google Patents

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Abstract

本发明提供一种阵列基板及液晶显示面板，阵列基板包括多条栅极线、多条数据线以及阵列排布的多个子像素；每一子像素包括第一薄膜晶体管、第二薄膜晶体管、第三薄膜晶体管、像素电极；第一薄膜晶体管的第一端与像素电极连接，第二薄膜晶体管的第一端以及第一薄膜晶体管的第二端接入同一条数据线，第二薄膜晶体管的第二端以及第三薄膜晶体管的第一端均与像素电极连接，且第N行子像素中第三薄膜晶体管的第二端与第N+1行子像素的像素电极连接；其中，N≥1，薄膜晶体管的第一端为源极和漏极中的一个，第二端为源极和漏极中的另一个，第三端为栅极。本发明可以消除阵列基板放电时对阵列基板公共电压Acom的电位影响，降低阵列基板串扰的发生。

Description

一种阵列基板及液晶显示面板
技术领域
本发明涉及显示技术领域，尤其涉及一种阵列基板及液晶显示面板。
背景技术
在现有的TFT-LCD(thin film transistor-liquid crystal display，薄膜晶体管液晶显示器)面板(简称液晶显示面板)中，一般采用3T像素结构设计，即一个子像素中包含有3个薄膜晶体管。采用3T像素结构设计的TFT-LCD面板具有开口率高，色偏效果改善明显，因而3T像素结构应用在主流的VA型(垂直型)TFT-LCD面板中。如图1所示，图1示出了3T像素结构的等效电路图，薄膜晶体管T2接入阵列基板公共电压Acom，实现TFT-LCD面板上的次区子像素的放电功能。但在3T像素结构的制程中，由于受到制程稳定性等因素影响，导致薄膜晶体管T1、T2、T3的沟道长宽比较大，因而会导致对应薄膜晶体管的电压电流出现漂移，即对应薄膜晶体管的电流电压特性浮动比较大，进而导致TFT-LCD面板在显示串扰画面时，阵列基板公共电压Acom的电位跳变差异放大。受阵列基板公共电压Acom电位跳变的影响，TFT-LCD面板出现水平串扰。
发明内容
为解决上述技术问题，本发明提供一种阵列基板及液晶显示面板，消除阵列基板放电时对阵列基板公共电压的电位影响，降低阵列基板串扰的发生。
本发明提供的一种阵列基板，包括多条栅极线、多条数据线以及阵列排布的多个子像素；每一子像素包括第一薄膜晶体管、第二薄膜晶体管、第三薄膜晶体管、像素电极；
所述第一薄膜晶体管的第一端与所述像素电极连接，所述第二薄膜晶体管的第一端以及所述第一薄膜晶体管的第二端接入同一条数据线，所述第二薄膜晶体管的第二端以及所述第三薄膜晶体管的第一端均与所述像素电极连接，且第N行子像素中所述第三薄膜晶体管的第二端与第N+1行子像素的像素电极连接；
第N行子像素中所述第一薄膜晶体管的第三端、所述第二薄膜晶体管的第三端以及所述第三薄膜晶体管的第三端均与第N条栅极线连接；
其中，N≥1，薄膜晶体管的第一端为源极和漏极中的一个，第二端为源极和漏极中的另一个，第三端为栅极。
优选地，同一列子像素中的第一薄膜晶体管和第二薄膜晶体管均与同一条数据线连接，同一行子像素中的第一薄膜晶体管、第二薄膜晶体管以及第三薄膜晶体管均与同一条栅极线连接。
优选地，每一子像素分为主区和次区，所述第一薄膜晶体管为主区薄膜晶体管，所述第二薄膜晶体管为次区薄膜晶体管。
优选地，所述像素电极包括主区像素电极和次区像素电极；
所述第一薄膜晶体管的第一端与所述主区像素电极连接，所述第二薄膜晶体管的第二端以及所述第三薄膜晶体管的第一端均与所述次区像素电极连接。
优选地，第N行子像素中所述第三薄膜晶体管的第二端与第N+1行子像素的主区像素电极或者次区像素电极连接。
优选地，第N行子像素中第三薄膜晶体管的第二端与同列的第N+1行子像素的像素电极连接。
本发明还提供一种液晶显示面板，包括彩膜基板和上述的阵列基板；
所述彩膜基板上设置有公共电极；
所述阵列基板上设置有公共电极线；
所述彩膜基板上的公共电极与所述阵列基板中的像素电极构成液晶电容，所述阵列基板上的公共电极线与所述像素电极构成存储电容，所述阵列基板上的公共电极线用于接入公共电压信号。
实施本发明，具有如下有益效果：本发明提供的阵列基板，将第N行子像素中的第三薄膜晶体管接到第N+1行子像素的像素电极上，当通过第N条栅极线打开第N行子像素中的第一薄膜晶体管、第二薄膜晶体管和第三薄膜晶体管，给第N行子像素进行充电时，可以将第N行子像素中的像素电极上的电荷通过第三薄膜晶体管传导至第N+1行子像素的像素电极上，因此第N行子像素中的放电电流不会影响阵列基板公共电压的电位。并且，在通过第N+1条栅极线打开第N+1行子像素中的第一薄膜晶体管、第二薄膜晶体管和第三薄膜晶体管时，可以将第N+1行子像素中的像素电极上的电荷传导至第N+2行子像素的像素电极上，因而也不会影响第N+1条栅极线的电位。
因此，本发明消除子像素放电时对阵列基板公共电压电位的影响，降低TFT-LCD面板串扰的发生。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1是本发明提供的背景技术中阵列基板中3T像素结构的等效电路图；
图2是本发明提供的阵列基板中的3T像素结构中同一列的相邻子像素的等效电路图；
图3a是本发明提供的液晶电容的示意图；
图3b是本发明提供的存储电容的示意图。
具体实施方式
本发明提供一种阵列基板，该阵列基板包括多条平行间隔的栅极线、多条平行间隔的数据线以及阵列排布的多个子像素；如图2所示，每一子像素包括第一薄膜晶体管Tmain、第二薄膜晶体管Tsub、第三薄膜晶体管Tcs以及图3a和图3b中的像素电极121。
需要说明的是，图2中示出的是位于同一列的相邻两行子像素的电路图，阵列基板可以有多列子像素，每一列子像素对应连接一条数据线Data。优选地，第一薄膜晶体管Tmain、第二薄膜晶体管Tsub、第三薄膜晶体管Tcs均为N沟道的薄膜晶体管。
第一薄膜晶体管Tmain的第一端与像素电极连接，第二薄膜晶体管Tsub的第一端以及第一薄膜晶体管Tmain的第二端接入同一条数据线Data，即第二薄膜晶体管Tsub的第一端同时也与第一薄膜晶体管Tmain的第二端连接，第二薄膜晶体管Tsub的第二端以及第三薄膜晶体管Tcs的第一端均与像素电极连接，且第N行子像素中第三薄膜晶体管Tcs的第二端与第N+1行子像素中的像素电极连接。
第N行子像素中第一薄膜晶体管Tmain的第三端、第二薄膜晶体管Tsub的第三端以及第三薄膜晶体管Tcs的第三端均与第N条栅极线Gate N连接。
其中，N≥1，薄膜晶体管的第一端为源极和漏极中的一个，第二端为源极和漏极中的另一个，第三端为栅极。
优选地，在本发明提供的阵列基板中的最后一行子像素可以是无效的子像素，因为倒数第二行子像素在放电时，放电电荷都传导至最后一行子像素，这样可以避免打开最后一行的子像素时，放电电荷无法传导至其他子像素而引起液晶显示面板出现串扰。
同一列的子像素中的第一薄膜晶体管Tmain和第二薄膜晶体管Tsub均与同一条数据线Data连接，同一行的子像素中的第一薄膜晶体管Tmain、第二薄膜晶体管Tsub以及第三薄膜晶体管Tcs均与同一条栅极线连接。
每一子像素分为主区和次区，第一薄膜晶体管Tmain为主区薄膜晶体管，第二薄膜晶体管Tsub为次区薄膜晶体管。
结合图2，像素电极121包括主区像素电极和次区像素电极。第一薄膜晶体管Tmain的第一端与主区像素电极连接，第二薄膜晶体管Tsub的第二端以及第三薄膜晶体管Tcs的第一端均与次区像素电极连接。
可以理解的是，第N行子像素中第三薄膜晶体管Tcs的第二端可与第N+1行子像素的主区像素电极或者次区像素电极连接。
第N行子像素中第三薄膜晶体管Tcs的第二端与同列的第N+1行子像素连接。
本发明还提供一种液晶显示面板，该液晶显示面板包括上述的阵列基板，并且该液晶显示面板还包括彩膜基板和位于彩膜基板和阵列基板之间的液晶。
彩膜基板上设置有图3a中的公共电极122，其上加载彩膜基板公共电压CFcom；阵列基板上设置有图3b中的公共电极线123，其上加载阵列基板公共电压信号Acom，一般而言，彩膜基板公共电压CFcom与阵列基板公共电压信号Acom相同。
公共电极122与阵列基板中的像素电极构成液晶电容，阵列基板上的公共电极线123与像素电极的重叠部分构成存储电容。
位于彩膜基板上的公共电极与位于阵列基板上的主区像素电极构成图2中的主区液晶电容Clc1，位于彩膜基板上的公共电极与位于阵列基板上的次区像素电极构成图2中的次区液晶电容Clc2。
位于阵列基板上的公共电极线123与主区像素电极重叠构成主区存储电容Cst1，位于阵列基板上的公共电极线123与次区像素电极重叠构成次区存储电容Cst2。
综上所述，本发明提供的阵列基板，将第N行子像素中的第三薄膜晶体管Tcs接到第N+1行子像素中的像素电极上，当通过第N条栅极线Gate N打开第N行子像素中的第一薄膜晶体管Tmain、第二薄膜晶体管Tsub和第三薄膜晶体管Tcs，给第N行子像素进行充电时，可以将第N行子像素中的像素电极上的电荷通过第三薄膜晶体管Tcs传导至第N+1行子像素的像素电极(例如第N+1行子像素的主区像素电极或者次区像素电极)上，因此第N行子像素中的放电电流不会影响阵列基板公共电压Acom的电位。并且，在通过第N+1条栅极线Gate N+1打开第N+1行子像素中的第一薄膜晶体管Tmain、第二薄膜晶体管Tsub和第三薄膜晶体管Tcs时，可以将第N+1行子像素中的像素电极上的电荷传导至第N+2行子像素的像素电极上，因而第N+1行子像素中的像素电极的电位在此时会恢复，因而也不会影响第N+1条栅极线Gate N+1的电位。
因此，本发明消除子像素放电时对阵列基板公共电压Acom电位的影响，降低TFT-LCD面板串扰的发生。
以上内容是结合具体的优选实施方式对本发明所作的进一步详细说明，不能认定本发明的具体实施只局限于这些说明。对于本发明所属技术领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干简单推演或替换，都应当视为属于本发明的保护范围。

Claims (6)

1.一种阵列基板，其特征在于，包括多条栅极线、多条数据线以及阵列排布的多个子像素；每一子像素包括第一薄膜晶体管、第二薄膜晶体管、第三薄膜晶体管、像素电极；所述像素电极包括主区像素电极和次区像素电极；
所述第一薄膜晶体管的第一端与所述主区像素电极连接，所述第二薄膜晶体管的第一端以及所述第一薄膜晶体管的第二端接入同一条数据线，所述第二薄膜晶体管的第二端以及所述第三薄膜晶体管的第一端均与所述次区像素电极连接，且第N行子像素中所述第三薄膜晶体管的第二端与第N+1行子像素的像素电极连接；
第N行子像素中所述第一薄膜晶体管的第三端、所述第二薄膜晶体管的第三端以及所述第三薄膜晶体管的第三端均与第N条栅极线连接；
其中，N≥1，薄膜晶体管的第一端为源极和漏极中的一个，第二端为源极和漏极中的另一个，第三端为栅极。
2.根据权利要求1所述的阵列基板，其特征在于，同一列子像素中的第一薄膜晶体管和第二薄膜晶体管均与同一条数据线连接，同一行子像素中的第一薄膜晶体管、第二薄膜晶体管以及第三薄膜晶体管均与同一条栅极线连接。
3.根据权利要求1所述的阵列基板，其特征在于，每一子像素分为主区和次区，所述第一薄膜晶体管为主区薄膜晶体管，所述第二薄膜晶体管为次区薄膜晶体管。
4.根据权利要求1所述的阵列基板，其特征在于，第N行子像素中所述第三薄膜晶体管的第二端与第N+1行子像素的主区像素电极或者次区像素电极连接。
5.根据权利要求1所述的阵列基板，其特征在于，第N行子像素中第三薄膜晶体管的第二端与同列的第N+1行子像素的像素电极连接。
6.一种液晶显示面板，其特征在于，包括彩膜基板和如权利要求1～5任一项所述的阵列基板；
所述彩膜基板上设置有公共电极；
所述阵列基板上设置有公共电极线；
所述彩膜基板上的公共电极与所述阵列基板中的像素电极构成液晶电容，所述阵列基板上的公共电极线与所述像素电极构成存储电容，所述阵列基板上的公共电极线用于接入公共电压信号。
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