JPS60175032A - 薄膜トランジスタの製造方法 - Google Patents
薄膜トランジスタの製造方法Info
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- JPS60175032A JPS60175032A JP59030743A JP3074384A JPS60175032A JP S60175032 A JPS60175032 A JP S60175032A JP 59030743 A JP59030743 A JP 59030743A JP 3074384 A JP3074384 A JP 3074384A JP S60175032 A JPS60175032 A JP S60175032A
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- JP
- Japan
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- film
- gate electrode
- electrode film
- amorphous silicon
- insulating
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- Pending
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-
- G—PHYSICS
- G02—OPTICS
- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
- G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
- G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour
- G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour based on liquid crystals, e.g. single liquid crystal display cells
- G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
- G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
- G02F1/1362—Active matrix addressed cells
- G02F1/1368—Active matrix addressed cells in which the switching element is a three-electrode device
-
- G—PHYSICS
- G02—OPTICS
- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
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- G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour
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- G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
- G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
- G02F1/1362—Active matrix addressed cells
- G02F1/136259—Repairing; Defects
- G02F1/136268—Switch defects
Landscapes
- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
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- General Physics & Mathematics (AREA)
- Optics & Photonics (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（イ）産業上の利用分野
本発明は薄膜トランジスタ、特に液晶パネルに用いられ
る薄膜トランジスタの製造方法に関する。
る薄膜トランジスタの製造方法に関する。
幹）従来技術
近年、薄膜トランジスタをパネル内にマトリクス状に内
設したＴＶ画像表示用の液晶表示パネルが出現している
。
設したＴＶ画像表示用の液晶表示パネルが出現している
。
斯様な液晶表示パネルの要部の平面図を第１図（ａｌ
Ｉｃ示し、同図（ｂ）に七〇Ｘ−Ｘ線断面図を示す。
Ｉｃ示し、同図（ｂ）に七〇Ｘ−Ｘ線断面図を示す。
これ等の図に於いて、ａαは第１のガラス基板、（１１
）Ｆｉ第１のガラス基板（Ｉｆ）上に窒化シリコンから
なる絶縁膜ｉｌｌ介して行列配置され、マトリクスセグ
メントを構成する工ＴＯからなる透明電極、諾・・・は
上記透明電極１１１）（１１１・・・間隙を縦方向に複
数本並列配置されたアモルファスシリコン膜であり、絶
縁膜（１２１上に設けられている。ｕ４・・・は各アモ
ルファスシリコン膜（【３）・・・の左側辺上に絶縁膜
（１２１を介して一部恵畳した状態で縦方向に複数本並
列配置されたアルミニウム膜からなるドレインラインで
ある。
）Ｆｉ第１のガラス基板（Ｉｆ）上に窒化シリコンから
なる絶縁膜ｉｌｌ介して行列配置され、マトリクスセグ
メントを構成する工ＴＯからなる透明電極、諾・・・は
上記透明電極１１１）（１１１・・・間隙を縦方向に複
数本並列配置されたアモルファスシリコン膜であり、絶
縁膜（１２１上に設けられている。ｕ４・・・は各アモ
ルファスシリコン膜（【３）・・・の左側辺上に絶縁膜
（１２１を介して一部恵畳した状態で縦方向に複数本並
列配置されたアルミニウム膜からなるドレインラインで
ある。
ｕ５１ｕｓ・・・は各アモルファスシリコン膜０３・・
・の右側辺上に絶縁膜ｆｌｉ−介して一部恵畳した状態
で各透明電極０皿Ｊ・・・に対応配置さ才したアルミニ
ウム膜からなるソース電極膜であシ、その右側辺は各透
明電極（１１１（ｌｎ・・・の左下端部と接続されてい
る。叫・・・は上記透明電極（１１）（１１１・・・間
隙位置を横方向に複数本並列配置されて上記第１のガラ
ス基板（１０１と絶縁膜α２との間に形成された金とク
ロムの２層膜からなるゲートラインであシ、該ライン叫
・・・には上記各ソース電極（１４１・・・とドレイン
ライン（１ｊ・・・との間隙位置のアモルファスシリコ
ン膜αト・下のゲート電極膜（Ｌη・・・が一体に形成
されている。即ち、図中りで示すドレインラインＩ・・
・箇所のドレイン電極膜と、Ｓで示すソース電、極膜（
１５１・・・と、Ｇで示すゲート電極膜面・・・と、こ
れ等電極膜り、Ｓ、Ｇに結合しているアモルファスシリ
コン膜ｕ３１・・・箇所とに依って薄膜ＦＥＴからなる
スイッテングトラン−ジスタが構成されており、各透明
電極ｎｉ＋ｔｔｎ・・・は夫々に対応したこのスイッチ
ングトランジスタを介してドレインライン１４）・・・
に接続されるのである。（１１Ｇは上記各透明電極（１
１）（Ｉｌｌ・・・及びドレインラインＩ・・・を−面
に被覆した配向膜である。
・の右側辺上に絶縁膜ｆｌｉ−介して一部恵畳した状態
で各透明電極０皿Ｊ・・・に対応配置さ才したアルミニ
ウム膜からなるソース電極膜であシ、その右側辺は各透
明電極（１１１（ｌｎ・・・の左下端部と接続されてい
る。叫・・・は上記透明電極（１１）（１１１・・・間
隙位置を横方向に複数本並列配置されて上記第１のガラ
ス基板（１０１と絶縁膜α２との間に形成された金とク
ロムの２層膜からなるゲートラインであシ、該ライン叫
・・・には上記各ソース電極（１４１・・・とドレイン
ライン（１ｊ・・・との間隙位置のアモルファスシリコ
ン膜αト・下のゲート電極膜（Ｌη・・・が一体に形成
されている。即ち、図中りで示すドレインラインＩ・・
・箇所のドレイン電極膜と、Ｓで示すソース電、極膜（
１５１・・・と、Ｇで示すゲート電極膜面・・・と、こ
れ等電極膜り、Ｓ、Ｇに結合しているアモルファスシリ
コン膜ｕ３１・・・箇所とに依って薄膜ＦＥＴからなる
スイッテングトラン−ジスタが構成されており、各透明
電極ｎｉ＋ｔｔｎ・・・は夫々に対応したこのスイッチ
ングトランジスタを介してドレインライン１４）・・・
に接続されるのである。（１１Ｇは上記各透明電極（１
１）（Ｉｌｌ・・・及びドレインラインＩ・・・を−面
に被覆した配向膜である。
一方、（２０）は第２のガラス基板であシ、その下面、
即ち第１のガラス基板０〔と対向する面には一面に共通
電極（２υ、配向膜（ハ）が順次形成されている。
即ち第１のガラス基板０〔と対向する面には一面に共通
電極（２υ、配向膜（ハ）が順次形成されている。
（３）は上記両基板α０１（２ｔＩ１間に封入された液
晶物質であり、各マトリクスセグメント毎に上記スイッ
チングトランジスタがＯＮする事に依つて電圧が印加さ
れる第１のガラス基板ｕ１の透明電極ａｌｌ箇所の液晶
物質（５）が電気光学効果を引き起こす事となシ、パネ
ル全体でＴＶｆｉ！ｉｉ像が表示できるのである。
晶物質であり、各マトリクスセグメント毎に上記スイッ
チングトランジスタがＯＮする事に依つて電圧が印加さ
れる第１のガラス基板ｕ１の透明電極ａｌｌ箇所の液晶
物質（５）が電気光学効果を引き起こす事となシ、パネ
ル全体でＴＶｆｉ！ｉｉ像が表示できるのである。
斯様な従来の液晶表示パネルに於いては、その薄膜トラ
ンジスタは謁１のガラス基板αυ上にゲート電極膜（１
７１・・・と、絶縁膜（１２１と、アモルファスシリコ
ン膜ａ３と、ドレイン電極膜住４及びソース電極膜（１
５１とを順次積層形成する事に依うて得られるのである
が、絶縁膜０とアモルファスシリコン膜（１３１との形
成時にゴミ’ｆＦＯ付看に起因してピンホールが発生す
る不都合がしばしはあった。
ンジスタは謁１のガラス基板αυ上にゲート電極膜（１
７１・・・と、絶縁膜（１２１と、アモルファスシリコ
ン膜ａ３と、ドレイン電極膜住４及びソース電極膜（１
５１とを順次積層形成する事に依うて得られるのである
が、絶縁膜０とアモルファスシリコン膜（１３１との形
成時にゴミ’ｆＦＯ付看に起因してピンホールが発生す
る不都合がしばしはあった。
即ち、第２図に示す如く、絶縁膜０とアモルファスシリ
コン膜１１３）ｆ：ｊ１通するピンホールＰが形成され
ると、絶縁膜１１２下のゲート電極膜０７２が露出して
しまい、アモルファスシリコン膜ｄ３上に形成されるド
レイン４極膜住４又はソース電極膜α９が露出したゲー
ト電極Ｍ（１７１に接合して、これ等の磁極膜間で短絡
する事故が発生する惧れがあった。
コン膜１１３）ｆ：ｊ１通するピンホールＰが形成され
ると、絶縁膜１１２下のゲート電極膜０７２が露出して
しまい、アモルファスシリコン膜ｄ３上に形成されるド
レイン４極膜住４又はソース電極膜α９が露出したゲー
ト電極Ｍ（１７１に接合して、これ等の磁極膜間で短絡
する事故が発生する惧れがあった。
（ハ）発明の目的
本発明は、上述の点に鑑みて為されたものであり、ゲー
ト電極膜とドレイン電極膜あるいはソース電極との短絡
事故を防止する事を目的とした薄膜トランジスタの製造
方法を提供するものである。
ト電極膜とドレイン電極膜あるいはソース電極との短絡
事故を防止する事を目的とした薄膜トランジスタの製造
方法を提供するものである。
に）発明の構成
本発明の薄膜トランジスタの製造方法は、絶縁婁基板上
にゲート電極膜、絶縁膜、アモルファスシリコン膜を順
次積層形成し、この状態の基板を上記ゲート電極膜がエ
ツチングされるエッチャントに浸漬した後、上記アモル
ファスシリコン膜上にドレイン電極膜及びソース電極膜
を被着形成するものである。
にゲート電極膜、絶縁膜、アモルファスシリコン膜を順
次積層形成し、この状態の基板を上記ゲート電極膜がエ
ツチングされるエッチャントに浸漬した後、上記アモル
ファスシリコン膜上にドレイン電極膜及びソース電極膜
を被着形成するものである。
（ホ）実 施 例
本発明の薄膜トランジスタの製造方法を第３図四、（至
）に基づいて詳述する。まず、第１のガラス基板（Ｉｌ
上にゲートライン（ＬＩに連なりだクロムと金との２層
膜からなるゲート電極膜面、窒化シリコンからなる絶縁
膜（１３，及びアモルファスシリコン膜（ｌ（至）を順
次積層形成し、この状態のガラス基板ＬＬｌｌをクロム
及び金をエツチングできるエッチャントに浸漬する。こ
の時、第６図（へ）に示す如き、アモルファスシリコン
膜α国と絶縁膜α２とを貫通するピンホールＰが存在す
ると、このピンホールＰから露出したゲート電極膜αｎ
箇所がピンホールＰの径より大なる径でエツチング除去
される。詳しくは、ゲート電極膜αＤはガラス基板ａ１
との接着性に秀れた約１ｏｏＸ厚のクロム層とこのクロ
ム層上の眠気伝導特性に＾れた約４００＾厚の金層とか
らなるので金剛エッチャントとしての王水に６０秒間浸
漬した後、クロム用エッｔヤントとしての過塩素酸と硝
酸第２セリクムアンモニウムとの溶液に２秒間浸漬する
亭に依つてゲート電極膜が除去できるのである。。
）に基づいて詳述する。まず、第１のガラス基板（Ｉｌ
上にゲートライン（ＬＩに連なりだクロムと金との２層
膜からなるゲート電極膜面、窒化シリコンからなる絶縁
膜（１３，及びアモルファスシリコン膜（ｌ（至）を順
次積層形成し、この状態のガラス基板ＬＬｌｌをクロム
及び金をエツチングできるエッチャントに浸漬する。こ
の時、第６図（へ）に示す如き、アモルファスシリコン
膜α国と絶縁膜α２とを貫通するピンホールＰが存在す
ると、このピンホールＰから露出したゲート電極膜αｎ
箇所がピンホールＰの径より大なる径でエツチング除去
される。詳しくは、ゲート電極膜αＤはガラス基板ａ１
との接着性に秀れた約１ｏｏＸ厚のクロム層とこのクロ
ム層上の眠気伝導特性に＾れた約４００＾厚の金層とか
らなるので金剛エッチャントとしての王水に６０秒間浸
漬した後、クロム用エッｔヤントとしての過塩素酸と硝
酸第２セリクムアンモニウムとの溶液に２秒間浸漬する
亭に依つてゲート電極膜が除去できるのである。。
斯して、ゲート電極膜面の露出部が除去されるので、こ
の後第６図（ロ）に示す如く、ドレイン電極膜Ｑ４１及
びソース電極膜（１５１をアモルファスシリコン膜（１
３上に被着形成し、この時、例えばドレイン電極膜の一
部がピンホールＰ内に侵入したとしても。
の後第６図（ロ）に示す如く、ドレイン電極膜Ｑ４１及
びソース電極膜（１５１をアモルファスシリコン膜（１
３上に被着形成し、この時、例えばドレイン電極膜の一
部がピンホールＰ内に侵入したとしても。
上述の如くこのピンホールＰの径より大なる径の孔が開
けられたゲート電極膜１ｎに接触する拳はない。
けられたゲート電極膜１ｎに接触する拳はない。
従って、斯る実施例の如き液晶表示装置に於いては、表
示不能が解消されるのである。
示不能が解消されるのである。
（へ）発明の効果
本発明の薄膜トランジスタの製雇方法に於いては、以上
の説明から明らかな如く、ソース電極膜及びドレイン電
極膜の形成時の前にゲート電極膜をエツチングするエッ
チャントにてグー１極膜の露出箇所を除去しておくもの
であるので、ゲート電極膜とソース電極膜及びドレイン
電極膜との間の短絡事故を皆無とする事ができる。
の説明から明らかな如く、ソース電極膜及びドレイン電
極膜の形成時の前にゲート電極膜をエツチングするエッ
チャントにてグー１極膜の露出箇所を除去しておくもの
であるので、ゲート電極膜とソース電極膜及びドレイン
電極膜との間の短絡事故を皆無とする事ができる。
第１図い、）、（ｂ）は薄膜トランジスタを用いた液晶
表示パネルの部分平面図、及び断面図、第２図は従来の
製造方法に係る薄膜トランジスタの断面図、Ｉｃ３図四
＠は夫々本発明の薄膜トランジスタの製造方法の工程を
示す断面図である。 （１〔・・・ガラス基板、（１２１・・・絶縁膜、（１
３）・・・アモルファスシリコン膜、■・・・ドレイン
電極膜、（１５１・・・ソース電極膜、釦ｎ・・・ゲー
ト７嬢極膜。 出願人 三洋電ＮＡ株式会社 代理人 弁理士佐野 静 夫 （ｂ） 第３図（Ｇ） Ｐ １３ Ｐ １７
表示パネルの部分平面図、及び断面図、第２図は従来の
製造方法に係る薄膜トランジスタの断面図、Ｉｃ３図四
＠は夫々本発明の薄膜トランジスタの製造方法の工程を
示す断面図である。 （１〔・・・ガラス基板、（１２１・・・絶縁膜、（１
３）・・・アモルファスシリコン膜、■・・・ドレイン
電極膜、（１５１・・・ソース電極膜、釦ｎ・・・ゲー
ト７嬢極膜。 出願人 三洋電ＮＡ株式会社 代理人 弁理士佐野 静 夫 （ｂ） 第３図（Ｇ） Ｐ １３ Ｐ １７
Claims (1)
- １）絶縁基板上にゲート電極膜、絶縁膜、アモルファス
シリコン膜をｊ！ｆＩＩ次積層形底積層形成状態の基板
を上記ゲート寥極膜がエツチングされるエッチャントに
浸漬する事に依って、アモルファスシリコン膜及び絶縁
膜の形成時に生じたピンホールから露出したゲート電極
膜をエツチング除去した後、上記アモルファスシリコン
膜上にドレイン電極膜及びソース電極膜を被着形成する
事を特徴とした薄膜トランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59030743A JPS60175032A (ja) | 1984-02-20 | 1984-02-20 | 薄膜トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59030743A JPS60175032A (ja) | 1984-02-20 | 1984-02-20 | 薄膜トランジスタの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60175032A true JPS60175032A (ja) | 1985-09-09 |
Family
ID=12312155
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59030743A Pending JPS60175032A (ja) | 1984-02-20 | 1984-02-20 | 薄膜トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60175032A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH022522A (ja) * | 1988-06-16 | 1990-01-08 | Casio Comput Co Ltd | Ｔｆｔパネルの製造方法 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58190041A (ja) * | 1982-04-28 | 1983-11-05 | Toshiba Corp | 表示装置用駆動回路基板の製造方法 |
-
1984
- 1984-02-20 JP JP59030743A patent/JPS60175032A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58190041A (ja) * | 1982-04-28 | 1983-11-05 | Toshiba Corp | 表示装置用駆動回路基板の製造方法 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH022522A (ja) * | 1988-06-16 | 1990-01-08 | Casio Comput Co Ltd | Ｔｆｔパネルの製造方法 |
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