KR100281374B1 - 이온 주입법을 이용한 전자 장치 제조 방법 - Google Patents

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앨런 챕먼 제프리
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요트. 게. 아. 롤페즈
코닌클리케 필립스 일렉트로닉스 엔.브이.
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Abstract

구동 회로를 구비한 액정 표시 장치 및 다른 큰 영역의 전자 장치의 제조시에, 컨덕터(9)의 배출 손상 및 박막 패턴(12)의 다른 부품이 트랜지스터(15)를 형성하고 컨덕터(9)를 도핑하는 이온 주입 단계에서 이뤄진다. 이 손상은 특별한 처리 단계가 필요없는 본 발명에 따라 형성된 배출 통로(10)를 제공함으로서 방지되며, 통로(10)는 제조 장치내에 유지된다. 이 배출 통로는 통로의 연속 박막 통로(10) 및 컨덕터(9)를 분리하고 장치의 정상 작동을 위해 전기 절연체를 제공하는 일련의 배출 갭(20)이 그 길이부에 걸쳐 제공된다. 그러나, 이온 주입 동안에, 충전물 누설은 패턴(12)으로부터 연속적이고 제어된 배출물을 제공하여 통로의 분리 연속 통로(10) 및 컨덕터(9) 사이에서 배출 갭(20)에 대해 발생된다.

Description

이온 주입법을 이용한 전자 장치 제조 방법
제1도는 본 발명에 따라 제조하고 본 발명에 따른 주입 배출 통로를 포함한 전자 장치의 확대 평면도.
제2도는 장치의 제조시에 이온 주입 단계에서의 제1도의 장치의 박막 트랜지스터의 횡단면도.
제3도는 본 발명에 따른 주입 배출 통로를 포함하고 제2도의 이온 주입 단계에서의 박막 회로 패턴(제2도의 박막 트랜지스터를 포함함)의 평면도.
제4도는 장치의 제조시에 나중 단계에서의 제3도의 회로 패턴의 평면도.
제5도는 이온 주입 단계에서 다른 박막 패턴의 평면도.
* 도면의 주요부분에 대한 부호의 설명
1 : 절연 기판 2, 3 : 소자
4, 5, 6 : 구동 회로 7, 9 : 트랙
10 : 통로 15 : 박막 트랜지스터
20 : 갭
본 발명은 절연 기판상에 박막 회로 소자 및 트랙을 가진 전자 장치(예컨대 집적 구동 회로를 구비한 액정 표시 장치)의 제조 방법에 관한 것이며, 특히, 장치의 제조시 이온 주입 단계에서 박막 트랜의 충전으로 인한 문제를 해결하기 위한 수단을 제공하는 것에 관한 것이다. 또한, 본 발명은 상기 방법에 의해 제조되는 전자 장치에 관한 것이다.
현재의 박막 회로 기술은 ROMs(판독 전용 기억 장치) 및 다른 데이타 저장 장치와 같은 많은 영역의 전자 장치 및 액정 표시 장치(LCD)와, 다양한 이미지 센서의 제조를 위해 사용되고 있다. 이 장치들은 절연 기판(예컨대 값싼 유리나 플라스틱 재료)을 가지며, 다양한 재료(예컨대 절연체, 반도체, 반절연체, 금속)의 박막을 기판상에 증착시키는 단계와 박막을 원하는 패턴으로 에칭하는 단계에 의해 박막 회로 소자의 패턴이 상기 절연 기판상에 형성된다. 박막 다결정 실리콘 트랜지스터와 같은 전도성 트랙 및 다양한 능동 회로 소자는 상기 방법으로 형성될 수 있다. 또한, 많은 제조 방법은 트랜지스터의 소스나 드레인 또는 게이트 영역에 불순물을 첨가시켜 박막의 전도성을 변경시키기 위해 박막중 적어도 하나의 영역에 이온을 주입시키는 하나 이상의 단계를 포함한다. 상술한 LCD 또는 다른 장치에서, 회로 소자는 예컨대 스위칭 소자의 매트릭스와 매트릭스를 구동하기 위한 하나 이상의 구동 회로를 형성하도록 배열될 수 있다.
이러한 방법은 일본 특개소 60-251665호에 기재되어 있으며, 그 내용은 참고 자료로서 여기에 구체화했다. 일단은 박막 평행 트랙은 회로 소자의 패턴의 부품을 형성하며, 이온 주입 단계에 앞서 기판상에 제공된다. 주입 단계전에 기판상의 박막 패턴의 일부로서 제공한 것은 트랙의 그룹으로부터 기판의 주변 외측으로 연장된 배출 통로이다. 배출 통로는 이온 주입 동안에 트랙의 충전을 완화시키는 작용을 하며, 일본 특개소 60-251665 호에 언급한 특별한 문제점은 박막 트랜지스터의 게이트 절연 박막의 절연체 방전을 방해하는 것이다.
일본 특개소 60-261665 호에는 배출 통로와, 트랙을 상호 접속 및 순간 접속하는 동일한 박막으로부터 단일 연속 컨덕터 패턴으로서 일단의 트랙을 형성하는 것을 기술하고 있다. 이 트랙은 장치의 트랜지스터용 게이트 라인을 제공한다. 이온 주입 단계후에, 게이트 라인은 배출 통로를 형성하는 상호 접속체의 영역을 에칭함으로서 서로 분리된다. 에칭될 영역은 평행 게이트 트랙 사이에서의 간격에 따라 배열하게될 마스크에 의해 한정된다. 이러한 연속 마스크 배열은 게이트 트랙 자체가 그 에지내로 에칭되지 않거나 제조 공정으로부터 양호한 장치의 생산율이 감소되지 않을 경우 인접 트랙 사이에 비교적 큰 간격이 있는 영역에 일본 특개소 60-251665 호에 기술된 배출 통로를 위치시키는 것이 필요하다.
본 출원인은 트랙이 더 밀접하게 이격되고 그리고 중요한 생산율이(양호한 품질의 생산율이)감소함이 없이 연속 마스크 배열 및 에칭 단계를 실행하기에 간격이 불충분한 위치에서 배출 통로를 제공하는 것이 다소 바람직하다는 것을 발견하였다. 또한, 출원인은, 큰 영역의 기판(예컨대 대략 100cm2이상)과 함께 하부 박막 및 기판 자체의 절연 특성으로 인해 이온 주입동안에 능동 회로 소자(예컨대 박막 트랜지스터 게이트 절연체)에서의 절연체 방전뿐만 아니라 박막 패턴(특히 그 길이부의 부분상의 평행 트랙)의 부품들이 심한 배출에 의해 흩트러지는 충전 문제점을 발견하였다. 이 배출 및 트랙 손상은 박막 및 기판의 큰 노출 영역의 부근에서 특히 심하다. 이러한 이유 때문에, 본 출원인은 많은 장치의 제조시에, 능동 회로 소자에 보다 인접한 다른 위치에 주입 배출 통로를 제공하고, 그리고 다양한 위치로부터 밀접하게 이격된 평행 트랙의 길이를 따라 배출 통로를 제공하는 것이 바람직하다는 것을 발견하였다.
본 발명의 목적은 아주 밀착 이격된 트랙, 또는 트랙의 길이에 따라 상이한 위치에서 사용할 수 있으며, 다른 특별한 처리 단계 예컨대, 주입후에 이 트랙들을 분리시키는 연속 에칭 단계가 필요없는, 주입 단계를 위한 배출 통로를 형성하는 다른 장치를 제공하는데 있다.
본 발명에 따르면, 기판상에 다양한 재료의 박막을 증착하는 단계와, 원하는 패턴으로 박막을 에칭하는 단계와, 적어도 하나의 박막 영역에 이온을 주입하는 단계에 의해 박막 회로 소자가 그 위에 형성된 절연 기판을 가지는 전자 장치를 제조하는 방법을 제공하는 것으로서, 상기 주입 단계에 앞서, 일단의 기판의 주변쪽 외측으로 연장시키고 이온 주입동안에 트랙의 충전물을 이동시키는 작용을 하는 하나의 배출 통로와 일단의 트랙을 포함한 박막 패턴을 상기 기판상에 제공하게 되며, 박막 패턴에 통로의 연속 박막 영역을 분리하고 이온 주입 단계에서 충전물 누설이 통로의 분리 연속 영역 사이에서 발생하도록 일련의 배출 갭이 배출 통로의 길이부를 따라 제공되며, 일단의 트랙은 통로의 인접 영역으로부터 각 배출 갭에 의해 분리되는 것이 특징이다.
배출 갭의 분리 효과로 인해, 트랙을 장치의 정상 작동 동안에 통로의 인접 박막 영역으로부터 그리고 서로로부터 분리된다. 따라서, 이러한 분리를 성취하기 위해 특별한 처리 공정을 수행할 필요가 없다. 특히, 주입 단계후에 통로의 특별한 박막 영역을 에칭할 필요는 없고, 상기 특별한 영역은 제조된 장치에서 통상 유지될 수 있다. 특별한 박막 영역과 그 배출 갭을 일치시키기 위해 트랙사이에 특정양의 간격이 필요할지라도, 이 간격은 상호 접속부의 제거를 위한 마스크 배열 및 에칭 단계를 위해 필요한 것보다 작다. 배출 갭의 봉입은 도면에 도시한 실시예를 참고하여 이하에 설명하게 되는 바와같이 제조 장치의 생산울의 손상없이 래이아웃(layout) 설계 규칙의 최소 간격을 사용할 수 있게 한다.
회로 소자 및 트랙(예컨대 장치의 특별 영역)의 많은 패턴과 함께 배출 통로는 일단의 트랙 사이로 그리고 평행하게 연장된 일련의 특별한 영역일 수 있다. 다른 유리한 형태에서, 배출 통로는 트랙의 종방향과 교차하는 방향으로 연장된 일련의 박막 영역을 포함하며, 각 영역은 일단의 평행 트랙으로 상호 배치되어 있다. 그러한 횡통로는 능동 회로 소자로부터 직접 충전할 수 있고 기판의 주변으로 연장될 수 있다.
본 발명에 따라 형성된 주입 배출 통로는 주입 동안에 다양한 다른 박막 패턴을 보호하도록 다양한 다른 위치에서 합체될 수 있다. 보다 많은 배출 통로는 박막 트랙의 긴 길이부에 제공될 수 있다. 따라서, 특별 영역의 제1 시리즈 및 제2 시리즈에는 트랙의 종방향에 따라 다른 위치에서 각각 제1 및 제2 배출 통로가 제공될 수 있으며, 제1 시리즈의 영역은 배출 갭 보다 긴 간격으로 제2 시리즈의 영역으로부터 분리된다. 제1 및 제2 배출 통로가 제공될 수 있으며, 제1 시리즈의 영역은 배출 갭 보다 긴 간격으로 제2 시리즈의 영역으로부터 분리된다. 제1 및 제2 시리즈 사이의 간격이 배출 갭 보다 크기 때문에, 능동 회로 소자로 트랙을 따라 보다는 오히려 트랙의 종방향에 가로질러 배출을 발생하는 것이 양호하다. 다중 배출 통로의 장치는, 이온 주입 단계 후에 트랙의 그룹에 가로질러 연장한 다른 박막 트랙이 제1 및 제2 시리즈 사이에서의 간격에 제공될 수 있는 콤팩트 패턴 형태에 적용될 수 있다.
특별한 박막 영역의 시리즈(the series of extra thin-film regions)는 평행 트랙의 그룹내롭루터 외측으로 연장된다. 회로 소자의 패턴이 허용되는 곳에서, 배출 통로의 최외측 박막 영역 또는 영역들은 기판의 주변 영역으로 연장되는 것이 양호하며, 이온 주입 단계에서 배출 위치(예컨대 이온 주입 기계에서 접지점)로 연결될 수 있다. 그러나, 배출 통로에 의해 보호된 트랙의 그룹은 외주연으로 연장되도록 배출 통로를 위한 유용한 공간이 없는 패턴의 다른 회로 소자에 의해 둘러싸여 있는데, 이 경우에 배출 통로는 장치의 임계 영역으로부터 멀리 형성될 수 있고, 손상입지 않게 되거나 또는 충전 강화로부터 발생하는 손상에 영향을 받지 않게될 박막 패턴의 영역으로 대신 연장될 수 있다.
주입 배출 통로는 주변부쪽의 외측으로 충전 이송됨으로서 이온 주입 동안에 박막 패턴내에 설정되는 충전물을 보호하도록 설계되며, 배출갭의 폭은 주입동안에 충전의 양에 따라 선택된다. “충전 갭”이라는 표현은 본 발명과 관련하여 사용되었을 지라도, 큰 충전물 설정이 분리된 영역에 발생된 후에 간헐적이고 비제어된 갑작스런 충전물에 의해 갭에 대한 충전물 이송이 성취될 수 있을 만큼 갭의 폭이 크지 않다는 것을 이해할 수 있다. 그 대신에 충전물 누설이 분리된 영역 사이에서 발생하고, 배출물이 연속적이고 제어되고 큰 충전물 설정이 발생하지 않도록 갭이 충분히 작다. 따라서, 갭은 “배출 갭” 대신에 “누설 갭”으로 불리며, 통로는 “배출 통로”대신에 “누설 통로”로 불린다. 배출 통로의 특별한 박막 영역이 기판의 주변으로 연장되고 제조된 장치가 유지될 때, 주변 영역에서 외부 영역(외부 배출 갭)은 기판의 취급시에 발생되는 정전기적 배출 손상에 대해 장치를 보호하도록 설계될 수 있다. 이 상황은 취급시 발생하는 정전기적 충전물이 주변 영역에서 발생되는(박막 패턴내로 내측 유동하는 것을 방지함) 이온 주입과 상이하며, 통상 발생된 정적 충전물은 이온 주입에 의해 전체 기판 영역에 걸쳐 발생된 것보다 작은 양이다. 본 발명에 따른 주입 배출 통로를 가진 장치에서, 기판의 주변 영역 둘레의 연속 전도성 그리드로서의 통로의 외측 또는 최외측 영역을 형성함으로써 정전기적 보호가 이뤄지며, 배출 통로의 내부 부품과 상기 그리드 사이의 배출 갭의 폭은 주변 영역에서부터 장치 패턴의 능동 영역 내측으로의 정적 충전물이 유동하는 것을 방지하도록 확장될 수 있다(만일 다른 목적을 위해 충분히 확대되어 있지 않을 경우).
매트리스 장치용 고속 구동 회로는 이온 침투 다결정 실리콘 박막 트랜지스터로 형성되지만, 상기 구동 회로상의 주입 배출 손상의 영향은 매트릭스의 전체 라인이 작동되지 않는다는 것이다. 본 발명에 따른 배출갭으로 박막 영역에 의해 형성된 침투 배출 통로는 구동 회로내에 그리고 구동 회로와 매트릭스 사이에서 합체시키기에 특히 적당하다. 따라서, 본 발명에 따른 제조 장치에서, 기판상에 형성된 박막 회로 소자의 패턴은 스위칭 소자의 매트릭스 및 매트릭스의 평행선을 구동하기 위한 구동 회로를 포함하며, 박막 평행 트랙은 평행선을 위한 부품을 형성하며, 배출 통로는 매트릭스의 회로 소자로부터 그리고 구동 회로의 회로 소자로부터 멀리 연장되는 것이 특징이다.
본 발명에 따른 다른 특징은 첨부된 도면을 참고로 예의 방식으로 설명될 본 발명의 실시예에 상세히 설명된다.
모든 도면은 개략적이며 치수로되어 있지 않다. 도면의 부품중 관련 치수 및 크기는 명료성 및 도면에서 설비를 위해 확대 또는 축소한 크기로 도시했다.
본 발명은 절연 기판(1)상에 형성된 박막 회로 소자를 포함한 장치는 광범위하고 폭넓게 전자 장치 제조시에 사용될 수 있다. 제1도에 도시한 것과 같은 장치는 예컨대 기판(1)상에 그리고 디스플레이의 정면 플레이트(도시하지 않음)상에 각각 위치된 대향 전극사이의 각 소자(2)의 매트릭스를 가진 능동 매트릭스 액정 표시 장치일 수 있다. 따라서, 기판(1)은 디스플레이의 백플레인(backplane)을 제공하고 화소 스위칭 소자(3, 예컨대 박막 트랜지스터) 및 관련 구동 회로[4, 5, 6, 예컨대 박막 트랜지스터(15)로 형성된]의 매트릭스를 수반한 값싼 글라스일 수 있다.
소자(2, 3)및 구동 회로(4, 5, 6)의 매트릭스는 공지된 방법으로 함께 구성, 배열 및 접속될 수 있다. 따라서, 개별 소자(2)는 시프트 레지스터 스테이지의 출력 기구 스테이지를 포함한 구동 회로(4, 5)로부터의 매트릭스의 횡렬 컨덕터(7)에 계속 가해진 스캐닝 시그널을 이용한 공지된 방법으로 기억 장치의 어드레스를 넣는다. 종렬 구동 회로(6)는 예컨대 각 종렬 컨덕터(8)를 위한 개별 샘플과 홀드 회로를 기억 장치의 어드레스에 넣은 시프트 레지스터를 포함할 수 있다.
그러나, 능동 매트릭스 평면 디스플레이 대신에, 제1도의 장치 배열은 각 저장 소자(2, 예컨대 박막 캐패시터)를 기억 장치의 어드레스에 넣고 관련 회로(4, 5, 6)에 의해 구동된 스위칭 소자(3)의 매트릭스를 기판(1)상에 포함한 예컨대 데이타 저장을 하는 완전히 다른 기능을 하도록 설계된다. 다른 형태에서, 전자 장치는, 박막 이미지 감지 소자(예컨대 광 다이오드)의 어레이를 기억 장치의 어드레스에 넣는 작용을 하고 박막 기술로 기판(1)상에 형성된 관련 회로(4, 5, 6)에 의해 구동된 스위칭 소자(3)를 가진 이미지 센서일 수 있다.
소자(2, 3) 및 구동 회로(4, 5, 6)의 매트릭스를 형성한 박막 회로 소자의 패턴은 박막 평행 트랙의 몇 그룹을 포함하는데, 이 그룹의 예는 일단의 종렬 컨덕터(8), 횡렬 컨덕터(7) 및 횡렬 구동 컨덕터(9)가 제1도에 개략적으로 도시되어 있다. 또한, 제1도는 본 발명에 따라 형성되고 일단의 트랙인 컨덕터(7, 9)내로부터 기판(1)의 주변 외측으로 연장한 주입 배출 통로(10)를 포함한 것이 개략적으로 도시했다. 통로(10)는 장치의 제조시에 이온 주입 단계에서 컨덕터(7, 9)의 충전물을 이동하도록 작용한다.
따라서, 박막 회로 소자의 패턴은 기판(1)상에 다양한 재료의 박막을 증착시키는 단계와, 원하는 패턴으로 박막을 에칭하는 단계와, 박막중 적어도 하나의 영역에 이온을 주입하는 단계로 공지된 공정에 의해 형성된다. 제2도는 박막 트랜지스터(15)의 형성시에 이온 주입 단계를 도시한 것이다. 이 주입 단계는 각 트랜지스터의 본체와 트랜지스터 사이의 가능한 상호 접속 트랙을 형성하도록 에칭되는 실리콘 박막(11)을 기판(1)상에 증착시키는 단계와, 예컨대 트랜지스터(15)의 게이트 절연체를 형성하기 위해 실리콘 이산화물인 절연체(13)를 증착 및 에칭시키는 단계와, 트랜지스터(15)의 게이트 전극과 회로 패턴에서 상호 접속 트랙[예컨대 컨덕터(7, 9)]의 대부분을 형성하도록 실리콘 박막 패턴(12)을 증착 및 에칭하는 단계로 처리된다. 제3도는 제2도의 주입 단계에서 박막 패턴(11, 12)의 패턴을 도시한 것이다. 박막 패턴(11)의 패턴은 박막 패턴(12)의 실선과 구별하기 위해 제3도에 파선으로 도시되어 있다.
주입 단계는 실리콘 박막 패턴[12, 트랜지스터 게이트 및 컨덕터(7, 9)을 포함함]과, 실리콘 박막 패턴[11, 예컨대 게이트 박막 패턴(12)에 의해 마스크되지 않은 트랜지스터 본체 부품에서 소스 및 드레인 영역을 형성하기 위함]을 침투 및 불순물을 첨가하기 위해 기판(1)에서 적당한 도판트(예컨대, 인)의 고에너지 이온의 패턴(30)의 비임을 기하는 단계를 포함한다. 박막 패턴(11, 12)의 주입 도핑은 침투된 영역의 전도성을 증가시킨다. 컨덕터(7, 9)의 그룹내로부터 외측으로 연장한 배출 통로(10)가 존재함으로서 이온의 주입 동안에 과잉 충전물이 패턴(11, 12)상에 설정되는 것을 방지한다. 패턴(11, 12)상의 충전물은 이온 자체의 충전물로부터 그리고 이온을 함유한 박막 재료와 기판의 충격으로부터 생긴다. 배출 통로(10)가 없을 때에, 패턴(12)의 충전물은 길이부의 컨덕터(7, 9)의 부품을 흩트릴 뿐만아니라 박막 패턴(11, 12) 사이의 게이트 절연체(13)의 절연체 방전을 때때로 야기시키는 것을 출원인은 발견하였다.
본 발명에 따르면, 주입 배출 통로의 각각은 제3도에서의 평행 트랙[또는 제1도의 컨덕터(7)와, 제3도에서는 도시하지 않음]과 상호 배치되는 일련의 특별한 박막 통로(10)로 형성된다. 박막 통로(10)의 각각은 이온의 충격 및 주입시에 발생하는 충전물의 누설이 이온 주입 단계에서 발생하는 배출 갬(20)에 의해 인접 컨덕터[9 또는 (7)]로부터 분리된다. 제3도는 시프트 레지스터 스테이지와 출력 구동 스테이지 사이에서 컨덕터(9)의 종방향을 따라 다른 위치에서 네개의 배출 통로를 제공하는 특별 영역의 통로(10)의 제1시리즈, 제2시리즈, 제3시리즈 및 제4시리즈를 도시한 것이다. 각 시리즈의 영역은 배출 갭 보다 긴 공간에 의해 인접 시리즈의 영역으로부터 분리된다. 따라서, 주입 충전물은 컨덕터(9)의 종방향에 횡방향으로 그에 따라 구동 회로(4, 5)의 박막 트랜지스터(15)로부터 멀리 분산된다. 제3도에 도시한 바와같이, 네개의 배출 통로(10)의 최외측 영역은 기판(1)의 주변에서 모션 영역(21)과 일체로 접속될 수 있으며, 주입 동안에 상기 모션 영역(21)은 적당한 배출 포텐셜(V, 예컨대 주입 기계에서 접지점)에 접속될 수 있다. 이러한 모선 영역(21)과 제1통로(10)사이의 갭(22)은 능동 장치 영역내의 다른 통로(10)사이의 갭(20)보다 클 수 있다.
제4도는 제조의 최종 단계에서 제3도의 회로 패턴을 도시한 것이며, 제4도의 회로 패턴은 소비자에게 판매하는 제조된 장치일 수 있다. 제4도에 도시한 바와같이, 다른 박막 트랙 패턴(30, 도면에서 명료성을 위해 제4도에 음영으로 도시함)은 증착 및 에칭에 의해 형성된다. 다른 트랙 패턴(30)은 알루미늄과 같은 금속일 수 있으며, 종렬 컨덕터(8)와, 출력 구동 스테이지의 트랜지스터(15)용 접속 트랙과, 시프트 레지스트 스테이지[시프트 레지스터 자체의 평행 출력의 가능한 선택 트랜지스터(15)를 포함함]용 접속 트랙을 제공한다. 제4도에 도시한 바와같이, 컨덕터(9)의 횡방향으로 연장하는 패턴(30)의 트랙의 대부분은 배출통로(10)의 다른 시리즈 사이의 공간에 적용된다. 트랙 패턴(30)은 접촉 윈도우가 절연층에 존재하는 것을 제외하고 중간 절연층에 의해 영역의 대부분상에서 하부 박막 패턴(11, 12)으로부터 절연된다. 이 접촉 윈도우는 트랙 패턴(30)의 실선 내측에서 실선의 장방형 또는 직사각형으로 제4도에 도시했다.
배출 통로(10)가 배출 갭(20)에 의해 컨덕터(9)로부터 분리되기 때문에, 이 통로(10) 및 컨덕터(9)는 패턴(12)을 형성하는데 사용하는 것과 동일한 에칭 단계를 사용하여 동일 박막 패턴(12)으로부터 형성될 수 있다. 갭(20)은 컨덕터(9) 및 통로(10) 사이의 정상 누설에 의해 주입 충전물의 배출이 발생하는 폭[통로(10)와 컨덕터(9)사이]이 충분히 작다. 5㎛(마이크로미터)의 최소 허용가능한 간격으로 래이아웃 규칙에 따른 박막 기술의 경우에, 갭의 폭은 5㎛이다. 제3도 및 제4도의 특정 실시예에서, 컨덕터(9) 및 배출 통로(10)는 하기의 크기를 가지는데, 예컨대 컨덕터(9)는 피치가 46㎛인 폭이 6㎛이며, 트랙 사이에 상호 배치된 통로(10)는 통로(10)와 인접 컨덕터(9)사이에 5㎛의 배출 갭으로 폭이 30㎛이다. 통로(10)의 인접 시리즈 사이의 간격은 트랙 패턴(30)이 통로(10)와 중첩함이 없이 인접 시리즈사이에 트랙 패턴(30)을 적용하는데 필요한 최소 간격이며, 그에 따라 이 영역에서, 통로(10)는 설명될 실시예에서 예컨대 길이가 8㎛일 수 있다. 긴 통로(10)를 인접 컨덕터(9)의 종방향에 평행한 방향에서 일련의 짧은 통로(10)로 분할하는 것이 생산율 이유에서 유리할지라도, 다른 영역에서의 통로(10)는 보다 길 수 있다.
제5도는 컨덕터(9)의 종방향과 평행하게 놓인 일련의 짧은 영역(10a, 10b, 10c, 10d)으로 통로(10)의 분할을 도시한 것이다. 배출 갭(24)은 영역(10a 내지 10d) 사이에 존재할 뿐만아니라 각 영역과 컨덕터(9)사이에 배출 갭(20)이 존재한다. 갭(20)이 작을 때(예컨대 래이아웃 규칙에 의해 허용된 최소 간격), 짧은 회로는 제조 공정의 결과로서 영역(10)와 컨덕터(9)사이에 우연히 발생될 수 있다. 통로(10)가 길다면, 짧은 회로가 동일 통로(10)의 양측면상에서 발생활 확률은 증가하며, 그러하 발생률은 양호한 장치의 생산율을 감소시켜 인접 컨덕터(9)를 짧은 회로로 만든다. 그러나, 일련의 짧은 영역(10a 내지 10d)으로서 통로(10)를 제공함으로서, 하나의 짧은 회로로된 짧은 영역(10a, 10b, 10c 또는 10d)의 양측면의 유사성은 크게 감소된다. 제5도의 형상은 제3도 및 제4도에서의 컨덕터(9)에 횡방향으로 연장한 배출 통로(10)를 위해 사용될 수 있다. 그러나, 제5도의 형상은 인접 컨덕터(9)의 종방향으로 평행하게 또는 인접 트랙사이로 연장하는 배출 통로(10)를 제공하도록 다른 장치 영역에 사용될 수 있으며, 그러한 통로의 실시예중 특정 실시예에서, 갭(20)은 인접 트랙(9)사이의 15㎛ 공간에서 영역(10a, 10b, 10c, 10d)에 적용하도록 그 자체 폭이 5㎛인 컨덕터(9)와 영역(10a, 10b, 10c, 10d) 사이의 폭이 5㎛일 수 있다.
제3도 및 제4도는 스테이지 사이에서 본 발명에 따른 배출 통로(10) 및 제1도의 횡렬 구동 회로를 도시한 것이다. 유사하게, 본 발명에 따른 배출 통로(10)는 제1도에 도시한 것과 같은 소자(2, 3)의 종렬 컨덕터(7)와 상호 배치된다. 본 발명에 따른 배출 갭(20 또는 24)을 구비한 배출 통로(10)는 박막 패턴(11)의 회로 소자 영역 사이에 상호 배치된 박막 패턴(11)으로 형성될 수 있다. 더우기, 본 발명에 따른 배출 통로(10)는 종렬 구동 회로(6)의 박막 패턴내에 제공될 수 있다.
상술로부터 다른 변형 및 변경은 본 기술분야에 숙련된 자들에 의해 이뤄질 수 있다. 그러한 변형 및 변경은 박막 전자 장치 및 그 부품의 설계, 제조 및 이용시에 이미 공지되고, 상술한 바와같은 특징에 부가하여 또는 특징 대신에 사용할 수 있는 동등성 및 다른 특징으로 포함한다. 특허 청구범위가 특징부의 조합으로 본 출원은 짜여져 있지만, 특허 청구범위에서 청구한 본 발명과 관련 있든지 또는 없든지 간에 또는 본 발명을 실시하는 동일 기술적 문제의 모두를 수반하든 수반하지 않든지 간에 명백하게 또는 함축적으로 및 개괄적으로 여기에 설명한 특징부의 신규한 특징이나 신규한 조합은 본 발명을 설명한 영역에 포함된다. 새로운 청구범위는 그러한 특징부 또는 본 출원이나 이로부터 분할되는 다른 출원의 절차시에 그러한 특징부에 조합하여 간명하게 기재되어 있다.

Claims (8)

  1. 기판상에 다양한 재료의 박막을 증착하는 단계와, 박막을 원하는 패턴으로 에칭하는 단계와, 박막중 적어도 하나의 영역에 이온을 주입하는 단계에 의해 얻어진 박막 회로 소자가 그위에 형성된 절연 기판을 가지며, 상기 주입 단계에 앞서, 일단의 트랙과 배출통로를 포함하는 박막 패턴이 상기 기판상에 형성되며, 상기 배출 통로는 상기 일단의 트랙내로부터 기판의 주변을 향해 외측으로 연장되며 이온 주입 동안에 트랙의 충전물을 이동시키는 작용을 하는 전자 장치 제조 방법에 있어서, 상기 박막 패턴에는, 배출 통로의 길이를 따라, 통로의 연속 박막 영역을 분리하고 이온 주입 단계중에, 충전물이 통로의 분리된 연속 영역 사이에서 누출되는 일련의 배출 갭이 제공되며, 일단의 트랙은 통로의 인접 영역으로부터 각 배출 갭에 의해 분리되는 것을 특징으로 하는 전자 장치 제조 방법.
  2. 제1항에 있어서, 상기 배출 통로는 트랙의 종방향에 대한 횡방향으로 연장된 일련의 박막 영역을 포함하며, 일련의 영역 각각은 일단은 평행 트랙과 상호 배치되어 있는 것을 특징으로 하는 전자 장치 제조 방법.
  3. 제2항에 있어서, 트랙의 종방향을 따라 다른 위치에서 각각 제1 및 제2 배출 통로를 제공하도록 영역중 적어도 제1 시리즈의 영역 및 제2 시리즈의 영역이 형성되며, 제1 시리즈의 영역은 배출 갭 보다 긴 공간에 의해 제2 시리즈의 영역으로부터 분리된 것을 특징으로 하는 전자 장치 제조 방법.
  4. 제3항에 있어서, 이온 주입 단계 이후에, 트랙의 그룹에 대해 횡방향으로 연장된 다른 박막 트랙이 제1 및 제2 시리즈 영역사이의 공간에 제공되는 것을 특징으로 하는 전자 장치 제조 방법.
  5. 제1항에 있어서, 기판상에 형성된 박막 회로 소자의 상기 패턴은 스위칭 소자의 매트릭스 및 매트릭스의 평행선을 구동시키기 위한 구동 회로를 포함하며, 상기 박막 평행 트랙은 평행선을 위한 구동 회로의 부품을 형성하며, 배출 통로는 매트릭스의 회로 소자로부터 그리고 구동 회로의 회로 소자로부터 멀리 연장되는 것을 특징으로 하는 전자 장치 제조 방법.
  6. 제1항에 있어서, 상기 배출 통로의 최외측 박막 영역은 기판의 주변 영역으로 연장되는 것을 특징으로 하는 전자 장치 제조 방법.
  7. 제6항에 있어서, 주변 영역에서 상기 최외측 박막 영역이 이온 주입 단계에서 배출 포텐셜에 접속되는 것을 특징으로 하는 전자 장치 제조 방법.
  8. 상기항중 어느 한 항에 따른 방법에 의해 제조되는 것을 특징으로 하는 전자 장치.
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Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR970006733B1 (ko) * 1993-12-14 1997-04-29 엘지전자 주식회사 박막트랜지스터 제조방법
GB9416899D0 (en) * 1994-08-20 1994-10-12 Philips Electronics Uk Ltd Manufacture of electronic devices comprising thin-film circuitry
JP3122003B2 (ja) * 1994-08-24 2001-01-09 シャープ株式会社 アクティブマトリクス基板
US5985690A (en) * 1995-01-30 1999-11-16 Nec Corporation Method of manufacturing contact image sensor
JP3072707B2 (ja) * 1995-10-31 2000-08-07 インターナショナル・ビジネス・マシーンズ・コーポレ−ション 液晶表示装置及びその製造方法
JP2001194685A (ja) * 2000-01-06 2001-07-19 Hitachi Ltd 液晶表示装置
CN100349038C (zh) * 2003-04-25 2007-11-14 胜华科技股份有限公司 具尖端放电的显示面板传导金属线布局方法及装置
US7791679B2 (en) 2003-06-06 2010-09-07 Samsung Electronics Co., Ltd. Alternative thin film transistors for liquid crystal displays
US7397455B2 (en) * 2003-06-06 2008-07-08 Samsung Electronics Co., Ltd. Liquid crystal display backplane layouts and addressing for non-standard subpixel arrangements
US8035599B2 (en) 2003-06-06 2011-10-11 Samsung Electronics Co., Ltd. Display panel having crossover connections effecting dot inversion
US7187353B2 (en) * 2003-06-06 2007-03-06 Clairvoyante, Inc Dot inversion on novel display panel layouts with extra drivers
US20040246280A1 (en) * 2003-06-06 2004-12-09 Credelle Thomas Lloyd Image degradation correction in novel liquid crystal displays
US7209105B2 (en) * 2003-06-06 2007-04-24 Clairvoyante, Inc System and method for compensating for visual effects upon panels having fixed pattern noise with reduced quantization error
US8003479B2 (en) * 2006-03-27 2011-08-23 Intel Corporation Low temperature deposition and ultra fast annealing of integrated circuit thin film capacitor

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5954269A (ja) * 1982-09-22 1984-03-29 Seiko Epson Corp 薄膜半導体装置
JPH0814667B2 (ja) * 1984-05-28 1996-02-14 セイコーエプソン株式会社 半導体装置の製造方法
US5210045A (en) * 1987-10-06 1993-05-11 General Electric Company Dual dielectric field effect transistors for protected gate structures for improved yield and performance in thin film transistor matrix addressed liquid crystal displays
JPH0724261B2 (ja) * 1989-01-20 1995-03-15 株式会社東芝 半導体装置の製造方法
NL8900239A (nl) * 1989-02-01 1990-09-03 Philips Nv Protectie-element en werkwijze ter vervaardiging daarvan.
EP0493113B1 (en) * 1990-12-28 1997-03-19 Sharp Kabushiki Kaisha A method for producing a thin film transistor and an active matrix substrate for liquid crystal display devices
DE69209678T2 (de) * 1991-02-01 1996-10-10 Philips Electronics Nv Halbleiteranordnung für Hochspannungsverwendung und Verfahren zur Herstellung
JPH04316320A (ja) * 1991-04-16 1992-11-06 Nec Yamagata Ltd 半導体装置の製造方法
JPH05109641A (ja) * 1991-10-18 1993-04-30 Fujitsu Ltd イオン注入方法
JPH05304154A (ja) * 1992-04-28 1993-11-16 Nec Corp 半導体装置

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Publication number Publication date
KR940016935A (ko) 1994-07-25
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JPH0713201A (ja) 1995-01-17

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