CN1121741C - 半导体器件及其制造方法 - Google Patents
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Abstract
一种适用于有源矩阵式液晶显示器的绝缘栅场效应晶体管。其沟道长度，即源区与漏区的间距被做成大于栅极沿沟道纵向所占的长度。在沟道区内，源区与漏区的侧面上形成有偏移(offset)区。这些偏移区不受或受到极微弱的来自栅极的电场作用。
Description
本发明涉及有源矩阵式电光器件，更具体地说，涉及一种可应用于有源矩阵式(active-matrix)液晶电光器件之类并具有最佳开关特性的场效应晶体管。本发明还涉及制造这种场效应晶体管的方法。
现有技术用于有源矩阵式液晶电光器件的薄膜绝缘栅场效应晶体管的结构，如图2所示。在绝缘基片9上形成有阻挡层8。具有源区4，漏区5和沟道区3的半导体层形成于阻挡层8上。在该半导体层上层叠有栅绝缘膜2和栅极1。层间绝缘膜12形成在栅绝缘膜2和栅极1上。源极6和漏极7形成于层间绝缘膜12和半导体层上。
这种现有技术的绝缘栅FET的制造，按序描述如下：首先，借助用SiO2作为耙的溅射法在玻璃基片9上产生阻挡层8。然后，借助等离子体加速的CVD法形成半导体层并为构成具有源，漏和沟道区的半导体层而构图。然后，溅射氧化硅，以形成栅绝缘膜2。接着，利用低压CVD法，产生被高掺磷并用于构成栅极的导电层。然后，为形成栅极1而对导电层构制图样。此后用该栅极作掩模，植入掺杂剂的离子，从而制成源区4，和漏区5。然后，对该层制品进行热处理，以激活它。
以这种方式制成的绝缘栅FET，其栅极1沿沟道纵向所占的长度基本上与标号10所表示的沟道长度相同。在n构道结构情况下，这种结构的FET之电流一电压特性示于图3。这种FET的缺点在于：在反偏区13中，漏电流随着加在源和漏区间的电压升高而增大。在该器件用于有源矩阵式液晶电光器件时，若漏电流以这这种方式增大的话，则在非写周期期间，借助写电流30而储存于液晶29中的电荷就象图5(A)中所示通过该器件漏电部分的漏电电流31那样被释放掉了。照这样，是不可能获得良好对比度的。
解决这一问题的传统做法是如图5(B)所示，附加一个用以保持电荷的电容器32。然而，为构成这种电容器，必须要有由金属互连制成的电容电极。这导致孔径比(aperture ratio)的减小。还有，据说，孔径比是通过用ITO的透明电极来制造这种电容而得以改善的。然而，该方法需要一多余工序(excess process)，因而不受欢迎。
在这种绝缘栅FET的源和漏极中只有其中之一同一个电容性器件或一电容器相连，而且该晶体管用作开关器件的场合下，例如，在众所周知的一晶体管/单元型(1 transistor/cell type)的动态随机存取存储器(DRAM)的情况下，或在其每个象素具有如图5(A)或5(B)所示电路的有源液晶显示器的情况下，人们知道：电容器上的电压是会因为栅极与漏极或源极之间存在寄生电容而变化的。
这个电压的变量V与栅压VG和寄生电容成正比，而与电容器和寄生电容的电容量之和成反比。因此，通常在制造该晶体管时借助自动调整技术去减小寄生电容量，从而抑制电压的变化。但是，当器件的尺寸减小时，寄生电容的影响则增大到即使采用自动调整法也不容忽略不计的程度。
就设法减小变量V而言，现已提出一种新的方法。具体地说，如图5(B)所示，除本身的容性器件外还并联有一电容器，以增大该容性器件的视在电容量。然而，正如前而已述，对DRAM而言，该电容器的面积增大不能被忽略不计。对液晶显示器而言，不能忽略不计数值孔径的减小。
本发明的一个目的就是提供一种没有上述诸问题的绝缘栅FET。
上述目的的实现途径是将绝缘栅FET中的沟道长度，即源区与漏区的间距，制作成大于栅极沿沟道的纵向(沟道长度方向)所取的长度，从而使偏移(offset)区分别形成于同源区和漏区相接触的那些沟道区的部位内。所述偏移区不受栅极的电场作用，或受到极微弱的栅极电场的作用。这种器件的电流一电压特性示于图4中。
本发明的另一目的是提供前段所描述的这种绝缘栅FET的加工方法。
本发明的其它目的及特征将在以下对其的说明中显现。
图1是根据本发明的一种半导体器件的截面视图；
图2是传统半导体器件的截面视图；
图3是表示图2所示传统型半导体器件的电流—电压特性曲线图；
图4是显示图1所示新型半导体器件的电流电压特性曲线图；
图5(A)和5(B)是传统型有源矩阵式液晶电光器件的部分电路图；
图6是根据本发明实例1的有源矩阵式液晶电光器件的一部分电路图；
图7是图6所示新型有源矩阵式液晶电光器件的那部分平面视图；
图8(A)至8(F)是图6和7所示新型有源矩阵式液晶电光器件的部分截面视图，示出了制造该器件的步骤；
图9是表示本发明实例2的P-沟道TFT(薄膜晶体管)的电流电压特性曲线图；
图10是表示本发明实例2的n沟道TFT的电流—电压特性曲线图；
图11是说明实例2的漏极电流对阳极化膜的厚度的关系曲线图；
图12是说明实例2之阈值电压对阳极化膜之厚度的关系曲线图；
图13是说明实例2之电场迁移率对阳极化膜之厚度的关系曲线图；
图14(A)至14(D)是实例2的薄膜晶体管的部分截面示图，示出了制造该器件的次序；
图15(A)至15(C)，是图14(A)至14(D)所示薄膜晶体管的顶视图，示出了该器件的制造次序；
图16(A)至16(F)是本发明实例1的有源矩阵式液晶电光器件的部分截面视图；
图17(a)和17(b)是表示薄膜晶体管特性的曲线图；
图17(c)至17(f)是说明本发明薄膜晶体管之工作原理的示意图；
图18(A)至18(D)是本发明实例5之薄膜晶体管的截面视图，示出了制造该器件的次序；
图19(A)至19(D)是本发明实例6的薄膜晶体管的截面视图；示出了制造该器件的次序；
图20是本发明实例6之有源矩阵式液晶电光器件的平面视图；
图21是本发明实例7的有源矩阵式液晶电光器件的一部分电路图；
图21(A)和21(B)是说明图21所示有源矩阵式液晶电光器件的工作的原理图；
图22(A)至22(C)是本发明实例6的薄膜晶体管的顶视图，示出了制造该器件的顺序。
参见图1，该图示出了本发明场效应晶体管的基本结构。该晶体管具有绝缘基片105和建立在该基片105上的阻挡层104。成为源区100，漏区101和沟道区109的半导体层建立在阻挡层104上。在沟道区109上形成有栅绝缘膜110。栅极111形成于栅绝缘膜110上。属于绝缘层的氧化层112形成于栅极111上。该氧化层112是通过对一种可被阳极化的材料进行阳极化而形成的。源极102及漏极103是使其分别同源区和漏区相接触而形成的。图1中未示出层间隔离膜，但在栅极或连至该栅极的引线与源、漏区，或连至源或漏极的引线之间的寄生电容量成为问题的场合可用先有技术的同样方式形成层间隔离膜。这方面的实例将在后面描述。
仍参见图1，成为栅极111和氧化层112的栅极部分是由可被阳极化的材料制成。该栅极部分的表面部分被阳极化而形成氧化层112。待植入离子的源区100和漏区101之间的距离，即，沟道长度108比栅极111沿沟道纵向所占的实际长度长出大约两倍于氧化层112的厚度值。所述栅极部分包含金属或半导体。栅极部分的材料主要选自钛(Ti)，铝(Al)，钽(Ta)，铬(Cr)和硅(Si)之一。另一方面，栅极部分也可由这些材料中的某些合金制成。
因此，沟道区109的那些位于从形成于栅极两侧上的氧化层112部分引伸的栅绝缘膜110的相对两侧上之部分106和107不受栅极电场的作用或经受比直接处于栅极下的那些部分要弱得多的电场作用。这些区域106和107，特别是在结晶度和剂量方面可与沟道区相比的场合下，此后称其为偏移区。
这些区域106和107可由掺杂的非晶体材料构成。更严格地说，区域106和107的唯一必要条件是其结晶度次于相邻的源区100和漏区101。例如，若源区100和漏区101是由具有大结晶颗粒的多晶硅构成的话，则区域106和107只需由结晶度稍优于非晶硅的半非晶硅或非晶硅构成。若区域100和101是由半非晶硅构成，则区域106和107可由非晶硅构成。当然，这些非晶体材料是需要经过充分处理而使其呈现半导体性能的。例如，为了最大限度地减少空键，必须借助氢或某种囟素来充分减少这类键。
通过形成这些非晶体区就可获得如图17(a)所示的良好的TFT特性。图17(b)示出了先有技术的绝缘栅晶体管结构的一薄膜晶体管的电流一电压特性。正如比较这些特性曲线时可见到的，当采用先有技术方法时，可观测到反向漏电流很大。根据本发明方法，由于形成大致为非晶体的区域，从而改善了该特性。也就是说，掺杂非晶区的形成获得了如先前已述的偏移区的形成同样的优点。
为什么非晶体区域的形成会改善该特性是无法完全理解的。一个可能的原因如下所述：在非晶体区域中，添加的掺杂元素以低于晶体区域中的速率被离子化。因此，若以相同剂量添加掺杂剂，则非晶体区表现它们具有较低的掺杂剂浓度。也就是说，形成了大致类似于轻参杂的漏区的区域。例如，非晶态硅室温下的电离率为0.1-10％，这比几乎为100％电离率的单晶或多晶半导体要低得多。
另一可能原因是非晶态的带隙大于结晶态的带隙。例如，这可通过图17(e)和17(f)的能带图来解释。就通常轻掺杂的漏区结构晶体管而言，源、沟道和漏区之间的能带示于图17(c)和17(d)中。中段提升部分表示沟道区。阶梯部分表示轻掺杂漏区。图17(c)示出了栅极未加电压时的情况。当栅极施加以大的负电压时，便出现图17(d)所示情况。此时，在源区与沟道区之间以及沟道区与漏区之间存在禁带，从而防止诸如电子和空穴之类的载流子的运动。不过，这些载流子可利用隧道效应或以跳过带隙内的陷阱能级(traplevel)的方式通过带隙。在不属轻掺杂漏区结构的一般薄膜晶体管(TET)中，带隙宽度较小，故更易于流过电流。这被认为是反向漏泄。这种现象对TFT来说尤为显著，并可能由归因于晶粒边界的许多陷阱能级所引起，因为TFT是由诸如多晶体等的多相材料制成的。
当增大轻掺杂漏区中的带隙时，上述的反向漏电流便减小。这种实例示于图17(e)和17(f)中。图17(e)示出了未将电压施加到栅极时的情况，图17(f)示出栅极加有大的负电压时的情况。当如图17(f)所示施加一负压时，则正如比较图17(f)与图17(d)时所见，源区和沟道区之间的带隙宽度以及沟道区和漏区之间的带隙宽度均大于图17(d)所示情况中的相应宽度。隧道效应大大地受隧道阻挡层的宽度(在此情况下为带隙宽度)的影响。随着带隙宽度的稍微增大载流子穿透带隙的概率大大减小。再者，经由局部能级的跃迁是一种合成隧道效应，因此，当带隙宽度增大时，穿述带隙的概率会急剧下降。由于这些理由，故认为使轻掺杂漏区具有大带隙是有利的。非晶硅的带隙是1.5至1.8eV，而多晶硅的带隙为1.1eV。若轻掺杂漏区采用具有这样宽带隙的材料，则会产生相当理想的情况。
为制造根据本发明的半导体器件，尤其是制造具有上述偏移区的半导体器件，在成为源区，漏区和沟道区的半导体层以及栅绝缘层110形成之后用能被阳极化的材料建立栅极部分接着，将赋予半导体层为P型或n型的掺杂剂离子植入该半导体层，以形成源区100和漏区101。此后，对栅极部分的表面进行阳极化(阳极氧化)，以产生栅极111和氧化层112。此后，再进行热处理或其它步骤。
另一种方法是：先形成半导体层和栅绝缘层110，再用能被阳极化的材料制作栅极部分，接着，对栅极部分的表面进行阳极化(阳极氧化)，以形成栅极111和氧化层112。然后，将掺杂剂离子植入半导体层，以赋予其为P或n型，同时形成源区100和漏区101。此后，完成热处理。
在实施这些步骤过程中，可容易地和可靠地制作其沟造长度大于沿沟道纵向所占的栅极长度的绝缘栅FET，而不会产生因掩膜偏差所引起的性能变化。
制造具有非晶体区的新型半导体器件的另一种方法是一开始形成成为源区，漏区和沟道区的半导体层以及栅绝缘层110。然后，用能被阳极化的材料制造栅极部分。接着，植入掺杂剂离子，以使半导体层掺杂成P型或n型。因此，使半导体层制成非晶体的。形成源区100，漏区101，及其毗邻的非晶体区106和107。此后，对栅极部分的表面部分进行阳极化，以形成栅极111和氧化层112。此时，对栅极表面进行氧化再处理。然后，当借助应用激光退火或闪光灯退火技术的自调整工艺将栅极部分用作掩膜时，只有源区100和漏区101可被再结晶。这一工艺过程属于自调整型式，因为栅极部分遮蔽了位于栅极部分下面的底层掺杂区，故禁止了这些掺杂区的再结晶。
在利用离子植入工艺的地方，由离子的二次扩散引起的掺杂区的范围(spreading)可根据离子的加速能量而算出。再者，栅极的再处理是由氧化层的厚度确定的，因此，再处理也被取作为一个设计参数。根据本发明，可通过精确设计而达到栅极和掺杂区之间位置关系的最佳化。更具体地说，可按公差小于10nm来控制氧化层的厚度。此外，在离子植入期间所产生的二次散射可按与此同一数量级的允差来加以控制。因此，制造期间，可将位置关系控制到允差小于10nm。
由此可见，本发明无需更精确的掩膜调整。由本发明方法生产的产品损耗率是很低的。更确切地说，本发明器件具有大大改善的各项性能。下面给出了本发明的一些实例。实例1
采用根据本发明的对角线为1英寸的液晶电光器件制造用于电视摄象机的反光镜。该器件有387×128个象素，该反光镜用高迁移率的TFT(薄膜晶体管)在低温工艺中制得。用于本例中的液晶电光器件之基片上各有源元件的配置示于图7中。图6是本例的电路示意图。制造步骤示于沿直线A-A′和B-B′所裁取的图8(A)至8(F)中。沿直线A-A′所取横截面表示一n沟道TFT。沿直线B-B′所取横截面表示一P沟道TFT。
在图8(A)中，玻璃基片51由一种廉价材料构成并经历了700℃以下，例如600℃左右，的热处理。借助磁控管RF(高频)溅射工艺，在玻璃基片51上溅射氧化硅至厚度为1000至3000埃()，以形成阻挡层52。其环境条件是100％的氧气。在150℃温度下形成该膜。磁控管输出功率为400至800度。压力为0.5Pa。所用的耙是由石英或硅的一种单晶体构成。沉积率为30至100/分。
用低压CVD(LPCVD)，溅射，或等离子加速CVD方法在该阻挡层52上形成硅膜。在用低压CVD法形成硅膜的场合，则要在低于结晶温度100至200℃(例如450至550℃)的某一温度，例如在530℃，下，将乙硅烷(Si2H6)或三硅烷(Si3H8)加入CVD设备中，反应炉内部压力为30至300Pa。淀积率为50至250/分钟。为使P沟道和n沟道TFT具有大致均匀的阈值电压Vth，可将乙硼烷形式的浓度为1×1015至1×1018原子/cm3的硼添加至该膜。
在用溅射法的情况下，进行溅射前的背压为1×10-5pa或更小。用一种单晶硅作为耙。该工艺过程在添加了20-80％氢气的氩气环境下实现。例如，氩气占20％，而氢气占80％，在150℃时形成该膜。RF的频率为13.56MHz。溅射输出功率为400至800瓦。压力为0.5Pa。
在用等离子加速CVD法形成硅膜的场合，例如，温度为300℃。采用甲硅烷(SiH4)或乙硅烷(Si2H6)。这类材料被导入PCVD设备。在施加13.56MHz的RF电功率下形成硅膜。
通过采用这些方法而形成的硅膜的氧含量最好为5×1021原子/cm3或更小。若氧浓度高时，则难以结晶出硅膜。结果，必需提升热处理温度或延长热处理的时间。反之，若氧的浓度过低，则由于背光引起断开状态下的漏电流增大。因此，其适宜浓度范围为4×1019至4×1021原子/cm3。氢浓度为4×1020原子/cm3，它是4×1022原子/cm3的硅浓度的1原子百分比。
在用上述任一方法形成500至5000，例如1500厚的非晶硅薄膜之后，将该层膜置于无氧化性的环境条件下以450至700℃中等温度经历12至70小时的热处理。例如将该层膜置于600℃的氢气室内。由于非晶硅氧化膜是在硅膜下面的基片表面处形成的，故在这种热处理期间，不存在特有的核(Specific nuclei)。因此，整层受到均匀处理。也就是说，膜的形成期间，假设为非晶体结构。氢气只是被混入其内。
经过热处理，硅膜从非晶态转为较高有序态(more highlyordered-state)。硅膜部分呈现结晶状态。特别是，在硅膜成形期间呈现比较有序状态的那些区域趋于结晶化。然而，介于这些较高有序区之间的硅原子使这些区联在一起，因此，硅原子彼此吸引。用激光喇曼分光术的测量已经表明：存在硅单晶从522cm-1的峰值移向较低频峰值的事实。由半宽值计算已表明：视在粒子直径范围为50至500。也就是说，它们类似微晶粒。然而实际上，存在大量的结晶区，即，产生大量簇状物。这些簇状物由硅原子彼此固定。这样产生的涂层具有半非晶结构。
因此，可以说：在这涂层中基本上不存在晶粒边界。由于载流子可容易地穿行于固定位置的簇状物间，故该载流子的迁移率高于具有明显晶粒边界的多晶硅。更确切地说，空穴迁移率(μh)是10至200cm2/V.秒。电子迁移率(ue)为15至300cm2/V.秒。
若该涂层是通过900℃至1200℃间的某一高温热处理，而不是经由象上面所述的中等温度热处理由多晶体构成时，则由于晶核的固相生长而使涂层的杂质偏集。大量的氧，碳和氮等杂质包含在晶粒边界内。一个晶粒内的迁移率是大的。然而，载流子的迁移受到在晶界处形成的阻挡层的阻碍，使其难以获得超过10cm2/V.秒的迁移率。因此，务必使半非晶膜中的氧、碳、氮和其它杂质的浓度在杂质浓度中占小或极小比例。在这种情况下，获得了50到100cm2/V.秒的迁移率。
以这种方式形成的硅膜经光平板印刷刻蚀而形成n-沟道TFT的半导体层53和P-沟道TFT的半导体层54。层53的沟道宽度是20μm。在与形成阻挡层的硅氧化膜的相同条件下，形成成为栅绝缘膜的硅氧化膜，使其厚度达500至2000，例如，达1000。在形成硅氧化膜期间，可添加少量氟，以固着钠离子。
然后，在硅氧化膜上形成铝膜。采用光掩膜对铝膜绘制图样，该结果示于图8(B)中。形成n-沟道TFT的栅绝缘膜55和栅极部分56。这些膜55和电极部分56沿沟道纵向所占长度为10μm。也就是说，沟道长度为10μm。类似地，形成P沟道TFT的栅绝缘膜57和栅极部分58。膜57和栅极部分58沿沟道纵向的长度为7μm。就是说，沟道长度是7μm。栅极部分56和58的厚度为0.8μm。在图8(C)中，对P沟道TFT将1至5×1015离子/cm2剂量的硼(B)植入源区59和漏区60。然后，如图8(D)所示，用光掩膜法形成光阻材料61。对n-沟道TFT，将1至5×1015离子/cm2剂量的磷(P)植入源区62和漏区63。
接着，进行栅极部分阳极化。用乙二醇将含L-酒石的酸稀释至5％浓度，并用氨将PH值调至7.0±0.2。将该叠层制品浸入该溶液中并与恒流源的正端相接。将一铂电极连接到负端。当电流保持在20mA的同时，递增所加电压。氧化过程继续进行直至电压达到150V。然后，将电压维持在150V，继续进行该氧化工序直至电流减到0.1mA以下时为止。就这样，在栅极部分56和58的表面上形成铝氧化层64，从而分别对n-沟道TFT和P-沟道TFT产生栅极65和66。铝氧化层64的厚度为0.3μm。
然后，将叠层制品置于600℃下再经过10至50小时的热处理。在n沟道TFT的源区62和漏区63中以及P-沟道TFT的源区59和漏区60中的掺杂剂被激活，以使这两种类型的区域分别掺杂为n+型和P+型。沟道成形区67和68分别作为栅绝膜55和57下面的半非晶半导体而被形成。
在本方法中，掺杂剂的离子植入和对栅极的阳极化可以相反的次序进行。
这样，围绕栅极形成了金属氧化物构成的绝缘层。于是，每个栅极的实际长度比沟道长度短了两倍于绝缘膜的厚度，在此情况下为0.6μm。无电场施加的偏移区的形成可减小反向偏置的漏电流。
在本例中，进行了图8(A)和8(E)所示的两次热处理。视乎所需特性而定，可以省去图8(A)所示的热处理。两次热处理可在图8(E)所示一个步骤中完成，从而缩短制造时间。在图8(E)中，通过溅射氧化硅形成了层问绝缘体69。硅氧化膜的形成可采用LPCVD，光加速CVD或大气压CVD工艺。形成层间绝缘体的厚度为0.2至0.6μm，例如为0.3μm。接着，采用光掩模形成电极孔70。如图8(F)所示，将铝溅射到整个叠层上。利用光掩模形成引线71，73和触点72。此后，对叠层涂敷透射光的平面(Planarizing)有机树脂74，例如聚酰亚胺树脂。用光掩模再次形成电极孔。
为将两个TFT用作互补对，并将这对TFT连到液晶器件的一个象素电极上，借助溅射法形成铟锡氧化(ITO)膜，所述一个象素电极为透明电极。用光掩模刻蚀铟锡氧化膜，以形成电极75。ITO膜是在室温和150℃之间的某一温度下形成并在氧气或大气环境下经200-400℃的热处理。就这样，在相同玻璃基片51上可形成n-沟道TFT76，p-沟道TFT77和透明导电膜的电极75。所得到的薄膜晶体管呈现下列电气性能。p-沟道TFT的迁移率为20cm2/V.秒，阈值电压Vth为-5.9V。n-沟道TFT的迁移率为40cm2/V秒，其阈值电压Vth为5.0V。
一种液晶电光器件的一个基片借助上述方法制得。该液晶电光器件的电极和其它部分的配置示于图7中。n-沟道TFT76和p-沟道TFT77是在第一信号线40和第二信号线41的相交处形成。这种结构的TFT互补对成行和列排列。n-沟道TFT76在漏区63的输入端经由引线71连接到第二信号线41。栅极部分56与构成多层导线的第一信号线40连接。源区62的输出端径由接点72被连到象素电极75。
另一方面，相对p-沟道TFT77而言，漏区60的输入端经由引线73与第二信号线41连接。栅极部分58与信号线40连接。源区59的输出端经由接点72，以与n-沟道TFT的同样方式同象素电极75相连接。为实现本实例，在水平和垂直方向上重复这一结构。
作为第二基片，在一蓝片玻璃上溅射厚度达2000A的氧化硅。再在该基片上，以室温与150℃间的某一温度通过溅射形成ITO膜。在氧气或大气环境下，以200-400℃对该膜进行热处理。在这基片上形成滤色镜，从而完成第二基片。
在第一和第二基片之间，夹入包含6部分用紫外线辐照固化的丙烯酸树脂和4部分向列相液晶的混合物。两基片的外围用环氧树脂固定。由于基片上的引线彼此相距只有46μm，故它们的连接采用COG方法。在本例中，在-IC芯片上形成的金凸起部是利用环氧银-钯树脂连接的。IC芯片和基片之间的间隔均埋在环氧改良型丙烯酸树脂中，借此，将它们统统密封地粘接在一起。然后，将极化板粘接到外部。这样，便得到一种传输型液晶电光器件。此外，用例1中相同方法也可制造如图16(A)至16(F)所示的传输型液晶电光器件。实例2
在本例中，要描述由偏移区的不同宽度所引起的半非晶硅TFT的特性变化。在本例中，半非晶硅TFT具有铝栅。铝栅的四周经阳极化而被氧化。由此形成偏移区。下面将详述制造TFT的一种方法。
在玻璃基片上形成由氮化硅膜和氧化硅膜组成的多层膜。用等离子加速CVD法形成厚度为150nm的非晶硅膜。为形成宽度达80μm的TFT沟道而对硅膜绘制图形。置叠层制品于氮气室内以600℃加热60小时。这样制成半非晶硅。
然后，在氧气环境下溅射氧化硅的耙，以形成会成为栅氧化膜的硅氧化膜，该厚度为115nm。用电子束发射法形成铝涂层。用众所周知的光平面印制技术，对铝涂层和底下的硅氧化膜进行刻蚀，以形成栅极。在刻蚀工序中，采用了活性离子刻蚀法RIE(reactive-ionetching)，用此法形成的栅极沟道长度为8μm。
然后，对栅极及其连接部分进行阳极化。为此目的，用乙二醇将酒石酸稀释至3％浓度并放入容器中。然后在此液体中添加重量百分比为5％的含水氨，以使PH值调到7.0±0.2。将整个叠层制品浸入该溶液中，同时采用温度在25±2℃下的铂电极作为阴极。铝内连诸部同DC电源的正端相接，由此，对叠层制品进行阳极化。
在阳极化步骤中，先通过0.2至1mA/cm2的恒定电流。在电压达到100至250V的某个适宜值后，便进行维持电压恒定的阳极化，当电流下降至0.005mA/cm2时，关断电源。然后，取出该叠层制品。我们的实验说明：开始的恒流阶段只影响氧化膜的形成时间而几乎不影响最终形成的氧化膜的厚度。明显影响氧化膜厚度的一个参数是可达到的最大电压。在最大电压为100V，150V，200V和250V时，所得到的氧化膜厚度分别为70nm，140nm，230nm和320nm。我们的实验还表明获得的铝氧化膜的厚度是氧化铝的1.5倍。而且所获得的氧化膜厚度在整个长度上均相当一致。
然后，通过激光掺杂形成源区和漏区。在此激光掺杂工序中采用了氟化氪(KrF)激光器，这是一种激发物激光器。其振荡频率为248nm。样品放于一密封容器中。产生95Pa的低压环境。将乙硼烷(B2H6)或磷化氢(PH3)作为掺杂气体引入该容器。激光器发出50个脉冲冲击(shots)。每个激光器脉冲冲击的能量为350mJ。
在制造P-沟道TFT场合，用氢冲淡的乙硼烷被用作掺杂气体。乙硼烷的流量为100sccm。氢的流量为20sccm。在制造n-沟道TFT场合，采用了磷化氢。磷化氢的流量是100sccm。
然后，为加速沟道区的活化作用，置叠层制品于氢气氛下经历30分钟的250℃的热处理。用众所周知的方法形成层间绝缘膜，源极和漏极以及它们的内连部分，从而制成TFT。
这样制得的几个TFT的特性实例示于图9和图10中。图9示出了p-沟道TFT的特性曲线。图10示出n-沟道TFT的特性曲张。由于难以直接测量偏移区的大小，现就围绕栅极的氧化膜的厚度方面来说明本发明的优点。我们认为这一厚度足以反映出偏移区的大小。
由图9和10可见，反向漏电流和截止电流随着氧化膜的厚度增大而减小，即，随着偏移区的宽度增大而减小。我们已发现，对n-沟道TFT来说，这一效果更为显著。实际上，对n-沟道TFT而言，当栅极电压为零时的电流，或截止电流由于形成偏移区而被减小，并降到一实际电平。就p-沟道TFT而言，截止电流未减小，但反向漏电流大大减小。因形成偏移区而导致截止电流的减小图示于图11中，其中IoFF为截止电流，IDN是接通电流。
偏移区的形成并未改变TFT的阈值电压。这点在图12中得到说明。然而，不同的实验已表明偏移区异常大的地方，则观测到由于所形成的沟道是不连续而引起的性能变坏。例如，如图13所示，当每个偏移区的宽度超过300nm时，则n-沟道和p-沟道TFT的电场活动性(fieldmobility)迅速减小。考虑到这些结果，可见：每个偏移区的合适宽度范围为200至400nm。实例3
在根据本发明所制作的TFT中，每个偏移区的宽度不仅影响截止电流，而且影响源和漏区之间的电压一电阻性能以及操作速度。因此，通过使阳极化膜的厚度之类的参数最佳化而可制得理想TFT。然而，一般来说，对独立形成在一个基片上的各个TFT去调整这类参数是不可能的。例如，需要这样一个实际电路：即要求在同一基片上形成在低速下操作并耐受高压的TFT与在高速下操作并经受低压的TFT。根据本发明的基本原理，随着每个偏移区的宽度增大，截止电流减小和电阻对电压特性改善但操作速度降低。
本实例解决了这一问题，下面将参照图14(A)至14(D)的截面图及图15(A)至15(C)的平面图加以说明。本例关于制造一种图象显示方法中所用的电路，该方法系用一个p-沟道TFT和一个n-沟道FTF去激励一象素，如日本专利申请296331/1991中所述，要求该n沟道TFT以高速操作，但只需承受低电压即可，另一方面，该p-沟道TFT无需以很高速度操作，但其截止电流必须要低。在某些情况下，p-沟道TFT必需承受高电压。因此，就要求：n-沟道TFT的阳极化膜要薄(20至100nm)，而p-沟道TFT的阳极化膜要厚(250至400nm)。下面描述本例的制造步骤。
正如图14(A)和15(A)所示，基片101由7059康宁玻璃制成。形成厚度为50nm的大致为本征非晶或多晶半导体膜，例如为非晶硅膜。对该膜绘制为形成n-沟道TFT区102和p-沟道TFT区103的独立区图样。将叠层制品置于氮室内经历60小时温度600℃的热处理，以使TFT各区再结晶。
用ECR PCVD法淀积氧化硅作为115nm厚的栅绝缘膜104。若在这样形成的硅氧化膜中存在象钠离子之类的可动离子，则最好通过将诸如磷之类的元素导入该膜而固定可动离子，以免除可动离子的有害影响。这类元件可通过象等离子掺杂等已知离子掺杂法导入。
本发明人已发现：用离子掺杂法将磷引入硅氧化膜有效地起到了作为钠吸收剂的作用。在该离子掺杂工序期间，磷离子在2到30KeV，例如10Kev被加速。待掺杂的耙周围压力为2×10-5至5×10-4乇，例如为1×10-4乇。在本例中，耙为氧化硅膜。磷的浓度为5×1013至1×1015离子/cm2，例如为2×1014离子/cm2。这样，磷的剂量小于当形成通常MOS晶体管的掺杂区时所加入的掺杂剂剂量。
在这样加入磷之后，将叠层置于氮环境内，经24小时的600℃热处理，以除去因离子掺杂所产生的硅氧化膜中的缺陷。将磷引入硅氧化膜大大地制止了由于可移动离子所造成的性能方面的恶化。因此，可靠性可得以改善。例如，将具有用上述方法形成的硅氧化膜的MOS电容器在经受1小时温度150℃和电压为±20V的偏压/温度处理后，其阈值电压仅变化了1V。在未引入磷的情况下，该阈值电压变化可高达10V以上。
在以此方式形成硅氧化膜之后，形成厚度为500nm的耐高温金属的钽膜。对该钽膜绘制图样，以形成n-沟道TFT的栅极部分105和p-沟道TFT的栅极部分106。也可不用钽，代之以低电阻率，即，充分掺杂的多晶硅。此时，沟道长度和宽度均为8μm。栅极及其互连部分均被电气连接到如图15(A)中所示的公共互连部150。
对栅极及其互连部105和106通以电流，以借助阳极化(阳极氧化)法在栅极及其互连部105和106的上表面和侧面上形成铝氧化物膜107和108。除了最大电压为50V之外，与例2中同样实施该阳极化。结果，在这步所制得的阳极化膜的厚度大约为60nm(图14B)。
参照图15(B)，用激光刻蚀法在151点切割，以使栅极及其互连部105与公共互连部150断开。在此情况下，对互连部150通以电流再次开始阳极化(阳极氧化)，以将栅极的阳极氧化表面部分连接到切割后的互连部150。这些条件除了最大电压增至250V外，均与前述条件相同。由于无电流流过互连部105，未观测到任何变化。然而，由于电流流过互连部106(图14c)，在栅极互连部106周围形成了厚度约为300nm的钽氧化膜109。
接着，用离子掺杂法将掺杂剂离子引入半导体102和103的各独立区。用众所周知的CMOS制造技术分别将磷(P)和硼(B)植入半导体区102和103。掺杂离子的能量为80Kev、本发明人和其它人都知道掺杂剂以穿过栅绝缘膜100至300nm厚度的方式被植入，若离子能量超过100Kev，则该处半导体晶粒将因该植入离子的能量而遭到严重破坏。为活化掺杂剂在其内扩散的这些区，必需600℃以上的高温。在此过程中要获得高生产率是极其困难的。然而，在植入离子能量为100KeV或更小处，在600℃以下温度，例如450～500℃即可使电阻足够低。
在离子掺杂步骤之后，将叠层制品置氮室内经历30小时的500℃热处理，以使源区和漏区的表面电阻可达足够低。达到这点时的状态示于图14(D)中。由该图可见，左侧TFT的偏移区之宽度小，而右侧TFT的偏移区之宽度大。此后，用众所周知的技术，在如152和153等的所需位置切割金属互连部106和150。然后，形成层间绝缘膜。形成接触孔。将诸如112和113的导电互连部连接到各电极，从而完成如图15(C)所示电路。
在用此法制成的电路中，n-沟道TFT的偏移区宽度小，截止电流稍大，但这种TFT在操作速度方面，性能极好。另一方面，使p-沟道在高速下操作是困难的，但其截止电流小。再者，p-沟道TFT在保持同其源区和漏区之一连接的象素电容器中所储存电荷的能力是极好的。象素电容器包括一对电极(铟锡氧化物)以及设置在电极之间并包括液晶的电光调制层。
在有些其他情况中，必须将具有不同功能的几个TFT组合地装在一个基片上。例如，在一液晶显示驱动器中，包括移位寄存器的逻辑电路需要高速TFT，而输出电路需要耐高压的TFT。本例的方法在制造必须满足这类矛盾要求的TFT时是切实可行的。实例4
在根据本发明所制造的TFT中，每个偏移区的宽度不仅影响截止电流，而且影响源和漏极之间的耐压性能及操作速度。因此，制作满足这一目的的TFT可通过使诸如阳极化薄膜的厚度之类的某个参数最佳化来实现。然而，通常，调整在一基片上独立形成的各个TFT的这类参数是不可能的。例如，某特定电路需要在同一基片上形成低速操作并耐受高压的TFT和高速操作并耐低压的TFT。根据本发明的基本原理，随着每个偏移区的宽度增大，截止电流减小和电阻对电压特性改善，但操作速度减小。
本例解决了这一问题，下面参照图14(A)至14(D)的截面图和图15(A)至15(C)的平面图加以描述。本例关于制造一种图象显示方法中所用的电路，该方法系用一个p-沟道TFT和一个n-沟道TFT去激励一象素，如日本专利申请296331/1991中所述，要求该n沟道TFT以高速操作，但只需承受低电压即可，另一方面，该p-沟道TFT无需以很高速度操作，但其截止电流必须要低。在某些情况下，p-沟道TFT必需承受高电压。因此，就要求：n-沟道TFT的阳极化膜要薄(20至100nm)，而p-沟道TFT的阳极化膜要厚(250至400nm)。下面描述本例的制造步骤。
正如图14(A)和15(A)所示，基片101由7059康宁玻璃制成。形成厚度为50nm的大致为本征非晶或多晶半导体膜，例如为非晶硅膜。对该膜绘制为形成n-沟道TFT区102和p-沟道TFT区103的独立区图样。将叠层制品置于氮室内经历60小时温度600℃的热处理，以使TFT各区再结晶。用ECR PCVD法淀积硅氧化物作为115nm厚的栅绝缘膜104。再形成厚度为500nm的耐高温金属的钽膜。对该钽膜绘制图样，以形成n-沟道TFT的栅极部分105和p-沟道TFT的栅极部分106。也可不用钽，代之以低电阻率，即，充分掺杂的多晶硅。此时，沟道长度和宽度均为8μm。栅极及其互连部分均被电气连接到如图15(A)中所示的公共互连部150。
对栅极及其互连部105和106通以电流，以借助阳极化(阳极氧化)法在栅极及其互连部105和106的上表面和侧面上形成铝氧化物膜107和108。除了最大电压为50V之外，与例2同样实施该阳极化。结果，在这步所制得的阳极化膜的厚度大约为60nm(图14B)。
参照图15(B)，用激光刻蚀法在151点切割，以使栅极及其互连部105与公共互连部150断开。在此情况下，再次开始阳极化，这些条件除了最大电压增至250V外，均与前述条件相同。由于无电流流过互连部105，未观测到任何变化。然而，由于电流流过互连部106(图14c)，在栅极互连部106周围形成了厚度约为300nm的钽氧化膜109。
接着，用离子掺杂法将掺杂剂离子引入半导体102和103的各独立区。用众所周知的CMOS制造技术分别将磷(P)和硼(B)植入半导体区102和103。掺杂离子的能量为80Kev。我们知道若离子能量超过100Kev，为活化掺杂剂在其内扩散的这些区，必需600℃以上的高温。在此过程中要获得高生产率是极其困难的。然而，在植入离子能量小于100Kev处，在600℃以下温度，例如450～500℃，即可使电阻足够低。
在离子掺杂步骤之后，将叠层制品置氮室内经历30小时的500℃热处理，以使源区和漏区的表面电阻可达足够低。达到这点时的状态表示于图14(D)中。由该图可见，左侧TFT的偏移区之宽度小，而右侧TFT的偏移区之宽度大。此后，用众所周知的技术，在如152和153等的所需位置切割金属互连部106和150。然后，形成层间绝缘膜。形成接触孔。将诸如112和113的导电互连部连接到各电极，从而完成如图15(C)所示电路。
在用此法制成的电路中，n-沟道TFT的偏移区宽度小，截止电流相对较大，但这种TFT在操作速度方面，性能极好。另一方面，使p-沟道在高速下操作是困难的，但其截止电流小。再者，p-沟道TFT在保持象素电容器中所储存电荷的能力方面是极好的。实例5
图18(A)至18(D)示出了本例的截面图。基片501由康宁7059玻璃制成。用溅射法形成厚度为100nm的基底硅氧化膜502。再用等离子加速CVD法形成厚度为50nm的非晶硅膜503。为保护非晶硅膜，再用溅射法形成厚度为20nm的硅氧化膜504。将该叠层置于氮环境内，在600℃下经历72小时的热处理，以使这些膜再结晶。再结晶后的薄膜经光学平板印刷法和活性离子刻蚀法(RIE)被绘成图样，以形成半导体岛区，如图18(A)所示。然后，采用氟化氢和氟化氨的混合溶液，即，缓冲的氟氢酸，经湿蚀法除去硅氧化保护膜504。该氟氢酸溶液的一例是由用于半导体制造的1份重量的高纯度氟氢酸(重量为50％)和10份重量的半导体制造用氟化氨(40％)重量组成。该缓冲氟氢酸以70nm/min的速率蚀刻氧化硅，以60nm/min的速率蚀刻硅，和以15nm/min速率蚀刻铝。
用氧化硅作为耙在氧气环境下经溅射形成厚度为115nm的栅氧化膜505。在此状态下，借助其离子掺杂法将磷离子植入栅氧化膜505，以吸收存在于栅氧化膜内部诸如钠之类的可移动离子。在钠离子浓度低以致器件的工作不受可移动离子阻碍的场合，无需进行离子植入。在本例中，等离子加速电压为10Kev。剂量为2×1014离子/cm2。将叠层置于600℃进行24小时热处理。这样，由等离子掺杂的过程中的碰撞引起对氧化膜和对硅膜的损害得以恢复。
然后，用溅射法形成铝膜并用混合酸，即，添加了5％硝酸的磷酸溶液，绘制图样以形成栅极及其互连部506。当刻蚀温度为40℃时刻蚀率为225nm/min。以此方式调整TFT的外形。此时，沟道长度为8μm，宽度为20μm。
N型掺杂区507或说源区和漏区，用离子植入法形成于半导体区中。在这一步，磷离子作为掺杂剂离子被植入。离子能量为80Kev，剂量为5×1015离子/cm2。如图所示，掺杂剂离子是穿过氧化膜而植入的。采用这种植入法的优点在于：在利用激光热处理而连续再结晶期间，保持了掺杂区表面的平滑度。在不采用这种植入的情况下，则在结晶期间，大量的晶核形成在掺杂区的表面上，从而引起该表面的不平整。这样，导出图18(B)所示结构。当然，经过这一离子植入工序，掺杂部分的结晶度受到严重破坏。这些部分大致呈现非晶态或接近于非晶态的多晶态。
对互连部506通以电流。经阳极化在栅极及其互连部的顶部表面和侧面形成铝氧化膜508。就这阳极化而言，将3％的酒石酸的乙二醇溶液用5％氨中和，以将该溶液的PH值调到7.0±0.2。将铂作为阴极浸入该溶液。然后，将TFT连同该基片一起浸入该溶液。将互连部506连接至电源的阳极。将温度保持在25±2℃。
在这种情况下，先通以0.5mA/cm2的电流。当电压达到200V时，保持该电压不变，则器件被供电。当电流达到0.005mA/cm2时，切断电流，从而结束阳极化工序。这样获得的阳极化膜(栅极的阳极氧化涂层)的厚度约为250nm。见图18(c)所示。
接着用KrF作激发物的激光器对叠层进行激光热处理。例如，发出功率密度为350mJ/cm2的10个冲击(shots)激光脉冲。我们已肯定：可将非晶硅的结晶度恢复到如此程度，以致非晶硅可经得住由至少一个冲击激光辐照所引起的TFT的操作。为了最大限度地降低由于激光器功率波动而引起缺陷的可能性，需要足够数量的激光器脉冲的冲击。不过，过多的激光辐照冲击将使生产率下降。我们已发现：本例所用的10个冲击激光脉冲是最理想的。
为提高生产率，激光热处理是在大气中进行的。由于硅氧化膜已形成在掺杂区上，未发生问题。在暴露掺杂区而进行激光热处理的场合，在结晶化的同时，将大气中的氧带入了掺杂区，固而使结晶性变坏。这样，便不能获得具备令人满意性能的TFT。因此，对暴露掺杂区的叠层要求其应在真空中进行激光热处理。
本例中，如图18(D)所示，所进行的激光辐照是斜向进入叠层的。例如，激光辐射角与基片法向成10°角。该角度按照该制成器件的设计说明书确定。对掺杂区而言，由激光结晶的区域可为非对称的。也就是说，区域509和510是经充分结晶后的掺杂区。区域511不是掺杂区，但已经激光辐照而结晶化。区域512是掺杂区但不是结晶区。例如，图18(D)右侧上的掺杂区可用作势必产生热电子的漏区。
由此可见，器件的形状得到了调整。此后，用传统方法溅射硅氧化物，以形成层间绝缘。用众所周知的光学平板印刷术形成电极孔，以暴露半导体区的表面或栅极及其互连部表面。最后，有选择地形成金属涂层。这样，便制成一个器件。实施6
在根据本发明所制作的TFT中，非晶半导体区的宽度和每个偏移区的宽度不仅影响截止电流而且影响漏和源区之间的耐压能力及操作速度。因此，通过使象阳极化膜的厚度或植入离子的能量之类参数的量佳化便可制得满足目标的TFT。然而，通常对独立形成于一个基片上的各个TFT调整这类参数是不可能的。例如，一个实际电路需要在同一基片上形成低速操作并耐高压的TFT和高速操作并承受低压的TFT。根据本发明的基本原理，随着每个偏移区的宽度或掺杂非晶半导体区的宽度增大，截止电流减小并且电阻-电压特性得到改善，但操作速度降低。
本例解决了这一问题，下面参照图22(A)至22(C)的平面图和图19(A)至19(D)的截面图加以描述。本例属于制造一种图象显示法中所用的电路，如日本专利申请296331/1991中所述，该方法采用一个p-沟道TFT和一个n-沟道TFT去激励一象素。该n-沟道TFT需以高速操作，但只需承受低电压即可。另一方面，p-沟道TFT无需高速操作，但要求其截止电流必需很低。在某些情况下，p-沟道TFT必需承受高电压。因此，就要求n-沟道TFT的阳极化膜要薄(20至100nm)，而p沟道TFT的阳极化膜要厚(250至400nm)。下面描述本例的制造步骤。
与例5中一样，基片601由康宁7059玻璃制成。形成一n型掺杂区602，p-型掺杂区603，栅极绝缘膜604，栅极606及其互连体607。栅极606及其互连体607连到互联部650(图22(A)和19(A))。
栅极606及其互连体607被通以电流。用阳极化法，形成栅极606及其互连体607的顶部和侧表面上的铝氧化膜613和614。阳极化步骤除最大电压为50V外，与实例5一样进行。在这步中所制得的阳极化膜的厚度约为60nm(图19(B))。
现参照图22(B)，用激光刻蚀法从互连体650的651处切开使其与栅极及其互连体606分割开。在此情况下，再次开始阳极化，阳极化步骤的条件除最大电压增为250V外，与先前条件一样。由于没有电流流过互连体606，故未观测到任何变化。但，由于电流流过互连体607(图19(c))，故在栅极互连体607周围形成了厚度为300nm左右的铝氧化膜615。
然后，在与例5相同条件下，进行叠层的激光热处理。在此情况下，就n-沟道TFT而言，(图19(A)-(D)的左侧)，非晶区和偏移区的宽度a1是如此之窄，因此可忽略不计。在铝互连体的表面未涂敷阳极化膜的地方，互连体因激光照射而严重损坏。因此，有必要形成阳极化膜，尽管它不厚。另一方面，就p-沟道TFT而言，(在图19的右侧)阳极化膜的厚度为300nm。还存在厚度为150至200nm的非晶区。偏移区的宽度a2估计应为100至150nm(图19(D))。
与图5中一样，在大气下经激光器辐照，在所需位置上刻蚀铝互连体。使p-沟道TFT的栅极与互连体607分开。互连体650也被切割。形成一层间绝缘膜。形成接触孔，形成互连体624和611。这样，便形成了一个电路。
在这样制成的电路中，n-沟道TFT的偏移区和非晶区都窄。虽然截止电流略大，但操作速度极佳。另一方面，欲p沟道TFT在高速下工作是困难的。不过截止电流是小的。在保持储存于象素电容器内的电荷方面的性能极好。
还存在具有不同功能的TFT必需组合安装在同一基片上的其它情况。例如，在一液晶显示驱动器里，包含移位寄存器的逻辑电路需要高速TFT，而输出电路需要耐高压的TFT。本例的方法可有效地用于制造必需满足这类矛盾要求的TFT。实例7
借助例1所用方法所制造的由n-沟道TFT组成的一个有源矩阵电路示于图20中。该有源矩阵包括选通线701和数据线702，分别排列成行和列。这些线由低电阻率的铝构成并涂敷以厚度为200至400nm的铝氧化膜——因该电路经历了根据本发明的阳极化步骤。这些线的宽度为2μm。这些线的厚度为0.5μm。用于象素的TFT的栅极703同选通线701连接。栅极也涂敷有氧化铝。在栅极下面形成了半导体层704。与例1的n-沟道TFT一样，也存在掺杂有磷的n型多晶区。至于构成本发明特点之一的偏移区，其宽度设为200至400nm左右。该半导体层的源同数据线702处于接触中。诸漏区经由铝极705同由ITO构成的象素电极706连接。
图21为按本例所制作的一个有源矩阵装置的电路原理图。图21(A)示出该装置的操作情况。图21(B)示出一个包含用先有技术方法制作的TFT的装置操作情况，以供对照用。正如先前所述，在这种结构的矩阵电路中，人们已知：当电容器C的充电结束和栅压中断时，则电容器C经由栅和漏极间的寄生电容C被容性地耦合到选通线。该电压比充电电压减小了V。这种现象从并联连接的n-沟道TFT的电路中也可观测到。这方面情况在由本申请人提交的专利申请208648/1991中作了详述。
正如图21所示，在仅由一个TFT，即，或一个n-沟道TFT，或一个P-沟道TFT构成的电路中，该电压降由下式给定
V＝CGDVG1(CLC+CGD)式中VG为栅压的接通电压与截止电压之差。例如，在一个未采用自调整工序制成的TFT中，寄生电容CGD相当大，故电压降V也大。为解决这一问题，正如图21所示，将存储电容器CAD同象素电容器并联，以增大象素电容器的视在电容量。然而，该方法未根本解决该问题。正如已经说过的：引起了诸如孔径减小之类的新问题。
即使对采用自调整工艺制得的器件而言，若象素尺寸非常之小，以致同象素电容相比已不能忽略TFT的寄生电容影响时，则这个电压降会引起严重问题。例如，在一个配合高分辨率电视投影用的对角线为3英寸的投影屏中，象素电容小到13fF。另一方面，在由采用2μm规则的工艺制造TFT的场合，互连体的纵横比大。因此，即使不存在重叠，在三维几何空间内也会产生寄生电容。该电容达到几个5F，即是象素电容量的10％或更大。
采用传统式TFT的有源矩阵电路示于图21(A)中。显然，要形成正确的显示受到电压降V的不良影响。具体地说，为了使TFT高速操作，必需使栅极高于漏压。通常，使栅极大约两倍于所用漏压。因此若漏电压是5V，则栅压为10V或更高。在为完善TFT的操作而使栅压在截止态时为负的场合，栅压呈更大程度的变化。在图21的情况下，漏压为±6V的交流。栅压在接通态时为+12V，截止态时为-4V。根据上述方程，我们可求得VG＝16V。正如图21(A)所示，若寄生电容为2fF，则电压降V为2V。这正好为1/3的漏极充电电压。当然，贮存于象素中的电荷通过自然放电而释放，因此，实际上要提供理想的显示是极其困难的。为避免这一问题，务必牺牲孔经比(aperture ratio)来设置存储电容器。
另一方面，根据本发明可大大减小寄生电容量。更准确地说，该电容可降至0.1fF以下。因此，如图21(B)所示，该电压降V几乎可忽略不计。此外，根据本发明方法的器件截止电流比用先有技术方法制成的TFT的截止电流小了大约一个数量级。因此，自发放电要微弱得多，故能提供近乎理想的显示。
由此可见，根据本发明，在栅极表面形成了一绝缘的阳极化层。这样，沟道长度是大于栅极沿沟道纵向所占长度的。因此，在沟道区的相对侧面上形成了偏移区，该偏移区不接收栅极电场或接受栅极的极微弱电场。同样，能形成有相同优点的磷掺杂半导体区。这减小了反向偏置的漏电流。结果：省去了在此之前为维持电荷所必需的电容。在先有技术中约为20％的孔径比可改善到35％以上。因此，可形成较高质量的显示。
根据本发明，偏移区和掺杂非晶半导体区是由栅极的阳极化膜的厚度来确定的。因此，这些区的宽度可精确地控制在10至100nm之间。我们并未觉察到因添加了这一制造步骤而导致生产率的大降。而且不存在可被视为生产率减小的原因的任何因素。
至此，我们主要是以硅半导体器件作为对象加以描述的，但显然，本发明也适于采用锗，碳化硅，砷化镓或其它材料的半导体器件。
Claims (70)
1.一种半导体器件，其特征在于，它包括
一个像素电极；
至少一个薄膜晶体管，用于开关所述像素电极；
一个液晶层，毗邻所述像素电极；
所述薄膜晶体管包括：
一个半导体层，在一个绝缘表面上形成；
第一对杂质区，在所述半导体层中形成，其中，所述第一对杂质区掺有第一浓度的一种导电类型的杂质；
一个沟道区，在所述半导体层中的所述成对的杂质区之间形成；
第二对杂质区，在所述第一对杂质区与所述沟道区之间形成，其中，所述第二对杂质区掺有小于所述第一浓度的第二浓度的所述导电类型的杂质；
一个栅极，毗邻所述沟道区，栅极与沟道区之间有一个栅绝缘膜；
一个层间绝缘膜，在整个所述半导体层上形成；
一个有机树脂膜，在整个所述层间绝缘膜上形成，该有机树脂膜有一个水平的上表面；和
一个像素电极，在整个所述有机对脂膜上形成。
2.如权利要求1所述的器件，其特征在于，所述第二对杂质区的导电类型与第一对杂质区的相同。
3.如权利要求1所述的器件，其特征在于，所述半导体层，其空穴迁移率不低于10厘米2/伏秒或其电子迁移率不低于15厘米2/伏秒。
4.如权利要求1所述的器件，其特征在于，所述栅极由选自Ti、Al、Ta、Cr和Si组成的材料群的一种材料构成。
5.如权利要求1所述的器件，其特征在于，所述层间绝缘膜由氧化硅构成。
6.如权利要求1所述的器件，其特征在于，所述像素电极是透明的。
7.如权利要求1所述的器件，其特征在于，所述层间绝缘膜的厚度在0.2至0.6微米的范围内。
8.如权利要求1所述的器件，其特征在于，所述薄膜晶体管是个上栅式晶体管。
9.一种半导体器件，包括：
一个衬底，其表面是绝缘的；
一个薄膜晶体管，在所述衬底上形成；
其特征在于，所述薄膜晶体管包括：
一个半导体层；
一个沟道形成区，在所述半导体层中；
源区和漏区，在所述半导体层中形成，两区之间夹有所述沟道形成区；
一对杂质区，配置在所述源漏区和所述沟道形成区之间，其带隙大于所述源漏区的；和
一个栅极，毗邻所述沟道形成区，栅极与沟道形成区之间有一个栅绝缘膜；
一个层间绝缘膜，覆盖住所述薄膜晶体管；
一个平面化膜，由有机树脂在整个所述层间绝缘膜上形成；和
一个像素电极，在整个所述平面化膜上形成，且通过所述平面化膜的一个孔与所述薄膜晶体管电连接。
10.一种半导体器件，包括：
一个衬底，其表面是绝缘的；
一个薄膜晶体管，在整个所述衬底上形成；
其特征在于，所述薄膜晶体管包括：
一个半导体层；
一个沟道形成区，在所述半导体层中；
源漏区，在所述半导体层中形成，源区与漏区之间夹有所述沟道形成区；
一对杂质区，配置在所述源漏区与所述沟道形成区之间，其结晶度低于所述源漏区；和
一个栅极，毗邻所述沟道形成区，栅极与沟道形成区之间夹有栅绝缘膜；
一个层间绝缘膜，覆盖住所述薄膜晶体管；
一个平面化膜，由有机树脂在整个所述层间绝缘膜上形成；和
一个像素电极，在整个所述平面化膜上形成，通过所述平面化膜的一个孔与所述薄膜晶体管电连接。
11.一种半导体器件，包括：
一个衬底，其表面是绝缘的；
一个薄膜晶体管，在整个所述衬底上形成；
其特征在于，所述薄膜晶体管包括：
一个半导体层；
一个沟道形成区，在所述半导体层中；
源漏区，在所述半导体层中形成，所述沟道形成区介在源区与漏区之间；
一对杂质区，介在所述源漏区与所述沟道形成区之间，其杂质含量低于所述源漏区；和
一个栅极，毗邻所述沟道形成区，该两区之间夹有一间层绝缘膜；
一个层间绝缘膜，覆盖住所述薄膜晶体管；
一个导电层，在所述层间绝缘膜上形成，通过所述层间绝缘膜的第一接触孔接于所述薄膜晶体管的源区或漏区；
一个平面化膜，由有机树脂在整个所述层间绝缘膜和所述导电层上形成；和
一个像素电极，在整个所述平面化膜上形成，通过所述平面化膜的第二接触孔接于所述导电层；
其中所述第二接触孔不与所述第一接触孔重叠。
12.如权利要求11所述的器件，其特征在于，所述导电层由铝构成。
13.如权利要求11所述的器件，其特征在于，所述栅极安置在整个所述沟道形成区上。
14.如权利要求11所述的器件，其特征在于，所述层间绝缘膜由氧化硅构成。
15.如权利要求11所述的器件，其特征在于，所述平面化膜由聚酰亚胺构成。
16.如权利要求11所述的器件，其特征在于，所述半导体层的孔穴迁移率不低于10厘米2/伏秒或电子适移率不低于15厘米2/伏秒。
17.如权利要求11所述的器件，其特征在于，所述栅极由选自Ti、Al、Ta、Cr和Si组成的材料群的一种材料构成。
18.如权利要求11所述的器件，其特征在于，所述像素电极是透明的。
19.如权利要求11所述的器件，其特征在于，所述层间绝缘膜的厚度在0.2至0.6微米的范围内。
20.一种半导体器件，包括：
一个衬底，其表面绝缘；
一个薄膜晶体管，在整个所述衬底上形成，
其特征在于，所述薄膜晶体管包括：
一个半导体层；
一个沟道形成区，所述半导体层中；
源漏区，在所述半导体层中形成，在源区与漏区之间介有所述沟道形成区；
一对杂质区，配置在所述源漏区与所述沟道形成区之间，其带隙宽度大于所述源漏区的；和
一个栅极，毗邻所述沟道形成区，在该栅极和所述沟道形成区之间介有一个栅绝缘膜；
一个层间绝缘膜，覆盖住所述薄膜晶体管；
一个导电层，在所述层间绝缘膜上形成，通过所述层间绝缘膜的第一接触孔接于所述薄膜晶体管的源区或漏区；
一个平面化膜，由有机树脂在整个所述层间绝缘膜和所述导电层上形成；和
一个像素电极，在整个所述平面化膜上形成，通过所述平面化膜的第二接触孔与所述导电层连接；
其中所述第二接触孔不与所述第一接触孔重叠。
21.一种半导体器件，包括：
一个衬底，其表面是绝缘的；
一个薄膜晶体管，在整个所述衬底上形成，
其特征在于，所述薄膜晶体管包括：
一个半导体层；
一个沟道形成区，在所述半导体层中；
源漏区，在所述半导体层中形成，源区与漏区之间介有所述沟道形成区；
一对杂质区，配置在所述源漏区与所述沟道形成区之间，其结晶度低于所述源漏区；和
一个栅极，毗邻所述沟道形成区，栅极与沟道形成区之间是个栅绝缘膜；
一个层间绝缘膜，覆盖住所述薄膜晶体管；
一个导电层，在所述层间绝缘膜上形成，通过所述层间绝缘膜的第一接触孔与所述薄膜晶体管的源区或漏区连接；
一个平面化膜，由有机树脂在整个所述层间绝缘膜和所述导电层上形成；和
一个像素电极，在整个所述平面化膜上形成，通过所述平面化膜的第二接触孔与所述导电层连接；
其中所述第二接触孔不与所述第一接触孔重叠。
22.一种半导体器件，包括：
一个衬底，其表面是绝缘的；
一个薄膜晶体管，在整个所述衬底上形成；
其特征在于，所述薄膜晶体管包括：
一个半导体层；
一个沟道形成区，在所述半导体层中；
源漏区，在所述半导体层中形成，在源区与漏区之间介有所述沟道形成区；
一对杂质区，配置在所述源漏区与所述沟道形成区之间，其杂质浓度低于所述源漏区；和
一个栅极，毗邻所述沟道形成区，栅极与沟道形成区之间夹有一个栅绝缘膜；
一个层间绝缘膜，覆盖住所述薄膜晶体管；
一个导电层，在所述层间绝缘膜上形成，通过所述层间绝缘膜的第一接触孔与所述薄膜晶体管的源区或漏区连接；
一个平面化膜，由有机树脂在整个所述层间绝缘膜和所述导电层上形成；和
一个像素电极，在整个所述平面化膜上形成，通过所述平面化膜的第二接触孔与所述导电层连接；
其中所述导电层的延伸部分从所述第一接触孔延伸，所述像素电极与所述延伸部分接触。
23.如权利要求22所述的器件，其特征在于，所述导电层由铝构成。
24.如权利要求22所述的器件，其特征在于，所述栅极位于整个所述沟道形成区上。
25.如权利要求22所述的器件，其特征在于，所述层间绝缘膜由氧化硅构成。
26.如权利要求22所述的器件，其特征在于，所述平面化膜由聚酰亚胺构成。
27.如权利要求22所述的器件，其特征在于，所述半导体层的孔穴迁移率不低于10厘米2/伏秒或电子迁移率不低于15厘米2/伏秒。
28.如权利要求22所述的器件，其特征在于，所述像素电极是透明的。
29.如权利要求22所述的器件，其特征在于，所述层电绝缘膜的厚度在0.2至0.6微米的范围内。
30.一种半导体器件，包括：
一个衬底，其表面是绝缘的；
一个薄膜晶体管，在整个所述衬底上形成；
其特征在于，所述薄膜晶体管包括：
一个半导体层；
一个沟道形成区，在所述半导体层中；
源漏区，在所述半导体层中形成，源区与漏区之间夹有所述沟道形成区；
一对杂质区，配置在所述源漏区与所述沟道形成区之间，其带隙宽度大于所述源漏区；
一个栅极，毗邻所述沟道形成区，栅极与沟道形成之间介有一个栅绝缘膜；
一个层间绝缘膜，覆盖住所述薄膜晶体管；
一个导电层，在所述层间绝缘膜上形成，通过所述层间绝缘膜的第一接触孔与所达薄膜晶体管的源极或漏极连接；
一个平面化膜，由有机树脂在整个所述层间绝缘膜和所述导电层上形成；和
一个像素电极，在整个所述平面化膜上形成，通过所述平面化膜的第二接触孔与所述导电层连接；
其中所述导电层的延伸部分从所述第一接触孔延伸，所述像素电极与所述延伸部分接触。
31.一种半导体器件，包括：
一个衬底，其表面绝缘；
一个薄膜晶体管，在整个所述衬底上形成；
其特征在于，所述薄膜晶体管包括：
一个半导体层；
一个沟道形成区，在所述半导体层中；
源漏区，在所述半导体层中形成，源区与漏区之间夹有所述沟道形成区；
一对杂质区，配置在所述源漏区与所述沟道形成区之间，其结晶度低于所述源漏区；和
一个栅极，毗邻所述沟道形成区，栅极与沟道形成区之间夹有一个栅绝缘膜；
一个层间绝缘膜，覆盖住所述薄膜晶体管；
一个导电层，在所述层间绝缘膜上形成，通过所述层间绝缘膜的第一接触孔与所述薄膜晶体管的源区或漏区连接；
一个平面化膜，由有机树脂在整个所述层间绝缘膜和所述导电层上形成；和
一个像素电极，在整个所述平面化膜上形成，通过所述平面化膜的第二接触孔与所述导电层连接；
其中所述导电层的延伸部分从所述第一接触孔延伸，所述像素电极与所述延伸部分接触。
32.一种半导体器件，包括：
一个衬底，其表面绝缘；
一个薄膜晶体管，在整个所述衬底上的形成，
其特征在于，所述薄膜晶体管包括：
一个半导体层；
一个沟道形成区，在所述半导体层中；
源漏区，在所述半导体层中形成，源区与漏区之间介有所述沟道形成区；和
一个栅极，毗邻所述沟道形成区，栅极与沟道形成区之间夹有一个栅绝缘膜；
一个层间绝缘膜，覆盖住所述薄膜晶体管；
一个导电层，在所述层间绝缘膜上形成，通过所述层间绝缘膜的第一接触孔与所述薄膜晶体管的源区或漏区连接；
一个平面化膜，由有机树脂在整个所述层间绝缘膜和所述导电层上形成；和
一个像素电极，在整个所述平面化膜上形成，通过所述平面化膜的第二接触孔与所述导电层连接；
其中所述第二接触孔不与所述第一接触孔重叠。
33.如权利要求32所述的器件，其特征在于，所述导电层由铝构成。
34.如权利要求32所述的器件，其特征在于，所述栅极位于整个所述沟道形成区上。
35.如权利要求32所述的器件，其特征在于，所述层间绝缘膜由氧化硅构成。
36.如权利要求32所述的器件，其特征在于，所述平面化膜由聚酰亚胺构成。
37.如权利要求32所述的器件，其特征在于，所述半导体层的孔穴迁移率不低于10厘米2/伏秒或电子迁移率不低于15厘米2/伏秒。
38.如权利要求22所述的器件，其特征在于，所述栅极由选自Ti、Al、Ta、Cr和Si组成的材料群的一种材料构成。
39.如权利要求32所述的器件，其特征在于，所述像素电极是透明的。
40.如权利要求32所述的器件，其特征在于，所述层间绝缘膜的厚度在0.2至0.6微米的范围内。
41.一种半导体器件，包括：
一个衬底，其表面绝缘；
一个薄膜晶体管，在整个所述衬底上形成；
其特征在于，所述薄膜晶体管包括：
一个半导体层；
一个沟道形成区，在所述半导体层中；
源漏区，在所述半导体层中形成，源区与漏区之间夹有所述沟道形成区；和
一个栅极，毗邻所述沟道形成区，栅极与沟道形成区之间夹有一个栅绝缘膜；
一个层间绝缘膜，覆盖住所述薄膜晶体管；
一个导电层，在所述层间绝缘膜上形成，通过所述层间绝缘膜的第一接触孔与所述薄膜晶体管的源区或漏区连接；
一个平面化膜，由有机树脂在整个所述层间绝缘膜和所述导电层上形成；和
一个像素电极，在整个所述平面化膜上形成，通过所述平面化膜的第二接触孔与所述导电层连接；
其中所述导电层的延伸部分从所述第一接触孔延伸，所述像素电极与所述延伸部分接触。
42.如权利要求41所述的器件，其特征在于，所述导电层由铝构成。
43.如权利要求41所述的器件，其特征在于，所述栅极安置在整个所述沟道形成区上。
44.如权利要求41所述的器件，其特征在于，所述层间绝缘膜由氧化硅构成。
45.如权利要求41所述的器件，其特征在于，所述平面化膜由聚酰亚胺构成。
46.如权利要求41所述的器件，其特征在于，所述半导体层的孔穴迁移率不低于10厘米2/伏秒或电子迁移率不低于15厘米2/伏秒。
47.如权利要求41所述的器件，其特征在于，所述像素电极是透明的。
48.如权利要求41所述的器件，其特征在于，所述层间绝缘膜的厚度在0.2至0.6微米的范围内。
49.一种半导体器件，包括：
一个衬底，其表面绝缘：
一个薄膜晶体管，在整个所述衬底上形成，
其特征在于，所述薄膜晶体管包括：
一个半导体层；
一个沟道形成区，在所述半导体层中；
源漏区，在所述半导体层中形成，源区与漏区之间夹有所述沟道形成区；
一对杂质区，配置在所述源漏区与所述沟道形成区之间，其杂质含量浓度低于所述源漏区的；和
一个栅极，毗邻所述沟道形成区，栅极与沟道形成区之间夹有一个栅绝缘膜；
一个层间绝缘膜，覆盖住所述薄膜晶体管；
一个导电层，在所述层间绝缘膜上形成，通过所述层间绝缘膜的第一接触孔与所述薄膜晶体管的源区或漏区连接；
一个平面化膜，由有机树脂在整个所述层间绝缘膜和所述导电层上形成；和
一个像素电极，在整个所述平面化膜上形成，通过所述平面化膜的第二接触孔与所述导电层连接。
其中所述沟道形成区掺有1×1015至1×1018原子/厘米3浓度的硼。
50.如权利要求49所述的器件，其特征在于，所述导电层由铝构成。
51.如权利要求49所述的器件，其特征在于，所述栅极安置在整个所述沟道形成区上。
52.如权利要求49所述的器件，其特征在于，所述层间绝缘膜由氧化硅构成。
53.如权利要求49所述的器件，其特征在于，所述平面化膜由聚酰亚胺构成。
54.如权利要求49所述的器件，其特征在于，所述半导体层的孔穴迁移率不低于10厘米2/伏秒或电子迁移率不低于15厘米2/伏秒。
55.如权利要求49所述的器件，其特征在于，所述栅极由选自Ti、Al、Ta、Cr和Si组成的材料群的一种材料构成。
56.如权利要求49所述的器件，其特征在于，所述像素电极是透明的。
57.如权利要求49所述的器件，其特征在于，所述层间绝缘膜的厚度在0.2至0.6微米的范围内。
58.一种半导体器件，包括：
一个衬底，其表面绝缘；
一个薄膜晶体管，在整个所述衬底上形成；
其特征在于，所述薄膜晶体管包括：
一个半导体层；
一个沟道形成区，在所述半导体层中；
源漏区，在所述半导体层中形成，源区与漏区之间夹有所述沟道形成区；
一对杂质区，配置在所述源漏区与所述沟道形成区之间，其带隙宽度大于所述源漏区的；
一个栅极，毗邻所述沟道形成区，栅极与沟道形成区之间夹有一个栅绝缘膜；
一个层间绝缘膜，覆盖住所述薄膜晶体管；
一个导电层，在所述层间绝缘膜上形成，通过所述层间绝缘膜的第一接触孔与所述薄膜晶体管的源区或漏区连接；
一个平面化膜，由有机树脂在整个所述层间绝缘膜和所述导电层上形成；和
一个像素电极，在整个所述平面化膜上形成，通过所述平面化膜的第二接触孔与所述导电层连接；
其中所述沟道形成区掺有1×1015至1×1018原子/厘米3浓度的硼。
59.一种半导体器件，包括：
一个衬底，其表面绝缘；
一个薄膜晶体管，在整个所述衬底上形成；
其特征在于，所述薄膜晶体管包括：
一个半导体层；
一个沟道形成区，在所述半导体层中；
源漏极，在所述半导体层中形成，源区与漏区之间夹有所述沟道形成区；
一对杂质区，配置在所述源漏区与所述沟道形成区之间，其结晶度低于所述源漏区的；和
一个栅极，毗邻的所述沟道形区，栅极与沟道形成区之间夹有一个栅绝缘膜；
一个层间绝缘膜，覆盖住所述薄膜晶体管；
一个导电层，在所述层间绝缘膜上形成，通过所述层间绝缘膜的第一接触孔与所述薄膜晶体管的源区或漏区连接；
一个平面化膜，由有机树脂在整个所述层间绝缘膜和所述导电层上形成；和
一个像素电极，在整个所述平面化膜上形成，通过所述平面化膜的第二接触孔与所述导电层连接；
其中所述沟道形成区掺有1×1015至1×1018原子/厘米3浓度的硼。
60.一种半导体器件，包括：
一个衬底，其表面绝缘；
一个薄膜晶体管，在整个所述衬底上形成；
其特征在于，所述薄膜晶体管包括：
一个半导体层；
一个沟道形成区，在所述半导体层中；
源漏区，在所述半导体层中形成，源区与漏区之间夹有所述沟道形成区；
一对杂质区，配置在所述源漏区与所述沟道形成区之间，其杂质含量浓度低于所述源漏区的；和
一个栅极，毗邻所述沟道形成区，栅极与沟道形成区之间夹有一个栅绝缘膜；
一个层间绝缘膜，覆盖住所述薄膜晶体管；
一个导电层，在所述层间绝缘膜上形成，通过所述层间绝缘膜的第一接触孔与所述薄膜晶体管的源区或漏区连接；
一个平面化膜，由有机树脂在整个所述层间绝缘膜和所述导电层上形成；和
一个像素电极，在整个所述平面化膜上形成，通过所述平面化膜的第二接触孔与所述导电层连接；
其中所述半导体层的拉曼光谱峰从522厘米-1移向较低频率侧。
61.如权利要求60所述的器件，其特征在于，所述导电层由铝构成。
62.如权利要求60所述的器件，其特征在于，所述栅极安置在整个所述沟道形成区上。
63.如权利要求60所述的器件，其特征在于，所述层间绝缘膜由氧化硅构成。
64.如权利要求60所述的器件，其特征在于，所述平面化膜由聚酰亚胺构成。
65.如权利要求60所述的器件，其特征在于，所述半导体层的孔穴迁移率不低于10厘米2/伏称或电子迁移率不低于15厘米2/伏秒。
66.如权利要求60所述的器件，其特征在于，所述栅极由选自Ti、Al、Ta、Cr和Si组成的材料群的一种材料构成。
67.如权利要求60所述的器件，其特征在于，所述像素电极是透明的。
68.如权利要求60所述的器件，其特征在于，所述层间绝缘膜的厚度在0.2至0.6微米的范围内。
69.一种半导体器件，包括：
一个衬底，其表面绝缘；
一个薄膜晶体管，在整个所述衬底上形成；
其特征在于，所述薄膜晶体管包括：
一个半导体层；
一个沟道形成区，在所述半导体层中；
源漏区，在所述半导体层中形成，源区与漏区之间夹有所述沟道形成区；
一对杂质区，配置在所述源漏区与所述沟道形成区之间，其带隙宽度大于所述源漏区的；和
一个栅极，毗邻所述沟道形成区，栅极与沟道形成区之间夹有一个栅绝缘膜；
一个层间绝缘膜，覆盖住所述薄膜晶体管；
一个导电层，所述述层间绝缘膜上形成，通过所述层间绝缘膜的第一接触孔与所述薄膜晶体管的源区或漏区连接；
一个平面化膜，由有机树脂在整个所述层间绝缘膜和所述导电层上形成；和
一个像素电极，在整个所述平面化膜上形成，通过所述平面化膜的第二接触孔与所述导电层连接；
其中所述半导体层的拉曼光谱峰从522厘米-1移向较低频率侧。
70.一种半导体器件，包括：
一个衬底，具表面绝缘；
一个薄膜晶体管，在整个所述衬底上形成；
其特征在于，所述薄膜晶体管包括：
一个半导体层；
一个沟道形成区，在所述半导体层中；
源漏极，在所述半导体层中形成，源极与漏极之间夹持有所述沟道形成区；
一对杂质区，配置在所述源漏区与所述沟道形成区之间，其结晶度低于所述源漏区的；和
一个栅极，毗邻所述沟道形成区，栅极与沟道形成区之间夹有一个栅绝缘膜；
一个层间绝缘膜，覆盖住所述薄膜晶体管；
一个导电层，在所述层间绝缘膜上形成，通过所述层间绝缘膜的第一接触孔与所述薄膜晶体管的源区或漏区连接；
一个平面化膜，由有机树脂在整个所述层间绝缘膜和所述导电层上形成；
一个像素电极，在整个所述平面化膜上形成，通过所述平面化膜的第二接触孔与所述导电层连接；
其中所述半导体层的拉曼光谱峰从522厘米-1移向较低频率侧。
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| JP340336/91 | 1991-11-29 | ||
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