JP2540688B2 - 半導体装置とその作製方法 - Google Patents
半導体装置とその作製方法Info
- Publication number
- JP2540688B2 JP2540688B2 JP5432292A JP5432292A JP2540688B2 JP 2540688 B2 JP2540688 B2 JP 2540688B2 JP 5432292 A JP5432292 A JP 5432292A JP 5432292 A JP5432292 A JP 5432292A JP 2540688 B2 JP2540688 B2 JP 2540688B2
- Authority
- JP
- Japan
- Prior art keywords
- region
- semiconductor device
- layer
- gate electrode
- gate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Liquid Crystal (AREA)
- Thin Film Transistor (AREA)
Description
型電気光学装置、特にアクティブマトリクス型液晶電気
光学装置等に利用でき、明解なスイッチング特性を有す
る電界効果型トランジスタの構造およびその作製方法を
示すものである。
光学装置に用いる薄膜絶縁ゲイト型電界効果トランジス
タは、図2に示すような構造を有している。絶縁基板2
09上にブロッキング層208を有し、ソース204、
ドレイン205、およびチャネル領域203を有する半
導体層上にゲイト絶縁膜202とゲイト電極201を有
する。その上に層間絶縁膜211およびソース電極20
6、ドレイン電極207を有する。
スタの作製手順は、ガラス基板209上にブロッキング
層をSiO2 をターゲットとしてスパッタ法で成膜した
のちに、プラズマCVD法を用いて半導体層を作製し、
それをパターンニングすることでソース、ドレイン、チ
ャネル領域となる半導体層を形成の後に、スパッタ法を
用いて酸化珪素からなるゲイト絶縁膜202を成膜し、
その後減圧CVD法を用いてP(リン)を高濃度ドープ
したゲイト電極用導電層を成膜の後にパターニングを施
してゲイト電極201を作製する。その後、ゲイト電極
をマスクとした不純物イオンの注入を行い、ソース20
5およびドレイン204を作製し、その後熱処理を行っ
て活性化を行う、というものであった。
ランジスタは、ゲイト電極201のチャネル長方向の長
さとチャネル長210はほぼ等しい。
絶縁ゲイト型電界効果トランジスタの電流電圧特性はn
チャネルの場合図3に示す様に、逆バイアス領域250
において、ソースドレイン間の印加電圧が増加するにつ
れて、リーク電流が増加するという欠点を有していた。
子をアクティブマトリクス型液晶電気光学装置に用いた
時には、図5(A)に示した様に、書き込み電流300
を通じて液晶302に蓄電された電荷は、非書き込み期
間中に素子のリーク部分を通してリーク電流301が放
電されてしまい、良好なコントラストを得ることができ
なかった。
図5(B)に示した様に、電荷保持のためのコンデンサ
ー303を設置することが必要になっていた。しかしな
がら、これらコンデンサーを形成するためには、金属配
線による容量用の電極を必要とするために、開口率を低
下させる要因となっていた。またこれをITOなどの透
明電極にて形成し開口率を向上させる例も報告されてい
るが、余分なプロセスを必要とするために、歓迎される
ものではなかった。
ランジスタのソースあるいはドレインの一方のみをキャ
パシター素子(コンデンサー)に接続して、該トランジ
スタをスイッチング素子として用いる場合、例えば公知
の1トランジスタ/セル型のダイナミック・ランダム・
アクセス・メモリー(DRAM)装置や図5に示すよう
な回路を各画素に有するアクイティブ型液晶表示装置に
おいては、ゲイト電極とドレイン(あるいはソース)と
の寄生容量の存在によって、キャパシター素子の電圧が
変動してしまうことが知られていた。
よび寄生容量に比例し、キャパシター素子の容量と寄生
容量の和に反比例するため、電圧の変動を抑える為には
一般には、セルフアライン方式によってトランジスタを
作製して、寄生容量を減らすことがなされていた。しか
しながら、デバイスのデザインルールの縮小に伴って、
いかにセルフアライン方式によって作製しても、寄生容
量の比率が無視できないほど大きなものとなるようにな
った。
(B)に示すように、本来のキャパシター素子以外に、
並列にキャパシターを接続して、見掛け上、キャパシタ
ー素子の容量を大きくすることが提案されているが、D
RAMにおいてはキャパシター面積の増大、液晶表示装
置においては上述のとおり開口率の低下等の問題を無視
することが出来ない。本発明は以上の様な問題を解決す
るものである。
法として、本発明者らは絶縁ゲイト型電界効果トランジ
スタにおいて、チャネル長(ソース領域とドレイン領域
の間の距離)をゲイト電極のチャネル長方向の長さより
も長くすることにより、チャネル領域のうちのソース領
域またはドレイン領域に接する部分にゲイト電極による
電界のかからないまたは非常に弱いオフセット領域を形
成することで、図4に示すような電流電圧特性をとるこ
とを知見した。
基板105上にブロッキング層104があり、その上に
半導体層としてソース領域100、ドレイン領域10
1、およびチャネル領域109を設ける。チャネル領域
109上にはゲイト絶縁膜110とその上に陽極酸化可
能な材料を陽極酸化して絶縁層である酸化物層112を
形成したゲイト電極111が形成されている。ソース領
域、ドレイン領域にそれぞれ接してソース電極102、
ドレイン電極103を設ける。図1では、層間絶縁物は
特に設けられていない様子が描かれているが、ゲイト電
極・配線とソース/ドレイン電極・配線との寄生容量が
問題となる場合には、従来どおり層間絶縁物を設けても
よく、その実施例は以下に実施例1〜3で記述される。
物層112となるゲイト電極部に陽極酸化が可能な材料
を選び、その表面部分を陽極酸化して酸化物層112を
形成することで、イオン打ち込みの領域であるソース領
域100とドレイン領域101の間の距離すなわちチャ
ネル長108は、実質的なゲイト電極111のチャネル
長方向の長さよりも酸化物層112の厚みの概略2倍程
度長くなる。ゲイト電極部の材料としては、主としてチ
タン(Ti)、アルミニウム(Al)、タンタル(T
a)、クロム(Cr)、シリコン(Si)単体、あるい
はそれらの合金が適している。
る酸化物層112にゲイト絶縁膜110を介して向かい
合うチャネル領域109中の部分106および107に
は、ゲイト電極による電界が全くかからないあるいはゲ
イト電極の垂直下の部分と比較して非常に弱くなる。こ
のような領域106、107を以下では、特にチャネル
領域と同じ程度の結晶性、不純物濃度を有している場合
に、オフセット領域という。
ドープされた非結晶質状態の材料であってもよい。厳密
に議論すれば、領域106、107はそれに隣接するソ
ース領域100やドレイン領域101に比べて結晶性が
悪いものであればよい。例えば、領域100、101が
大きな結晶粒の多結晶シリコンでできているのであれ
ば、領域106、107はアモルファスシリコンやアモ
ルファスシリコンよりも若干結晶性がよい、いわゆるセ
ミアモルファスシリコンであればよい。領域100、1
01がセミアモルファスシリコンであれば、領域10
6、107はアモルファスシリコンであればよい。もち
ろん、このような非結晶状態の材料には、半導体電気特
性を示すに十分な措置を施す必要が有り、例えばダング
リングボンドができるだけ少なくなるように、これらの
ダングリングボンドを水素やハロゲンで十分にターミネ
イトする必要がある。
て図9(a)に示すように、良好なTFT特性を示すこ
とができた。図9(b)は、従来の絶縁ゲイト型トラン
ジスタ構造を有する薄膜トランジスタ(TFT)であ
り、図から明らかなように、従来の方法であれば著しい
逆方向のリーク電流が観測されたが、本発明のように、
実質的に非結晶状態である領域を設けることによって、
特性は改善された。すなわち、非結晶状態の不純物領域
を設けることは、先に述べたオフセット領域を設けるこ
とと同じ効果をもたらした。
て特性が向上する原因についてはまだ良く判っていな
い。1つには、非結晶領域では、結晶領域に比べて、添
加された不純物元素のイオン化率が低く、そのため同じ
だけの不純物が添加された場合であっても、より低い不
純物濃度を有しているかのように振る舞うため、いわゆ
る低濃度ドレイン(Lightly-Doped-Drain:LDD)と実
質的に同じ領域が形成された為と考えられる。例えば、
シリコンでは、アモルファス状態では、イオン化率は室
温で0.1〜10%というように、単結晶あるいは多結
晶半導体の場合(ほぼ100%)に比べて著しく小さ
い。
が結晶状態に比して大きいので、それが原因とも考えら
れる。例えば図9(e)、(f)のようなエネルギーバ
ンド図から説明が可能である。通常のLDD構造のトラ
ンジスタでは、ソース/チャネル/ドレインのエネルギ
ーバンド図は、図9(c)、(d)のようになってい
る。中央の盛り上がったところが、チャネル領域であ
る。また、階段状の部分はLDD領域である。ゲイト電
極に電圧が印加されていない場合には図9(c)で示さ
れるが、ゲイト電極に負の大きな電圧が印加されると、
図9(d)で示されるようになる。このとき、ソースと
チャネル領域、およびチャネル領域とドレインの間には
禁制帯があって、電子やホール等のキャリヤは移動でき
ないのであるが、トンネル効果やバンドギャップ中のト
ラップ準位をホッピングしてキャリヤがギャップを飛び
越える。LDD構造でない通常のTFTであれば、ギャ
ップの幅はより小さいため、より電流は流れやすい。こ
れが逆方向リークであると考えられている。この減少は
TFTでは特に顕著である。それは、TFTが多結晶等
の不均質な材料であるため、粒界等に起因するトラップ
準位が多いためと推定される。
くするとこのような逆方向リークは低減する。LDDの
バンドギャップが大きい例は図9の(e)および(f)
に示される。図9(e)はゲイトに電圧の印加されてい
ない状態、(f)はゲイトに負の大きな電圧の印加され
た状態を示す。(f)から明らかなように(d)と比べ
て負の電圧が印加されたときのソースとチャネル領域、
あるいはチャネル領域とドレイン間のギャップの幅が大
きい。トンネル効果はトンネル障壁の幅(この場合はギ
ャップの幅)によって著しく影響を受け、ギャップの幅
の僅かの増加で著しくその確率は低下する。また、局在
準位を経由したホッピングも複合的なトンネル効果であ
るのでギャップの幅が大きくなると飛躍的にその確率は
小さくなる。以上のような理由で、バンドギャップの大
きなLDD領域を形成することは意味のあることである
と考えられる。そして、多結晶シリコンのバンドギャッ
プが1.1eVであるのに対し、アモルファスシリコン
のバンドギャップは1.5〜1.8eVであり、このよ
うな広いバンドギャップを有する材料をLDDに用いる
ことは極めて理想的である。
域を有する半導体装置を作製するには、ソース、ドレイ
ン、チャネル領域となる半導体層およびゲイト絶縁膜層
110を形成後に陽極酸化可能な材料によってゲイト電
極部を形成した後に、前記半導体層にp型化またはn型
化せしめる不純物イオンを注入してソース領域100お
よびドレイン領域101を形成し、その後ゲイト電極部
表面部分を陽極酸化してゲイト電極111と酸化物層1
12を形成し、熱処理工程等を施せばよい。
層110を形成後に陽極酸化可能な材料によってゲイト
電極部を形成した後に、ゲイト電極部表面部分を陽極酸
化してゲイト電極111と酸化物層112を形成して、
その後前記半導体層にp型化またはn型化せしめる不純
物イオンを注入してソース領域100およびドレイン領
域101を形成してから熱処理工程を施す工程でも良
い。
長がゲイト電極のチャネル長方向の長さより長い絶縁ゲ
イト型電界効果トランジスタを、マスクずれ等による性
能のばらつきなどを発生することなく容易かつ確実に作
製することが可能となる。
明の半導体装置を作製するには、ソース、ドレイン、チ
ャネル領域となる半導体層およびゲイト絶縁膜層110
を形成後に陽極酸化可能な材料によってゲイト電極部を
形成した後に、前記半導体層にp型化またはn型化せし
める不純物イオンを注入して、該半導体層を非結晶化せ
しめ、ソース領域100およびドレイン領域101、そ
して、それに隣接する非結晶領域106、107を形成
し、その後ゲイト電極部表面部分を陽極酸化してゲイト
電極111と酸化物層112を形成する。このとき、ゲ
イト電極の表面は酸化によって後退する。その後、例え
ばレーザーアニール法やフラッシュランプアニール法に
よって、ゲイト電極部をマスクとしてセルフアライン的
にソース領域100とドレイン領域101のみを再結晶
化させてもよい。ここで、セルフアライン的にというの
は、ゲイト電極部が影となる為、その下に存在する不純
物領域が再結晶化できないからである。
には、イオンの2次散乱による不純物領域の広がりは、
イオンの加速エネルギー等によって計算でき、さらに、
ゲイト電極の後退は、酸化物層の厚さによって決定され
るので、これも設計事項として盛り込まれる。したがっ
て、本発明では、精密な設計によって、ゲイト電極と不
純物領域の位置関係を最適な状態にすることができる。
すなわち、酸化物層の厚さは10nm以下の精度で制御
でき、さらに、イオン打ち込みの際の2次散乱について
も同程度で制御できるため、この位置関係は10nm以
下の精度で作製することができる。
わせが、新たに要求されるということはなく、本発明に
よって歩留りが低下することは少ない。それにもまし
て、本発明によって得られるトランジスタの特性の向上
は大きなものである。以下に実施例を示す。
を有する液晶電気光学装置を用いた、ビデオカメラ用ビ
ューファインダーを作製し、本発明を実施したので説明
を加える。
成にして、本発明の構成を有した低温プロセスによる高
移動度TFT(薄膜トランジスタ)を用いた素子を形成
し、ビューファインダーを構成した。本実施例で使用す
る液晶表示装置の基板上のアクティブ素子の配置の様子
を図7に示し、図6に本実施例の回路図を示す。図7の
A−A’断面およびB−B’断面を示す作製プロセスを
図8に描く。A−A’断面はNTFTを示し、B−B’
断面はPTFTを示す。
下、例えば約600℃の熱処理に耐え得るガラス基板4
00上にマグネトロンRF(高周波) スパッタ法を用い
てブロッキング層401としての酸化珪素膜を1000
〜3000Åの厚さに作製する。プロセス条件は酸素1
00%雰囲気、成膜温度150℃、出力400〜800
W、圧力0.5Paとした。タ−ゲットに石英または単
結晶シリコンを用いた成膜速度は30〜100Å/分で
あった。
相)法、スパッタ法またはプラズマCVD法により形成
した。減圧気相法で形成する場合、結晶化温度よりも1
00〜200℃低い450〜550℃、例えば530℃
でジシラン(Si2H6) またはトリシラン(Si3H8) をCVD
装置に供給して成膜した。反応炉内圧力は30〜300
Paとした。成膜速度は50〜250Å/ 分であった。
PTFTとNTFTとのスレッシュホ−ルド電圧(Vt
h)に概略同一に制御するため、ホウ素をジボランを用
いて1×1015〜1×1018cm-3の濃度として成膜中に添加
してもよい。
を1×10-5Pa以下とし、単結晶シリコンをタ−ゲット
として、アルゴンに水素を20〜80%混入した雰囲気
で行った。例えばアルゴン20%、水素80%とした。
成膜温度は150℃、周波数は13.56MHz、スパ
ッタ出力は400〜800W、圧力は0.5Paであっ
た。
場合、温度は例えば300℃とし、モノシラン(SiH4)ま
たはジシラン(Si2H6) を用いた。これらをPCVD装置
内に導入し、13.56MHzの高周波電力を加えて成
膜した。
酸素が5×1021cm-3以下であることが好ましい。この酸
素濃度が高いと、結晶化させにくく、熱アニ−ル温度を
高くまたは熱アニ−ル時間を長くしなければならない。
また少なすぎると、バックライトによりオフ状態のリ−
ク電流が増加してしまう。そのため4×1019〜4×1021
cm-3の範囲とした。水素は4×1020cm-3であり、珪素4
×1022cm-3として比較すると1原子%であった。
素膜を500〜5000Å、例えば1500Åの厚さに
作製の後、450〜700℃の温度にて12〜70時間
非酸化物雰囲気にて中温の加熱処理、例えば水素雰囲気
下にて600℃の温度で保持した。珪素膜の下の基板表
面にアモルファス構造の酸化珪素膜が形成されているた
め、この熱処理で特定の核が存在せず、全体が均一に加
熱アニ−ルされる。即ち、成膜時はアモルファス構造を
有し、また水素は単に混入しているのみである。
造から秩序性の高い状態に移り、一部は結晶状態を呈す
る。特にシリコンの成膜後の状態で比較的秩序性の高い
領域は特に結晶化をして結晶状態となろうとする。しか
しこれらの領域間に存在する珪素により互いの結合がな
されるため、珪素同志は互いにひっぱりあう。レ−ザラ
マン分光により測定すると単結晶の珪素のピ−ク522
cm-1より低周波側にシフトしたピ−クが観察される。そ
れの見掛け上の粒径は半値巾から計算すると、50〜5
00Åとマイクロクリスタルのようになっているが、実
際はこの結晶性の高い領域は多数あってクラスタ構造を
有し、各クラスタ間は互いに珪素同志で結合(アンカリ
ング) がされたセミアモルファス構造の被膜を形成させ
ることができた。
ンダリ(以下GBという)がないといってもよい状態を
呈する。キャリアは各クラスタ間をアンカリングされた
個所を通じ互いに容易に移動し得るため、いわゆるGBの
明確に存在する多結晶珪素よりも高いキャリア移動度と
なる。即ちホ−ル移動度(μh)=10〜200cm2/
VSec、電子移動度(μe )=15〜300cm2 /V
Secが得られる。
く、900〜1200℃の高温アニ−ルにより被膜を多
結晶化してもよい、しかしその場合は核からの固相成長
により被膜中の不純物の偏析がおきて、GBには酸素、
炭素、窒素等の不純物が多くなり、結晶中の移動度は大
きいが、GBでのバリア(障壁)を作ってそこでのキャ
リアの移動を阻害してしまう。結果として10cm2/Vsec
以上の移動度がなかなか得られないのが実情である。そ
のために酸素、炭素、窒素等の不純物濃度をセミアモル
ファスのものよりも数分の1から数十分の1にする必要
がある。その様にした場合、50〜100cm2 /Vse
cが得られた。
ッチングを施し、NTFT用の半導体層402(チャネ
ル巾20μm)、PTFT用の半導体層404を作製し
た。
03を500〜2000Å例えば1000Åの厚さに形
成した。これはブロッキング層としての酸化珪素膜の作
製と同一条件とした。これを成膜中に弗素を少量添加
し、ナトリウムイオンの固定化をさせてもよい。
した。これをフォトマスクにてパタ−ニングして図8
(B)を得た。NTFT用のゲイト絶縁膜405、ゲイ
ト電極部406を形成し、両者のチャネル長方向の長さ
は10μmすなわちチャネル長を10μmとした。同様
に、PTFT用のゲイト絶縁膜407、ゲイト電極部4
08を形成し、両者のチャネル長方向の長さは7μmす
なわちチャネル長を7μmとした。また双方のゲイト電
極部406、408の厚さは共に0.8μmとした。図
8(C)において、PTFT用のソ−ス409、ドレイ
ン410に対し、ホウ素(B)を1〜5×1015cm-2の
ド−ズ量でイオン注入法により添加した。次に図8
(D)の如く、フォトレジスト411をフォトマスクを
用いて形成した。NTFT用のソ−ス412、ドレイン
413としてリン(P)を1〜5×1015cm-2のドーズ
量でイオン注入法により添加した。
た。L−酒石酸をエチレングリコールに5%の濃度で希
釈し、アンモニアを用いてpHを7.0±0.2に調整
した。その溶液中に基板を浸し、定電流源の+側を接続
し、−側には白金の電極を接続して20mAの定電流状
態で電圧を印加し、150Vに到達するまで酸化を継続
した。さらに、150Vで定電圧状態で加え0.1mA
以下になるまで酸化を継続した。このようにして、ゲイ
ト電極部406、408の表面に酸化アルミニウム層4
14を形成し、NTFT用のゲイト電極415、PTF
T用のゲイト電極416を得た。酸化アルミニウム層4
14は0.3μmの厚さに形成した。
熱アニ−ルを行った。NTFTのソ−ス412、ドレイ
ン413、PTFTのソ−ス409、ドレイン410を
不純物を活性化してN+ 、P+ として作製した。またゲ
イト絶縁膜405、407下にはチャネル形成領域41
7、418がセミアモルファス半導体として形成されて
いる。
入とゲイト電極周囲の陽極酸化の順序を入れ換えても良
い。この様に、ゲイト電極の周囲に酸化金属からなる絶
縁層を形成したことで、ゲイト電極の実質長さは、チャ
ネル長さよりも絶縁膜の厚さの2倍分、この場合は0.
6μmだけ短くなることになり、電界のかからないオフ
セット領域を設けることで、逆バイアス時のリーク電流
を減少させることが出来た。
(E)で2回行った。しかし図8(A)のアニ−ルは求
める特性により省略し、双方を図8(E)のアニ−ルに
より兼ね製造時間の短縮を図ってもよい。図8(E)に
おいて、層間絶縁物419を前記したスパッタ法により
酸化珪素膜の形成として行った。この酸化珪素膜の形成
はLPCVD法、光CVD法、常圧CVD法を用いても
よい。層間絶縁物は0.2〜0.6μmたとえば0.3
μmの厚さに形成し、その後、フォトマスクを用いて電
極用の窓420を形成した。さらに、図8(F)に示す
如くこれら全体にアルミニウムをスパッタ法により形成
し、リード421、423、およびコンタクト422を
フォトマスクを用いて作製した後、表面を平坦化用有機
樹脂424例えば透光性ポリイミド樹脂を塗布形成し、
再度の電極穴あけをフォトマスクにて行った。
出力端を液晶装置の一方の画素の電極を透明電極として
それに連結するため、スパッタ法によりITO(インジ
ュ−ムスズ酸化膜)を形成した。それをフォトマスクに
よりエッチングし、電極425を構成させた。このIT
Oは室温〜150℃で成膜し、200〜400℃の酸素
または大気中のアニ−ルにより成就した。かくの如くに
してNTFT426とPTFT427と透明導電膜の電
極425とを同一ガラス基板401上に作製した。得ら
れたTFTの電気的な特性はPTFTで移動度は20
(cm2/Vs)、Vthは−5.9(V)で、NTFTで移動
度は40(cm2/Vs)、Vthは5.0(V)であった。
の基板を作製した。この液晶表示装置の電極等の配置は
図7に示している。NTFT426およびPTFT42
7を第1の信号線428と第2の信号線429との交差
部に設けた。このようなC/TFTを用いたマトリクス
構成を有せしめた。NTFT426は、ドレイン413
の入力端のリード421を介し第2の信号線429に連
結され、ゲート406は多層配線形成がなされた信号線
428に連結されている。ソ−ス412の出力端はコン
タクト422を介して画素の電極425に連結してい
る。
入力端がリード423を介して第2の信号線429に連
結され、ゲート408は信号線428に、ソ−ス409
の出力端はコンタクト422を介してNTFTと同様に
画素電極425に連結している。かかる構造を左右、上
下に繰り返すことにより、本実施例は構成されている。
パッタ法を用いて、酸化珪素膜を2000Å積層した基
板上に、やはり スパッタ法によりITO(インジュ−
ム・スズ酸化膜)を形成した。このITOは室温〜15
0℃で成膜し、200〜400℃の酸素または大気中の
アニ−ルにより成就した。また、この基板上にカラーフ
ィルターを形成して、第二の基板とした。
って、紫外線硬化型アクリル樹脂とネマチック液晶組成
物の6対4の混合物を挟持し、周囲をエポキシ性接着剤
にて固定した。基板上のリードはそのピッチが46μm
と微細なため、COG法を用いて接続をおこなった。本
実施例ではICチップ上に設けた金バンプをエポキシ系
の銀パラジウム樹脂で接続し、ICチップと基板間を固
着と封止を目的としたエポキシ変成アクリル樹脂にて埋
めて固定する方法を用いた。その後、外側に偏光板を貼
り、透過型の液晶表示装置を得た。
を示す。まず、基板501としてコーニング7059ガ
ラスを使用した。そして、下地の酸化珪素皮膜502を
厚さ100nmだけ、スパッタ法によって形成した。さ
らに、アモルファスシリコン被膜503をプラズマCV
D法によって50nmだけ形成した。その上にアモルフ
ァスシリコン膜の保護の目的で酸化珪素膜504をやは
りスパッタ法によって、20nmだけ形成した。これを
600℃で72時間、窒素雰囲気中でアニールし、再結
晶化させた。さらに、これをフォトリソグラフィー法と
反応性イオンエッチング(RIE)法によってパターニ
ングして、図10(A)に示すように島状の半導体領域
を形成した。島状半導体領域形成後、保護用酸化珪素膜
504を除去した。その除去には、バッファー弗酸(弗
化水素と弗化アンモニウムが混合された溶液)を使用し
て、ウェットエッチングをおこなった。バッファー弗酸
としては、例えば半導体製造用高純度弗化水素酸(50
wt%)と同弗化アンモニウム溶液(40wt%)とを
1:10の比率で混合した溶液とした。なお、このバッ
ファー弗酸の酸化珪素に対するエッチングレイトは、7
0nm/分、同じく酸化アルミニウムでは60nm/
分、アルミニウムでは15nm/分であった。
雰囲気中でのスパッタ法によって、ゲイト酸化膜505
を厚さ115nmだけ堆積した。この状態でプラズマド
ープ法によってゲイト酸化膜505中にリンイオンをド
ープした。これは、ゲイト酸化膜中に存在するナトリウ
ム等の可動イオンをゲッタリングするためで、ナトリウ
ムの濃度が素子の動作に障害とならない程度に低い場合
にはおこなわなくてもよい。本実施例では、プラズマ加
速電圧は10keVで、ドーズ量は2×1014cm-2で
あった。ついで、600℃で24時間アニールをおこな
って、プラズマドープの衝撃によって生じた、酸化膜、
シリコン膜のダメージを回復させた。
ウム被膜を形成して、これを混酸(5%の硝酸を添加し
た燐酸溶液)によってパターニングし、ゲイト電極・配
線506を形成した。エッチングレートは、エッチング
の温度を40℃としてときは225nm/分であった。
このようにして、TFTの外形を整えた。このときのチ
ャネルの大きさは、長さを8μm、幅を20μmとし
た。
にN型の不純物領域(ソース、ドレイン)507を形成
した。ドーパントとしてはリンイオンを使用し、イオン
エネルギーは80keV、ドーズ量は5×1015cm-2
とした。ドーピングは図に示すように、酸化膜を透過し
て不純物を打ち込むスルーインプラによっておこなっ
た。このようなスルーインプラを使用するメリットは、
後のレーザーアニールによる再結晶化の過程で、不純物
領域の表面の滑らかさが保たれるということである。ス
ルーインプラでない場合には、再結晶の際に、不純物領
域の表面に多数の結晶核が生じ、表面に凹凸が生じる。
このようにして、図10(B)に示されるような構造が
得られた。なお、当然のことながら、このようなイオン
注入によって不純物の注入された部分の結晶性は著しく
劣化し、実質的に非結晶状態(アモルファス状態、ある
いはそれに近い多結晶状態)になっている。
化法によって、ゲイト電極・配線の周囲(上面および側
面)に酸化アルミニウムの被膜508を形成した。陽極
酸化は、3%の酒石酸のエチレングリコール溶液を5%
アンモニアで中和して、pHを7.0±0.2とした溶
液を使用しておこなった。まず、溶液中に陰極として白
金を浸し、さらにTFTを基板ごと浸して、配線506
を電源の陽極に接続した。温度は25±2℃に保った。
電流を流し、電圧が200Vに達したら、電圧を一定に
保ったまま通電し、電流が0.005mA/cm2 にな
ったところで電流を止め、陽極酸化を終了させた。この
ようにして得られた陽極酸化膜の厚さは約250nmで
あった。その様子を図10(C)に示す。
レーザーはKrFエキシマーレーザーを用い、例えば3
50mJ/cm2 のパワー密度のレーザーパルスを10
ショット照射した。少なくとも1回のレーザー照射によ
って、非結晶状態のシリコンの結晶性をTFTの動作に
耐えられるまで回復させることができることは確かめら
れているが、レーザーのパワーのふらつきによる不良の
発生確率を十分に低下させるためには、十分な回数のレ
ーザー照射が望ましい。しかしながら、あまりにも多数
のレーザー照射は生産性を低下させることとなるので、
本実施例で用いた10回程度が最も望ましいことが明ら
かになった。
に大気圧下でおこなった。すでに、不純物領域の上には
酸化珪素膜が形成されているので、特に問題となること
はなかった。もし、不純物領域が露出された状態でレー
ザーアニールをおこなっても、結晶化と同時に、大気か
ら不純物領域内に酸素が侵入し、結晶性が良くないた
め、十分な特性を有するTFTが得られなかった。その
ため、不純物領域が露出したものは、真空中でレーザー
アニールをおこなう必要があった。
れるように、レーザー光を斜めから入射させた。例え
ば、本実施例では、基板の垂線に対して10°の角度で
レーザー光を照射した。角度は作製する素子の設計仕様
に合わせて決定される。このようにすることによって、
レーザーによって、不純物領域のうち結晶化される領域
を非対称とすることができる。すなわち、図中の領域5
09、510は十分に結晶化された不純物領域である。
領域511は不純物領域ではないが、レーザー光によっ
て結晶化された領域である。領域512は不純物領域で
あるが結晶化がなされていない領域である。例えば、ホ
ットエレクトロンの発生しやすいドレイン側には、図1
0(D)の右側の不純物領域を使用すればよい。
の後は、通常のように、酸化珪素のスパッタ成膜によっ
て層間絶縁物を形成し、公知のフォトリソグラフィー技
術によって電極用孔を形成して、半導体領域あるいはゲ
イト電極・配線の表面を露出させ、最後に、金属被膜を
選択的に形成して、素子を完成させた。
Tにおいては、非結晶半導体領域やオフセット領域の幅
によって、オフ電流だけでなく、ソース/ドレイン間の
耐圧や動作速度が変化する。したがって、例えば、陽極
酸化膜の厚さやイオン注入エネルギー等のパラメータを
最適化することによって、目的に応じたTFTを作製す
ることが出来る。しかしながら、これらのパラメータは
一般に1枚の基板上に形成された個々のTFTに対し
て、調節できるものではない。例えば、実際の回路にお
いては1枚の基板上に、低速動作でもよいが高耐圧のT
FTと、低耐圧でもよいが高速動作が要求されるTFT
とが、同時に形成されることが望まれる場合がある。一
般に、本発明においては、オフセット領域の幅あるいは
非結晶不純物半導体領域の幅が大きいほど、オフ電流が
小さく、耐圧性も向上するが、動作速度が低下するとい
う欠点もあった。
を示す。図11(上面図)および図12(断面図)には
本実施例を示す。本実施例では、特願平3−29633
1に記述されるような、PチャネルTFTとNチャネル
TFTを1つの画素(液晶画素等)を駆動するために使
用する画像表示方法において使用される回路の作製に関
するものである。ここで、NチャネルTFTは高速性が
要求され、耐圧はさほど問題とされない。一方、Pチャ
ネルTFTは、動作速度はさほど問題とされないが、オ
フ電流が低いことが必要とされ、場合によっては耐圧性
がよいことも必要とされる。したがって、NチャネルT
FTは陽極酸化膜が薄く(20〜100nm)、Pチャ
ネルTFTは陽極酸化膜が厚い(250〜400nm)
ことが望まれる。以下にその作製工程について説明す
る。
9を基板601として、N型不純物領域602、P型不
純物領域603、ゲイト絶縁膜604ゲイト電極・配線
606と607を形成した。ゲイト電極・配線はいずれ
も配線650に接続されている。(図11(A)、図1
2(A))
に電気を通じ、陽極酸化法によって、ゲイト電極・配線
606、607の周囲(上面および側面)に酸化アルミ
ニウムの被膜613、614を形成した。陽極酸化は実
施例2と同じ条件でおこなった。ただし、最大電圧は5
0Vととした。したがって、この工程で作製された陽極
酸化膜の厚さは約60nmである。(図12(B))
れるように、ゲイト電極・配線606をレーザーエッチ
ングによって配線650から切り離した。そして、この
状態で再び、陽極酸化を始めた。条件は先と同じである
が、このときには最大電圧は250Vまで上げた。その
結果、配線606には電流が流れないので、何の変化も
生じなかったが、配線607には電流が流れるため、ゲ
イト配線607の周囲に厚さ約300nmの酸化アルミ
ニウム皮膜が形成された。(図12(c))
その条件は実施例2と同じとした。この場合には、Nチ
ャネルTFT(図12左側)は、非結晶領域およびオフ
セット領域の幅a1 は無視できるほど狭いのであるが、
陽極酸化膜によってアルミニウムの配線の表面を覆って
おかなければ、レーザー光の照射によって著しいダメー
ジがあったので、例え、薄くとも陽極酸化膜を形成する
必要があった。一方、PチャネルTFT(図12右側)
は陽極酸化膜の厚さが300nmであり、非結晶領域も
150〜200nm存在した。また、オフセット領域の
幅a2 も100〜150nmであったと推定される。
(図12(D))
ザー照射によって、アルミニウム配線の必要な箇所をエ
ッチングし、PチャネルTFTのゲイト電極を配線60
7から分離し、また、配線650を切断した。さらに、
層間絶縁膜を形成し、コンタクトホールを形成し、配線
624や611を形成した。このようにして、回路が形
成された。
は、NチャネルTFTは、オフセット領域や非結晶領域
の幅が小さく、オフ電流は若干多いが、高速性に優れて
いた。一方、PチャネルTFTは、高速動作は困難であ
ったが、オフ電流が少なく、画素キャパシターに蓄積さ
れた電荷を保持する能力に優れていた。
FTを集積しなければならない場合は他にもある。例え
ば、液晶表示ドライバーにおいては、シフトレジスター
等の論理回路には高速TFTが、出力回路には高耐圧T
FTが要求される。このような相反する目的に応じたT
FTを作製する場合には本実施例で示した方法は有効で
ある。
た作製方法を用いて、図13に示されるようなNチャネ
ルTFTからなるアクティブマトリクス回路を作製し
た。すなわち、このアクティブマトリクスはゲイト線7
01とデータ線702のマトリクスであり、これらはい
ずれも低抵抗なアルミニウムからなるが、本発明におけ
る陽極酸化工程を経ているので、厚さ200〜400n
mの酸化アルミニウムによって被覆されている。これら
の線幅は2μmとした。また、その厚さは0.5μmと
した。また、ゲイト線には各画素のTFTのゲイト電極
703が設けられている。これも同様に酸化アルミニウ
ムによって被覆されている。ゲイト電極の下には半導体
層704が形成されており、実施例1のNチャネルTF
Tと同様に、リンのドープされたN型多結晶不純物領域
があり、また、本発明の特徴であるオフセット領域に関
しては、その幅は200〜400nm程度となるように
設計されている。この半導体層のソースはデータ線70
2にコンタクトし、一方、ドレインはアルミニウム電極
705を介して、表示画素電極(ITOからなる)70
6に接続されている。
トリクス素子の回路図と、本実施例の素子の動作、およ
び比較のために従来の方法で作製されたTFTを用いた
素子の動作を示したものである。先にも述べたように、
このような構造のマトリクスにおいては、キャパシター
CLCの充電が終了して、ゲイト電圧がOFF状態となっ
たときに、キャパシターCLCはゲイトとドレインの寄生
容量CGDを介して、ゲイト線と容量結合し、その充電電
圧からΔVだけ電圧が降下することが知られている。こ
の現象は、実施例1のように、NチャネルTFTとPチ
ャネルTFTとが並列に接続された回路であっても同様
である。その詳細は、本発明人等の出願である特願平3
−208648に記述されている。
はPチャネルどちらか一方のTFTだけからなる回路で
は、その電圧降下ΔVは、 ΔV = CGD・VG /(CLC+CGD) であらわされる。ここで、VG とは、ゲイト電圧のON
電圧からOFF電圧への変動幅である。例えば、セルフ
アラインを使用しないで作製したTFTでは、寄生容量
CGDが著しく大きいので、ΔVも大きくなり、これを克
服する為に図14に示すように画素キャパシターに並列
に蓄積容量CADを形成し、見掛け上、画素キャパシター
の容量を大きくしていた。しかしながら、このような措
置は問題を本質的に解決することとは成らず、開口率の
低下等の問題を新たに引き起こしたことは先に述べた通
りである。
画素のサイズが小さくなり、画素キャパシターに比して
TFTの寄生容量が無視できなくなった場合には、この
電圧降下は重大な問題となる。例えば、対角3インチの
ハイビジョン対応パネル(プロジェクション用)におい
ては、画素容量は13fFという微小なものである。一
方、プロセスに2μmルールを採用してTFTを作製し
た場合には、配線のアスペクト比が大きく、もはや平面
的な重なりはなくとも立体幾何学的に寄生容量が生じて
しまい、その大きさは数fFにもなる。すなわち、画素
キャパシターの容量の10%以上にも達する。
クティブマトリクスの例を示したが、明らかに、ΔVに
よって、本来あるべき表示が不可能となる。すなわち、
TFTを高速で動作させる為には、ゲイト電圧はドレイ
ン電圧よりも高いことが要求される。通常、ドレイン電
圧の2倍程度の電圧がゲイト電圧として採用される。し
たがって、ドレイン電圧が5Vであれば、ゲイト電圧は
10Vもしくはそれ以上である。さらに、TFTの動作
を完璧にする目的で、OFF状態ではゲイト電圧を負と
するときには、ゲイト電圧の変化はより大きくなる。例
えば、図14の場合には、ドレイン電圧は±6Vの交流
であるが、ゲイト電圧はON状態で+12V、OFF状
態で−4Vであるので、上記の式においては、VG =1
6Vとなる。寄生容量が2fFであれば、図14(A)
に示すようにΔVは2Vであり、ドレイン充電電圧の実
に1/3である。もちろん、自然放電によって画素に蓄
えられた電荷は放電するので、実際にはより一層、表示
を理想的に行うことは困難である。そして、このような
問題を避ける為には、開口率を犠牲にして蓄積容量を設
けなければならなかった。
量は著しく削減できる。具体的には0.1fF以下とす
ることが出来る。したがって、ΔVは、図14(B)に
示すようにほとんど無視できる。さらに、本発明ではO
FF電流が従来の方法で作製されるTFTよりも1桁程
度小さいので自然放電もずっと緩やかであり、極めて表
示が理想的に行える。
の表面に陽極酸化からなる絶縁膜層を設けることで、チ
ャネル長をゲイト電極のチャネル長方向の長さよりも長
くなり、チャネル領域の両側部にゲイト電極による電界
のかからないあるいは非常に弱い電界のかかるオフセッ
ト領域を設けること、あるいは同様な手法によって同様
な効果を有する非結晶性の不純物半導体領域を設けるこ
とができ、逆バイアス時のリーク電流を削減することが
出来た。その結果、従来不可欠であった電荷保持容量が
不要となって、従来20%程度であった開口率を35%
以上、あるいはそれ以上にすることができ、より良好な
表示品質を得ることができた。
晶質不純物領域は、ゲイト電極の陽極酸化膜の厚さによ
って決定されるので、これらの領域の幅は10〜100
nmの間で極めて精密に制御することができる。しか
も、この工程を付加することによって歩留りが著しく低
下することは特に見られなかったし、歩留り低下の原因
として考えられる要因もなかった。
について述べたが、ゲルマニウムや炭化珪素、砒化ガリ
ウム等の他の材料を使用する半導体装置にも本発明が適
用されうることは明白である。
す。
す。
光学装置の回路構成を示す。
電気光学装置の回路図を示す。
電気光学装置の構造を示す。
電気光学装置の作製工程を示す。
理を示す。
を示す。
を示す。
を示す。
晶電気光学装置の構造を示す。
気光学装置の回路図および動作を示す。
Claims (7)
- 【請求項1】 絶縁基板上に少なくとも半導体層、絶縁
膜層および導体層を積層してなる絶縁ゲイト型電界効果
トランジスタにおいて、前記半導体層は薄膜状のチャネ
ル領域と、該チャネル領域を挟んで形成された一対の非
晶質状態の材料からなる第1の不純物領域と、各第1の
不純物領域に隣接した結晶質状態の材料からなる第2の
不純物領域とからなり、前記チャネル領域上面に前記導
体層を、前記第1の不純物領域上面に前記導体層を包む
陽極酸化物層を形成した事を特徴とする半導体装置。 - 【請求項2】 金属のゲイト電極と、該ゲイト電極を包
んで形成された陽極酸化物層と、薄膜状のチャネル領域
と、該チャネル領域を挟んで形成された一対の非晶質状
態の材料からなる第1の不純物領域と、各第1の不純物
領域に隣接した結晶質状態の材料からなる第2の不純物
領域とを有することを特徴とする薄膜状の絶縁ゲイト型
半導体装置。 - 【請求項3】 請求項1において、チャネル長は前記導
体層のチャネル長方向の長さよりも前記導体層表面に形
成された前記陽極酸化物層の厚みの概略2倍程度長いこ
とを特徴とする半導体装置。 - 【請求項4】 絶縁基板上に少なくとも半導体層、絶縁
膜層および導体層を有する絶縁ゲイト型電界効果トラン
ジスタの作製方法において、半導体層およびゲイト絶縁
膜層を形成後に陽極酸化可能な材料によってゲイト電極
部を形成した後に、前記ゲイト電極部をマスクとして前
記半導体層にp型化またはn型化せしめる不純物イオン
を注入して該半導体層を非結晶化せしめソースまたはド
レイン領域を形成した後に、前記ゲイト電極部表面を陽
極酸化し、その後陽極酸化した前記ゲイト電極部をマス
クとしてセルフアライン的に前記半導体層の前記陽極酸
化膜下を除く所望領域を再結晶化させる工程を有するこ
とを特徴とする半導体装置の作製方法。 - 【請求項5】 請求項1において、該半導体装置は絶縁
基板上に形成され、そのソースもしくはドレインのどち
らか一方はキャパシター素子に接続されていることを特
徴とする半導体装置。 - 【請求項6】 請求項5において、該半導体装置は液晶
表示装置の画素の駆動に用いられることを特徴とする半
導体装置。 - 【請求項7】 請求項2において、該半導体装置は絶縁
基板上に形成され、そのソースもしくはドレインのどち
らか一方はキャパシター素子に接続されていることを特
徴とする半導体装置。
Priority Applications (20)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
TW087207861U TW476451U (en) | 1991-08-23 | 1992-07-29 | Semiconductor device |
TW089205194U TW540828U (en) | 1991-08-23 | 1992-07-29 | Semiconductor device |
TW084211986U TW361694U (en) | 1991-08-23 | 1992-07-29 | Electric optical device |
KR1019920015031A KR970002004B1 (ko) | 1991-08-23 | 1992-08-21 | 반도체장치와 그 제작방법 |
CN92110004.3A CN1121741C (zh) | 1991-08-23 | 1992-08-22 | 半导体器件及其制造方法 |
CN200410088064.8A CN1603924B (zh) | 1991-08-23 | 1992-08-22 | 有源矩阵式液晶电光器件以及具备该器件的摄象机 |
CN00133102.7A CN1183599C (zh) | 1991-08-23 | 1992-08-22 | 有源矩阵显示器件 |
CN03133133.5A CN1266519C (zh) | 1991-08-23 | 1992-08-22 | 半导体显示器件及具有该半导体显示器件的电子器件 |
US08/014,455 US5485019A (en) | 1992-02-05 | 1993-02-03 | Semiconductor device and method for forming the same |
TW082100711A TW257881B (ja) | 1992-02-05 | 1993-02-03 | |
KR1019930001669A KR960008133B1 (ko) | 1992-02-05 | 1993-02-05 | 반도체장치와 그 제작방법 |
US08/219,819 US5521107A (en) | 1991-02-16 | 1994-03-29 | Method for forming a field-effect transistor including anodic oxidation of the gate |
US08/455,156 US5849611A (en) | 1992-02-05 | 1995-05-31 | Method for forming a taper shaped contact hole by oxidizing a wiring |
US08/479,393 US6013928A (en) | 1991-08-23 | 1995-06-07 | Semiconductor device having interlayer insulating film and method for forming the same |
KR1019960009820A KR960011185B1 (ko) | 1991-08-23 | 1996-03-29 | 전기광학장치 |
US09/151,269 US6147375A (en) | 1992-02-05 | 1998-09-11 | Active matrix display device |
US09/344,373 US6566711B1 (en) | 1991-08-23 | 1999-06-25 | Semiconductor device having interlayer insulating film |
US09/660,385 US6476447B1 (en) | 1992-02-05 | 2000-09-12 | Active matrix display device including a transistor |
US10/390,014 US6977392B2 (en) | 1991-08-23 | 2003-03-18 | Semiconductor display device |
US11/205,311 US20060060860A1 (en) | 1991-08-23 | 2005-08-17 | Semiconductor device and method for forming the same |
Applications Claiming Priority (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3-237100 | 1991-08-23 | ||
JP23710091 | 1991-08-23 | ||
JP23871391 | 1991-08-26 | ||
JP3-238713 | 1991-08-26 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH05283694A JPH05283694A (ja) | 1993-10-29 |
JP2540688B2 true JP2540688B2 (ja) | 1996-10-09 |
Family
ID=26533046
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP5432292A Expired - Fee Related JP2540688B2 (ja) | 1991-02-16 | 1992-02-05 | 半導体装置とその作製方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2540688B2 (ja) |
Families Citing this family (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3424891B2 (ja) * | 1996-12-27 | 2003-07-07 | 三洋電機株式会社 | 薄膜トランジスタの製造方法および表示装置 |
CN1879055B (zh) * | 2003-11-14 | 2010-05-26 | 株式会社半导体能源研究所 | 液晶显示器件及其制造方法 |
JP2005183509A (ja) * | 2003-12-17 | 2005-07-07 | Nec Corp | 薄膜トランジスタ及びその製造方法 |
Family Cites Families (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5823478A (ja) * | 1981-08-04 | 1983-02-12 | Mitsubishi Electric Corp | 電荷結合素子 |
JPS5823479A (ja) * | 1981-08-05 | 1983-02-12 | Fujitsu Ltd | 半導体装置の製造方法 |
JPS5921067A (ja) * | 1982-07-27 | 1984-02-02 | Fujitsu Ltd | 半導体装置およびその製造方法 |
JPS60245174A (ja) * | 1984-05-18 | 1985-12-04 | Semiconductor Energy Lab Co Ltd | 絶縁ゲイト型電界効果半導体装置の作製方法 |
JPS63219152A (ja) * | 1987-03-06 | 1988-09-12 | Matsushita Electronics Corp | Mos集積回路の製造方法 |
JPH0251129A (ja) * | 1988-08-12 | 1990-02-21 | Sanyo Electric Co Ltd | アクテイブマトリクス液晶表示パネル |
JPH05267666A (ja) * | 1991-08-23 | 1993-10-15 | Semiconductor Energy Lab Co Ltd | 半導体装置とその作製方法 |
JPH04360580A (ja) * | 1991-06-07 | 1992-12-14 | Casio Comput Co Ltd | 電界効果型トランジスタおよびその製造方法 |
-
1992
- 1992-02-05 JP JP5432292A patent/JP2540688B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JPH05283694A (ja) | 1993-10-29 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US6977392B2 (en) | Semiconductor display device | |
US5521107A (en) | Method for forming a field-effect transistor including anodic oxidation of the gate | |
US5485019A (en) | Semiconductor device and method for forming the same | |
JP2794678B2 (ja) | 絶縁ゲイト型半導体装置およびその作製方法 | |
JP3556679B2 (ja) | 電気光学装置 | |
JP3173854B2 (ja) | 薄膜状絶縁ゲイト型半導体装置の作製方法及び作成された半導体装置 | |
JP2585158B2 (ja) | 半導体装置の作成方法 | |
US8987120B2 (en) | Flat panel display device comprising polysilicon thin film transistor and method of manufacturing the same | |
JP3224215B2 (ja) | 薄膜状絶縁ゲイト型半導体装置の作製方法 | |
JP2540688B2 (ja) | 半導体装置とその作製方法 | |
JP2890037B2 (ja) | 半導体装置とその作製方法 | |
JP2868168B2 (ja) | 半導体装置の作製方法 | |
KR960008133B1 (ko) | 반도체장치와 그 제작방법 | |
JPH06291316A (ja) | 薄膜状絶縁ゲイト型半導体装置およびその作製方法 | |
KR960011185B1 (ko) | 전기광학장치 | |
JP3320035B2 (ja) | 半導体装置 | |
JP3000213B2 (ja) | 半導体装置とアクティブマトリクス型液晶表示装置 | |
JP2652366B2 (ja) | 半導体装置とその作製方法 | |
JP2000004024A (ja) | 半導体装置 | |
JP3225231B2 (ja) | 半導体集積回路の作製方法 | |
JP3273592B2 (ja) | 逆スタガ型絶縁ゲイト型半導体装置の作製方法 | |
JP2000031498A (ja) | 半導体装置 | |
JPH09166791A (ja) | 半導体装置とアクティブマトリクス型液晶表示装置 | |
JP2001166339A (ja) | 表示装置 | |
JPH114006A (ja) | 絶縁ゲイト型電界効果半導体装置の作製方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080725 Year of fee payment: 12 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090725 Year of fee payment: 13 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090725 Year of fee payment: 13 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090725 Year of fee payment: 13 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100725 Year of fee payment: 14 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100725 Year of fee payment: 14 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110725 Year of fee payment: 15 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110725 Year of fee payment: 15 |
|
LAPS | Cancellation because of no payment of annual fees |