JPH0251129A - アクテイブマトリクス液晶表示パネル - Google Patents
アクテイブマトリクス液晶表示パネルInfo
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- JPH0251129A JPH0251129A JP63202210A JP20221088A JPH0251129A JP H0251129 A JPH0251129 A JP H0251129A JP 63202210 A JP63202210 A JP 63202210A JP 20221088 A JP20221088 A JP 20221088A JP H0251129 A JPH0251129 A JP H0251129A
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- tft
- crystal display
- display panel
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- 239000011159 matrix material Substances 0.000 title claims description 9
- 239000003990 capacitor Substances 0.000 claims abstract description 14
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- 238000010586 diagram Methods 0.000 description 6
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Landscapes
- Liquid Crystal (AREA)
- Thin Film Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
(イ)産業上の利用分野
本発明は薄膜トランジスタ(以下TPTと称す)を備え
たアクティブマトリクス液晶表示パネルに関する。
たアクティブマトリクス液晶表示パネルに関する。
1口)従来の技術
近年、液晶テレビ用にアクティブマトリクス液晶表示パ
ネルの開発が盛んであるが、現状においては、フリッカ
の発生や歩止まりの問題が未解決であり、以下に述べる
対策方法が提案されている。
ネルの開発が盛んであるが、現状においては、フリッカ
の発生や歩止まりの問題が未解決であり、以下に述べる
対策方法が提案されている。
即ち、フリッカの発生に関しては、フリッカの量は、容
量比Cgs/(Cg*+C,Lc ) [:ただし、(
:gs:TFTのゲート・ソース間容量、CLC:液晶
セルの容量〕の値に影響され、この値が小さい程、フリ
ッカが小さくなることが知られている。この対策として
、液晶セルlこ並列に画像信号保持用の補助容量esc
を付加して、容量比をCg$/ (Cgs +CLC+
Csc )と小さくする方法が提案されている。
量比Cgs/(Cg*+C,Lc ) [:ただし、(
:gs:TFTのゲート・ソース間容量、CLC:液晶
セルの容量〕の値に影響され、この値が小さい程、フリ
ッカが小さくなることが知られている。この対策として
、液晶セルlこ並列に画像信号保持用の補助容量esc
を付加して、容量比をCg$/ (Cgs +CLC+
Csc )と小さくする方法が提案されている。
また、歩止まりの向上対策としては、1画素あたり2つ
以上のTPTを備え、少(とも1つの薄膜トランジスタ
が正常であれば、パネルとして正常動作するようにした
ものが報告されている(特開昭62−8560号)。
以上のTPTを備え、少(とも1つの薄膜トランジスタ
が正常であれば、パネルとして正常動作するようにした
ものが報告されている(特開昭62−8560号)。
従って、歩止まりを向上させ、かつフリッカを減少させ
るには、上記の従来技術を単純に組み合わすことが考え
られる。第3図はこのような1画素当り2個のTPTを
配設し更に各画素に補助容量を付加した例の等価回路図
であり、第4図はこの等価回路を実現するパターン例を
1画素について示したものである。
るには、上記の従来技術を単純に組み合わすことが考え
られる。第3図はこのような1画素当り2個のTPTを
配設し更に各画素に補助容量を付加した例の等価回路図
であり、第4図はこの等価回路を実現するパターン例を
1画素について示したものである。
これ等の図に於いて、(1)は透明絶縁基板上のゲート
ライン、(2)はドレインライン、(3)は@1のTP
T、(3)は9J2のTFT、(41は画素単位で模式
的に示した液晶セル、(5)は補助容量、(6)は液晶
セル(4)の共通電極、(7)は補助容量(5)の共通
電極、f81+91は@iのTPT(3)のソース・ド
レイン電極、f81i91は第2のTPT+3)のソー
ス・ドレイン電極、OGは画素電極を夫々示している。
ライン、(2)はドレインライン、(3)は@1のTP
T、(3)は9J2のTFT、(41は画素単位で模式
的に示した液晶セル、(5)は補助容量、(6)は液晶
セル(4)の共通電極、(7)は補助容量(5)の共通
電極、f81+91は@iのTPT(3)のソース・ド
レイン電極、f81i91は第2のTPT+3)のソー
ス・ドレイン電極、OGは画素電極を夫々示している。
同図の如く、1画素当り1個のTPTを用いた場合と同
じサイズのTPTを2個配設した場合は、ゲート・ソー
ス間容量が2倍になるので、前述の容量比は 20g5/ (2Cgs +CLc +Cmc )とな
り、Cgs ((Ct、c ((Csc テJ5るノテ
、1画素当り1個のTPTを配設した場合の2倍近くに
なる。従って、同サイズのTPTを単に増やしただけで
は、フリッカの増大等の問題が生じる。これを避けて、
容量比を1画素当りTFT1個の場合の Cgs/(Cgs+Chc+Csc )とほぼ同じ値に
するには、TPTのチャンネル幅を14にする方法か、
またはescを2倍にする方法か、2通りの方法が考え
られる。ところが、TPTのチャンネル幅を鳴にした場
合は、トランジスタの1個が動作不良になると、ドレイ
ン電流が14になり、液晶セルおよび補助容量に充分な
充電が行われず、この画素の輝度が大幅に低下する。
じサイズのTPTを2個配設した場合は、ゲート・ソー
ス間容量が2倍になるので、前述の容量比は 20g5/ (2Cgs +CLc +Cmc )とな
り、Cgs ((Ct、c ((Csc テJ5るノテ
、1画素当り1個のTPTを配設した場合の2倍近くに
なる。従って、同サイズのTPTを単に増やしただけで
は、フリッカの増大等の問題が生じる。これを避けて、
容量比を1画素当りTFT1個の場合の Cgs/(Cgs+Chc+Csc )とほぼ同じ値に
するには、TPTのチャンネル幅を14にする方法か、
またはescを2倍にする方法か、2通りの方法が考え
られる。ところが、TPTのチャンネル幅を鳴にした場
合は、トランジスタの1個が動作不良になると、ドレイ
ン電流が14になり、液晶セルおよび補助容量に充分な
充電が行われず、この画素の輝度が大幅に低下する。
又、TFTのチャンネル幅を変えずに、escの値を2
倍にした場合は、CsCの値が2倍になっているので、
必要な充電を行うためのドレイン電流も約2倍となる。
倍にした場合は、CsCの値が2倍になっているので、
必要な充電を行うためのドレイン電流も約2倍となる。
従って、この場合においても、1個のTPTが動作不良
になると、充分な充電が行われず、この画素の輝度が大
幅に低下する。
になると、充分な充電が行われず、この画素の輝度が大
幅に低下する。
これらは、3個以上のTPTを1画素に配設した場合に
も同様に生じる問題である。
も同様に生じる問題である。
前述のTPTの不良は、TPTがオフのままでオンしな
い不良について考えたが、TPTがオンのままでオフし
ない不良の場合は、レーザー照射等で、透明電極0■か
ら不良T F T(31、(3)を切り離す修正を行え
ば、TPTがオフのままでオンしない不良と同様になる
。従って、先に述べた従来技術を単に組み合わせた構成
に於いても、フリッカの減少と歩止まりの向上を図ろう
とすれば、TPTが不良になった場合にこの画素の輝度
が大幅に低下することになる。
い不良について考えたが、TPTがオンのままでオフし
ない不良の場合は、レーザー照射等で、透明電極0■か
ら不良T F T(31、(3)を切り離す修正を行え
ば、TPTがオフのままでオンしない不良と同様になる
。従って、先に述べた従来技術を単に組み合わせた構成
に於いても、フリッカの減少と歩止まりの向上を図ろう
とすれば、TPTが不良になった場合にこの画素の輝度
が大幅に低下することになる。
故に、従来技術では、フリッカの減少と歩止まりの向上
を両立させることは困難であった。
を両立させることは困難であった。
(ハ)発明が解決しようとする課題
本発明は上記の問題を取り除いたアクティブマトリクス
液晶表示パネルを提供することを目的とするものであり
、不良TPTの排除に供なう画素の輝度低下を解消しよ
うとするものである。
液晶表示パネルを提供することを目的とするものであり
、不良TPTの排除に供なう画素の輝度低下を解消しよ
うとするものである。
に)課題を解決するための手段
本発明のアクティブマトリクス液晶表示パネルは、ゲー
トラインと画像ラインの各交差部分の画素単位毎に複数
個のトランジスタとこれに対応する複数個の補助容量を
備えたものである。
トラインと画像ラインの各交差部分の画素単位毎に複数
個のトランジスタとこれに対応する複数個の補助容量を
備えたものである。
仕)作 用
本発明の液晶表示パネルによれば、画素単位毎に複数個
のトランジスタと複数個の補助容量とを備えたものであ
るので、TPTが動作不良になった場合に、TPTを切
り離すと同時に対応する補助容量を切除できる。
のトランジスタと複数個の補助容量とを備えたものであ
るので、TPTが動作不良になった場合に、TPTを切
り離すと同時に対応する補助容量を切除できる。
(へ)実施例
第1図は本発明のアクティブマトリクス液晶表示パネル
の一実施例の等価回路図、第2図は第1図の等価回路を
実現するパターン例を1画素について示したものである
。
の一実施例の等価回路図、第2図は第1図の等価回路を
実現するパターン例を1画素について示したものである
。
これ等の図に於いて、第5図、第4図の従来例と同一部
分には、これ等従来例と同一符号を付しており、第1図
、第2図の本発明パネルが従来パネルと異なるところは
、各画素毎に2個のTFT(31(31に対応して2枚
の補助容量用共通電極fill(111を設けた点にあ
る。
分には、これ等従来例と同一符号を付しており、第1図
、第2図の本発明パネルが従来パネルと異なるところは
、各画素毎に2個のTFT(31(31に対応して2枚
の補助容量用共通電極fill(111を設けた点にあ
る。
即ち、一般にT F T(31の大きさ(チャンネル幅
)は、1画素当りn個のTFT(31で駆動する場合、
1個のTPT(31で駆動する場合の1/n とする
。
)は、1画素当りn個のTFT(31で駆動する場合、
1個のTPT(31で駆動する場合の1/n とする
。
更に、1画数当りn個のTPTで駆動する場合、補助容
量aDも1/n のものをn個配設する。TPT(3)
が全て良品の場合は、先に述べた容量比は、nXH’
Cgs/ (nxHにgs+ct、c+nxHCsc
)= Cgs /(Cgs +Ct、c +Csc )
となり、1画素当りの1個のTFT(31の場合と同じ
であり、フリッカは改善されている。
量aDも1/n のものをn個配設する。TPT(3)
が全て良品の場合は、先に述べた容量比は、nXH’
Cgs/ (nxHにgs+ct、c+nxHCsc
)= Cgs /(Cgs +Ct、c +Csc )
となり、1画素当りの1個のTFT(31の場合と同じ
であり、フリッカは改善されている。
さて、1個のTPT(31が不良になった場合、n=2
で例えば第1図、第2図図示の一方のTPT(3)が不
良になったとする。この場合、TFT(31がオフした
ままの状態であれば一方の補助容量(111のBati
tをレーザー照射で切断する。TPT(31がオンした
ままの不良であればこのB位置に加えて、そのソース電
橋(9)のA位置を切断する。この結果、Cgs ((
CLC<< escであるので、容量比は1×ヲCgs
/(1x−Cgs十G+、c+ jX2Csc )キ
Cg寥/ (Cgs + Cl1c + Cs c
)となり、この画素は残った正常なTPT(31で正
常に駆動できる。従って、フリッカの発生も輝度の変化
も防ぐことが可能であり、かつ歩止まりを向上させるこ
とができる。
で例えば第1図、第2図図示の一方のTPT(3)が不
良になったとする。この場合、TFT(31がオフした
ままの状態であれば一方の補助容量(111のBati
tをレーザー照射で切断する。TPT(31がオンした
ままの不良であればこのB位置に加えて、そのソース電
橋(9)のA位置を切断する。この結果、Cgs ((
CLC<< escであるので、容量比は1×ヲCgs
/(1x−Cgs十G+、c+ jX2Csc )キ
Cg寥/ (Cgs + Cl1c + Cs c
)となり、この画素は残った正常なTPT(31で正
常に駆動できる。従って、フリッカの発生も輝度の変化
も防ぐことが可能であり、かつ歩止まりを向上させるこ
とができる。
本発明は2個のT P T(31!31に限定されるも
のでなく、1画素当りn個のTPTとn個の補助容量を
配接しm個(In<n)のTPTが不良になった場合も
同様にレーザー照射による修正が可能である。
のでなく、1画素当りn個のTPTとn個の補助容量を
配接しm個(In<n)のTPTが不良になった場合も
同様にレーザー照射による修正が可能である。
(ト)効 果
本発明の液晶表示パネルを用いることにより、TPT不
良による表示欠陥を修正できるので、歩止まりが向上下
る。更に、従来の技術の延長では防ぐことのできないフ
リッカの発生や輝度の異常も防ぐことができる。
良による表示欠陥を修正できるので、歩止まりが向上下
る。更に、従来の技術の延長では防ぐことのできないフ
リッカの発生や輝度の異常も防ぐことができる。
第1図は本発明を実施したパネルの等価回路図、第2図
は第1図の等価回路の1画素当りのパターン図、fJ3
図は、従来技術の単純な組み合わせを行ったパネルの等
価回路図、jg4図は第2図の等価回路のパターン図で
ある。 (1)・・・ゲートライン、(2)・・・画像ライン、
(3)、(3)・・・TPT、(4)・・・液晶セル、
(5)、(5)・・・補助容量、(6)・・共通電極(
液晶セル用) 、 +71・・・共通電極(補(101
・・・画素N極、(1])、(111・・・補助容量用
共通電極、(12+・・・ゲート、(13・・・絶縁膜
、圓・・・ガラス基板。
は第1図の等価回路の1画素当りのパターン図、fJ3
図は、従来技術の単純な組み合わせを行ったパネルの等
価回路図、jg4図は第2図の等価回路のパターン図で
ある。 (1)・・・ゲートライン、(2)・・・画像ライン、
(3)、(3)・・・TPT、(4)・・・液晶セル、
(5)、(5)・・・補助容量、(6)・・共通電極(
液晶セル用) 、 +71・・・共通電極(補(101
・・・画素N極、(1])、(111・・・補助容量用
共通電極、(12+・・・ゲート、(13・・・絶縁膜
、圓・・・ガラス基板。
Claims (1)
- (1)複数のゲートラインと複数の画像ラインがマトリ
クス状に交差配列され、その各交差部分に前記ゲートラ
インによつて制御される薄膜トランジスタと、該トラン
ジスタに接続され、これを介して前記画像ラインより画
像信号が供給される容量素子である液晶セルと、該液晶
セルの画像信号を保持する為の補助容量とを配設したア
クティブマトリクス液晶表示パネルにおいて、ゲートラ
インと画像ラインの各交差部分の画素単位毎に複数個の
上記トランジスタと、これに対応する複数個の補助容量
を備えたことを特徴とするアクティブマトリクス液晶表
示パネル。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63202210A JPH0251129A (ja) | 1988-08-12 | 1988-08-12 | アクテイブマトリクス液晶表示パネル |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63202210A JPH0251129A (ja) | 1988-08-12 | 1988-08-12 | アクテイブマトリクス液晶表示パネル |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0251129A true JPH0251129A (ja) | 1990-02-21 |
Family
ID=16453784
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP63202210A Pending JPH0251129A (ja) | 1988-08-12 | 1988-08-12 | アクテイブマトリクス液晶表示パネル |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0251129A (ja) |
Cited By (13)
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-
1988
- 1988-08-12 JP JP63202210A patent/JPH0251129A/ja active Pending
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