KR970002004B1 - 반도체장치와 그 제작방법 - Google Patents

반도체장치와 그 제작방법 Download PDF

Info

Publication number
KR970002004B1
KR970002004B1 KR1019920015031A KR920015031A KR970002004B1 KR 970002004 B1 KR970002004 B1 KR 970002004B1 KR 1019920015031 A KR1019920015031 A KR 1019920015031A KR 920015031 A KR920015031 A KR 920015031A KR 970002004 B1 KR970002004 B1 KR 970002004B1
Authority
KR
South Korea
Prior art keywords
gate
gate electrode
wiring
region
forming
Prior art date
Application number
KR1019920015031A
Other languages
English (en)
Other versions
KR930005248A (ko
Inventor
순페이 야마자끼
아키라 마세
마사아키 히로키
야스히코 다케무라
장흥영
히데키 우오치
히데키 네모토
Original Assignee
가부시키가이샤 한도오따이 에네루기 겐큐쇼
순페이 야마자끼
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from JP34033691A external-priority patent/JPH05267666A/ja
Priority claimed from JP5432292A external-priority patent/JP2540688B2/ja
Application filed by 가부시키가이샤 한도오따이 에네루기 겐큐쇼, 순페이 야마자끼 filed Critical 가부시키가이샤 한도오따이 에네루기 겐큐쇼
Publication of KR930005248A publication Critical patent/KR930005248A/ko
Priority to KR1019960009820A priority Critical patent/KR960011185B1/ko
Application granted granted Critical
Publication of KR970002004B1 publication Critical patent/KR970002004B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1222—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/4908—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET for thin film semiconductor, e.g. gate of TFT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66742—Thin film unipolar transistors
    • H01L29/6675—Amorphous silicon or polysilicon transistors
    • H01L29/66757—Lateral single gate single channel transistors with non-inverted structure, i.e. the channel layer is formed before the gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
    • H01L29/78618—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N3/00—Scanning details of television systems; Combination thereof with generation of supply voltages
    • H04N3/10—Scanning details of television systems; Combination thereof with generation of supply voltages by means not exclusively optical-mechanical
    • H04N3/12—Scanning details of television systems; Combination thereof with generation of supply voltages by means not exclusively optical-mechanical by switched stationary formation of lamps, photocells or light relays
    • H04N3/127—Scanning details of television systems; Combination thereof with generation of supply voltages by means not exclusively optical-mechanical by switched stationary formation of lamps, photocells or light relays using liquid crystals
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362—Active matrix addressed cells
    • G02F1/13624—Active matrix addressed cells having more than one switching element per pixel
    • G02F1/136245—Active matrix addressed cells having more than one switching element per pixel having complementary transistors
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362—Active matrix addressed cells
    • G02F1/1368—Active matrix addressed cells in which the switching element is a three-electrode device
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2300/00—Aspects of the constitution of display devices
    • G09G2300/08—Active matrix structure, i.e. with use of active elements, inclusive of non-linear two terminal elements, in the pixels together with light emitting or modulating elements
    • G09G2300/0809—Several active elements per pixel in active matrix panels
    • G09G2300/0823—Several active elements per pixel in active matrix panels used to establish symmetry in driving, e.g. with polarity inversion
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1248—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition or shape of the interlayer dielectric specially adapted to the circuit arrangement

Abstract

내용없음.

Description

반도체장치와 그 제작방법
제1도는 본 발명에 의한 반도체 장치의 구조를 나타내는 도면.
제2도는 종래예에 의한 반도체 장치의 구조를 나타내는 도면.
제3도는 종래예에 의한 반도체장치의 전류전압 특성을 나타내는 도면.
제4도는 본 발명에 의한 반도체장치의 전류전압 특성을 나타내는 도면.
제5도는 종래예에 의한 액티브 매트릭스형 액정전기광학장치의 회로구성을 나타내는 도면.
제6도는 실시예 1에 의한 액티브 매트릭스형 액정전기광학장치의 회로구성을 나타내는 도면.
제7도는 실시예 1에 의한 액티브 매트릭스형 액정전기광학장치의 구조를 나타내는 도면.
제8도는 실시예 1에 의한 액티브 매트릭스형 액정전기광학장치의 제작공정을 나타내는 단면도.
제9도는 실시예 2에 있어서의 P채널 TFT의 전류전압 특성을 나타내는 도면.
제10도는 실시예 2에 있어서의 N채널 TFT의 전류전압 특성을 나타내는 도면.
제11도는 실시예 2에 있어서의 드레인 전류의 양극산화막 두께 의존성을 나타내는 그래프.
제12도는 실시예 2에 있어서의 스레시홀드 전압의 양극산화막 두께 의존성을 나타내는 그래프.
제13도는 실시예 2에 있어서의 전계 이동도의 양극산화막 두께 의존성을 나타내는 그래프.
제14도는 실시예 3에 있어서의 TFT 제작공정의 단면도.
제15도는 실시예 3에 있어서의 TFT 제작공정의 평면도.
제16도는 실시예 1에 있어서의 액티브 매트릭스형 액정전기광학장치의 제작공정을 나타내는 도면.
제17도는 본 발명에 의한 TFT의 특성예 및 그의 동작원리를 나타내는 도면.
제18도는 실시예 4에 의한 TFT의 제작공정예의 단면도.
제19도는 실시예 5에 의한 TFT의 제작공정예의 단면도.
제20도는 실시예 6에 있어서의 액티브 매트릭스형 액정전기광학장치의 구조를 나타내는 도면.
제21도는 실시예 6에 있어서의 액티브 매트릭스형 전기광학장치의 회로도 및 동작을 나타내는 도면.
제22도는 실시예 5에 의한 TFT의 제작공정예의 평면도.
* 도면의 주요부분에 대한 부호의 설명
40 : 제1신호선 41 : 제2신호선
55, 57 : 게이트 절연막 56, 58 : 게이트 전극부
64 : 산화알루미늄층 65, 66 : 게이트 전극
69 : 층간절연물 71, 73 : 리드
72 : 콘택트 75 : 화소전극
76 : NTFT 77 : PTFT
100 : 소스 영역 101 : 드레인 영역
102 : 소스 전극 103 : 드레인 전극
104 : 블록킹층 105 : 절연기판
106, 107 : 오프셋 영역 109 : 채널 영역
110 : 게이트 절연막 111 : 게이트 전극
112 : 산화물층
본 발명은, 액티브 매트릭스형 전기광학장치, 특히 액티브 매트릭스형 액정전기광학장치 등에 이용할 수 있고, 명확한 스위칭 특성을 가지는 전계효과형 트랜지스터의 구조 및 그 제작방법에 관한 것이다.
종래의 액티브 매트릭스형 액정전기광학장치에 이용하는 박막 절연게이트형 전계효과 트랜지스터는, 제2도에 나타내는 바와 같은 구조를 가지고 있다. 절연기판(9)상에 블록킹층(8)을 가지고, 소스(4), 드레인(5) 및 채널 영역(3)을 가지는 반도체층 위에 게이트 절연층(2)과 게이트 전극(1)을 가진다. 그 위에 층간절연막(12) 및 소스 전극(6), 드레인 전극(7)을 가진다.
이 종래의 절연게이트형 전계효과 트랜지스터의 제작순서는, 유리기판(9)상에 블로킹층을, SiO2를 타깃으로 하여 스퍼터법으로 성막한 후, 플라즈마 CVD법을 이용하여 반도체층을 제자하고, 그것을 패터닝함으로써 소스, 드레인, 채널 영역으로 되는 반도체층을 형성한 후에, 스퍼터법을 이용하는 산화규소로 이루어진 게이트 절연막(2)을 성막하고, 그후 감압 CVD법을 이용하여 P(인)을 고농도로 도프한 게이트 전극용 도전층을 성막한 후에 패터닝을 시행하여 게이트 전극(1)을 제작한다. 그후, 게이트 전극을 마스크로 한 불순물이온 주입을 행하고, 소스(4) 및 드레인(5)을 제작하고, 그후 열처리를 행하여 활성화한다는 것이었다.
이와 같이 제작한 절연게이트형 전계효과 트랜지스터는, 채널 길이방향으로의 게이트 전극(1)의 길이와 채널길이(10)는 거의 동일하다.
이와 같은 구조를 가지는 절연게이트형 전계효과 트랜지스터의 전류 전압 특성은, n채널의 경우 제3도에 나타내는 바와 같이 역(逆)바이어스 영역(13)에 있어서 소스·드레인간의 인가전압이 증가함에 따라 리크 전류가 증가한다는 결점을 가지고 있다.
이와 같이 리크 전류가 증가한 경우, 이 소자를 액티브 매트릭스형 액정전기광학장치에 이용했을 때에는, 제5a도에 나타낸 바와 같이, 기록 전류(30)를 통하여 액정(29)에 축적된 전하는 비기록 기간중에 소자의 리크부분을 통하여 리크 전류(31)가 방전되어버려 양호한 콘트라스트를 얻을 수 없었다.
그 때문에, 이와 같은 경우 종래예에서 제5b도에 나타낸 바와 같이, 전하보유를 위한 콘덴서(32)를 설치할 필요가 있었다. 그러나, 이들 콘덴서를 형성하기 위해서는, 금속 배선에 의한 용량용의 전극을 필요로 하기 때문에, 개구율을 저하시키는 요인이 되었다. 또한, 이것을 ITO등의 투명전극으로 형성하여 개구율을 향상시키는 예도 보고되어 있지만, 여분의 공정을 필요로 하기 때문에 바람직한 것은 아니었다.
또한, 이와 같은 절연게이트형 전계효과 트랜지스터의 소스와 드레인중 한쪽만을 커패시터 소자(콘덴서)에 접속하여 그 트랜지스터를 스위칭 소자로서 이용하는 경우, 예를 들면 공지의 1 트랜지스터/셀형의 다이나믹 랜덤 액세스 메모리(DRAM) 장치나 제5도에 나타내는 바와 같은 회로를 각 화소에 가지는 액티브형 액정표시 장치에 있어서는, 게이트 전극과 드레인(혹은 소스)과의 기생용량의 존재에 의해 커패시터 소자의 전압이 변동해 버린다는 것이 알려져 있다.
이 전압의 변동(△V)은 게이트 전압(VG) 및 기생용량에 비례하고, 커패시터 소자의 용량과 기생용량의 합계에 반비례하기 때문에, 전압의 변동을 억제하기 위해서는 일반적으로 셀프얼라인(self-align) 방식에 의해 트랜지스터를 제작하여 기생용량을 줄였다. 그러나, 장치의 디자인 규칙의 축소에 수반하여 아무리 셀프얼라인 방식에 의해 제작해도, 기생용량의 비율이 무시할 수 없을 정도로 큰 것으로 되었다.
이 때문에, △V를 줄일 목적으로, 제5b도에 나타내는 바와 같이, 본래의 커패시터 소자 이외에, 병렬로 커패시터를 접속하여, 외관상 커패시터 소자의 용량을 크게 하는 것이 제안되어 있으나, DRAM에 있어서는 커패시터 면적의 증대, 액정표시장치에 있어서는 상술한 바와 같이 개구율의 저하 등의 문제를 무시할 수 없다.
본 발명은 이상과 같은 문제를 해결하는 것이다. 이 문제의 한가지 해결방법으로서, 본 발명자들은 절연게이트형 전계효과 트랜지스터에 있어서, 채널 길이(소스 영역과 드레인 영역 사이의 거리)를 채널 길이방향으로의 게이트 전극의 길이보다도 길게 하는 것에 의해, 채널 영역중 소스 영역 또는 드레인 영역에 접하는 부분에 게이트 전극에 의한 전계가 걸리지 않는, 또는 대단히 약한 오프셋 영역을 형성하는 것으로, 제4도에 나타낸 것과 같은 전류전압 특성을 얻을 수 있음을 밝혀냈다.
본 발명의 기본적인 구성을 제1도에 나타낸다. 절연기판(105)상에 블록킹층(104)이 있고, 그 위에 반도체층으로서 소스 영역(100), 드레인 영역(101) 및 채널 영역(109)을 설치한다. 채널 영역(109)위에는 게이트 절연막(110)과 그 위에 양극산화가능한 재료를 양극산화하여 절연층인 산화물층(112)을 형성한 게이트 전극(111)이 형성되어 있다. 소스 영역, 드레인 영역에 각각 접하여 소스 전극(102), 드레인 전극(103)을 설치한다. 제1도에서는, 층간절연물은 특별히 설치되어 있지 않은 모양이 그려져 있으나, 게이트 전극·배선과 소스/드레인 전극·배선과의 기생용량이 문제가 되는 경우에는, 종래대로 층간절연물을 설치해도 좋고, 그 실시예는 이하에 기술한다.
제1도에 나타낸 바와 같이, 게이트 전극(111)과 산화물층(112)으로 이루어지는 게이트 전극부에 양극산화가 가능한 재료를 선택하여, 그의 표면부분을 양극산화하여 산화물층(112)을 형성하는 것으로, 이온 주입영역인 소스 영역(100)과 드레인 영역(101) 사이의 거리, 즉, 채널 길이(108)는 채널 길이방향으로의 게이트 전극(111)의 실질적인 길이보다도 산화물층(112)의 두께의 대략 2배 정도 길게 된다. 게이트 전극부의 재료로서는, 주로 티탄(Ti), 알루미늄(Al), 탄탈(Ta), 크롬(Cr), 실리콘(Si) 단체 혹은 그들의 합금이 적합하다.
그 결과, 게이트 전극의 양측면에 형성된 산화물층(112)에 게이트 절연막(110)을 사이에 두고 대향하는 채널 영역(109)중의 부분(106,107)에는, 게이트 전극에 의한 전계가 전혀 걸리지 않거나, 혹은 게이트 전극의 바로 밑부분과 비교하여 대단히 약해진다. 이러한 영역(106,107)을 이하에서는 특히 채널 영역과 같은 정도의 결정성, 불순물 농도를 가지고 있는 경우에 오프셋 영역이라고 한다.
또한, 이 영역(106,107)은 불순물이 도포된 비결정질 상태의 재료이어도 좋다. 엄밀히 말하자면, 그 영역(106,107)은 그것에 인접하는 소스 영역(100)이나 드레인 영역(101)에 비하여 결정성이 나쁜 것이면 된다. 예를 들면, 소스 및 드레인 영역(100,101)이 큰 결정립의 다결정 실리콘으로 되어 있는 것이면, 영역(106,107)은 아모르퍼스 실리콘이나 아모르퍼스 실리콘보다도 약간 결정성이 좋은, 소위 세미 아모르퍼스 실리콘이면 좋다. 소스 및 드레인 영역(100,101)이 세미아모르퍼스 실리콘이면, 영역(106,l07)은 아모르퍼스 실리콘이면 좋다. 물론, 이와 같은 비결정상태의 재료에는, 반도체 전기특성을 나타내는데 충분한 조치를 할 필요가 있으며, 예를 들면 불포화 결합(dangling bond)이 가급적 적게 되도록, 이들 분포화 결합을 수소나 할로겐으로 충분히 종결할 필요가 있다.
이와 같은 비결정 영역을 설치하는 것에 의해 제17a도에 나타내는 바와 같이, 양호한 TFT 특성을 나타낼 수 있었다. 제17b도는 종래의 절연게이트형 트랜지스터 구조를 가지는 박막 트랜지스터(TFT)이며, 그 도면에서 분명한 것과 같이, 종래의 방법이라면 역방향의 리크 전류가 현저하게 관측되었으나, 본 발명과 같이, 실질적으로 비결정 상태인 영역을 설치하는 것에 의해, 특성이 개선된다. 즉, 비결정 상태의 불순물 영역을 설치하는 것은, 앞에서 기술한 오프셋 영역을 설치하는 것과 같은 효과를 갖는다.
이와 같이 비결정 영역을 설치하는 것에 의해 특성이 향상되는 원인에 대해서는 아직 확실하게 알려져 있지 않다. 다만, 비결정 영역에서는, 결정 영역에 비하여, 첨가된 불순물 원소의 이온화율이 낮고, 그 때문에 같은 정도의 불순물이 첨가된 경우에 있어서도, 보다 낮은 불순물 농도를 가지고 있는 듯이 됨으로, 이른바 저농도 드레인(Lightly-Doped-Drain : LDD)과 실질적으로 같은 영역이 형성되었기 때문이라고 생각된다. 예를 들면, 실리콘에서는, 아모르퍼스 상태에서는, 이온화율은 실온에서 0.1∼10%로 단결정 혹은 다결정 반도체의 경우(거의 100%)에 비하여 현저히 적다.
혹은, 비결정성 상태에서는 밴드 갭(band gap)이 결정 상태에 비하여 크므로, 그것이 원인이라고도 생각된다. 예를 들면 제17e, f도와 같은 에너지 밴드도(圖)로부터 설명이 가능하다. 통상의 LDD 구조의 트랜지스터에서는, 소스/채널/드레인의 에너지 밴드도는 제17c, d도와 같이 되어 있다. 중앙의 솟아 오른 부분이 채널 영역이다. 또한, 계단형의 부분은 LDD 영역이다. 게이트 전극에 전압이 인가되어 있지 않은 경우는 제17c도에 나타낸 것과 같지만, 게이트 전극에 부(-)의 큰 전압이 인가되면 제17d도에 나타낸 것과 같이 된다. 이때, 소스와 채널 영역 및 채널 영역과 드레인의 사이에는 금지대역(forbidden band)이 있어, 전자나 홀 등의 캐리어는 이동할 수 없지만, 터널 효과나 밴드 갭중의 트랩 준위를 뛰어넘어 캐리어가 갭을 뛰어 넘는다. LDD 구조가 아닌 통상의 TFT라면, 갭의 폭은 보다 작기 때문에, 전류는 보다 흐르기 쉽다. 이것은 역방향 리크라고 생각되고 있다.
이 현상은 TFT에서는 특히 현저하다. 그것은, TFT가 다결정 등의 불균질한 재료이기 때문에, 입계 등에 기인하는 트랩 준위가 많기 때문이라 추정된다.
한편, LDD 영역의 밴드 갭을 크게 하면 이와 같은 역방향 리크는 줄어든다.
LDD의 밴드 갭이 큰 예는 제17e도 및 f도에 나타내어진다. 제17e도는 게이트에 전압이 인가되어 있지 않은 상태, 제17f도는 게이트에 부(-)의 큰 전압이 인가된 상태를 나타낸다. 제17f도에서 분명한 것과 같이, 제17d도에 비하여 부(-)의 전압이 인가되었을 때의 소스와 채널 영역, 혹은 채널 영역과 드레인 사이의 갭의 폭이 크다. 터널 효과는 터널 장벽의 폭(이 경우는 갭의 폭)에 의해 현저히 영향을 받아, 갭 폭의 약간의 증가로 현저하게 그 확률은 저하한다. 또한, 일부분의 준위를 경유한 호핑(hopping)도 복합적인 터널 효과이기 때문에 갭의 폭이 크게 되면 비약적으로 그 확률은 작아지게 된다. 이상과 같은 이유로, 밴드 갭이 큰 LDD 영역을 형성하는 것은 의미가 있는 일이라고 생각된다. 그리고, 다결정 실리콘의 밴드 갭이 1.1eV인 것에 비해, 아모르퍼스 실리콘의 밴드 갭은 1.5∼1.8eV이며, 이와 같은 넓은 밴드 갭을 가지는 배료를 LDD에 사용하는 것은 매우 이상적이다.
본 발명에 의해 특히 상술한 오프셋 영역을 가지는 반도체장치를 제작하기 위해서는 소스, 드레인, 채널 영역이 되는 반도체층 및 게이트 절연막(110)을 형성한 후에 양극산화가능한 재료에 의해 게이트 전극부를 형성한 다음, 상기 반도체층에 p형화 또는 n형화 시키는 불순물 이온을 주입하여 소스 영역(100) 및 드레인 영역(101)을 형성하고, 그후 게이트 전극부의 표면부분을 양극산화하여 게이트 전극(111)과 산화물층(112)을 형성하고 열처리 공정 등을 실시하면 좋다.
또는, 상기 반도체 층 및 게이트 절연막(110)을 형성한 후에 양극산화가능한 재료에 의해 게이트 전극부를 형성한 다음, 게이트 전극부의 표면부분을 양극산화하여 게이트 전극(111)과 산화물층(112)을 형성하고, 그후 상기 반도체층에 p형화 또는 n형화시키는 불순물 이온을 주입하여 소스 영역(100) 및 드레인 영역(101)을 형성하고서 열처리 공정을 시행하는 공정이라도 좋다.
이상과 같은 공정을 취하는 것으로, 채널 길이가 길이방향으로의 게이트 전극의 길이보다 긴 절연게이트형 전계효과 트랜지스터를, 마스크 어긋남 등에 의한 성능의 불균형 등이 발생하는 일 없이, 용이하게 또한 확실하게 제작하는 것이 가능하게 된다.
혹은, 비결정 상태의 영역을 가지는 본 발명의 반도체장치를 제작하기 위해서는, 소스, 드레인, 채널 영역이 되는 반도체층 및 게이트 절연막(110)을 형성한 후에 양극산화가능한 재료에 의해 게이트 전극부를 형성한 다음, 상기 반도체층에 p형화 또는 n형화시키는 불순물 이온을 주입하여 그 반도체층을 비결정화시키고, 소스 영역(100) 및 드레인 영역(101), 그리고, 그것에 인접하는 비결정 영역(106,107)을 형성하고, 그후 게이트 전극부의 표면부분을 양극산화하여 게이트 전극(111)과 산화물층(112)을 형성한다. 이때, 게이트 전극의 표면은 산화에 의해 후퇴한다. 그후, 예를 들면 레이저 어닐법이나 플래시 램프 어닐법에 의해, 게이트 전극부를 마스크로 하여 셀프얼라인적으로 소스 영역(100)과 드레인 영역(101)만을 재결정화시켜도 좋다. 여기서, 셀프얼라인적이라는 것은, 게이트 전극부가 그림자로 되기 때문에 그 밑에 존재하는 불순물 영역이 재결정화될 수 없기 때문이다.
예를 들면, 이온주입법을 사용하는 경우에는, 이온의 2차 산란에 의한 불순물 영역의 확대는 이온의 가속 에너지 등에 의해 계산될 수 있고, 또한 게이트 전극의 후퇴는 산화물층의 두께에 의해 결정되기 때문에, 이것도 설계사항으로 포함시킨다.
따라서, 본 발명에서는, 정밀한 설계에 의해 게이트 전극과 불순물 영역의 위치 관계를 최적의 상태로 할 수 있다. 즉, 산화물층의 두께는 10nm 이하의 정밀도로 제어할 수 있고, 또한, 이온주입시의 2차 산란에 대해서도 같은 정도로 제어할 수 있기 때문에, 이 위치 관계는 10nm 이하의 정밀도로 제작할 수 있다.
이상과 같이, 본 발명에서는 정밀한 마스크 맞춤이 새롭게 요구되는 일은 없고, 본 발명에 의해 제조효율이 저하하는 일이 적다. 더욱이, 본 발명에 의해 얻어지는 트랜지스터의 특성 향상은 큰 것이다. 이하에 실시예를 나타낸다.
[실시예 1]
본 실시예에서는, 1인치의 대각선 길이를 가지는 액정전기광학장치를 사용한 비디오 카메라용 뷰파인더를 제작하여, 본 발명을 실시한 것으로 설명한다.
본 실시예에서는 화소수 387×128의 구성으로서, 본 발명의 구성을 가지는 저온 공정에 의한 고이동도 TFT(박막 트랜지스터)를 이용한 소자를 형성하여 뷰파인더를 구성하였다. 본 실시예에서 사용하는 액정표 시장치의 기판상의 액티브 소자의 배치 모양을 제7도에 나타내고 제6도에 본 실시예의 회로도를 나타낸다. 제7도의 A-A'선 단면 및 B-B'선 단면으로 나타내는 제작 공정을 제8도에 나타낸다. A-A'선 단면은 NTFT를 나타내고 B-B'선 단면은 PTFT를 나타낸다.
제8a도에서, 저렴하고 700℃ 이하, 예를 들면 약 600℃의 열처리에 견디는 유리기판(51)상에 마그네트론 RF(고주파) 스퍼터법을 이용하여 블록킹층(52)으로서의 산화규소막을 1,000∼3,000Å의 두께로 제작한다. 공정조건은 산소 100% 분위기, 성막온도 150℃, 출력 400∼800W, 압력 0.5Pa로 하였다. 타깃으로 석영 또는 단결정 실리콘을 사용한 성막속도는 30∼100Å/분이었다.
이 위에 실리콘막을 LPCVD(감압기상)법, 스퍼터법 또는 플라즈마 CVD법에 의해 형성하였다. 감압기상법으로 형성할 경우, 결정화 온도보다도 100-200℃ 낮은 450∼550℃, 예를 들면 530℃에서 디실란(Si2H6) 또는 트리실란(Si2H8)을 CVD장치에 공급하여 성막하였다. 반응로내 압력은 30∼300Pa로 하였다. 성막속도는 50-250Å/분이었다. PTFT와 NTFT의 스레시홀드 전압(Vth)과 대략 동일하게 제어하기 위해, 붕소를 디보란을 사용하여 I×1015∼1×1018cm-3의 농도로 성막중에 첨가해도 좋다.
스퍼터법으로 행하는 경우, 스퍼터 전의 배압을 1×1015Pa이하로 하고, 단결정 실리콘을 타깃으로 하여, 아르곤에 수소를 20%∼80% 혼입한 분위기에서 행하였다. 예를 들면 아르곤 20%, 수소 80%로 하었다. 성막온도는 150℃, 주파수는 13.56MHz, 스퍼터 출력은 400∼800W, 압력은 0.5Pa이었다.
플라즈마 CVD법에 의해 규소막을 제작하는 경우, 온도는 예를 들면 300℃로 하고 모노실란(SiH4) 또는 디실란(Si2H6)을 이용하였다. 이들을 PCVD 장치내에 도입하고, 13.56MHz의 고주파 전력을 가하여 성막하였다.
이들 방법에 의해 형성된 피막은, 산소가 5×1021cm-3이하인 것이 바람직하다. 이 산소농도가 높으면 결정화시키기 어렵고, 열 어닐 온도를 높게 또는 열 어닐 시간을 길게 하지 않으면 안된다. 또한 너무 적으면 백라이트에 의해 오프 상태의 리크 전류가 증가해 버린다. 그 때문에 4×1019∼4×1021cm-3의 범위로 하였다. 수소는 4×1020cm-3이고, 규소 4×1022cm-3으로 하여 비교하면 1원자%이었다.
상기 방법에 의해 아모르퍼스 상태의 규소막을 500∼5,000Å, 예를 들면 1,500Å의 두께로 제작한 후, 450∼700℃의 온도로 12∼70시간 비산화 분위기에서 중온의 가열처리, 예를 들면 수소 분위기하에서 600℃의 온도로 유지하였다. 규소막 밑의 기판 표면에 아모르퍼스 구조의 산화규소막이 형성되어 있기 때문에 이 열처리로 특정의 핵이 존재하지 않고, 전체가 균일하게 가열 어닐된다. 즉, 성막시는 아모르퍼스 구조를 가지고, 또한 수소는 단순히 혼입되어 있을 뿐이다.
어닐에 의해, 규소막은 아모르퍼스 구조로부터 질서성이 높은 상태로 바뀌고, 일부는 결정 상태를 나타낸다. 특히 실리콘의 성막후의 상태에서 비교적 질서성이 높은 영역은 특히 결정화하여 결정 상태로 되려고 한다. 그러나, 이들 영역 사이에 존재하는 규소에 의해 서로의 결합이 이루어지기 때문에, 규소끼리는 서로 잡아 당긴다. 레이저 라만 분광에 의해 측정하면 단결정의 규소의 피크 522cm-1로부터 저주파측으로 이동한 피크가 관찰된다. 그것의 외관상의 입경은 반폭치로부터 계산하면, 50∼500Å으로 마이크로크리스탈과 같이 되어 있지만, 실제로는 이 결정성이 높은 영역은 다수 있어 클러스터 구조를 가지고, 각 클러스터간은 상호 규소끼리 결합(앵커링)이 된 세미아모르퍼스 구조의 피막을 형성시킬 수가 있었다.
결과적으로, 피막은 실질적으로 결정입계(이하 GB라 한다)가 없다고 해도 좋은 상태를 나타낸다. 캐이어는 각 클러스터간을 앵커리된 개소를 통하여 서로 용이하게 이동할 수 있기 때문에, 소위 GB가 명확히 존재하는 다결정 규소보다 높은 캐리어 이동도가 된다. 즉, 홀 이동도(μh)=10∼200cm-3/Vsec, 전자 이동도(μe)= 15∼300cm2/Vsec가 얻어진다.
한편, 상기와 같은 중온에서의 어닐이 아니고, 900∼1,200℃의 고온 어닐에 의해 피막을 다결정화하여도 좋다. 그러나, 이 경우는 핵으로부터의 고상성장에 의해 피막중의 불순물의 편석이 일어나, GB에는 산소, 탄소, 질소 등의 불순물이 많아져, 결정중의 이동도는 크지만, GB에서 배리어(장벽)를 만들어 그곳에서의 캐리어의 이동을 저해하게 된다. 결과적으로 10cm2/Vsec 이상의 이동도가 좀처럼 얻어지지 않는 것이 현실정이다. 그 때문에 산소, 탄소, 질소 등의 불순물 농도를 세미아모르 퍼스의 것보다도 수 분의 1에서 수 십분의 1로 할 필요가 있다. 그와 같이 한 경우, 50∼100cm2/Vsec가 얻어졌다.
이와 같이 하여 형성한 규소막에 포토에칭을 실시하여, NTFT용의 반도체층(53)(채널폭 : 20㎛) PFT용의 반도체층(54)을 제작하였다. 이 위에 게이트 절연막이 되는 산화규소마을 500∼2,000Å, 예를 들면, 1,000Å의 두께로 형성하였다.
이것은 블록킹층으로서의 산화규소막의 제작과 동일한 조건으로 하였다. 이것은 성막중에 불소를 소량 첨가하여, 나트륨의 고정화를 시켜도 좋다.
이후, 이 위쪽에 알루미늄막을 형성하였다. 이것은 포토마스크에 의해 패터닝하여 제8b도를 얻었다. NTFT용의 게이트 절연막(55), 게이트 전극부(56)를 형성하고, 채널 길이방향으로의 양자의 길이는 10㎛, 즉, 채널 길이를 10㎛로 하였다. 동일하게, PTFT용의 게이트 절연막(57), 게이트 전극부(58)를 형성하고, 채널 길이방향으로의 양자의 길이는 7㎛, 즉, 채널 길이를 7㎛로 하였다. 또한, 쌍방의 게이트 전극부(56,58)의 두께는 모두 0.8㎛로 하였다. 제8c도에서, PTFT용의 소스(59), 드레인(60)에 대해, 붕소(B)를 1∼5×1015cm-2의 도즈량으로 이온 주입법에 의해 첨가하였다. 다음에, 제8d도와 같이, 포토마스크를 이용하여 포토레지스트(61)를 형성하였다. NTFT용의 소스(62), 드레인(63)으로서 인(P)을 1∼5×1015cm-2의 도즈량으로 이온 주입법에 의해 첨가하였다.
그후, 게이트 전극부에 양극산화를 실시하었다. L-주석산을 에틸렌 클리콜에 5%의 농도로 희석하고, 암모니아를 이용하여 pH를 7.0±0.2로 조정하였다. 그 용액중에 기판을 담그고, 정전류원의 플러스(+)측을 접속하고, 마이너스(-)측에는 백금 전극을 접속하여 20mA의 정전류 상태에서 전압을 인가하고, 150V에 도달할 때까지 산화를 계속하였다. 다시, 150V로 정전압 상태에서 가하여 0.1mA 이하가 될 때까지 산화를 계속하였다. 이와 같이 하여, 게이트 전극부(56, 58)의 표면에 산화알루미늄층(64)을 형성하고 NTFT용의 게이트 전극(65), PTFT용의 게이트 전극(66)을 얻었다. 산화알루미늄층(64)은 0.3㎛의 두께로 형성하였다.
다음에, 600℃로 10∼50시간 다시 가열 어닐을 행하였다. NTFT의 소스(62), 드레인(63), PTFT의 소스(59), 드레인(60)을 불순물 활성화하여 N+, P+로 제작하였다. 또한, 게이트 절연막(55,57) 이래에는 채널형성 영역(67,68)이 세미아모르퍼스 반도체로 형성되어 있다.
본 제작방법에 있어서는, 불순물의 이온 주입과 게이트 전극 부위의 양극산화의 순서를 바꾸어도 좋다. 이와 같이, 게이트 전극의 주위에 산화 금속으로 이루어진 절연층을 형성한 것으로, 게이트 전극의 실질 길이는 채널 길이보다도 절연막 두께의 2배 정도, 이 경우에는 0.6㎛ 만큼 짧아지게 되며, 전계가 걸리지 않는 오프셋 영역을 설치하는 것으로 역바이어스시의 리크 전류를 감소시킬 수 있었다.
본 실시예에서는 열 어닐은 제8a도,(e)에서 2회 행하였다. 그러나, 제8a도의 어닐은 바라는 특성에 따라 생략하고 쌍방을 제8e도의 어닐로 겸하여 제조시간의 단축을 도모해도 좋다. 제8e도에서, 층간절연물(69)을 상기한 스퍼터법에 의해 산화규소막의 형성으로 행하였다. 이 산화규소막의 형성은 LPCVD법, 광 CVD법, 상압 CVD법을 이용해도 좋다. 층간절연물은 0.2∼0.6㎛, 예를 들면 0.3㎛의 두께로 형성하고, 그후, 포토마스크를 이용하여 전극용의 창(70)을 형성하였다. 다음, 제8f도에 나타내는 바와 같이 이들 전체에 알루미늄을 스퍼터법에 의해 형성하고, 리드선(71,73) 및 콘택트(72)를 포토마스크를 이용하여 제작한 후, 표면을 평탄화용 유기수지(74), 애를 들면 투광성 폴리이미드 수지를 도포형성하고, 재차 전극구멍 뚫기를 포토마스크로 행하였다.
2개의 TFT를 상보형 구성으로 하고, 또한 그의 출력단을 액정장치의 한쪽 화소의 전극을 투명전극으로하여 그것에 연결하기 위해, 스퍼터법에 의해 ITO(인듐-주석산화막)을 형성하였다. 그것을 포토마스크에 의해 에칭하여 전극(75)을 구성시켰다. 이 ITO은 실온 내지 150℃에서 성막하고, 200∼400℃의 산소 또는 대기중의 어닐에 의해 성취하였다. 이와 같이 하여 NTFT(76)와 PTFT(77)와 투명도전막의 전극(75)을 동일 유리기판(51)상에 제작하였다. 얻어진 TFT의 전기적 특성은, PTFT에서 이동도는 20(cm2/Vs), Vth는 -5.9(V)로, NTFT에서 이동도는 40(cm2/Vs), Vth는 5.0(V)이었다.
상기와 같은 방법에 따라 액정장치용의 한쪽 기판을 제작하였다. 이 액정표시장치의 전극 등의 배치는 제7도에 나타내어져 있다. NTFT(76) 및 PTFT(77)를 제1신호선(40)과 제2신호선(41)과의 교차부에 설치하였다. 이와 같은 C/TFT를 이용한 매트릭스 구성을 가지도록 하였다. NTFT(76)는 드레인(63)의 입력단의 리드(71)를 통하여 제2신호선(41)에 연결되고, 게이트 전극부(56)는 다층 배선형성이 이루어진 제1신호선(40)에 연결되어 있다. 소스(62)의 출력단은 콘택트(72)를 통하여 화소전극(75)에 연결되어 있다
한편, PFTF(77)은 드레인(60)의 입력단이 리드(73)를 통하여 제2신호선(41)에 연결되고, 게이트 전극부(58)는 제1신호선(40)에, 소스(59)의 출력단은 콘택트(72)를 통하여 NTFT와 동일하게 화소전극(75)에 연결되어 있다. 이러한 구조를 좌우, 상하로 반복하는 것에 의해 본 실시예는 구성된다.
다음에, 제2기판으로서, 청색 판유리상에 스퍼터법을 이용하여 산화규소막을 2000Å 적층한 기판상에 역시 스퍼터법에 의해 ITO(인듐-주석산화막)을 형성하였다. 이 ITO는 실온∼150℃에서 성막하고 200∼400℃의 산소 또는 대개중의 어닐에 의해 성취하였다. 또한, 이 기판상에 유리 필터를 형성하여 제2기판으로 하였다.
그후, 상기 제1기판과 제2기판 사이에, 자외선 경화형 아크릴 수지와 네마틱 액정 조성물이 6대 4인 혼합물을 주입하고, 주위를 에폭시성 접착제로 고정하였다. 기판상의 리드는 그의 피치가 46㎛로 미세하기 때문에, COG법을 이용하여 접속을 행하였다. 본 실시예에서는 IC칩상에 설치한 금 범프(bump)를 에폭시계의 은 팔라듐 수지로 접속하고, IC칩과 기판 사이를 고착과 밀폐를 목적으로 한 에폭시 변성 아크릴 수지로 메워서 고정하는 방법을 사용하였다. 그후, 바깥쪽에 편광판을 붙여 투과형의 액정표시장치를 얻었다.
또한, 상기 실시예 1과 동일하게 하여 16a도∼f도에 따라 투과형의 액정표시장치를 제작해도 좋다.
[실시예 2]
본 실시예에서는 오프셋 영역의 폭에 의한 세미아모르퍼스 실리콘 TFT의 특성의 상이함에 대하여 기술한다. 본 실시예에서는, 세미아모르퍼스 실리콘 TFT는 알루미늄 게이트로 하고, 알루미늄 게이트 주위를 양극산화법에 의해 산화하는 것에 의해 오프셋 영역을 형성시켰다. 이하에 상세한 제작방법을 기술한다.
유리기판상에 질화규조막과 산화규소막의 다층막을 형성하고, 플라즈마 CVD법에 의해 아모르퍼스 상태의 실리콘막을 150nm 형성하였다. 패터닝에서는, 그의 폭을 80㎛로 하였다. 따라서, 이 TFT의 채널 폭은 80㎛이다. 이것을 질소 분위기중에서 600℃로 60시간 가열하는 것에 의해 세미아모르퍼스 상태의 실리콘으로 하였다.
이어서, 산소 분위기중에서의 산화규소 타깃의 스퍼터링에 의해 게이트 산화막이 되는 산화규소피막을 형성하였다. 그 두께는 115nm로 하였다. 다시, 전자 비임 증착에 의해 알루미늄 피막을 형성하고, 공지의, 포토리소그래피법에 의해 알루미늄 피막 및 하층의 산화규소피막을 에칭하여 게이트 전극을 형성하였다. 에칭에는 반응성 이온 에칭(RIE)법을 사용하였다. 이와 같이 하여 형성한 게이트 전극의 채널 길이는 8㎛로 하였다.
그리고, 게이트 전극 및 그의 배선을 양극산화하였다. 양극산화 방법을 다음과 같이 행하였다. 먼저, 용기내에 3% 주석산의 에틸렌 글리콜 용액을 넣고, 이것에 5wt%의 암모니아수를 가하여, pH를 7.0±0.2로 되도록 조정하였다. 그리고, 25±2℃의 온도에서 백금전극을 음극으로 하여 유리기판을 용액중에 담그고 알루미늄 배선을 직류전원의 양극에 접속하여 양극산화를 행하였다.
양극산화에서는, 최초로 0.2∼1.0mA/cm2의 정전류를 흘리고, 100∼250V의 적당한 전압에 도달한 후에는 전압을 일정하게 유지한 채로 양극산화를 진행하고, 전류가 0.005mA/cm2까지 감소한 시점에서 통전을 마치고 꺼냈다. 본 발명자의 실험에서는, 초기의 정전류의 값은 산화막 형성 시간에만 영향이 있으며, 최종적으로 형성되는 산화막의 두께에는 거의 영향이 없는 것이 명확하였다. 산화막의 두께에 큰 영향력을 가지는 파라미터는 도달 최대전압이고, 예를 들면 이것이 100V, 150V, 200V, 250V일 때 얻어지는 산화막의 두께는 각각 70nm, 140nm, 230nm, 320nm이었다. 또한, 이때에는, 산화되는 알루미늄 두께의 1.5배의 산화알루미늄이 얻어지는 것이 본 발명자의 실험으로 명확해졌다. 더구나, 얻어지는 산화막의 두께는 모든 부분에 걸쳐 매우 균질한 것이었다.
그후, 레이저 도핑법에 의해 소스, 드레인 영역을 형성하였다. 레이저 도핑법은 이하의 방법에 의해 행하였다. 사용한 레이저는 엑시머 레이저의 일종인 KrF 레이저로, 그의 발진파장은 248nm이다. 시료를 기밀성이 있는 용기내에 배치하고, 95Pa의 감압 분위기로 하고, 내부에 도핑 가스로서 디보란(B2H6) 혹은 포스핀(PH3)을 도입하여 1쇼트(shot)의 에너지가 350mJ인 레이저 펄스를 50쇼트 조사하였다.
도핑 가스에는, P형 채널을 형성하는 경우에는 수소로 희석한 디보란을 이용하고, 그의 유량은 디보란 100sccm, 수소 20sccm으로 하였다. 또한, N형 채널을 형성하는 경우에는 포스핀을 이용하고, 그의 유량은 100sccm으로 하였다.
그후, 채널영역의 활성화를 촉진할 목적으로, 수소중에서 250℃, 30분의 어닐을 행하였다. 그리고, 공지의 방법에 의해 층간절연막과 소스, 드레인 전극·배선을 형성하여 TFT를 완성시켰다.
이와 같이 하여 제작한 TFT의 특성예를 제9도 및 제10도에 나타낸다.
제9도는 P채널 TFT, 제10도는 N채널 TFT이다. 오프셋의 크기는 직접 측정하는 것은 곤란하므로, 게이트 전극 주위의 산화막의 두께(오프셋의 크기를 충분히 반영한다고 생각된다)에 의해 본 발명의 효과를 기술한다.
제9도 및 제10도에서 명백한 바와 같이, 산화막의 두께가 클수록, 즉, 오프셋 영역의 폭이 클수록 역방향 리크 전류나 오프 전류가 감소하는 것을 알았다.
특히 그 효과는 N채널 TFT에서 현저한 것이 명확해졌다. 즉, 도면으로부터 알 수 있듯이, N채널 TFT에서는 게이트 전압이 0인 때의 전류(오프 전류)가 오프셋 영역형성과 함께 감소하여, 실용적인 레벨까지 저하하였다. P채널 TFT에서는 오프 전류가 저하한다는 것은 없었지만, 역방향 리크 전류는 현저히 감소하였다. 이와 같이 오프셋 영역을 설치하는 것에 의한 오프 전류의 감소는 제11도에 나타낸다.
이 도면에서 Ioff는 오프 전류, Ion은 온 전류이다.
또한, 오프셋 영역을 설치하는 것에 의한 TFT의 스레시홀드 전압(Vth)의 변화는 볼수 없었다 이 모양을 제12도에 나타낸다. 그러나, 별도의 실험에 의하면, 오프셋 영역이 이상하게 큰 경우에는 채널의 형성이 불연속적이기 때문에, 특성의 악화가 관측되었다. 예를 들면, 제13도에 나타내는 바와 같이 오프셋 영역의 폭이 300nm를 넘으면, N채널에서도 P채널에서도 급속히 전계 이동도가 감소하였다. 이들 결과를 고려하면, 오프셋 영역의 폭으로서는 200∼400nm가 적합하다는 것이 명확해졌다.
[실시예 3]
본 발명에 의해 얻어지는 TFT에 있어서는, 오프셋 영역의 폭에 의해, 오프 전류뿐만 아니라, 소스/드레인간의 내압(耐壓)이나 동작 속도가 변화한다. 따라서 예를 들면, 양극산화막의 두께 등의 파라미터를 최적화하는 것에 의해, 목적에 부웅하는 TFT를 제작할 수 있다. 그러나, 이와 같은 파라미터는 일반적으로 1매의 기판상에 형성된 개개의 TFT에 대하여 조절할 수 있는 것은 아니다. 예를 들면, 실제의 회로에 있어서는, 1매의 기판상에, 저속동작이라도 좋으나 고내압의 TFT와 저내압이라도 좋으나 고속동작이 요구되는 TFT를 동시에 형성하는 것이 바람직한 경우가 있다. 일반적으로, 본 발명에 있어서는, 오프셋 영역의 폭이 클수록 오프셋 전류가 적고 내압성도 향상되지만, 동작 속도가 저하한다는 결점도 있었다.
본 실시예는 이와 같은 문제를 해결하는 일예를 나타낸다. 제14도(단면도) 및 제15도(평면도)에는 본 실시예를 나타낸다. 본 실시예에서는, 일본국 특허출원 특원평 3-296331호에 기술된 것과 같은 P채널 TFT와 N채널 TFT를 하나의 화소(액성화소 등)를 구동하기 위해 사용하는 화상표시방법에서 사용되는 회로의 제작에 관한 것이다. 여기서, N채널 TFT는 고속성이 요구되고, 내압은 그다지 문제가 되지 않는다. 한편, P채널 TFT는, 동작속도는 그다지 문제가 되지 않지만, 오프 전류가 낮은 것이 필요하며, 경우에 따라서는 내압성이 좋은 것도 필요로 한다. 따라서, N채널 TFT는 양극산화막이 얇은(20∼100nm), P채널 TFT는 양극산화막이 두꺼운(250∼400nm)것이 바람직하다. 이하에, 그의 제작공정에 대하여 설명한다.
제14a도 및 제15a도에 나타내는 바와 같이 코닝 7059를 기판(101)으로 하여 실질적으로 진성의 아모르퍼스 혹은 다결정 반도체, 예를 들면 아모르퍼스 실리콘막을 두께 50nm만큼 형성하고, 이것을 섬 형상으로 패터닝하여, N채널 TFT 영역(102)과 P채널 TFT 영역(103)을 형성한다. 이것을 질소 분위기중에서 600℃로 60시간 어닐하여 재결정화시켰다.
다음, ECR 플라즈마 CVD법에 의해 게이트 산화막(104)으로서 산화규소 피막을 두께 115nm만큼 퇴적하였다. 이와 같이 형성한 산화규소막중에 나트륨 등의 가동 이온이 존재하는 경우에는, 인 등의 가동 이온을 도입하는 것에 의해, 가동 이온에 의한 장해를 제거하는 것이 바람직하다. 예를 들면 이온 도핑(플라즈마 도핑이라고도 한다. )에 의해 이들 원소를 도입할 수 있다.
본 발명자들의 발견에 의하면, 이온 도핑법에 의해 산화규소중에 도입된 인은 나트륨의 게터(getter)로서 유효하게 기능한다. 이온 도핑법에서는 인 이온의 가속 전압을 2∼30keV, 예를 들면 10keV로 하고, 또한, 피(被)도핑 타깃(이 경우는 산화규소막) 부근의 압력을 2×10-5∼5×10-4torr, 예를 들면 1×10-4torr로 하였다. 또한, 인의 농도는 5×1013∼1×1015cm-2, 예를 들면 2×1014cm-2로 하는 것과 같이 통상의 MOS 트랜지스터의 불순물영역 형성시의 불순물 도입량 보다 적게 하였다.
이와 같이 하여 인을 도입한 후에 질소 분위기중에서 600℃로 24시간의 어닐을 행하여, 이온 도핑시에 생긴 산화규소막중의 결함 등을 제거하였다. 이와 같이, 산화규소막중에 인을 도입하는 것에 의해, 가동 이온에 의한 특성의 열화를 현격히 줄이고, 신뢰성을 향상시킬 수 있었다. 예를 들면, 상기의 방법으로 형성한 산화규소를 가지는 MOS 커패시터에 있어서, 150℃, 1시간, ±20V의 바이어스/온도처리(BT 처리)를 행하였을 때, 스레시홀드 전압의 변동은 불과 1V이었다. 한편, 상기와 같은 인의 도입을 행하지 않은 경우에는, 스레시홀드 전압은 10V 이상이나 변동되었다.
이와 같이 산화규소막을 형성한 후, 스퍼터링법에 의해 내열 금속인 탄탈의 피막을 두께 500nm만큼 형성하고, 이것을 패터닝하여 N채널 TFT의 게이트 전극부(105) 및 P채널 TFT의 게이트 전극부(106)를 형성하였다. 탄탈 대신 저항이 적은(불순물이 충분히 도프된) 다결정 실리콘이라도 좋다. 이때의 채널의 크기는 길이를 8㎛, 폭을 8㎛로 하였다. 또한, 모든 게이트 전극·배선은 제15a도에 나타낸 바와 같이 공통의 배선(150)에 전기적으로 접속되어 있다.
더구나, 배선(150)에 전기를 통하여 양극산화법에 의해 게이트 전극·배선(105,106)의 주위(윗면 및 측면)에 산화알루미늄 피막(107,108)을 형성하였다. 양극산화는 실시예 2와 같은 조건으로 행하였다. 단, 최대 전압은 50V로 하였다. 따라서, 이 공정에서 제작된 양극산화막의 두께는 약 60nm이다(제14b도).
다음에, 제15b도에서 151로 나타낸 바와 같이, 게이트 전극·배선(105)을 레이저 에칭에 의해 배선(150)으로부터 분리하였다. 그리고, 이 상태에서 재차 양극산화를 시작하였다. 조건은 먼저와 동일하지만, 이때에는 최대전압은 250V까지 올렸다. 그 결과, 게이트 전극·배선(105)에는 전류가 흐르지 않기 때문에, 아무런 변화도 생기지 않았으나, 게이트 전극 배선(106)에는 전류가 흐르기 때문에 게이트 전극·배선(106)의 주위에 두께 약 300nm의 산화탄탈 피막(109)이 형성되었다(제14c도).
그후, 이온 도핑법에 의해 불순물을 섬 형상의 반도체 영역(102,103)에 도입하였다. 공지의 CMOS 기술을 채용하는 것에 의해, 반도체 영역(102)에는 인(P)을 반도체 영역(103)에는 붕소(B)를 도입하였다. 이온 도핑의 에너지는 80keV로 하였다. 본 발명자들이 아는 바로는, 두께 100∼300nm의 게이트 절연막을 투과하여 이온 도핑을 행하는 경우에는, 이 에너지가 100keV를 넘으면, 이온 주입 에너지에 의한 반도체의 결정성이 현저히 파괴되고, 그와 같은 불순물 확산 영역의 활성화를 행하기 위해서는, 600℃ 이상의 고온이 필요하게 되지만 그러한 공정에서는 제품의 제조효율을 높이기가 매우 어려웠다. 그러나, 이온 도핑의 에너지가 100keV 이하이면, 600℃ 이하, 예를 들면 450∼500℃에서 충분히 저항이 낮은 상태로 할 수 있었다.
이온 도핑후, 질소 분위기중에서 500℃의 어닐을 30시간 행하는 것에 의해, 소스/드레인 영역(110,111)의 시트 저항을 충분히 낮게 할 수 있었다. 여기까지의 상태를 제14d도에 나타낸다. 이 도면에서 명백한 바와 같이, 좌측 TFT의 오프셋의 폭은 작고, 또한, 우측의 TFT의 오프셋의 폭은 크다. 그후, 공지의 기술에 의해 금속 배선(106이나 150)이 필요한 곳(예를 들면 152나 153)을 절단하고, 다시 층간절연막을 형성하고, 콘택트 홀을 형성하고, 각 전극에 배선(예를 들면 112나 113)을 형성하여, 제15c도에 나타내는 바와 같은 회로를 완성시켰다.
이와 같이 하여 제작된 회로에 있어서는, N채널 TFT는 오프셋 영역의 폭이 작고, 오프 전류는 약간 많으나, 고속성이 우수하였다. 한편, P채널 TFT는 고속 동작은 곤란했지만 오프 전류가 적고, 화소 커패시터에 축적된 전하를 유지하는 능력이 우수하였다.
이와 같이 1매의 기판상에 기능이 다른 TFT를 집적하지 않으면 안되는 경우는 그 밖에도 있다. 예를 들면, 액정표시 드라이버에 있어서는, 시프트 레지스터 등의 논리회로에는 고속 TFT가, 출력회로에는 고내압 TFT가 요구된다. 이러한 상반되는 목적에 부응하는 TFT를 제작하는 경우에는 본 실시예에서는 나타낸 방법은 유효하다.
[실시예 4]
제18도에는 본 실시예의 단면도를 나타낸다. 먼저, 기판(501)으로서 코닝 7059 유리를 사용하였다. 그 기판상에 블록킹층(502)을 두께 100nm만름 스퍼터법에 의해 형성하였다. 다음, 아모르퍼스 실리콘 피막(503)을 플라즈마 CVD법에 의해 50nm만름 형성하였다. 그 위에 아모르퍼스 실리콘막의 보호목적으로 산화규소막(504)을 역시 스퍼터법에 의해 20nm만큼 형성하였다. 이것을 600℃에서 72시간 질소 분위기중에서 어닐하여 재결정화시켰다. 다음, 이것을 포토리소그래피법과 반응성 이온 에칭(RIE)법에 의해 패터닝하여, 제18a도에 나타내는 바와 같이 섬 형상의 반도체 영역을 형성하였다. 섬 형상의 반도체 영역 형성후, 보호용 산화규소막(504)을 제거하였다. 그 제거에는 버퍼(buffer) 불산(弗酸)(불화수소와 불화암모늄이 혼합된 용액)을 사용하여, 습식 에칭을 행하였다. 버퍼 불산으로서는, 예를 들면 반도체 제조용 고순도 불화수소산(50wt%)과 불화암모늄 용액(40wt%)을 1:10의 비율로 혼합한 용액으로 하였다. 또한, 이 버퍼 불산의 산화규소에 대한 에칭 속도는 70nm/분, 동일하게 산화알루미늄에서는 60nm/분, 알루미늄에서는 15nm/분이었다.
다음, 산화규소를 타깃으로 하는 산소 분위기중에서 스퍼터법에 의해 게이트 산화막(505)을 두께 115nm 만큼 퇴적하였다. 이 상태에서 플라즈마 도핑법에 의해 게이트 산화막(505)중에 인 이온을 도핑하였다. 이것은, 게이트 산화막중에 존재하는 나트륨 등의 가동 이온을 제거하기 위한 것이며, 나트륨의 농도가 소자의 동작에 장해가 되지 않을 정도로 낮은 경우에는 행하지 않아도 좋다. 본 실시예에서는, 플라즈마 가속전압은 10keV로, 도즈량은 2×1014cm-2이었다. 이어서, 600℃로 24시간 어닐을 행하여, 플라즈마 도프의 충격에 의해 생긴 산화막, 실리콘 막의 손상을 회복시켰다.
다음에, 스퍼터링법에 의해 알루미늄 피막을 형성하고, 이것을 혼합산(5%의 초산을 첨가한 인산용액)에 의해 패터닝하여 게이트 전극·배선(506)을 형성하였다.
에칭속도는, 에칭 온도를 40℃로 했을 때에는 225nm/분이었다. 이와 같이 하여, TFT의 외형을 조정하였다. 이때의 채널의 크기는, 길이를 8㎛, 폭을 20㎛로 하였다.
다음에, 이온 주입법에 의해, 반도체 영역에 N채널의 불순물 영역(소스, 드레인)(507)을 형성하였다. 불순물로서는 인 이온을 사용하고, 이온 에너지는 80keV, 도즈량은 5×1015cm-2으로 하였다. 도핑은 도면에 나타낸 바와 같이 산화막을 투과하여 불순물을 투입하는 드루 임펠러(through impeller)에 의해 행하였다. 이와 같은 드로 임펠러를 사용하는 잇점은, 나중에 레이저 어닐에 의한 재결정화의 과정에서 불순물 영역의 표면이 매끈 매끈하게 유지된다는 것이다. 드루 임펠러가 아닌 경우에는 재결정시에 불순물 영역의 표면에 다수의 결정핵이 생기고, 표면에 요철이 생긴다. 이와 같이 하여 제18b도에 나타내는 바와 같은 구조가 얻어졌다. 또한, 당연한 일이지만, 이와 같은 이온주입에 의해 불순물이 주입된 부분의 결정성은 현저히 열화하고, 실질적으로 비결정상태(아모르퍼스 상태 혹은 그것에 가까운 다결정 상태)로 되어 있다.
다음, 게이트 전극·배선(506)에 전기를 통하고, 양극산화법에 의해 게이트 전극·배선의 주위(윗면 및 측면)에 산화알루미늄 피막(508)을 형성하였다. 양극산화는, 3%의 주석산의 에틸렌 글리콜 용액을 5% 암모니아로 중화하여 pH를 7.0±0.2로 한 용액을 사용해서 행하였다. 먼저, 용액중에 음극으로 백금을 담그고, 다시 TFT를 기판마다 담그고, 게이트 전극·배선(506)을 전원의 양극에 접속하였다. 온도는 25±2℃로 유지하였다.
이 상태에서, 최초로 0.5mA/cm2의 전류를 흘리고, 전압이 200V에 달하면, 전압을 일정하게 유지한 채로 통전하여, 전류가 0.005mA/cm2로 되었을 때 전류를 끊고, 양극산화를 종료시킨다. 이와 같이 하여 얻어진 양극산화막의 두께는 약 250nm이었다. 그 모양을 제18c도에 나타낸다.
그후, 레이저 어닐을 행하였다. 레이저는 KrF 엑시머 레이저를 이용하여, 예를 들면 350mJ/cm2의 파워 밀도의 레이저 펄스를 10쇼트 조사하였다. 적어도 1회의 레이저 조사에 의해, 비결정 상태의 실리콘의 결정성을 TFT의 동작에 견딜 수 있을 때까지 회복시킬 수 있는 것은 확인되었지만, 레이저 파워의 변동에 의한 불량 발생 확률을 충분히 저하시키기 위해서는, 충분한 회수의 레이저 조사가 바람직하다. 그러나, 지나치게 여러번의 레이저 조사는 생산성을 저하시키는 것이 되기 때문에, 본 실시예에 이용한 10회 정도가 가장 바람직한 것이 명확하다.
레이저 어닐은 양산성을 높이기 위해 대기압하에서 행하였다. 이미 불순물 영역의 위에는 산화규소막이 형성되어 있기 때문에, 특별히 문제가 되는 것도 없었다. 혹시, 불순물 영역이 노출된 상태에서 레이저 어닐을 행하여도 결정화와 동시에 대기로부터 불순물 영역내에 산소가 침입하여, 결정성이 좋지 않기 때문에, 충분한 특성을 가지는 TFT가 얻어지지 못하였다. 그 때문에, 불순물 영역이 노출된 것은, 진공중에서 레이저 어닐을 행할 필요가 있었다.
또한, 본 실시예에서는, 제18d도에 나타내는 바와 같이, 레이저광을 비스듬이 입사시켰다. 예를 들면, 본 실시예에서는, 기판의 수직선에 대하여 10°의 각도로 레이저광을 조사하였다. 그 각도는 제작하는 소자의 설계사양에 맞추어서 결정된다. 이와 같이 함으로써, 불순물 영역중 레이저에 의해 결정화되는 영역을 비대칭으로 할 수 있다. 즉, 도면중의 영역(509,510)은 충분히 결정화된 불순물 영역이다. 영역(51)은 불순물 영역은 아니지만, 레이저광에 의해 결정화된 영역이다.
영역(512)는 불순물 영역이지만 결정화가 이루어져 있지 않은 영역이다. 예를 들면, 핫 일렉트론(hot electron)이 발생하기 쉬운 드레인측에는 제18d도의 우측의 불순물 영역을 사용하면 좋다.
이와 같이 하여, 소자의 형상을 정돈하였다. 그후는, 통상의 방법으로 산화 규소의 스퍼터 성막에 의해 층간절연물을 형성하고, 공지의 포토리소그래피 기술에 의해 전극용 구멍을 형성하고, 반도체 영역 혹은 게이트 전극·배선의 표면을 노출시키고, 마지막으로 금속피막을 선택적으로 형성하여 소자를 완성시켰다.
[실시예 5]
본 발명에 의해 얻어지는 TFT에 있어서는, 비결정 반도체 영역이나 오프셋 영역의 폭에 의해, 오프 전류뿐만 아니라, 소스/드레인간의 내압이나 동작 속도가 변화한다. 따라서, 예를 들면, 양극산화막의 두께나 이온주입 에너지 등의 파라미터를 최적화하는 것에 의해, 목적에 부응하는 TFT를 제작할 수 있다. 그러나, 이들 파라미터는 일반적으로 1매의 기판상에 형성된 개개의 TFT에 대하여 조절할 수 있는 것은 아니다. 예를 들면, 실제의 회로에 있어서는 1매의 기판상에, 저속동작이라도 좋으나 고내압의 TFT와, 저내압이라도 좋지만 고속동작이 요구되는 TFT가 동시에 형성되는 것이 바람직한 경우가 있다. 일반적으로, 본 발명에 있어서는, 오프셋 영역의 폭 혹은 비결정 불순물 반도체 영역의 폭이 클수록, 오프 전류가 적고, 내압성도 향상하지만, 동작속도가 저하한다고 하는 결점도 있었다.
본 실시예는 이와 같은 문제를 해결하는 일예를 나타낸다. 제22도(평면도) 및 제19도(단면도)에 본 실시예를 나타낸다. 본 실시예에서는, 일본국 특허출원 특원평 3-296331호에 기술된 것과 같은 P채널 TFT와 N채널 TFT를 하나의 화소(액정화소 등)를 구동하기 위해 사용하는 화상표시방법에서 사용되는 회로의 제작에 관한 것이다. 여기서, N채널 TFT는 고속성이 요구되고, 내압은 그다지 문제가 되지 않는다. 한편, P채널 TFT는, 동작 속도는 그다지 문제가 되지 않지만, 오프 전류가 낮은 것이 필요하게 되고, 경우에 따라서는 내압성이 좋은 것도 필요하게 된다. 따라서, N채널 TFT는 양극산화막이 얇고(20∼100nm), P채널 TFT는 양극산화막이 두꺼운(250∼400nm)것이 바람직하다. 이하에 그의 제작공정에 대해서 설명한다.
실시예 4의 경우와 동일하게 코닝 7059를 기판(601)으로 하고, N채널 불순물 영역(602), P채널 불순물 영역(603), 게이트 절연막(604), 게이트 전극·배선(606,607)을 형성하였다. 게이트 전극·배선은 모두 배선(650)에 접속되어 있다(제22a도, 제19a도).
다음, 게이트 전극·배선(606,607)에 전기를 통하고, 양극산화법에 의해 게이트 전극·배선(606,607)의 주위(윗면 및 측면)에 산화알루미늄 피막(613,614)을 형성하였다. 양극산화는 실시예 4와 동일한 조건으로 행하였다. 단, 최대전압은 50V로 하였다. 따라서, 이 공정으로 제작된 양극산화막의 두께는 약 60nm이다(제19b도).
다음에, 제22b도에서 651로 나타낸 바와 같이, 게이트 전극·배선(606)을 레이저 에칭에 의해 배선(650)으로부터 분리하였다. 그리고, 이 상태에서 재차 양극 산화를 시작하였다. 조건은 먼저와 동일하지만, 이때에는 최대 전압은 250V까지 올렸다. 그 결과, 게이트 전극·배선(606)에는 전류가 흐르지 않기 때문에 아무런 변화도 발생하지 않았지만, 게이트 전극·배선(607)에는 전류가 흐르기 때문에 게이트 전극·배선(607)의 주위에 두께 약 300nm의 산화알루미늄 피막(615)이 형성되었다(제19c도).
그후, 레이저 어닐을 행하였다. 그 조건은 실시예 4와 동일하게 하였다. 이 경우에는 N채널 TFT(제19도 좌측)는, 비결정 영역 및 오프셋 영역의 폭(a1)은 무시할 수 있을 정도로 좁지만, 양극산화막에 의해 알루미늄 배선의 표면을 덮어 두지 않으면, 레이저광의 조사에 의해 현저한 손상이 있기 때문에, 예를 들면, 얇더라도 양극산화막을 형성할 필요가 있었다. 한편, P채널 TFT(제19도 우측)는 양극산화막의 두께가 300nm이고 비결정 영역 150∼200nm 존재하였다. 또한, 오프셋 영역의 폭(a2)도 100∼150nm이었다고 추정된다(제19d도).
실시예 4의 경우와 동일하게 대기중에서의 레이저 조사에 의해, 알루미늄 배선의 필요한 부분을 에칭하고, P채널 TFT의 게이트 전극을 배선(607)으로부터 분리하고, 또한 배선(650)을 절단하였다. 다음, 층간절연막을 형성하고 콘택트 홀을 형성하고 배선(624나 611)을 형성하였다. 이와 같이 하여 회로가 형성되었다.
이와 같이 하여 제작된 회로에서는, N채널 TFT은 오프셋 영역이나 비결정 영역의 폭이 작고, 오프 전류는 약간 많으나, 고속성이 우수하였다. 한편, P채널 TFT는 고속동작은 곤란했으나, 오프 전류가 적고, 화소 커패시터에 축적된 전하를 유지하는 능력이 우수하였다.
이와 같이 1매의 기판상에 기능이 상이한 TFT를 집적하지 않으면 안되는 경우는 그밖에도 있다. 예를 들면, 액정표시 드라이버에 있어서는, 시프트 레지스터 등의 논리회로에는 고속 TFT가, 출력회로에는 고내압 TFT가 요구된다. 이와 같은 상반되는 목적에 부응하는 TFT를 제작하는 경우에는 본 실시예에서는 나타낸 방법은 유효한 것이다.
[실시예 6]
본 발명중 실시예 1에서 사용한 제작방법을 이용한 제20도에 나타내는 바와 같은 N채널 TFT로 이루어진 액티브 매트릭스 회로를 제작하였다. 즉, 이 액티브 매트릭스는 게이트선(701)과 데이터선(702)의 매트릭스이며, 이들은 어느 것이나 저저항의 알루미늄으로 일어지는데, 본 발명에 있어서 양극산화 공정을 거쳤기 때문에, 두께 200∼400nm의 산화알루미늄에 의해 피복되어 있다. 이들은 선폭 2㎛로 하였다. 또한, 그 두께는 0.5㎛로 하였다. 또한, 게이트선에는 각 화소의 TFT 게이트 전극(703)이 설치되어 있다. 이것도 동일하게 산화알루미늄에 의해 피복되어 있다. 게이트 전극의 밑에는 반도체층(704)이 형성되어 있으며, 실시예 1의 N채널 TFT와 동일하게 인이 도프된 N채널 다결정 불순물 영역이 있으며, 또한 본 발명의 특징인 오프셋 영역에 관해서는 그 폭은 200∼400nm 정도가 되도록 설계되어 있다. 이 반도체층의 소스는 데이터선(702)에 접속되고, 한편, 드레인은 알루미늄 전극(705)을 통하여 표시화소전극(ITO로 이루어진다)(706)에 접속되어 있다.
제21도는 본 실시예에서 제작한 액티브 매트릭스 소자의 회로도와 본 실시예의 소자의 동작 및 비교를 위해 종래의 방법으로 제작된 TFT를 이용한 소자의 동작을 나타낸 것이다. 앞에서 기술한 바와 같이, 이와 같은 구조의 매트릭스에 있어서는 커패시터(CLC)의 충전이 종료되고, 게이트 전압이 오프 상태가 되었을 때, 커패시터(CLC)는 게이트와 드레인의 기생용량(CGD)를 통하여 게이트선과 용량결합하고 그의 충전전압으로부터 △V만큼 전압이 강하다는 것으로 알려져 있다. 이 현상은 실시예 1과 같이 N채널 TFT와 P채널 TFT가 병렬로 접속된 회로라도 동일하다.
그의 상세한 것은 본 발명자들이 출원한 일본국 특허출원 특원평 3-208648호에 기술되어 있다.
제21도에 나타낸 바와 같이 N채널 혹은 P채널 어느 쪽인가 한쪽의 TFT만으로 이루어진 회로에서는 그의 전압강하 △V는
△V=CGD·VG/(CLC+CGD)
로 표시된다. 여기서, VG란, 게이트 전압의 온(ON) 전압으로부터 오프(OFF) 전압으로의 변동폭이다. 예를 들면, 셀프얼라인을 사용하지 않고 제작한 TFT에서는 기생용량(CGD)이 현저하게 크기 때문에 △V도 크게 되고, 이것을 극복하기 위해 제21도에 나타낸 바와 같이 화소 커패시터에 병렬로 축적용량(CAD)를 형성하여 외관상화소 커패시터의 용량을 크게 하였다. 그러나, 이와 같은 조치는 문제를 본질적으로 해결할 수 없었고, 개구율 저하 등의 문제를 새롭게 불러일으킨 것은 앞에서 기술한 바와 같다.
셀프얼라인 방식으로 제작한 소자에서도 화소의 크기가 작게 되어 화소 커패시터에 비하여 TFT의 기생용량이 무시할 수 없게 된 경우에는 이전압강하는 중대한 문제가 된다. 예를 들면, 대각선 길이 3인치의 하이비젼 대응패널(프로젝션용)에 있어서는 화소용량은 13fF라고 하는 극히 적은 것이다. 한편, 공정에 2㎛ 규칙을 채용하여 TFT를 제작한 경우에는 배선의 애스펙트(aspect)비가 크고, 이미 평면적인 중첩은 없어도 입체 기하학적으로 기생용량이 발생해버려, 그 크기는 수 fF에 이르기도 한다. 즉, 화소 커패시터 용량의 10% 이상에 달한다.
제21a도에는 종래의 TFT를 이용하는 액티브 매트릭스의 예를 나타냈지만 명확하게 △V에 의해 본래 있어야 할 표시가 불가능하게 된다. 즉, TFT를 고속으로 동작시키기 위해서는 게이트 전압은 드레인 전압보다도 높은 것이 요구된다. 통상, 드레인 전압의 2배 정도의 전압이 게이트 전압으로서 채용된다. 따라서 드레인 전압이 5V이면, 게이트 전압은 10V 혹은 그 이상이다. 더욱이, TFT의 동작을 완벽하게 할 목적으로, 오프 상태에서 게이트 전압을 부(-)로 할 때에는 게이트 전압의 변화는 보다 크게 된다. 예를 들면, 제21도의 경우에는 드레인 전압은 ±6V의 교류이지만 게이트 전압은 온 상태에서 +12V, 오프상태에서는 -4V이므로 상기한 식에서는 VG=16V가 된다. 기생용량이 2fF이면, 제21a도에 나타내는 바와 같이 △V는 2V이고 드레인 충전전압의 실제로 1/3이다. 물론, 자연방전에 의해 화소에 축적된 전하는 방전되기 때문에 실제로는 보다 표시를 이상적으로 행하는 것은 곤란하다. 그리고, 이와 같은 문제를 피하기 위해서는 개구율을 희생하여 축적용량을 설치하지 않으면 안되었다.
한편, 본 발명을 적용한 경우에는 기생용량은 현저하게 줄일 수 있다. 구체적으로는 0.1fF 이하로 할 수 있다. 따라서, △V는 제21b도에 나타내는 바와 같이 거의 무시할 수 있다. 또한, 본 발명에서는 오프 전류가 종래의 방법으로 제작되는 TFT보다도 1자리수 정도 적기 때문에 자연방전도 매우 완만하여 표시가 극히 이상적으로 행하여진다.
이와 같이 하여, 본 발명에서는 게이트 전극의 표면에 양극산화로 이루어진 절연막층을 설치하는 것으로 채널 길이가 채널 길이방향으로의 게이트 전극의 길이보다도 길게 되고, 채널 영역의 양측부에 게이트 전극에 의한 전계가 걸리지 않거나 혹은 대단히 약한 전계가 걸리는 오프셋 영역을 설치할 수 있고, 혹은 동일한 수법에 의해 동일한 효과를 가지는 비결정성의 불순물 반도체 영역을 설치할 수 있어, 역바이어스시의 리크 전류를 삭감할 수 있었다. 그 결과, 종래 꼭 필요했던 전하유지용량이 불필요하게 되어, 종래 20% 정도였던 개구율을 35% 이상으로 할 수 있어 보다 양호한 표시 품질을 얻을 수 있었다.
본 발명에서는 오프셋 영역 혹은 비결정질 불순물 영역은 게이트 전극의 양극산화막의 두께에 의해 결정되기 때문에, 이들 영역의 폭은 10∼100nm의 사이에서 매우 정밀하게 제어할 수 있다. 더욱이, 이 공정을 부가하는 것에 의해 제조효율이 현저하게 저하하는 것은 특별히 발견되지 않았고, 제조효율을 저하의 원인으로서 생각할 수 있는 요인도 없었다.
본 발명은 주로 실리콘계의 반도체장치에 대하여 기술했지만, 게르마늄이나 탄화규소, 비화칼륨 등의 다른 재료를 사용하는 반도체장치에도 본 발명이 적용될 수 있는 것은 명백한 것이다.

Claims (15)

  1. 절연면상에 형성된 반도체층위에 게이트 절연층을 형성하는 단계, 배선에 의해 전원에 연결된 게이트 전극부를 상기 게이트 절연층 위에 형성하는 단계, 상기 반도체층에 소스 또는 드레인 영역을 형성하도록 상기 게이트 전극부를 마스크로 하여 상기 반도체층에 p형화 또는 n형화시키는 불순물 이온을 주입하는 단계, 상기 주입 단계 후, 상기 전원으로부터 상기 배선을 통해 전류를 공급함으로써 상기 게이트 전극부의 표면부분을 양극산화하는 단계, 상기 양극산화 단계 후, 상기 배선으로부터 상기 게이트 전극부를 전기절연 시키는 단계, 및 상기 양극산화 단계 후, 상기 불순물 이온을 활성화하는 단계를 포함하는 전기광학장치용 반도체장치용의 제작방법.
  2. 절연면상에 형성된 반도체층위에 게이트 절연층을 형성하는 단계, 배선에 의해 전원에 연결된 게이트 전극부를 상기 게이트 절연층위에 형성하는 단계, 상기 전원으로부터 상기 배선을 통해 전류를 공급함으로써 상기 게이트 전극부의 표면부분을 양극산화하는 단계, 상기 양극산화 단계 후, 상기 배선으로부터 상기 게이트 전극부를 전기절연시키는 단계, 상기 양극산화 단계후, 상기 반도체층에 소스 또는 드레인 영역을 형성하도록, 양극산화된 표면부분을 포함하는 게이트 전극을 마스크로 하여 상기 반도체층에 p형화 또는 n형화시키는 불순물 이온을 주입하는 단계, 및 상기 주입 단계 후, 상기 불순물 이온을 활성화하는 단계를 포함하는 전기광학장치용 반도체장치의 제작방법.
  3. 1개의 절연기판상에 형성된 적어도 2개의 전계효과 트랜지스터를 가지는 전기광학장치의 회로에서, 1개의 트랜지스터의 오프셋 영역의 폭이 다른 트랜지스터의 오프셋 영역의 폭보다 긴 것을 특징으로 하는 반도체장치.
  4. 배선에 의해 서로 전기적으로 연결된 2개의 트랜지스터들의 게이트 전극들을 형성하는 단계, 상기 배선을 통해 전류를 공급함으로써 상기 게이트 전극들의 표면부분을 양극산화하는 단계, 상기 양극산화 단계 후, 상기 배선으로부터 상기 게이트 전극들중 하나를 전기절연시키는 단계, 상기 절연 단계 후, 상기 배선을 통해 전류를 공급함으로써 상기 배선에 연결된 게이트 전극들의 표면부분을 양극산화하는 단계를 포함하는 반도체장치의 제작방법.
  5. 제1항에 있어서, 상기 활성화 단계는 상기 반도체층을 열처리하거나 레이저를 조사함으로써 수행되는 것을 특징으로 하는 전기광학장치용 반도체장치의 제작방법.
  6. 제1항에 있어서, 상기 게이트 전극부는 금속이나 반도체를 포함하는 것을 특징으로 하는 전기광학장치용 반도체장치의 제작방법.
  7. 제2항에 있어서, 상기 활성화 단계는 상기 반도체층을 열처리함으로써 수행되는 것을 특징으로 하는 광학장치용 반도체장치의 제작방법.
  8. 제2항에 있어서, 상기 게이트 전극부는 금속이나 반도체를 포함하는 것을 특징으로 하는 전기광학장치용 반도체장치의 제작방법.
  9. 제2항에 있어서, 상기 게이트 절연층 형성단계 후, 상기 게이트 절연층에 인을 주입하는 단계를 더 포함하는 것을 특징으로 하는 전기광학장치용 반도체장치의 제작방법.
  10. 제4항에 있어서, 상기 게이트 전극들은 금속이나 반도체를 포함하는 것을 특징으로 하는 반도체장치의 제작방법.
  11. 절연면상에 형성된 섬 형상의 반도체 영역을 절연층으로 덮는 단계, 상기 절연층이 게이트 전극부와 상기 섬 형상의 반도체 영역 사이에 위치하도록, 배선에 의해 전원에 연결된 상기 게이트 전극부를 상기 섬 형상의 반도체 영역위에 형성하는 단계, 상기 전원으로부터 상기 배선을 통해 전류를 공급함으로써 상기 게이트 전극부의 표면부분을 양극산화하는 단계, 및 상기 배선으로부터 상기 게이트 전극부를 전기절연 시키는 단계를 포함하는 반도체장치의 제작방법.
  12. 1개의 기판위에 2개의 트랜지스터의 게이트 전극들을 형성하는 단계, 상기 게이트 전극들 모두의 표면부분을 1차로 양극산화하는 단계, 및 상기 게이트 전극들중 하나의 표면부분을 2차로 양극산화하는 단계를 포함하고, 상기 2차 양극산화 단계를 거친 게이트 전극들의 수가 상기 1차 양극산화 단계를 거친 게이트 전극들의 수보다 적고, 또한, 상기 2차 양극산화 단계를 거친 하나의 게이트 전극위에 형성된 양극산화 막의 두께는, 상기 2차 양극산화 단계를 거치지 않은 트랜지스터의 속도가 상기 2차 양극산화 단계를 거친 트랜지스터의 속도보다 빠르도륵 상기 2차 양극산화 단계를 거치지 않은 상기 게이트 전극들 위에 형성된 양극산화막의 두께보다 두꺼운 것을 특징으로 하는 반도체장치의 제작방법.
  13. 매트릭스로 배열된 화소들에 배치된 다수의 박막 트랜지스터들을 통하여 데이터 신호가 액정층에 공급되고, 게이트 배선들 및 데이터선들이 각각의 박막 트랜지스터에 접속되어 있는 전기광학장치를 제작하는 방법으로서, 기판상에 반도체층을 형성하는 단계, 상기 반도체층상에 게이트 절연막을 형성하는 단계, 상기 게이트 절연막위에 게이트 전극과 그 게이트 전극에 전기접속하여 있는 게이트 배선을 형성하는 단계, 상기 게이트 전극을 셀프얼라인먼트 마스크로 사용하여 상기 반도체층에 도너(donor) 또는 어셉터(acceptor)로서 불순물을 첨가함으로써 상기 반도체층에 소스 영역과 드레인 영역을 형성하는 단계, 상기 소스 영역 및 상기 드레인 영역으로부터 측방으로 상기 게이트 전극의 측면들까지 연장하는 부분에 오프셋 영역을 형성하기 위해, 상기 게이트 전극과 상기 게이트 배선의 칫수를 축소시키도륵 상기 게이트 전극과 상기 게이트 배선을 산화시킴으로써 상기 게이트 전극과 상기 게이트 배선의 상면 및 측면에 산화막을 형성하는 단계, 및 상기 소스 영역에 전기접속하여 있고, 교차부에서 상기 게이트 배선위를 가로 지르는 데이터선을 형성하는 단계를 포함하고, 상기 산화막은, 상기 교차부에서 상기 게이트 배선으로부터 상기 데이터선을 절연시키기 위해 상기 데이터선과 상기 게이트 배선 사이에 위치되는 전기광학장치의 제작방법.
  14. 제13항에 있어서, 상기 게이트 전극 및 게이트 배선이 탄탈을 포함하는 것을 특징으로 하는 전기광학장치의 제작방법.
  15. 제13항에 있어서, 상기 산화막이 양극산화에 의해 형성되는 것을 특징으로 하는 전기광학장치의 제작방법.
KR1019920015031A 1991-08-23 1992-08-21 반도체장치와 그 제작방법 KR970002004B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1019960009820A KR960011185B1 (ko) 1991-08-23 1996-03-29 전기광학장치

Applications Claiming Priority (11)

Application Number Priority Date Filing Date Title
JP92-237100 1991-08-23
JP23710091 1991-08-23
JP91-237100 1991-08-23
JP34033691A JPH05267666A (ja) 1991-08-23 1991-11-29 半導体装置とその作製方法
JP91-340336 1991-11-29
JP3419492A JP2845303B2 (ja) 1991-08-23 1992-01-24 半導体装置とその作製方法
JP92-34194 1992-01-24
JP92-38637 1992-01-29
JP3863792A JP2585158B2 (ja) 1991-08-23 1992-01-29 半導体装置の作成方法
JP5432292A JP2540688B2 (ja) 1991-08-23 1992-02-05 半導体装置とその作製方法
JP92-54322 1992-02-05

Related Child Applications (1)

Application Number Title Priority Date Filing Date
KR1019960009820A Division KR960011185B1 (ko) 1991-08-23 1996-03-29 전기광학장치

Publications (2)

Publication Number Publication Date
KR930005248A KR930005248A (ko) 1993-03-23
KR970002004B1 true KR970002004B1 (ko) 1997-02-20

Family

ID=26372985

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019920015031A KR970002004B1 (ko) 1991-08-23 1992-08-21 반도체장치와 그 제작방법

Country Status (4)

Country Link
US (4) US6013928A (ko)
JP (1) JP2845303B2 (ko)
KR (1) KR970002004B1 (ko)
TW (1) TW361694U (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7352003B2 (en) 1995-11-07 2008-04-01 Semiconductor Energy Laboratory Co., Ltd. Electro-optical device having thin film transistor with LDD region

Families Citing this family (76)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7154147B1 (en) * 1990-11-26 2006-12-26 Semiconductor Energy Laboratory Co., Ltd. Electro-optical device and driving method for the same
US8106867B2 (en) 1990-11-26 2012-01-31 Semiconductor Energy Laboratory Co., Ltd. Electro-optical device and driving method for the same
EP0499979A3 (en) 1991-02-16 1993-06-09 Semiconductor Energy Laboratory Co., Ltd. Electro-optical device
JP2794678B2 (ja) 1991-08-26 1998-09-10 株式会社 半導体エネルギー研究所 絶縁ゲイト型半導体装置およびその作製方法
JP2794499B2 (ja) 1991-03-26 1998-09-03 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP2845303B2 (ja) 1991-08-23 1999-01-13 株式会社 半導体エネルギー研究所 半導体装置とその作製方法
US5424244A (en) 1992-03-26 1995-06-13 Semiconductor Energy Laboratory Co., Ltd. Process for laser processing and apparatus for use in the same
JP2814161B2 (ja) 1992-04-28 1998-10-22 株式会社半導体エネルギー研究所 アクティブマトリクス表示装置およびその駆動方法
US6693681B1 (en) 1992-04-28 2004-02-17 Semiconductor Energy Laboratory Co., Ltd. Electro-optical device and method of driving the same
KR100333153B1 (ko) 1993-09-07 2002-12-05 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체장치제작방법
TW297142B (ko) * 1993-09-20 1997-02-01 Handotai Energy Kenkyusho Kk
US5719065A (en) 1993-10-01 1998-02-17 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device with removable spacers
JPH07109573A (ja) * 1993-10-12 1995-04-25 Semiconductor Energy Lab Co Ltd ガラス基板および加熱処理方法
KR100291971B1 (ko) * 1993-10-26 2001-10-24 야마자끼 순페이 기판처리장치및방법과박막반도체디바이스제조방법
JPH07302912A (ja) 1994-04-29 1995-11-14 Semiconductor Energy Lab Co Ltd 半導体装置
US6906383B1 (en) * 1994-07-14 2005-06-14 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method of manufacture thereof
JP2900229B2 (ja) * 1994-12-27 1999-06-02 株式会社半導体エネルギー研究所 半導体装置およびその作製方法および電気光学装置
US5814529A (en) 1995-01-17 1998-09-29 Semiconductor Energy Laboratory Co., Ltd. Method for producing a semiconductor integrated circuit including a thin film transistor and a capacitor
US6100119A (en) * 1995-08-31 2000-08-08 Lg Electronics Inc. Thin film transistor and method for fabricating the same
US6697129B1 (en) 1996-02-14 2004-02-24 Semiconductor Energy Laboratory Co., Ltd. Guest-host mode liquid crystal display device of lateral electric field driving type
JP3597305B2 (ja) 1996-03-05 2004-12-08 株式会社半導体エネルギー研究所 液晶表示装置およびその作製方法
JP3527009B2 (ja) * 1996-03-21 2004-05-17 株式会社半導体エネルギー研究所 半導体装置およびその作製方法
TW334581B (en) * 1996-06-04 1998-06-21 Handotai Energy Kenkyusho Kk Semiconductor integrated circuit and fabrication method thereof
JP3683660B2 (ja) * 1996-10-16 2005-08-17 株式会社半導体エネルギー研究所 投射型カラー画像表示装置およびその駆動方法
JP3788649B2 (ja) * 1996-11-22 2006-06-21 株式会社半導体エネルギー研究所 液晶表示装置
JP3943245B2 (ja) * 1997-09-20 2007-07-11 株式会社半導体エネルギー研究所 半導体装置
US6909114B1 (en) 1998-11-17 2005-06-21 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device having LDD regions
US7821065B2 (en) * 1999-03-02 2010-10-26 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising a thin film transistor comprising a semiconductor thin film and method of manufacturing the same
US6630977B1 (en) 1999-05-20 2003-10-07 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device with capacitor formed around contact hole
US6370502B1 (en) * 1999-05-27 2002-04-09 America Online, Inc. Method and system for reduction of quantization-induced block-discontinuities and general purpose audio codec
US6563482B1 (en) * 1999-07-21 2003-05-13 Semiconductor Energy Laboratory Co., Ltd. Display device
JP2001175198A (ja) 1999-12-14 2001-06-29 Semiconductor Energy Lab Co Ltd 半導体装置およびその作製方法
US20020113268A1 (en) * 2000-02-01 2002-08-22 Jun Koyama Nonvolatile memory, semiconductor device and method of manufacturing the same
TW513753B (en) * 2000-03-27 2002-12-11 Semiconductor Energy Lab Semiconductor display device and manufacturing method thereof
SG113399A1 (en) * 2000-12-27 2005-08-29 Semiconductor Energy Lab Laser annealing method and semiconductor device fabricating method
KR101027485B1 (ko) * 2001-02-12 2011-04-06 에이에스엠 아메리카, 인코포레이티드 반도체 박막 증착을 위한 개선된 공정
KR100491141B1 (ko) * 2001-03-02 2005-05-24 삼성에스디아이 주식회사 박막 트랜지스터 및 그의 제조방법과 이를 이용한 액티브매트릭스형 표시소자 및 그의 제조방법
TW546846B (en) * 2001-05-30 2003-08-11 Matsushita Electric Ind Co Ltd Thin film transistor and method for manufacturing the same
TW552645B (en) 2001-08-03 2003-09-11 Semiconductor Energy Lab Laser irradiating device, laser irradiating method and manufacturing method of semiconductor device
US6734109B2 (en) * 2001-08-08 2004-05-11 International Business Machines Corporation Method of building a CMOS structure on thin SOI with source/drain electrodes formed by in situ doped selective amorphous silicon
US6847006B2 (en) * 2001-08-10 2005-01-25 Semiconductor Energy Laboratory Co., Ltd. Laser annealing apparatus and semiconductor device manufacturing method
JP4209606B2 (ja) * 2001-08-17 2009-01-14 株式会社半導体エネルギー研究所 半導体装置の作製方法
TWI282126B (en) * 2001-08-30 2007-06-01 Semiconductor Energy Lab Method for manufacturing semiconductor device
US7317205B2 (en) * 2001-09-10 2008-01-08 Semiconductor Energy Laboratory Co., Ltd. Light emitting device and method of manufacturing a semiconductor device
US7112517B2 (en) 2001-09-10 2006-09-26 Semiconductor Energy Laboratory Co., Ltd. Laser treatment device, laser treatment method, and semiconductor device fabrication method
JP4397571B2 (ja) 2001-09-25 2010-01-13 株式会社半導体エネルギー研究所 レーザ照射方法およびレーザ照射装置、並びに半導体装置の作製方法
JP2003282438A (ja) * 2002-03-27 2003-10-03 Seiko Epson Corp 半導体装置の製造方法及び半導体装置、電気光学装置、電子機器
JP3989761B2 (ja) 2002-04-09 2007-10-10 株式会社半導体エネルギー研究所 半導体表示装置
US7038239B2 (en) 2002-04-09 2006-05-02 Semiconductor Energy Laboratory Co., Ltd. Semiconductor element and display device using the same
KR100968496B1 (ko) * 2002-04-15 2010-07-07 가부시키가이샤 한도오따이 에네루기 켄큐쇼 표시장치 및 그 제조방법
JP3989763B2 (ja) 2002-04-15 2007-10-10 株式会社半導体エネルギー研究所 半導体表示装置
US7256421B2 (en) 2002-05-17 2007-08-14 Semiconductor Energy Laboratory, Co., Ltd. Display device having a structure for preventing the deterioration of a light emitting device
US7115949B2 (en) * 2002-05-30 2006-10-03 Freescale Semiconductor, Inc. Method of forming a semiconductor device in a semiconductor layer and structure thereof
US7297641B2 (en) * 2002-07-19 2007-11-20 Asm America, Inc. Method to form ultra high quality silicon-containing compound layers
TWI399580B (zh) * 2003-07-14 2013-06-21 Semiconductor Energy Lab 半導體裝置及顯示裝置
US20050104072A1 (en) 2003-08-14 2005-05-19 Slater David B.Jr. Localized annealing of metal-silicon carbide ohmic contacts and devices so formed
US7499117B2 (en) * 2003-11-14 2009-03-03 Semiconductor Energy Laboratory Co., Ltd. Liquid crystal display device and manufacturing method thereof
US7939873B2 (en) * 2004-07-30 2011-05-10 Semiconductor Energy Laboratory Co., Ltd. Capacitor element and semiconductor device
DE102004063980A1 (de) 2004-10-07 2006-08-10 Nambition Gmbh Vorrichtung und Verfahren zur Rastersondenmikroskopie
US7174532B2 (en) * 2004-11-18 2007-02-06 Agere Systems, Inc. Method of making a semiconductor device by balancing shallow trench isolation stress and optical proximity effects
GB0427563D0 (en) * 2004-12-16 2005-01-19 Plastic Logic Ltd A method of semiconductor patterning
KR100580640B1 (ko) * 2004-12-17 2006-05-16 삼성전자주식회사 다결정 실리콘 필름의 제조방법 및 이를 이용한 적층형트랜지스터의 제조방법
US7915058B2 (en) * 2005-01-28 2011-03-29 Semiconductor Energy Laboratory Co., Ltd. Substrate having pattern and method for manufacturing the same, and semiconductor device and method for manufacturing the same
US7888702B2 (en) * 2005-04-15 2011-02-15 Semiconductor Energy Laboratory Co., Ltd. Display device and manufacturing method of the display device
US7718518B2 (en) * 2005-12-16 2010-05-18 Asm International N.V. Low temperature doped silicon layer formation
JP5512931B2 (ja) * 2007-03-26 2014-06-04 株式会社半導体エネルギー研究所 半導体装置の作製方法
US7851343B2 (en) * 2007-06-14 2010-12-14 Cree, Inc. Methods of forming ohmic layers through ablation capping layers
JP5495847B2 (ja) * 2010-02-24 2014-05-21 株式会社日立国際電気 半導体装置の製造方法、基板処理装置および基板処理方法
KR101630503B1 (ko) * 2010-12-20 2016-06-14 샤프 가부시키가이샤 반도체 장치 및 표시 장치
US8431961B2 (en) 2011-02-03 2013-04-30 Micron Technology, Inc. Memory devices with a connecting region having a band gap lower than a band gap of a body region
JP2012237805A (ja) * 2011-05-10 2012-12-06 Sony Corp 表示装置及び電子機器
US8637864B2 (en) 2011-10-13 2014-01-28 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method of manufacturing the same
US8995218B2 (en) * 2012-03-07 2015-03-31 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP6425950B2 (ja) * 2014-09-12 2018-11-21 株式会社Ｓｃｒｅｅｎホールディングス 半導体製造方法および半導体製造装置
US9607838B1 (en) 2015-09-18 2017-03-28 Taiwan Semiconductor Manufacturing Co., Ltd. Enhanced channel strain to reduce contact resistance in NMOS FET devices
KR20220149828A (ko) 2021-04-30 2022-11-09 삼성전자주식회사 반도체 소자

Family Cites Families (150)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3798752A (en) 1971-03-11 1974-03-26 Nippon Electric Co Method of producing a silicon gate insulated-gate field effect transistor
US3838209A (en) 1972-06-08 1974-09-24 Matsushita Electric Ind Co Ltd Scanning apparatus for a matrix display panel
US3793090A (en) * 1972-11-21 1974-02-19 Ibm Method for stabilizing fet devices having silicon gates and composite nitride-oxide gate dielectrics
JPS4977537A (ko) * 1972-11-27 1974-07-26
JPS5331698Y2 (ko) 1973-05-19 1978-08-07
US3955187A (en) 1974-04-01 1976-05-04 General Electric Company Proportioning the address and data signals in a r.m.s. responsive display device matrix to obtain zero cross-talk and maximum contrast
DE2508802A1 (de) * 1975-02-28 1976-09-09 Siemens Ag Verfahren zum abscheiden von elementarem silicium
US4103297A (en) * 1976-12-20 1978-07-25 Hughes Aircraft Company Light-insensitive matrix addressed liquid crystal display system
JPS53144297A (en) * 1977-05-20 1978-12-15 Matsushita Electric Ind Co Ltd Display device
JPS5842448B2 (ja) * 1978-08-25 1983-09-20 セイコーエプソン株式会社 液晶表示パネル
US4466172A (en) 1979-01-08 1984-08-21 American Microsystems, Inc. Method for fabricating MOS device with self-aligned contacts
US4239346A (en) * 1979-05-23 1980-12-16 Hughes Aircraft Company Compact liquid crystal display system
JPS5694386A (en) 1979-12-27 1981-07-30 Suwa Seikosha Kk Liquiddcrystal display unit
JPS56146142A (en) * 1980-04-16 1981-11-13 Hitachi Ltd Electrophotographic sensitive film
JPS5727263A (en) * 1980-07-28 1982-02-13 Hitachi Ltd Electrophotographic photosensitive film
JPS5766674A (en) * 1980-10-09 1982-04-22 Toshiba Corp Semiconductor device
EP0058548B1 (en) * 1981-02-16 1986-08-06 Fujitsu Limited Method of producing mosfet type semiconductor device
JPS582073A (ja) * 1981-06-29 1983-01-07 Sony Corp 電界効果型トランジスタ
JPS5823478A (ja) * 1981-08-04 1983-02-12 Mitsubishi Electric Corp 電荷結合素子
JPS5823479A (ja) * 1981-08-05 1983-02-12 Fujitsu Ltd 半導体装置の製造方法
JPS5827365A (ja) * 1981-08-10 1983-02-18 Semiconductor Energy Lab Co Ltd 半導体装置およびその作製方法
US4427978A (en) 1981-08-31 1984-01-24 Marshall Williams Multiplexed liquid crystal display having a gray scale image
JPS58105574A (ja) * 1981-12-17 1983-06-23 Seiko Epson Corp 液晶表示装置
JPS58106861A (ja) * 1981-12-18 1983-06-25 Seiko Epson Corp 液晶表示装置の製造方法
US4528480A (en) * 1981-12-28 1985-07-09 Nippon Telegraph & Telephone AC Drive type electroluminescent display device
JPS58115864A (ja) * 1981-12-28 1983-07-09 Nippon Telegr & Teleph Corp <Ntt> 半導体装置
JPS58118154A (ja) * 1982-01-07 1983-07-14 Seiko Epson Corp 半導体集積回路装置
JPH0656887B2 (ja) * 1982-02-03 1994-07-27 株式会社日立製作所 半導体装置およびその製法
JPS58144888A (ja) * 1982-02-23 1983-08-29 セイコーインスツルメンツ株式会社 行列形液晶表示装置
JPS58164268A (ja) * 1982-03-25 1983-09-29 Seiko Epson Corp 薄膜シリコントランジスタ
JPS5921067A (ja) * 1982-07-27 1984-02-02 Fujitsu Ltd 半導体装置およびその製造方法
US4591892A (en) * 1982-08-24 1986-05-27 Semiconductor Energy Laboratory Co., Ltd. Semiconductor photoelectric conversion device
JPS59115574A (ja) * 1982-12-23 1984-07-04 Semiconductor Energy Lab Co Ltd 光電変換装置作製方法
DE3331601A1 (de) * 1982-09-02 1984-03-08 Canon K.K., Tokyo Halbleitervorrichtung
JPS5961818A (ja) 1982-10-01 1984-04-09 Seiko Epson Corp 液晶表示装置
US4862237A (en) * 1983-01-10 1989-08-29 Seiko Epson Corporation Solid state image sensor
JPS59137931A (ja) 1983-01-28 1984-08-08 Fuji Photo Film Co Ltd カラ−光プリンタヘツド
JPS59188974A (ja) * 1983-04-11 1984-10-26 Nec Corp 半導体装置の製造方法
JPS59221183A (ja) 1983-05-31 1984-12-12 Seiko Epson Corp 液晶表示式受像装置の駆動方式
JPS6047574A (ja) * 1983-08-26 1985-03-14 Toshiba Corp 固体撮像装置
US4860069A (en) * 1983-09-24 1989-08-22 Semiconductor Energy Laboratory Co., Ltd. Non-single-cry stal semiconductor light emitting device
JPS6074663A (ja) * 1983-09-30 1985-04-26 Toshiba Corp 相補型半導体装置の製造方法
JPS60158780A (ja) 1984-01-27 1985-08-20 Sony Corp 表示装置
JPS60183726A (ja) 1984-03-02 1985-09-19 Toshiba Corp 半導体装置の電極パタ−ンの形成方法
US4670765A (en) * 1984-04-02 1987-06-02 Sharp Kabushiki Kaisha Semiconductor photodetector element
US4670763A (en) * 1984-05-14 1987-06-02 Energy Conversion Devices, Inc. Thin film field effect transistor
US4727044A (en) * 1984-05-18 1988-02-23 Semiconductor Energy Laboratory Co., Ltd. Method of making a thin film transistor with laser recrystallized source and drain
JPS60245173A (ja) * 1984-05-18 1985-12-04 Semiconductor Energy Lab Co Ltd 絶縁ゲイト型半導体装置
JPS60245174A (ja) * 1984-05-18 1985-12-04 Semiconductor Energy Lab Co Ltd 絶縁ゲイト型電界効果半導体装置の作製方法
FR2571526B1 (fr) 1984-08-22 1991-02-08 Canon Kk Panneau d'affichage et son procede de commande
JPH0693166B2 (ja) * 1984-09-05 1994-11-16 株式会社日立製作所 液晶素子
JPS61136263A (ja) * 1984-12-07 1986-06-24 Fuji Photo Film Co Ltd 固体撮像素子およびその製造方法
JPS61141174A (ja) * 1984-12-13 1986-06-28 Seiko Epson Corp 固体撮像装置
FR2580110B1 (ko) 1985-04-04 1987-05-29 Commissariat Energie Atomique
EP0211634B1 (en) * 1985-08-02 1994-03-23 Sel Semiconductor Energy Laboratory Co., Ltd. Method and apparatus for manufacturing semiconductor devices
US4597160A (en) * 1985-08-09 1986-07-01 Rca Corporation Method of fabricating a polysilicon transistor with a high carrier mobility
JPH0650779B2 (ja) * 1985-09-26 1994-06-29 セイコー電子工業株式会社 薄膜トランジスタ装置とその製造方法
JP2779492B2 (ja) * 1985-09-26 1998-07-23 セイコーインスツルメンツ株式会社 薄膜トランジスタ装置とその製造方法
JPS62126677A (ja) * 1985-11-27 1987-06-08 Sharp Corp 薄膜トランジスタアレイ
US4770502A (en) 1986-01-10 1988-09-13 Hitachi, Ltd. Ferroelectric liquid crystal matrix driving apparatus and method
US4755865A (en) * 1986-01-21 1988-07-05 Motorola Inc. Means for stabilizing polycrystalline semiconductor layers
KR910001848B1 (ko) 1986-02-06 1991-03-28 세이꼬 엡슨 가부시끼가이샤 화상 표시 장치
FR2594579B1 (fr) 1986-02-17 1988-04-15 Commissariat Energie Atomique Ecran d'affichage a matrice active permettant l'affichage de niveaux de gris
JPS62193277A (ja) * 1986-02-20 1987-08-25 Toshiba Corp 固体撮像装置
JPS62214669A (ja) * 1986-03-14 1987-09-21 Nec Corp 自己整合型非晶質シリコン薄膜トランジスタ及びその製造方法
GB2187859A (en) 1986-03-14 1987-09-16 Gen Electric Plc Liquid crystal devices
JPS639978A (ja) * 1986-06-30 1988-01-16 Nec Corp 薄膜トランジスタの製造方法
US4917471A (en) * 1986-08-30 1990-04-17 Canon Kabushiki Kaisha Liquid crystal device
JPS6366969A (ja) * 1986-09-08 1988-03-25 Nippon Telegr & Teleph Corp <Ntt> 高耐圧多結晶シリコン薄膜トランジスタ
KR900004989B1 (en) 1986-09-11 1990-07-16 Fujitsu Ltd Active matrix type display and driving method
JPH0823640B2 (ja) * 1986-09-12 1996-03-06 セイコーエプソン株式会社 液晶表示装置
JPS6396636A (ja) * 1986-10-13 1988-04-27 Seiko Epson Corp アクテイブマトリクスパネル
JPS63100777A (ja) * 1986-10-16 1988-05-02 Fujitsu Ltd 透明電極のパタ−ン形成法
JPS63101829A (ja) 1986-10-17 1988-05-06 Nec Corp アクテイブ・マトリツクス液晶表示装置およびその製造方法
JPS63119578A (ja) * 1986-11-07 1988-05-24 Seiko Epson Corp 半導体装置
US4742346A (en) 1986-12-19 1988-05-03 Rca Corporation System for applying grey scale codes to the pixels of a display device
JPH0828510B2 (ja) * 1987-01-20 1996-03-21 富士通株式会社 薄膜トランジスタの形成方法
DE3802365A1 (de) * 1987-01-27 1988-10-27 Ricoh Kk Amorpher siliziumphotosensor
JPS63219152A (ja) * 1987-03-06 1988-09-12 Matsushita Electronics Corp Ｍｏｓ集積回路の製造方法
JPH0687503B2 (ja) 1987-03-11 1994-11-02 株式会社日立製作所 薄膜半導体装置
JPS63270167A (ja) 1987-04-30 1988-11-08 Fuji Photo Film Co Ltd 画像形成方法
DE3886817T2 (de) 1987-05-21 1994-05-11 Sony Corp Verfahren und Vorrichtung zur Farbbildsignalverarbeitung.
US4873516A (en) 1987-06-01 1989-10-10 General Electric Company Method and system for eliminating cross-talk in thin film transistor matrix addressed liquid crystal displays
JPH07114184B2 (ja) * 1987-07-27 1995-12-06 日本電信電話株式会社 薄膜形シリコン半導体装置およびその製造方法
JPS6430272A (en) * 1987-07-27 1989-02-01 Alps Electric Co Ltd Thin film transistor
US4891330A (en) * 1987-07-27 1990-01-02 Energy Conversion Devices, Inc. Method of fabricating n-type and p-type microcrystalline semiconductor alloy material including band gap widening elements
JPS6437585A (en) * 1987-08-04 1989-02-08 Nippon Telegraph & Telephone Active matrix type display device
JPS6450028A (en) * 1987-08-21 1989-02-27 Nec Corp Thin film transistor substrate
JP2594971B2 (ja) * 1987-09-09 1997-03-26 カシオ計算機株式会社 薄膜トランジスタパネル
US5327001A (en) 1987-09-09 1994-07-05 Casio Computer Co., Ltd. Thin film transistor array having single light shield layer over transistors and gate and drain lines
US5032883A (en) * 1987-09-09 1991-07-16 Casio Computer Co., Ltd. Thin film transistor and method of manufacturing the same
JPS6468724A (en) * 1987-09-09 1989-03-14 Seiko Epson Corp Active matrix panel
JPS6489464A (en) * 1987-09-30 1989-04-03 Toshiba Corp Semiconductor device and manufacture thereof
JP2852042B2 (ja) 1987-10-05 1999-01-27 株式会社日立製作所 表示装置
JPH01130131A (ja) * 1987-11-16 1989-05-23 Seiko Epson Corp ドライバー内蔵アクティブマトリクスパネル
US4897360A (en) * 1987-12-09 1990-01-30 Wisconsin Alumni Research Foundation Polysilicon thin film process
JPH01156725A (ja) * 1987-12-15 1989-06-20 Seiko Epson Corp 表示装置
JPH01161316A (ja) * 1987-12-18 1989-06-26 Sharp Corp 液晶表示装置の検査方法
US4960719A (en) 1988-02-04 1990-10-02 Seikosha Co., Ltd. Method for producing amorphous silicon thin film transistor array substrate
US4949141A (en) * 1988-02-04 1990-08-14 Amoco Corporation Vertical gate thin film transistors in liquid crystal array
JPH01241175A (ja) 1988-03-23 1989-09-26 Seikosha Co Ltd 非晶質シリコン薄膜トランジスタの製造方法
JPH01244664A (ja) 1988-03-25 1989-09-29 Sanyo Electric Co Ltd 薄膜トランジスタ
JP2727562B2 (ja) * 1988-04-27 1998-03-11 ソニー株式会社 表示装置
JP2653099B2 (ja) 1988-05-17 1997-09-10 セイコーエプソン株式会社 アクティブマトリクスパネル，投写型表示装置及びビューファインダー
JPH01291467A (ja) * 1988-05-19 1989-11-24 Toshiba Corp 薄膜トランジスタ
US5245452A (en) * 1988-06-24 1993-09-14 Matsushita Electronics Corporation Active matric drive liquid crystal display device using polycrystalline silicon pixel electrodes
FR2633764B1 (fr) 1988-06-29 1991-02-15 Commissariat Energie Atomique Procede et dispositif de commande d'un ecran matriciel affichant des niveaux de gris
JPH0212835A (ja) * 1988-06-30 1990-01-17 Toshiba Corp 半導体装置およびその製造方法
JPH0227320A (ja) * 1988-07-18 1990-01-30 Hitachi Ltd 薄膜半導体表示装置とその製造方法
JPH0251129A (ja) * 1988-08-12 1990-02-21 Sanyo Electric Co Ltd アクテイブマトリクス液晶表示パネル
US5196839A (en) 1988-09-16 1993-03-23 Chips And Technologies, Inc. Gray scales method and circuitry for flat panel graphics display
JPH0290683A (ja) * 1988-09-28 1990-03-30 Seiko Epson Corp 薄膜トランジスタ及びその製造方法
US5016610A (en) 1988-10-21 1991-05-21 Toshiba Ceramics Co., Ltd. Radiant tube type heater
CA1313563C (en) * 1988-10-26 1993-02-09 Makoto Sasaki Thin film transistor panel
DE68921567T2 (de) * 1988-11-30 1995-07-06 Nec Corp Flüssigkristallanzeigetafel mit verminderten Pixeldefekten.
US5051570A (en) * 1989-01-20 1991-09-24 Nec Corporation Liquid crystal light valve showing an improved display contrast
US5102361A (en) 1989-01-23 1992-04-07 Sharp Kabushiki Kaisha Method for the manufacture of active matrix display apparatuses
JP2804059B2 (ja) 1989-01-30 1998-09-24 株式会社日立製作所 液晶表示装置
JP2826744B2 (ja) 1989-03-02 1998-11-18 キヤノン株式会社 液晶表示装置
US5358810A (en) 1989-03-15 1994-10-25 Kabushiki Kaisha Toshiba Method of manufacturing liquid crystal display device
EP0391655B1 (en) 1989-04-04 1995-06-14 Sharp Kabushiki Kaisha A drive device for driving a matrix-type LCD apparatus
US5162901A (en) 1989-05-26 1992-11-10 Sharp Kabushiki Kaisha Active-matrix display device with added capacitance electrode wire and secondary wire connected thereto
EP0412701B1 (en) * 1989-07-31 1996-09-25 Canon Kabushiki Kaisha Thin film transistor and preparation thereof
GB2235326A (en) * 1989-08-16 1991-02-27 Philips Electronic Associated Active matrix liquid crystal colour display devices
JP2617798B2 (ja) 1989-09-22 1997-06-04 三菱電機株式会社 積層型半導体装置およびその製造方法
US4988643A (en) 1989-10-10 1991-01-29 Vlsi Technology, Inc. Self-aligning metal interconnect fabrication
GB2238683A (en) * 1989-11-29 1991-06-05 Philips Electronic Associated A thin film transistor circuit
JP2622183B2 (ja) 1990-04-05 1997-06-18 シャープ株式会社 アクティブマトリクス表示装置
US5130263A (en) * 1990-04-17 1992-07-14 General Electric Company Method for photolithographically forming a selfaligned mask using back-side exposure and a non-specular reflecting layer
US5056895A (en) * 1990-05-21 1991-10-15 Greyhawk Systems, Inc. Active matrix liquid crystal liquid crystal light valve including a dielectric mirror upon a leveling layer and having fringing fields
JPH0442579A (ja) * 1990-06-08 1992-02-13 Seiko Epson Corp 薄膜トランジスタ及び製造方法
US5273910A (en) * 1990-08-08 1993-12-28 Minnesota Mining And Manufacturing Company Method of making a solid state electromagnetic radiation detector
US5182624A (en) * 1990-08-08 1993-01-26 Minnesota Mining And Manufacturing Company Solid state electromagnetic radiation detector fet array
JPH0817235B2 (ja) * 1990-08-29 1996-02-21 株式会社東芝 オフセットゲート構造トランジスタおよびその製造方法
US5210050A (en) * 1990-10-15 1993-05-11 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing a semiconductor device comprising a semiconductor film
KR950001360B1 (ko) * 1990-11-26 1995-02-17 가부시키가이샤 한도오따이 에네루기 겐큐쇼 전기 광학장치와 그 구동방법
EP0499979A3 (en) 1991-02-16 1993-06-09 Semiconductor Energy Laboratory Co., Ltd. Electro-optical device
US5521107A (en) * 1991-02-16 1996-05-28 Semiconductor Energy Laboratory Co., Ltd. Method for forming a field-effect transistor including anodic oxidation of the gate
US5250818A (en) * 1991-03-01 1993-10-05 Board Of Trustees Of Leland Stanford University Low temperature germanium-silicon on insulator thin-film transistor
JP2794678B2 (ja) 1991-08-26 1998-09-10 株式会社 半導体エネルギー研究所 絶縁ゲイト型半導体装置およびその作製方法
KR960001611B1 (ko) * 1991-03-06 1996-02-02 가부시끼가이샤 한도다이 에네르기 겐뀨쇼 절연 게이트형 전계 효과 반도체 장치 및 그 제작방법
JP2794499B2 (ja) 1991-03-26 1998-09-03 株式会社半導体エネルギー研究所 半導体装置の作製方法
US5211181A (en) * 1991-05-17 1993-05-18 Martek Corporation Apparatus and method for collecting human breath samples
JP2665477B2 (ja) 1991-05-23 1997-10-22 シャープ株式会社 光書き込み型液晶表示素子
US5414442A (en) 1991-06-14 1995-05-09 Semiconductor Energy Laboratory Co., Ltd. Electro-optical device and method of driving the same
KR930005549B1 (ko) 1991-06-17 1993-06-23 삼성전자 주식회사 표시패널 및 그의 제조방법
JP2845303B2 (ja) * 1991-08-23 1999-01-13 株式会社 半導体エネルギー研究所 半導体装置とその作製方法
JP3165575B2 (ja) 1993-12-20 2001-05-14 シャープ株式会社 光情報装置の製造方法
JP3272183B2 (ja) 1995-03-03 2002-04-08 本田技研工業株式会社 内燃エンジンの蒸発燃料処理装置
JP3180058B2 (ja) 1997-07-15 2001-06-25 住友ゴム工業株式会社 重荷重用ラジアルタイヤ

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7352003B2 (en) 1995-11-07 2008-04-01 Semiconductor Energy Laboratory Co., Ltd. Electro-optical device having thin film transistor with LDD region

Also Published As

Publication number Publication date
US6013928A (en) 2000-01-11
TW361694U (en) 1999-06-11
US20060060860A1 (en) 2006-03-23
JPH06291315A (ja) 1994-10-18
JP2845303B2 (ja) 1999-01-13
US20030173570A1 (en) 2003-09-18
KR930005248A (ko) 1993-03-23
US6977392B2 (en) 2005-12-20
US6566711B1 (en) 2003-05-20

Similar Documents

Publication Publication Date Title
KR970002004B1 (ko) 반도체장치와 그 제작방법
US5521107A (en) Method for forming a field-effect transistor including anodic oxidation of the gate
US5485019A (en) Semiconductor device and method for forming the same
US5264383A (en) Method of manufacturing a thin film transistor
KR960011183B1 (ko) 반도체 장치
US6614052B1 (en) Semiconductor display devices and applications
US7170138B2 (en) Semiconductor device
JP2585158B2 (ja) 半導体装置の作成方法
US8987120B2 (en) Flat panel display device comprising polysilicon thin film transistor and method of manufacturing the same
JPH0832079A (ja) 半導体装置およびその作製方法
JP3452981B2 (ja) 半導体集積回路およびその作製方法
JP2776820B2 (ja) 半導体装置の製造方法
JP2540688B2 (ja) 半導体装置とその作製方法
JP2890037B2 (ja) 半導体装置とその作製方法
KR960008133B1 (ko) 반도체장치와 그 제작방법
JP2868168B2 (ja) 半導体装置の作製方法
KR960011185B1 (ko) 전기광학장치
JP3000213B2 (ja) 半導体装置とアクティブマトリクス型液晶表示装置
JP3320035B2 (ja) 半導体装置
JP2652366B2 (ja) 半導体装置とその作製方法
JPH09166791A (ja) 半導体装置とアクティブマトリクス型液晶表示装置
JP2004064056A (ja) 半導体集積回路の作製方法
KR960011184B1 (ko) 절연게이트형 전계효과 반도체 장치
JP2001166339A (ja) 表示装置
KR20030081894A (ko) 박막 트랜지스터 및 그 제조방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E902 Notification of reason for refusal
G160 Decision to publish patent application
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20080123

Year of fee payment: 12

LAPS Lapse due to unpaid annual fee