JPS60183726A - 半導体装置の電極パタ−ンの形成方法 - Google Patents
半導体装置の電極パタ−ンの形成方法Info
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- JPS60183726A JPS60183726A JP59038629A JP3862984A JPS60183726A JP S60183726 A JPS60183726 A JP S60183726A JP 59038629 A JP59038629 A JP 59038629A JP 3862984 A JP3862984 A JP 3862984A JP S60183726 A JPS60183726 A JP S60183726A
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
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- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
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- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
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- H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
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- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/47—Schottky barrier electrodes
- H01L29/475—Schottky barrier electrodes on AIII-BV compounds
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の技術分野］
この発明は、半導体装置の電極パターンの形成方法に関
し、特にＧａＡＳ ＦＥＴの電極配線及びボンディング
バットを形成するの【こ好適な￥導体装置の多重積層金
属膜パターンの形成方法に関Ｊるものである。
し、特にＧａＡＳ ＦＥＴの電極配線及びボンディング
バットを形成するの【こ好適な￥導体装置の多重積層金
属膜パターンの形成方法に関Ｊるものである。
［発明の技術的背景１
従来、Ｇａ Ａｓ ＦＥＴの電極配線やポンディングパ
ッドとしては、Ｔｉ ／Ｐｔ ／Ａリ （右側に記載さ
れているものが上層、以下同じ）を積層した三層構造の
ものや、あるいはＴ１．／Ａ１の二層構造のものが一般
的であり、このような構造の電極配線やポンディングパ
ッドはウェットエツチング法による揚台もあるが、もっ
ばらリフトオフ法によって形成されていた。
ッドとしては、Ｔｉ ／Ｐｔ ／Ａリ （右側に記載さ
れているものが上層、以下同じ）を積層した三層構造の
ものや、あるいはＴ１．／Ａ１の二層構造のものが一般
的であり、このような構造の電極配線やポンディングパ
ッドはウェットエツチング法による揚台もあるが、もっ
ばらリフトオフ法によって形成されていた。
第１図は、ウェットエツチングによるポンディングバッ
ド形成７ｊ法の一例を図示したものである。
ド形成７ｊ法の一例を図示したものである。
この方法では、まず、Ｇａ ＡＳからなる半導体基板゛
１」−にＣＶＤ法によつ−（−絶縁膜２を形成した後、
該絶縁膜２に選択的（ζコンタクト用開口２ａを形成し
、ついでボンデインクパッド形成用の金属膜３を基板全
面に１１１積し、さらに金属膜３の上にレジストパター
ン４を形成りる。 そして最後−にレジストパターン４
をマスクとしてウェットエツチングにより第１図の点線
で示すように金属膜３を１ツチングして該金属膜による
ホンディングパッドを該絶縁膜の開「」２ａ上に形成す
る。 この方法で゛は、Ｇ ａ、 Ａ ｓ半導体基板が
化学的処理に弱いことに加えて、ウェットエツチングを
用いるのでリイド］ニッチが生じ、ゲート電極など微細
むパターンを形成覆る必要のある時には適していない。
１」−にＣＶＤ法によつ−（−絶縁膜２を形成した後、
該絶縁膜２に選択的（ζコンタクト用開口２ａを形成し
、ついでボンデインクパッド形成用の金属膜３を基板全
面に１１１積し、さらに金属膜３の上にレジストパター
ン４を形成りる。 そして最後−にレジストパターン４
をマスクとしてウェットエツチングにより第１図の点線
で示すように金属膜３を１ツチングして該金属膜による
ホンディングパッドを該絶縁膜の開「」２ａ上に形成す
る。 この方法で゛は、Ｇ ａ、 Ａ ｓ半導体基板が
化学的処理に弱いことに加えて、ウェットエツチングを
用いるのでリイド］ニッチが生じ、ゲート電極など微細
むパターンを形成覆る必要のある時には適していない。
囚みに、ＧａＡｓＦＥ−ｒではサブミクロン級の微細パ
ターンを形成する必要がある。
ターンを形成する必要がある。
第２図はリフ（へオフ法で電極パターンを形成する方法
を示したしのである。 この方法では、まず、Ｇａ Ａ
Ｓからなる半導体基板１」二にＣＶＤ法にＪ、り絶縁１
９２を形成した後、：１Ｈβ、縁膜２ににレジストパタ
ーン５を形成し、つい−Ｃレジメ［〜パターン５をマス
クとし該絶縁膜２に選択的にグー１〜電極用間口６を形
成した後、基板全面に電極パターン形成用金属を堆積し
、レジストパターン５を溶解除去号ると同時にレジスト
・パターン上の金属膜を剥離除ムづることによって電極
パターンを形成する。 この方法は微細なパターンを形
成するのに適しているので高密度３１′導体装置の電）
ラネ配線形成１５法として広く用いられている。
を示したしのである。 この方法では、まず、Ｇａ Ａ
Ｓからなる半導体基板１」二にＣＶＤ法にＪ、り絶縁１
９２を形成した後、：１Ｈβ、縁膜２ににレジストパタ
ーン５を形成し、つい−Ｃレジメ［〜パターン５をマス
クとし該絶縁膜２に選択的にグー１〜電極用間口６を形
成した後、基板全面に電極パターン形成用金属を堆積し
、レジストパターン５を溶解除去号ると同時にレジスト
・パターン上の金属膜を剥離除ムづることによって電極
パターンを形成する。 この方法は微細なパターンを形
成するのに適しているので高密度３１′導体装置の電）
ラネ配線形成１５法として広く用いられている。
［背景技術の問題点１
従来のＧａＡｓＦＥＴの電極配線やポンディングパッド
（よ、Ｔ ｉ ／ Ｐ ｔ ／ Ａ ｕを（着層した三
Ｉｆｆ ｔＭ造のものやＴｉ／ＡＩの二層構造のもので
あり、これらは前記のごとくもつばらり７１〜オフ法に
よって形成されているが、この方法で形成された金属膜
はレジスト膜の制約から低温で堆積されるので電極パタ
ーンを椛成する多重Ｖｉ層金属膜と半導体基板との密着
が悪いという問題点を有していた。
（よ、Ｔ ｉ ／ Ｐ ｔ ／ Ａ ｕを（着層した三
Ｉｆｆ ｔＭ造のものやＴｉ／ＡＩの二層構造のもので
あり、これらは前記のごとくもつばらり７１〜オフ法に
よって形成されているが、この方法で形成された金属膜
はレジスト膜の制約から低温で堆積されるので電極パタ
ーンを椛成する多重Ｖｉ層金属膜と半導体基板との密着
が悪いという問題点を有していた。
このため、電極パターンがリフトオフの際またはワイセ
ボンｉ゛゛イングの際剥離しヤ〕ずく、Ｇ ａ ＡＳト
−［１−の製造歩留りの点で問題となっていた。
ボンｉ゛゛イングの際剥離しヤ〕ずく、Ｇ ａ ＡＳト
−［１−の製造歩留りの点で問題となっていた。
［発明の目的］
この発明のし］的【ま前記のごとき問題点を生じない新
規な電極パターンの形成方法を提供ＪるｂのＣ′ある。
規な電極パターンの形成方法を提供ＪるｂのＣ′ある。
［発明の概要］
本発明者は、従来の電極配線やポンディングパッド及び
ぞの形成方法に（ｊザる問題点を解決するべく種々の試
みを行つｌ、−結果、本発明の方法によれば前記問題点
を有しない電極配線若しくはホンディングパッド等を形
成でさ″ることがわかった。
ぞの形成方法に（ｊザる問題点を解決するべく種々の試
みを行つｌ、−結果、本発明の方法によれば前記問題点
を有しない電極配線若しくはホンディングパッド等を形
成でさ″ることがわかった。
本発明のｌｊ法は、ＧａΔＳ半導体半導体基面にへ〇、
ｐｔ等の金属膜と、ｒｉ、ＡＩ、Ｗ。
ｐｔ等の金属膜と、ｒｉ、ＡＩ、Ｗ。
Ｔｉ Ｗ、ＷＮ、Ｍｏ Ｓｉ等の電極用金属若しくは金
属化合物の膜とを所望の順序で連続積層して多重積層金
属膜を形成した後、該多用ｇＩ層金属股上に形成したレ
ジストパターンをマスクとしてＡｕ。
属化合物の膜とを所望の順序で連続積層して多重積層金
属膜を形成した後、該多用ｇＩ層金属股上に形成したレ
ジストパターンをマスクとしてＡｕ。
ｐｔ等の金属膜を含む上層をイオンミーリングによつ“
Ｃ１次いで該イオンミーリングした上層パターンをマス
クしして基板に接づる最下層を含む一ト層を反応性イオ
ンエツチングにより′■−ツ万ングして電極パターンを
形成Ｊ−ることを内容どする。
Ｃ１次いで該イオンミーリングした上層パターンをマス
クしして基板に接づる最下層を含む一ト層を反応性イオ
ンエツチングにより′■−ツ万ングして電極パターンを
形成Ｊ−ることを内容どする。
イオンミーリングは、シｉ７ワー型やビニーム型などの
波防を用い、ＡＰ等の不活性ガスにＪ、つ（上ツチング
するもので、イオンエツチングとら叶ばれる不活性ドラ
イエツチングである。 反応性イオンエツチングは、平
行平板型、マイクロ波型、イオンシャワー型などの装［
６を用い、ＣＦ ａ ’、’ｌの反応性カスによってエ
ツチングするものて、友応↑（ｉプラス゛マによるドラ
イ］ニツチングである。 本発明は、反応性イオンエツ
チングにおけるエラチンクレートの極めて小さいＡｕヤ
叫つ１はイオンミーリングによって異方性ドライエツヂ
ングを行い、Ｗ Ｎ、］−１ＷなどＧａ Ａｓに密着ｆ
１］のよいＧは反応性イオンエツチングの条件をｊハ択
してＧａ Ａｓ基板へのダメージを少なくしつつ異方性
ドライエツチングを行うものである。
波防を用い、ＡＰ等の不活性ガスにＪ、つ（上ツチング
するもので、イオンエツチングとら叶ばれる不活性ドラ
イエツチングである。 反応性イオンエツチングは、平
行平板型、マイクロ波型、イオンシャワー型などの装［
６を用い、ＣＦ ａ ’、’ｌの反応性カスによってエ
ツチングするものて、友応↑（ｉプラス゛マによるドラ
イ］ニツチングである。 本発明は、反応性イオンエツ
チングにおけるエラチンクレートの極めて小さいＡｕヤ
叫つ１はイオンミーリングによって異方性ドライエツヂ
ングを行い、Ｗ Ｎ、］−１ＷなどＧａ Ａｓに密着ｆ
１］のよいＧは反応性イオンエツチングの条件をｊハ択
してＧａ Ａｓ基板へのダメージを少なくしつつ異方性
ドライエツチングを行うものである。
なお、レジストパターンは、レジストを多重部層金属膜
上に塗布露光して形成するが、通常多Φ積層＆ ｈ；Ｘ
１１％！の最１１？？ｉは八ＵやＡ１であることが多
く、この場合露光光線の反則により精密なレジストパタ
ーンが得られないため、／１．ｕや△１膜上にＴｉｎｔ
Ａを重ねそのＦにレジストパターンを形成するように１
−ればレジストバタ ンの精密麿は大１１」に改善でき
る。 そのＴｉ膜は適宜エツチング除去すればよい。
上に塗布露光して形成するが、通常多Φ積層＆ ｈ；Ｘ
１１％！の最１１？？ｉは八ＵやＡ１であることが多
く、この場合露光光線の反則により精密なレジストパタ
ーンが得られないため、／１．ｕや△１膜上にＴｉｎｔ
Ａを重ねそのＦにレジストパターンを形成するように１
−ればレジストバタ ンの精密麿は大１１」に改善でき
る。 そのＴｉ膜は適宜エツチング除去すればよい。
本発明の形成ＪＪ法ににす、特に従来使用されＣさ・た
゛電極パターン構造であるＴｉ／Ａ１やＴ１／Ｐｔ／△
ｕ Ｊ、りもＧ ａ Ａ Ｓ半導体基板に密着のよいＷ
Ｎ／ＡＵやＴｉＷ／Ｗ／△Ｕ等の新規な電極パターン＃
４造が容易に形成できる。
゛電極パターン構造であるＴｉ／Ａ１やＴ１／Ｐｔ／△
ｕ Ｊ、りもＧ ａ Ａ Ｓ半導体基板に密着のよいＷ
Ｎ／ＡＵやＴｉＷ／Ｗ／△Ｕ等の新規な電極パターン＃
４造が容易に形成できる。
［発明の実施例１
以下に第３図乃〒第５図を参照して本発明の詳細な説明
（る。
（る。
実施例 １
第３図に示づように、ＱａＡｓから成る半導体基板１上
に第一層としてＷＮ、第二層としてＡＩＪ、第三層とし
てｌ”１（ｌｉ′１密露光用膜）を連続スパッタでＶｊ
層して多重積層金属膜７を形成した後、該多重成層金属
膜７上にレジストパターン４召・形成した。 次いで該
レジストパターン４をマスクとしてイオンミーリングで
ＴＩ及σ／＼１１を」−ツチングした後、不要であるＴ
１層を除去する。 次にＡＵのエツチング残しをマスク
としてＷ Ｎを反応性イオンエツチングＰ選択的にエツ
チングし、図示点線のごときＷ Ｎ 、／ Ａ １１の
階層構ｊ告の最小０．８μ０１幅の電極パターンを形成
した。
に第一層としてＷＮ、第二層としてＡＩＪ、第三層とし
てｌ”１（ｌｉ′１密露光用膜）を連続スパッタでＶｊ
層して多重積層金属膜７を形成した後、該多重成層金属
膜７上にレジストパターン４召・形成した。 次いで該
レジストパターン４をマスクとしてイオンミーリングで
ＴＩ及σ／＼１１を」−ツチングした後、不要であるＴ
１層を除去する。 次にＡＵのエツチング残しをマスク
としてＷ Ｎを反応性イオンエツチングＰ選択的にエツ
チングし、図示点線のごときＷ Ｎ 、／ Ａ １１の
階層構ｊ告の最小０．８μ０１幅の電極パターンを形成
した。
このＪ、うに形成した電極パターンを右するＧ ａ Ａ
Ｓ Ｆ Ｅ Ｔを多数製作し、電極パターンの剥離に
ついて調べたどころ、従来のＱ ａ Ａ ｓ Ｆ Ｅ−
Ｔよりも茗しくＪ、い結果が得られた。
Ｓ Ｆ Ｅ Ｔを多数製作し、電極パターンの剥離に
ついて調べたどころ、従来のＱ ａ Ａ ｓ Ｆ Ｅ−
Ｔよりも茗しくＪ、い結果が得られた。
実施例 ２
第４図に承り実施例では、ＧａＡＳから成る２１′導体
基板１上に第一層としてＴｉ、第二層としてＰＬ、第三
層としてＡＵをそれぞれ連続スパッタで・堆積して多重
積層金属膜７を形成した後、該多重積層金属膜７の上に
形成したレジストパターン４をマスクとし−Ｃイオンミ
ーリング？’Ａｕ及びｐｔを選択的にエツチングし、更
にＴｉを反応性イオン１ツヂングて゛選択的に除去して
図示点線のごどさ・三Ｅ９４７１：造のボン７′イング
バツドを形成した。
基板１上に第一層としてＴｉ、第二層としてＰＬ、第三
層としてＡＵをそれぞれ連続スパッタで・堆積して多重
積層金属膜７を形成した後、該多重積層金属膜７の上に
形成したレジストパターン４をマスクとし−Ｃイオンミ
ーリング？’Ａｕ及びｐｔを選択的にエツチングし、更
にＴｉを反応性イオン１ツヂングて゛選択的に除去して
図示点線のごどさ・三Ｅ９４７１：造のボン７′イング
バツドを形成した。
実施例 ３
第！：５図に示−４ようにＱａＡｓから成るａｔ（導体
基板１上にグ一層としく Ｗ Ｎ 、第二層どしてＡＩ
Ｊをスパッタで連続積層して二層構造の多重積層金属膜
７を形成した。 次に該多重積層金属膜上に形成したレ
ジストパターン４をマスクどしてイオンミーリングで△
（ｊをｊハ択ユツチングした後、更にＡＵの−［ツヂン
グ残しをマスクとしてＷＮを反応性イオンエツチングで
選択的にエツチングしＣ図示点線のごとさ二層悟道のポ
ンディングパッドを形成した。
基板１上にグ一層としく Ｗ Ｎ 、第二層どしてＡＩ
Ｊをスパッタで連続積層して二層構造の多重積層金属膜
７を形成した。 次に該多重積層金属膜上に形成したレ
ジストパターン４をマスクどしてイオンミーリングで△
（ｊをｊハ択ユツチングした後、更にＡＵの−［ツヂン
グ残しをマスクとしてＷＮを反応性イオンエツチングで
選択的にエツチングしＣ図示点線のごとさ二層悟道のポ
ンディングパッドを形成した。
実施例２及び実施例３のＧ ａ Ａ ｓ Ｆ Ｅ Ｔに
ついてそれぞれのポンディングパッドにＪ３ける碩層金
属の剥離についＣ従来のホンディングバッドを右するＧ
ａ Ａ ｓ Ｆ Ｅ Ｔにおける剥離性との比較を行
−）だところ、本発明方法で形成されたポンディングパ
ッドは従来品よりも極めて剥離し難いことがわかった。
ついてそれぞれのポンディングパッドにＪ３ける碩層金
属の剥離についＣ従来のホンディングバッドを右するＧ
ａ Ａ ｓ Ｆ Ｅ Ｔにおける剥離性との比較を行
−）だところ、本発明方法で形成されたポンディングパ
ッドは従来品よりも極めて剥離し難いことがわかった。
なお、このほかにも］ｉを第一層、Ａ１を第２層どする
二層構造のホンディングパッドや下問がＴｉＷ、−Ｆ層
がＷの二重層４黄造のボンデイングバ・ンド、若しくは
Ｔｉ ／ＰＬ ／△ｕ／ｌｉ（最」二層のｌ−ｉ股は１
ｉ密露光用膜）の四層構造のポンディングパッド、及び
Ｔｉ／ＡＩ／／丁１ （最上層のＴ１膜は精密露光用膜
）の三層構造のポンディングパッドなどを有するＧａＡ
ｓＦＥ、Ｔを前記と同じ方法で試作したが、いずれもメ
タル剥離を牛＝１”ることがなく、極めて強固なボンデ
ィングバラ１〜を備えたＧａへ５ＦＥＴが得られた。
二層構造のホンディングパッドや下問がＴｉＷ、−Ｆ層
がＷの二重層４黄造のボンデイングバ・ンド、若しくは
Ｔｉ ／ＰＬ ／△ｕ／ｌｉ（最」二層のｌ−ｉ股は１
ｉ密露光用膜）の四層構造のポンディングパッド、及び
Ｔｉ／ＡＩ／／丁１ （最上層のＴ１膜は精密露光用膜
）の三層構造のポンディングパッドなどを有するＧａＡ
ｓＦＥ、Ｔを前記と同じ方法で試作したが、いずれもメ
タル剥離を牛＝１”ることがなく、極めて強固なボンデ
ィングバラ１〜を備えたＧａへ５ＦＥＴが得られた。
また、前記各種の構造のポンディングパッドについて形
成可能な最小寸法はサブミクロン領域の０．３μｍ以下
まで可能であった。
成可能な最小寸法はサブミクロン領域の０．３μｍ以下
まで可能であった。
［発明の効果］
以上のように、この発明によれば、従来の電極パターン
構造よりも電極配線Ａゝ）ポンディングパッドの剥離を
生じないＷＮ／ＡｕやＴ Ｉ Ｗ／’ Ｗ 、’Ａｕな
どの新規な電極パターン構造を形成することができ、そ
の結果ＧａＡｓＦＥＴの製造歩留りど（１□（ｉ’＋
ｔ’ｌとか改善される、７４ 図げ１１の簡ｊ］１４ン
説明 第１図及び第２図は従来の電極配線形成６１人をＪ）明
１ルタメ（７，） ’ｌ”９体Ｒ２１，、置ｉｋｕ 、
”告Ｔ稈ＩＸ Ａ３ ＬＪ ルＩＩ’Ｊ＋ １ｆ＋ｉ図
、第０図乃至第５図は本発明の実施例４小ｊＪ １＋、
’ｌｉ向図Ｃある。
構造よりも電極配線Ａゝ）ポンディングパッドの剥離を
生じないＷＮ／ＡｕやＴ Ｉ Ｗ／’ Ｗ 、’Ａｕな
どの新規な電極パターン構造を形成することができ、そ
の結果ＧａＡｓＦＥＴの製造歩留りど（１□（ｉ’＋
ｔ’ｌとか改善される、７４ 図げ１１の簡ｊ］１４ン
説明 第１図及び第２図は従来の電極配線形成６１人をＪ）明
１ルタメ（７，） ’ｌ”９体Ｒ２１，、置ｉｋｕ 、
”告Ｔ稈ＩＸ Ａ３ ＬＪ ルＩＩ’Ｊ＋ １ｆ＋ｉ図
、第０図乃至第５図は本発明の実施例４小ｊＪ １＋、
’ｌｉ向図Ｃある。
′１・・・半カ体基板、 ２・・・絶縁１］５ｊ、 ２
ａ ・・聞［］、３・・・金属１１う）、 ４・・・レ
シストパターン、 ５）・・絶ぐ♂、１１う；、 Ｇ・
・・間口、 ７・・・多ｄｉ ４１’ｉ囮金属摸。
ａ ・・聞［］、３・・・金属１１う）、 ４・・・レ
シストパターン、 ５）・・絶ぐ♂、１１う；、 Ｇ・
・・間口、 ７・・・多ｄｉ ４１’ｉ囮金属摸。
特１．′（出願人 東京芝浦電気株式会賀第１図 第２
図 ’２ａ 第３図 第４図 第５図
図 ’２ａ 第３図 第４図 第５図
Claims (1)
- 【特許請求の範囲】 Ｉ ＧａＡＳからなる半導体基板の表面に電極パターン
を形成する方法であって、八〇、Ｐｔ 、ＡＩ 、−［
’ｉ 、Ｗ等の電極用金属及びＴｉ Ｗ、ＷＮ、ＩＶＩ
ｏ Ｓｉ等の電極用金属化合物のうちから選択した２種
以上の金属膜を所望の類１子により該半導体基板の表面
に連続積層して多重積層金属膜を形成する二１−程と、
該多重Ｖｉ層金属股上にレジストパターンを形成する工
程と、該レジストパターンをマスクとして△ｕ、ｐｔ等
の層を含む該多重積層金属膜の上層各層をイオンミーリ
ングによって選択的にエツチングする工程ど、該半導体
基板に接する最下層を含む該多重積層金属膜の下層各層
を反応性イオンエツチングによって選択的にエツチング
する工程とを含む半導体装置の電極パターンの形成方法
。 ２ 多重積層金属膜が、Ｗ Ｎ 、／△Ｕ又はＴｉＶｘ
／Ｗ／△Ｕである特許請求の範囲第１項記載の電極パタ
ーン形成方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59038629A JPS60183726A (ja) | 1984-03-02 | 1984-03-02 | 半導体装置の電極パタ−ンの形成方法 |
| US06/706,617 US4650543A (en) | 1984-03-02 | 1985-02-28 | Method of forming electrode pattern of semiconductor device |
| EP85102349A EP0156185B1 (en) | 1984-03-02 | 1985-03-01 | Electrode pattern of semiconductor device and method of forming thereof |
| DE8585102349T DE3578262D1 (de) | 1984-03-02 | 1985-03-01 | Elektrode eines halbleiterbauelements und verfahren zu ihrer herstellung. |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59038629A JPS60183726A (ja) | 1984-03-02 | 1984-03-02 | 半導体装置の電極パタ−ンの形成方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60183726A true JPS60183726A (ja) | 1985-09-19 |
Family
ID=12530530
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59038629A Pending JPS60183726A (ja) | 1984-03-02 | 1984-03-02 | 半導体装置の電極パタ−ンの形成方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4650543A (ja) |
| EP (1) | EP0156185B1 (ja) |
| JP (1) | JPS60183726A (ja) |
| DE (1) | DE3578262D1 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07161659A (ja) * | 1993-12-07 | 1995-06-23 | Nec Corp | 半導体装置およびその製造方法 |
| JP2008179466A (ja) * | 2007-01-26 | 2008-08-07 | Ss Pharmaceut Co Ltd | 錠剤搬送装置 |
Families Citing this family (25)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61117868A (ja) * | 1984-11-14 | 1986-06-05 | Toshiba Corp | 半導体装置及びその製造方法 |
| US4965218A (en) * | 1985-10-21 | 1990-10-23 | Itt Corporation | Self-aligned gate realignment employing planarizing overetch |
| US4735913A (en) * | 1986-05-06 | 1988-04-05 | Bell Communications Research, Inc. | Self-aligned fabrication process for GaAs MESFET devices |
| US4849376A (en) * | 1987-01-12 | 1989-07-18 | Itt A Division Of Itt Corporation Gallium Arsenide Technology Center | Self-aligned refractory gate process with self-limiting undercut of an implant mask |
| US4824803A (en) * | 1987-06-22 | 1989-04-25 | Standard Microsystems Corporation | Multilayer metallization method for integrated circuits |
| JPH01109770A (ja) * | 1987-10-22 | 1989-04-26 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
| US4923827A (en) * | 1988-05-16 | 1990-05-08 | Eaton Corporation | T-type undercut electrical contact process on a semiconductor substrate |
| US4935805A (en) * | 1988-05-16 | 1990-06-19 | Eaton Corporation | T-type undercut electrical contact on a semiconductor substrate |
| EP0373258B1 (de) * | 1988-12-16 | 1993-03-10 | Siemens Aktiengesellschaft | Verfahren zur selbstjustierten Herstellung von Kontakten zwischen in übereinander angeordneten Verdrahtungsebenen einer integrierten Schaltung enthaltenen Leiterbahnen |
| US5153754A (en) * | 1989-06-30 | 1992-10-06 | General Electric Company | Multi-layer address lines for amorphous silicon liquid crystal display devices |
| US5126007A (en) * | 1990-11-16 | 1992-06-30 | At&T Bell Laboratories | Method for etching a pattern in layer of gold |
| EP0499979A3 (en) * | 1991-02-16 | 1993-06-09 | Semiconductor Energy Laboratory Co., Ltd. | Electro-optical device |
| JP2794499B2 (ja) | 1991-03-26 | 1998-09-03 | 株式会社半導体エネルギー研究所 | 半導体装置の作製方法 |
| US5168071A (en) * | 1991-04-05 | 1992-12-01 | At&T Bell Laboratories | Method of making semiconductor devices |
| US5212147A (en) * | 1991-05-15 | 1993-05-18 | Hewlett-Packard Company | Method of forming a patterned in-situ high Tc superconductive film |
| JP2845303B2 (ja) | 1991-08-23 | 1999-01-13 | 株式会社 半導体エネルギー研究所 | 半導体装置とその作製方法 |
| US6057604A (en) * | 1993-12-17 | 2000-05-02 | Stmicroelectronics, Inc. | Integrated circuit contact structure having gate electrode protection for self-aligned contacts with zero enclosure |
| US5843289A (en) | 1996-01-22 | 1998-12-01 | Etex Corporation | Surface modification of medical implants |
| US6365057B1 (en) | 1999-11-01 | 2002-04-02 | Bmc Industries, Inc. | Circuit manufacturing using etched tri-metal media |
| US6409930B1 (en) | 1999-11-01 | 2002-06-25 | Bmc Industries, Inc. | Lamination of circuit sub-elements while assuring registration |
| US6468439B1 (en) | 1999-11-01 | 2002-10-22 | Bmc Industries, Inc. | Etching of metallic composite articles |
| WO2001032958A2 (en) * | 1999-11-01 | 2001-05-10 | Bmc Industries, Inc. | Multilayer metal composite structures for semiconductor circuitry and method of manufacture |
| DE102004019588A1 (de) * | 2004-04-22 | 2005-11-17 | Osram Opto Semiconductors Gmbh | Verfahren zur Strukturierung von zumindest einer Schicht sowie elektrisches Bauelement mit Strukturen aus der Schicht |
| US20070155899A1 (en) * | 2005-12-21 | 2007-07-05 | Ips Corporation | Elastic methacrylate compositions |
| US20070155879A1 (en) * | 2005-12-22 | 2007-07-05 | Ips Corporation | Adhesive compositions for bonding metals |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5279664A (en) * | 1975-12-25 | 1977-07-04 | Mitsubishi Electric Corp | Forming method for electrodes of semiconductor devices |
| JPS5886724A (ja) * | 1981-11-18 | 1983-05-24 | Nec Corp | 電極および配線の製造方法 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3994758A (en) * | 1973-03-19 | 1976-11-30 | Nippon Electric Company, Ltd. | Method of manufacturing a semiconductor device having closely spaced electrodes by perpendicular projection |
| US4272348A (en) * | 1978-11-20 | 1981-06-09 | International Business Machines Corporation | Bubble device fabrication |
| US4301233A (en) * | 1980-05-29 | 1981-11-17 | Eaton Corporation | Beam lead Schottky barrier diode for operation at millimeter and submillimeter wave frequencies |
| JPS57128071A (en) * | 1981-01-30 | 1982-08-09 | Fujitsu Ltd | Field-effect type semiconductor device and manufacture thereof |
-
1984
- 1984-03-02 JP JP59038629A patent/JPS60183726A/ja active Pending
-
1985
- 1985-02-28 US US06/706,617 patent/US4650543A/en not_active Expired - Lifetime
- 1985-03-01 EP EP85102349A patent/EP0156185B1/en not_active Expired - Lifetime
- 1985-03-01 DE DE8585102349T patent/DE3578262D1/de not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5279664A (en) * | 1975-12-25 | 1977-07-04 | Mitsubishi Electric Corp | Forming method for electrodes of semiconductor devices |
| JPS5886724A (ja) * | 1981-11-18 | 1983-05-24 | Nec Corp | 電極および配線の製造方法 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07161659A (ja) * | 1993-12-07 | 1995-06-23 | Nec Corp | 半導体装置およびその製造方法 |
| JP2008179466A (ja) * | 2007-01-26 | 2008-08-07 | Ss Pharmaceut Co Ltd | 錠剤搬送装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| DE3578262D1 (de) | 1990-07-19 |
| EP0156185A1 (en) | 1985-10-02 |
| US4650543A (en) | 1987-03-17 |
| EP0156185B1 (en) | 1990-06-13 |
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