JPS5886724A - 電極および配線の製造方法 - Google Patents
電極および配線の製造方法Info
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- JPS5886724A JPS5886724A JP18480081A JP18480081A JPS5886724A JP S5886724 A JPS5886724 A JP S5886724A JP 18480081 A JP18480081 A JP 18480081A JP 18480081 A JP18480081 A JP 18480081A JP S5886724 A JPS5886724 A JP S5886724A
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- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は数種類の金属膜からなる多層構造の電極または
配線に関し、特にマイクロ波相シｌットキ障壁ゲート型
電界効果トランジスタの半導体上に設けられるゲート電
極、または集積回路部品などに用いられる絶縁体上の配
線などに適した多層膜からなる電極および配線の製造方
法に関する。
配線に関し、特にマイクロ波相シｌットキ障壁ゲート型
電界効果トランジスタの半導体上に設けられるゲート電
極、または集積回路部品などに用いられる絶縁体上の配
線などに適した多層膜からなる電極および配線の製造方
法に関する。
各種半導体装置における電極および配線の形成は極めて
重要である。
重要である。
以下、説明を簡単化するために半導体材料としてＧａＡ
ｓを用いたシｌットキ障壁ゲート型電界効果トランジス
タ（以下単にＦＥＴと呼ぶ）の場合について説明する。
ｓを用いたシｌットキ障壁ゲート型電界効果トランジス
タ（以下単にＦＥＴと呼ぶ）の場合について説明する。
通常ＧａＡｓを用いたＰＥＴは、高抵抗半導体基板上に
形成されたｎｆｉ半導体層の表面にオーミック接触する
ソース電極およびドレイン電極とシ嘗ットキ接触するゲ
ート電極とへらなり、ゲート電極によシ、ソース及びド
レイン屯極間のチャンネル層のコンダクタンスを変化さ
せるものである。
形成されたｎｆｉ半導体層の表面にオーミック接触する
ソース電極およびドレイン電極とシ嘗ットキ接触するゲ
ート電極とへらなり、ゲート電極によシ、ソース及びド
レイン屯極間のチャンネル層のコンダクタンスを変化さ
せるものである。
このようなＰＥＴのゲート電極は高出力、低雑音化のた
めには、ゲート配線抵抗が小さくてシヨ、トキ逆方向の
リーク電流が小さく、且つ耐圧が大きいことが望ましい
。
めには、ゲート配線抵抗が小さくてシヨ、トキ逆方向の
リーク電流が小さく、且つ耐圧が大きいことが望ましい
。
従来、このようなシ曹ットキ金属としてタングステンと
チタン務らなる合金（Ｗｒｉ）などが用いられていた◎ 例えば、従来のＦＥＴの構造を第１図を用いて説明する
と、ＧａＡｓ半導体基板ＩＫホトレジストを用いてソフ
トオフ方法またはエツチング方法により例えば、ＷＴｉ
合金膜２を１００ＯＡさらに金（Ａｕ）３をなるゲート
電極が設けられ、再び、ホトレジストを用いて前記同様
の方法により、オーミック接触されたソース電極４およ
びドレイン電極５を設けてＦＥＴが得られた。
チタン務らなる合金（Ｗｒｉ）などが用いられていた◎ 例えば、従来のＦＥＴの構造を第１図を用いて説明する
と、ＧａＡｓ半導体基板ＩＫホトレジストを用いてソフ
トオフ方法またはエツチング方法により例えば、ＷＴｉ
合金膜２を１００ＯＡさらに金（Ａｕ）３をなるゲート
電極が設けられ、再び、ホトレジストを用いて前記同様
の方法により、オーミック接触されたソース電極４およ
びドレイン電極５を設けてＦＥＴが得られた。
しかし、ＷＴｉ合金は、（１）比抵抗が大きいために実
用上は、さらに金膜を設けて、ゲート配線抵抗を小さく
している。しかし、このために（２高温処理すると、金
がＷＴｉ合金膜と反応し、さらにＧａＡｓ基板に拡散し
てシ冒ットキ耐圧が劣化して、ゲート電極の機能を失う
ことは；どの問題があった。
用上は、さらに金膜を設けて、ゲート配線抵抗を小さく
している。しかし、このために（２高温処理すると、金
がＷＴｉ合金膜と反応し、さらにＧａＡｓ基板に拡散し
てシ冒ットキ耐圧が劣化して、ゲート電極の機能を失う
ことは；どの問題があった。
例えば、我々の一実験例を示すと、ＧａＡｓ基硬電た二
層膜構造の場合、ＷＴｉ合金だけを１００ＯＡ設けた場
合について、アルゴン雰囲気中で熱処理ｃ重分）すると
、シ四ットキ逆方向電流が５μＡにおける耐圧の変化率
を調べた結果、金だけの場合は３００℃で７０％、４０
０℃では９９％減少し、ＷＴｉ合金上に金が設けられた
場合は、７００″（）−７５０℃で９８％減少して、は
ぼ完全に劣化してゲート電極の機能は全く失なってしま
う。一方、ＷＴｉ合金だけの場合は８００″Ｃ１でも劣
化しない。このことは金がＧａＡｓ基板と反応している
ためと推定される。
層膜構造の場合、ＷＴｉ合金だけを１００ＯＡ設けた場
合について、アルゴン雰囲気中で熱処理ｃ重分）すると
、シ四ットキ逆方向電流が５μＡにおける耐圧の変化率
を調べた結果、金だけの場合は３００℃で７０％、４０
０℃では９９％減少し、ＷＴｉ合金上に金が設けられた
場合は、７００″（）−７５０℃で９８％減少して、は
ぼ完全に劣化してゲート電極の機能は全く失なってしま
う。一方、ＷＴｉ合金だけの場合は８００″Ｃ１でも劣
化しない。このことは金がＧａＡｓ基板と反応している
ためと推定される。
次に基板が絶縁体の場合につい・で述べる。
例えば集積回路部品などは、通常絶藉物としてＳｉＯ，
とか８ｉｓ′Ｎ４などが用いられ、この絶縁体−ヒに密
着して多数の配線が設けられている。又は、これらの絶
縁物を用いずに配線の両極が接続された以外は、空間の
場合もある。しかし、これらのいずれの方法にしても、
配線は低抵抗で耐熱性に優れた配線が望まれる。現在、
その多くはアルミニウム（ＡＩ）が用いられているが、
ＡＩは良導体で加工性に優れた長所がある反面、耐熱性
に弱い欠点があシ、このことは配線を接続する工程のボ
ンデング、素子のマウントおよびパッケージに封入など
の加熱工程に不利であり、さらＫこれからの集積回路部
品の製造法に多用されようとしている。
とか８ｉｓ′Ｎ４などが用いられ、この絶縁体−ヒに密
着して多数の配線が設けられている。又は、これらの絶
縁物を用いずに配線の両極が接続された以外は、空間の
場合もある。しかし、これらのいずれの方法にしても、
配線は低抵抗で耐熱性に優れた配線が望まれる。現在、
その多くはアルミニウム（ＡＩ）が用いられているが、
ＡＩは良導体で加工性に優れた長所がある反面、耐熱性
に弱い欠点があシ、このことは配線を接続する工程のボ
ンデング、素子のマウントおよびパッケージに封入など
の加熱工程に不利であり、さらＫこれからの集積回路部
品の製造法に多用されようとしている。
イオン注入法などは、７００℃から９５０℃の高温処理
を有する工程がある。このような高温処理を経ると、Ａ
Ｉは無論のこと前記・金／ＷＴｉの場合でも絶縁体上の
配線金属は反応して密着性の劣化による変形や剥離、断
線などの異常や配線抵抗の変動などの問題が発生する。
を有する工程がある。このような高温処理を経ると、Ａ
Ｉは無論のこと前記・金／ＷＴｉの場合でも絶縁体上の
配線金属は反応して密着性の劣化による変形や剥離、断
線などの異常や配線抵抗の変動などの問題が発生する。
そして集積回路部品の場合、同一基体上に多種の機能素
子が組み込まれ、それぞれが配線によって連結されてい
る。
子が組み込まれ、それぞれが配線によって連結されてい
る。
したがって、前記したゲート電極物質と他の素子との連
結に用いられる配線は同一物質であれば集積回路部品の
製造上、またコスト的にみて工柴上極めて有利である。
結に用いられる配線は同一物質であれば集積回路部品の
製造上、またコスト的にみて工柴上極めて有利である。
本発明の目的は前記したような欠点を改善した低抵抗で
耐熱性の優れた多層膜からなる電極および配線の製造方
法を提供することにある。
耐熱性の優れた多層膜からなる電極および配線の製造方
法を提供することにある。
本発明によれば、本方法は半導体または絶縁体などの基
板上に多層膜からなるゲート電極および配線の形成方法
において基板上にタングステンとチタンからなる合金Ｗ
Ｔｉ膜をスパッタ法で被着し該合金膜表面をアンモニア
（ＮＨ，）ガスと窒化（Ｎ、）ガスの混合気流中で４０
０℃から９００℃の所定の温度で熱処理して薄い窒化層
を形成し、該窒化層上に金（Ａｕ）を設けることを特徴
とする電極および配線の製造方法が得られる。
板上に多層膜からなるゲート電極および配線の形成方法
において基板上にタングステンとチタンからなる合金Ｗ
Ｔｉ膜をスパッタ法で被着し該合金膜表面をアンモニア
（ＮＨ，）ガスと窒化（Ｎ、）ガスの混合気流中で４０
０℃から９００℃の所定の温度で熱処理して薄い窒化層
を形成し、該窒化層上に金（Ａｕ）を設けることを特徴
とする電極および配線の製造方法が得られる。
以下本発明について第２図および第３図を用いて説明す
る。
る。
第２図は本発明によるＧａＡｓ Ｆ’−、Ｅ Ｔの多層
膜からなるゲート電極の製造方法を説明するため、素子
断面を模式的に示したものである。
膜からなるゲート電極の製造方法を説明するため、素子
断面を模式的に示したものである。
本発明方法は第２図（ａ）に示すように電子濃度がタン
グステンとチタン走らなる合金ＷＴ ｉ （チタン１０
重量パーセント）２０をアルゴンガス雰囲気４×１０Ｔ
ｏｒｒで１５０ＯＡ被着し、次にア＞ ％ ニア （Ｎ
Ｈ４）ガスを窒素ガスで希釈した気流中で５００″０１
０分間熱処理してＷＴｉ合金表面を窒化してＷＴｉ合金
の窒化層３０を形成する。この窒化層の形成されている
深さは、５０ゲα１０分で約１００Ａであるが、生成膜
厚はアンモニアと窒素との混合比に吃よるが、温度が高
い程、まだ、その時間が長い程深く窒化される。次に、
真空蒸着法により金４０を５０００Ａ被着して、金／〜
ＶＴｉ合金の窒化層／ＷＴｉ含Ｔｉらなる多層膜を形成
する。次に所定のホトレジストによるマスクを設けてド
ライエツチング法により不用な金、ＷＴ ｉき金の窒化
層、ＷＴｉ合金を順次エツチング除去し“たのち、マス
クを除去してｖＶＴｉ含Ｔｉ１．ＷＴｉ合金の窒化層３
１．および金４１によるゲート電極が設けられる。そし
て、更にソース１を極５１とドレイン１１！極６１を設
けてＧａＡｓ Ｆ Ｅ Ｔが得られる（＠２図ｂ）。
グステンとチタン走らなる合金ＷＴ ｉ （チタン１０
重量パーセント）２０をアルゴンガス雰囲気４×１０Ｔ
ｏｒｒで１５０ＯＡ被着し、次にア＞ ％ ニア （Ｎ
Ｈ４）ガスを窒素ガスで希釈した気流中で５００″０１
０分間熱処理してＷＴｉ合金表面を窒化してＷＴｉ合金
の窒化層３０を形成する。この窒化層の形成されている
深さは、５０ゲα１０分で約１００Ａであるが、生成膜
厚はアンモニアと窒素との混合比に吃よるが、温度が高
い程、まだ、その時間が長い程深く窒化される。次に、
真空蒸着法により金４０を５０００Ａ被着して、金／〜
ＶＴｉ合金の窒化層／ＷＴｉ含Ｔｉらなる多層膜を形成
する。次に所定のホトレジストによるマスクを設けてド
ライエツチング法により不用な金、ＷＴ ｉき金の窒化
層、ＷＴｉ合金を順次エツチング除去し“たのち、マス
クを除去してｖＶＴｉ含Ｔｉ１．ＷＴｉ合金の窒化層３
１．および金４１によるゲート電極が設けられる。そし
て、更にソース１を極５１とドレイン１１！極６１を設
けてＧａＡｓ Ｆ Ｅ Ｔが得られる（＠２図ｂ）。
このような金／〜￥Ｔ ｉ合金の窒化層／ＷＴｉ含Ｔｉ
らなるゲート電極のシッットキ逆方向耐圧のアルゴンガ
ス中で１０分間熱処理したときの変化率を第３図（７１
）に示した。同図（８１）は従来方法に金／ＷＴｉ合金
の耐熱性を示したものであるがこの結果ふらシ習ットキ
耐圧は、従来の場合は、はｆｆ７５０℃で完全に劣化す
るのに対して本発明によるタングステンとチタンからな
る合金を窒化した方法では、８５０℃でも全く低下せず
、また金の拡散による反応が防止されただめ、配線の変
形や剥離、断線などは全く発生しない。
らなるゲート電極のシッットキ逆方向耐圧のアルゴンガ
ス中で１０分間熱処理したときの変化率を第３図（７１
）に示した。同図（８１）は従来方法に金／ＷＴｉ合金
の耐熱性を示したものであるがこの結果ふらシ習ットキ
耐圧は、従来の場合は、はｆｆ７５０℃で完全に劣化す
るのに対して本発明によるタングステンとチタンからな
る合金を窒化した方法では、８５０℃でも全く低下せず
、また金の拡散による反応が防止されただめ、配線の変
形や剥離、断線などは全く発生しない。
このように本発明によれば、半導体または絶縁体などの
基板上に耐熱性の優れた低抵抗のゲートＷＩＬ極および
配線を得ることが出来る。
基板上に耐熱性の優れた低抵抗のゲートＷＩＬ極および
配線を得ることが出来る。
以上、本発明においてＧａＡｓ半導体およびＳ＋へＳｉ
、Ｎ、などの絶縁体上にゲート電極および配線の製造方
法について述べたが、他の基板、ト、例えばＳｉ、 Ｇ
ａＡｓＰ、 ＧａＡｓＡ１ ′７＋、どでアっても、本
発明による効果は全く有効である。
、Ｎ、などの絶縁体上にゲート電極および配線の製造方
法について述べたが、他の基板、ト、例えばＳｉ、 Ｇ
ａＡｓＰ、 ＧａＡｓＡ１ ′７＋、どでアっても、本
発明による効果は全く有効である。
第１図は従来のＧａＡｓ Ｆ Ｅ Ｔの〜１面を模式的
に示した図、第２１ｆｆｌ（ａ）、（ｂ）は、本発明に
よるＦｇＴの多層膜すら表るゲート１＆の製造方法を説
明するだめの図、第３図は本発明によるゲート電極と従
来のゲート′ｉｔ、極のシ璽ット午耐圧の変化率を示し
たものであ抄、１および１０はｎ型半導体基板２および
２０．２１はタングステンとチタンからなる合金膜、４
および５１はソース電極、５および６１はドレイン′＆
ｔｇ、３０および３１はタングステンとチタンからなる
合金の蘂化層、３および４０．４１ハ金膜を示し、７１
および８１はショット午耐圧の変化、ｇｏａ度依存注を
示したものである。 （α） （ｂ） 基度（’Ｃ）
に示した図、第２１ｆｆｌ（ａ）、（ｂ）は、本発明に
よるＦｇＴの多層膜すら表るゲート１＆の製造方法を説
明するだめの図、第３図は本発明によるゲート電極と従
来のゲート′ｉｔ、極のシ璽ット午耐圧の変化率を示し
たものであ抄、１および１０はｎ型半導体基板２および
２０．２１はタングステンとチタンからなる合金膜、４
および５１はソース電極、５および６１はドレイン′＆
ｔｇ、３０および３１はタングステンとチタンからなる
合金の蘂化層、３および４０．４１ハ金膜を示し、７１
および８１はショット午耐圧の変化、ｇｏａ度依存注を
示したものである。 （α） （ｂ） 基度（’Ｃ）
Claims (1)
- 半導体または絶縁体などの基板上に多層膜からなる電極
または配線の形式方法において、前記基板上にタングス
テンとチタンからなる合金膜をスパッタ法で被着し、該
合金膜表面をアンモニア（ＮＨ，）ガスと窒素（Ｎ、）
ガスの混合気流中で４００℃から９０９“Ｃにおける所
定の温度で熱処理して窒化層を形成し、該窒化層上に金
Ｍ Ａｕ ）を設けることを特徴とする電極および配線
の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18480081A JPS5886724A (ja) | 1981-11-18 | 1981-11-18 | 電極および配線の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18480081A JPS5886724A (ja) | 1981-11-18 | 1981-11-18 | 電極および配線の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5886724A true JPS5886724A (ja) | 1983-05-24 |
| JPH0361346B2 JPH0361346B2 (ja) | 1991-09-19 |
Family
ID=16159510
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18480081A Granted JPS5886724A (ja) | 1981-11-18 | 1981-11-18 | 電極および配線の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5886724A (ja) |
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60183726A (ja) * | 1984-03-02 | 1985-09-19 | Toshiba Corp | 半導体装置の電極パタ−ンの形成方法 |
| JPS62200747A (ja) * | 1986-02-28 | 1987-09-04 | Toshiba Corp | 半導体装置の製造方法 |
| EP0240070A2 (de) * | 1986-03-29 | 1987-10-07 | Philips Patentverwaltung GmbH | Verfahren zum Herstellen von Halbleiter-Bauelementen |
| US4923823A (en) * | 1987-09-30 | 1990-05-08 | Mitsubishi Denki Kabushiki Kaisha | Method of fabricating a self aligned semiconductor device |
| JPH02197571A (ja) * | 1989-01-26 | 1990-08-06 | Hitachi Ltd | 薄膜形成法とそれによって得られた半導体装置及びその製造方法 |
| US5093274A (en) * | 1990-02-02 | 1992-03-03 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device and method for manufacture thereof |
| KR100364810B1 (ko) * | 2000-02-22 | 2002-12-16 | 주식회사 하이닉스반도체 | 반도체소자의 제조방법 |
| JP2007042871A (ja) * | 2005-08-03 | 2007-02-15 | Seiko Epson Corp | 強誘電体キャパシタおよびその製造方法、ならびに強誘電体メモリ装置 |
| JP2011108837A (ja) * | 2009-11-17 | 2011-06-02 | Seiko Epson Corp | 半導体装置および電子部品並びにそれらの製造方法 |
-
1981
- 1981-11-18 JP JP18480081A patent/JPS5886724A/ja active Granted
Non-Patent Citations (1)
| Title |
|---|
| THIN SOLID FILMS=1978 * |
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60183726A (ja) * | 1984-03-02 | 1985-09-19 | Toshiba Corp | 半導体装置の電極パタ−ンの形成方法 |
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| JPH02197571A (ja) * | 1989-01-26 | 1990-08-06 | Hitachi Ltd | 薄膜形成法とそれによって得られた半導体装置及びその製造方法 |
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| KR100364810B1 (ko) * | 2000-02-22 | 2002-12-16 | 주식회사 하이닉스반도체 | 반도체소자의 제조방법 |
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| JP2011108837A (ja) * | 2009-11-17 | 2011-06-02 | Seiko Epson Corp | 半導体装置および電子部品並びにそれらの製造方法 |
| US8212356B2 (en) | 2009-11-17 | 2012-07-03 | Seiko Epson Corporation | Semiconductor device having multi-layered wiring layer and fabrication process thereof |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0361346B2 (ja) | 1991-09-19 |
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