JPH0359580B2 - - Google Patents
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- JPH0359580B2 JPH0359580B2 JP3846581A JP3846581A JPH0359580B2 JP H0359580 B2 JPH0359580 B2 JP H0359580B2 JP 3846581 A JP3846581 A JP 3846581A JP 3846581 A JP3846581 A JP 3846581A JP H0359580 B2 JPH0359580 B2 JP H0359580B2
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/47—Schottky barrier electrodes
- H01L29/475—Schottky barrier electrodes on AIII-BV compounds
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- Computer Hardware Design (AREA)
- Electrodes Of Semiconductors (AREA)
- Junction Field-Effect Transistors (AREA)
Description
【発明の詳細な説明】
本発明は数種類の金属膜からなる多層電極に関
し、特にマイクロ波用シヨツトキ障壁ゲート型電
界効果トランジスタ(FET)のゲート電極に関
する。
し、特にマイクロ波用シヨツトキ障壁ゲート型電
界効果トランジスタ(FET)のゲート電極に関
する。
以後の説明においては半導体材料としてGaAs
を用いた場合を例として説明する。
を用いた場合を例として説明する。
通常GaAsFETは高抵抗半導体基板上に形成さ
れたn型半導体層の表面にオーミツク接触する、
ソース電極及びドレイン電極とシヨツトキ接触す
るゲート電極とからなり、ゲート電極により、ソ
ースおよびドレイン電極間のチヤンネル層のコン
ダクタンスを変化させるものである。
れたn型半導体層の表面にオーミツク接触する、
ソース電極及びドレイン電極とシヨツトキ接触す
るゲート電極とからなり、ゲート電極により、ソ
ースおよびドレイン電極間のチヤンネル層のコン
ダクタンスを変化させるものである。
このようなGaAsFETのゲート電極は高出力低
雑音化のためにシヨツトキーの逆方向耐圧が大き
く、且つリーク電極の小さいこと、ゲート電極の
配線抵抗が小さいことなどが必要である。
雑音化のためにシヨツトキーの逆方向耐圧が大き
く、且つリーク電極の小さいこと、ゲート電極の
配線抵抗が小さいことなどが必要である。
従来このようなGaAsFETのゲート電極金属と
しては、シヨツトキー金属として、Tiなどが用
いられ、さらにゲート電極の配線抵抗を低減する
ためにAu膜がシヨツトキー金属膜上に設けられ
ていた。例えば従来のGaAsFETの構造を第1図
を用いて説明すると、GaAs半導体基板1上にホ
トレジストを用いたソフトオフ方法またはエツチ
ング方法により、例えばTi膜2を500Å設け、そ
の表面にさらに金(Au)膜3を3000〜5000Å設
けて、Ti/Au金属膜の二層からなる多層ゲート
電極が形成されていた。そして再びソフトオフ方
法により、ソース電極4およびドレイン電極5を
設けてGaAsFETが得られる。
しては、シヨツトキー金属として、Tiなどが用
いられ、さらにゲート電極の配線抵抗を低減する
ためにAu膜がシヨツトキー金属膜上に設けられ
ていた。例えば従来のGaAsFETの構造を第1図
を用いて説明すると、GaAs半導体基板1上にホ
トレジストを用いたソフトオフ方法またはエツチ
ング方法により、例えばTi膜2を500Å設け、そ
の表面にさらに金(Au)膜3を3000〜5000Å設
けて、Ti/Au金属膜の二層からなる多層ゲート
電極が形成されていた。そして再びソフトオフ方
法により、ソース電極4およびドレイン電極5を
設けてGaAsFETが得られる。
しかしこのようなTi/Auによるゲート電極は
高温中でシヨツトキー逆方向耐圧が劣化するとい
う問題点があつた。原因はAuがTiと反応し更に
GaAs基板と反応するためである。その一例とし
て我々の実験例を第2図に示した。この実施例
は、GaAs基板上にAuの3000Å膜厚の電極11を
設けた場合、Tiの1000Å膜上にAuを3000Å被着
した電極22を用いて、H2ガス中で最高600℃ま
で10分間の熱処理をして、そのときのシヨツトキ
ー逆方向耐圧の変化率を調べたものである。
高温中でシヨツトキー逆方向耐圧が劣化するとい
う問題点があつた。原因はAuがTiと反応し更に
GaAs基板と反応するためである。その一例とし
て我々の実験例を第2図に示した。この実施例
は、GaAs基板上にAuの3000Å膜厚の電極11を
設けた場合、Tiの1000Å膜上にAuを3000Å被着
した電極22を用いて、H2ガス中で最高600℃ま
で10分間の熱処理をして、そのときのシヨツトキ
ー逆方向耐圧の変化率を調べたものである。
この結果より、Au電極11の場合は300℃で70
%、400℃では99%と著しく低下してしまう。こ
のことから、耐圧の低下はAuとGaAsとの反応が
原因であることは明らかであり、Ti/Au電極2
2の場合でも300℃から低下が始まり、500℃では
変化率は50%となり、600℃熱処理ではAu/
GaAsと全く同程度に減少してしまう欠点があつ
た。この耐圧のAuが設けられているために低下
する現象は、他の金属例えば、Cu、Pt、Al、
Mo、WおよびMo2NなどもTiの場合と大きな差
異はなかつた。
%、400℃では99%と著しく低下してしまう。こ
のことから、耐圧の低下はAuとGaAsとの反応が
原因であることは明らかであり、Ti/Au電極2
2の場合でも300℃から低下が始まり、500℃では
変化率は50%となり、600℃熱処理ではAu/
GaAsと全く同程度に減少してしまう欠点があつ
た。この耐圧のAuが設けられているために低下
する現象は、他の金属例えば、Cu、Pt、Al、
Mo、WおよびMo2NなどもTiの場合と大きな差
異はなかつた。
本発明は前記のような欠点を改善するために、
GaAs半導体基板上にCr、Ti、Pt、Al、Mo、W
およびMo2N、W2Nなど多種の金属とその窒化
物とAuとの電極を形成し、H2ガス中で熱処理し
てシヨツトキ逆方向耐圧の低下率を調べて耐圧の
低下しない良好な多層電極を実験的に得た結果で
あり、その方法は基板上に設けられた二種類以上
の金属が多層に形成されてなる電界効果トランジ
スタのゲート電極において、前記基板に接する第
1の金属としてタングステンを用い、該タングス
テン膜表面の第2の層が窒化タングステン、該窒
化タングステン膜表面の第3の金属に金が用いら
れた多層電極で、窒化タングステン層により金の
拡散が防止されることを特徴としたものであり、
第2図55に実験結果を示すようにH2ガス中600
℃10分間の高温熱処理によつても耐圧が低下しな
い極めて良好な電界効果トランジスタの多層ゲー
ト電極が得られる。
GaAs半導体基板上にCr、Ti、Pt、Al、Mo、W
およびMo2N、W2Nなど多種の金属とその窒化
物とAuとの電極を形成し、H2ガス中で熱処理し
てシヨツトキ逆方向耐圧の低下率を調べて耐圧の
低下しない良好な多層電極を実験的に得た結果で
あり、その方法は基板上に設けられた二種類以上
の金属が多層に形成されてなる電界効果トランジ
スタのゲート電極において、前記基板に接する第
1の金属としてタングステンを用い、該タングス
テン膜表面の第2の層が窒化タングステン、該窒
化タングステン膜表面の第3の金属に金が用いら
れた多層電極で、窒化タングステン層により金の
拡散が防止されることを特徴としたものであり、
第2図55に実験結果を示すようにH2ガス中600
℃10分間の高温熱処理によつても耐圧が低下しな
い極めて良好な電界効果トランジスタの多層ゲー
ト電極が得られる。
以下本発明の実施例について図面を用いて説明
する。第3図は本発明によるGaAsFETの多層ゲ
ート電極構造の素子断面を模式的に示したもので
あり、第2図33,44,55はその耐熱特性を
示したものである。
する。第3図は本発明によるGaAsFETの多層ゲ
ート電極構造の素子断面を模式的に示したもので
あり、第2図33,44,55はその耐熱特性を
示したものである。
本発明方法は第3図に示すように電子濃度1×
1017cm-3のGaAs半導体10上に1×10-7Torr以
上の高真空中で電子ビーム真空蒸着法により、タ
ングステン(W)1000Å被着し、次に、窒素ガス
で希釈したアンモニア(NH3)ガス中で300℃〜
500℃で10分間加熱処理して、Wの表面に窒化タ
ングステン(W2N)層を形成し、再び真空蒸着
器により、Auを被着する。次にゲート電極が設
けられる領域以外の表面をホトレジストによるマ
スクで覆いドライエチツング法により、不用な部
分を除去して、タングステン膜20、窒化タング
ステン層30、金膜40による三層からなる多層
ゲート電極が形成され、さらにソース電極50、
ドレイン電極60が施けられてGaAsFETが得ら
れる。
1017cm-3のGaAs半導体10上に1×10-7Torr以
上の高真空中で電子ビーム真空蒸着法により、タ
ングステン(W)1000Å被着し、次に、窒素ガス
で希釈したアンモニア(NH3)ガス中で300℃〜
500℃で10分間加熱処理して、Wの表面に窒化タ
ングステン(W2N)層を形成し、再び真空蒸着
器により、Auを被着する。次にゲート電極が設
けられる領域以外の表面をホトレジストによるマ
スクで覆いドライエチツング法により、不用な部
分を除去して、タングステン膜20、窒化タング
ステン層30、金膜40による三層からなる多層
ゲート電極が形成され、さらにソース電極50、
ドレイン電極60が施けられてGaAsFETが得ら
れる。
ここで窒化タングステン膜の形成方法は次の方
法によつて得ることも可能である。即ち、スパツ
タ蒸着法により、GaAs基板に始めはArガス雰囲
気中でタングステンを700Å被着したあと、Arガ
スを徐々に窒素ガスで置換して、窒化タングステ
ン層を前記タングステン上に300Å形成する方法
である。尚ArガスからN2ガスに切替え、窒化タ
ングステンを被着形成するときには最低の被着速
度で形成することがタングステン膜と強力な密着
力を得るうえで重要である。また窒化タングステ
ンとGaAsとの密着性は強力ではないので、一旦
タングステン膜を形成してからそのあと連続的に
前記したように窒化タングステンを形成すること
が必要である。
法によつて得ることも可能である。即ち、スパツ
タ蒸着法により、GaAs基板に始めはArガス雰囲
気中でタングステンを700Å被着したあと、Arガ
スを徐々に窒素ガスで置換して、窒化タングステ
ン層を前記タングステン上に300Å形成する方法
である。尚ArガスからN2ガスに切替え、窒化タ
ングステンを被着形成するときには最低の被着速
度で形成することがタングステン膜と強力な密着
力を得るうえで重要である。また窒化タングステ
ンとGaAsとの密着性は強力ではないので、一旦
タングステン膜を形成してからそのあと連続的に
前記したように窒化タングステンを形成すること
が必要である。
以上のようにして形成されたタングステン/窒
化タングステン/金による多層ゲート電極のシヨ
ツトキー逆方向耐圧のH2ガス中熱処理による耐
圧の変化率を第2図33,44,55に示した。
33はアンモニアガス中300℃で、44は同400
℃、55は同500℃で各10分間で窒化した場合で
ある。
化タングステン/金による多層ゲート電極のシヨ
ツトキー逆方向耐圧のH2ガス中熱処理による耐
圧の変化率を第2図33,44,55に示した。
33はアンモニアガス中300℃で、44は同400
℃、55は同500℃で各10分間で窒化した場合で
ある。
これからも明らかなように窒化300℃から400
℃、500℃と窒化生成温度が高くなるに従つてそ
の効果が顕著となる。特に500℃生成では600℃熱
処理によつてもほとんど耐圧の減少はみられな
い。
℃、500℃と窒化生成温度が高くなるに従つてそ
の効果が顕著となる。特に500℃生成では600℃熱
処理によつてもほとんど耐圧の減少はみられな
い。
以上のように本発明による特徴は窒化タングス
テンを設けることによりAuのシヨツトキー金属
との反応さらにGaAs基板との反応が防止され
て、シヨツトキー逆方向耐圧の耐熱性の優れた電
界効果トランジスタのゲート電極が得られる点に
ある。
テンを設けることによりAuのシヨツトキー金属
との反応さらにGaAs基板との反応が防止され
て、シヨツトキー逆方向耐圧の耐熱性の優れた電
界効果トランジスタのゲート電極が得られる点に
ある。
尚実施例においてはGaAs半導体基板を用いた
場合について述べたが、本方法は基板の種類を問
わず有効であり、またW/W2N/Auの三層電極
について述べたが、たとえ基板に接した金属が他
のものであつても、また何層であつても、Auの
ストツパー金属としてW2Nが用いられている限
り本方法は有効である。
場合について述べたが、本方法は基板の種類を問
わず有効であり、またW/W2N/Auの三層電極
について述べたが、たとえ基板に接した金属が他
のものであつても、また何層であつても、Auの
ストツパー金属としてW2Nが用いられている限
り本方法は有効である。
第1図は従来の多層ゲート電極の形成方法を説
明するための図、第2図および第3図は本発明に
よる多層ゲート電極のシヨツトキー逆方向耐圧の
耐熱性と、多層ゲート電極の構成を示した図であ
る。 図において、1および10は半導体基板、2は
Ti膜、3および40は金膜、20はW膜、30
は窒化タングステン層、4および50はソース電
極、5および60はドレイン電極を示し、11は
Au/GaAs、22はAu/Ti/GaAs、33およ
び44さらに55はAu/W2N/W/GaAs電極
である。
明するための図、第2図および第3図は本発明に
よる多層ゲート電極のシヨツトキー逆方向耐圧の
耐熱性と、多層ゲート電極の構成を示した図であ
る。 図において、1および10は半導体基板、2は
Ti膜、3および40は金膜、20はW膜、30
は窒化タングステン層、4および50はソース電
極、5および60はドレイン電極を示し、11は
Au/GaAs、22はAu/Ti/GaAs、33およ
び44さらに55はAu/W2N/W/GaAs電極
である。
Claims (1)
- 1 半導体上に設けられるシヨツトキ障壁ゲート
型電界効果トランジスタのゲート電極において、
半導体と接する金属として前記半導体とシヨツト
キ接触する金属膜が設けられ該金属膜上に窒化タ
ングステンと金が順次積層されてなる多層構造を
備えることを特徴とする電界効果トランジスタの
ゲート電極。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3846581A JPS57153475A (en) | 1981-03-17 | 1981-03-17 | Multi layer electrode |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3846581A JPS57153475A (en) | 1981-03-17 | 1981-03-17 | Multi layer electrode |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS57153475A JPS57153475A (en) | 1982-09-22 |
JPH0359580B2 true JPH0359580B2 (ja) | 1991-09-11 |
Family
ID=12525994
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP3846581A Granted JPS57153475A (en) | 1981-03-17 | 1981-03-17 | Multi layer electrode |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS57153475A (ja) |
Families Citing this family (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS59181676A (ja) * | 1983-03-31 | 1984-10-16 | Fujitsu Ltd | 半導体装置 |
JPS61117868A (ja) * | 1984-11-14 | 1986-06-05 | Toshiba Corp | 半導体装置及びその製造方法 |
JPS61127181A (ja) * | 1984-11-26 | 1986-06-14 | Fujitsu Ltd | 電界効果型化合物半導体装置の製造方法 |
JP2554634B2 (ja) * | 1986-09-29 | 1996-11-13 | 株式会社東芝 | 半導体装置の製造方法 |
JP2889240B2 (ja) * | 1988-01-22 | 1999-05-10 | 株式会社東芝 | 化合物半導体装置及びその製造方法 |
JPH07161659A (ja) * | 1993-12-07 | 1995-06-23 | Nec Corp | 半導体装置およびその製造方法 |
-
1981
- 1981-03-17 JP JP3846581A patent/JPS57153475A/ja active Granted
Also Published As
Publication number | Publication date |
---|---|
JPS57153475A (en) | 1982-09-22 |
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