JPS61127181A - 電界効果型化合物半導体装置の製造方法 - Google Patents
電界効果型化合物半導体装置の製造方法Info
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- JPS61127181A JPS61127181A JP24930484A JP24930484A JPS61127181A JP S61127181 A JPS61127181 A JP S61127181A JP 24930484 A JP24930484 A JP 24930484A JP 24930484 A JP24930484 A JP 24930484A JP S61127181 A JPS61127181 A JP S61127181A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/47—Schottky barrier electrodes
- H01L29/475—Schottky barrier electrodes on AIII-BV compounds
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は化合物半導体装置の製造方法に係り、特にセル
フアラインメント方式のＭＥＳ ＦＥＴのｙ−ト抵抗な
低減することができる製造方法に関する。
フアラインメント方式のＭＥＳ ＦＥＴのｙ−ト抵抗な
低減することができる製造方法に関する。
Ｑ＆ ＡｌＩ ＭＥＳＦＥＴ等においては、ソース・ド
レインのｎ十層がゲート電極にセルファラインされた、
セルファライン型ＦＩＴが主流になっている。それは、
セルフアラインメント方式を採ることにＬす、素子が小
型化でき、ソース・ゲート間及びゲート・ドレイン間の
抵抗を小さくして高周波特性を向上すると共に高集積化
することができるからである。
レインのｎ十層がゲート電極にセルファラインされた、
セルファライン型ＦＩＴが主流になっている。それは、
セルフアラインメント方式を採ることにＬす、素子が小
型化でき、ソース・ゲート間及びゲート・ドレイン間の
抵抗を小さくして高周波特性を向上すると共に高集積化
することができるからである。
〔従来の技術］
従来、上述のセルフアラインメント方式でＧａＡＩＩＭ
Ｅ８ ＦＥＴを製造する場合、イオン注入後に熱処理が
必要であるため、ゲート電極を耐熱性金属、所謂、高融
点金属及びそのシリサイドで形成している。それにより
、注入イオンを活性化するための熱処理の高温度を経た
後であっても、ゲート電極が安定なショットキ特性を維
持できるように図っている。高融点金属、またはそのシ
リサイドとしてはＷ 、 ＴｉＷ 、 Ｍｅ 、 ＷＳ
ｉ 、 ＴｉｄＳｌ 、 Ｍｏ１１等が使用されている
。しかし、これらの耐熱性のゲート材料は、理想的な場
合ゼも、Ａｕ 、 Ａｔ等の低抵抗金属に比較して比抵
抗は１桁以上も大きく、ゲート抵抗の増大をきたす欠点
があり、素子特性の低下が避けられない。
Ｅ８ ＦＥＴを製造する場合、イオン注入後に熱処理が
必要であるため、ゲート電極を耐熱性金属、所謂、高融
点金属及びそのシリサイドで形成している。それにより
、注入イオンを活性化するための熱処理の高温度を経た
後であっても、ゲート電極が安定なショットキ特性を維
持できるように図っている。高融点金属、またはそのシ
リサイドとしてはＷ 、 ＴｉＷ 、 Ｍｅ 、 ＷＳ
ｉ 、 ＴｉｄＳｌ 、 Ｍｏ１１等が使用されている
。しかし、これらの耐熱性のゲート材料は、理想的な場
合ゼも、Ａｕ 、 Ａｔ等の低抵抗金属に比較して比抵
抗は１桁以上も大きく、ゲート抵抗の増大をきたす欠点
があり、素子特性の低下が避けられない。
このゲート抵抗の増大を防止するために、第３図のよう
に耐熱性金属やシリサイドのゲート材料３５の上に金（
Ａｕ）層３５ヲ形成し、ゲート抵抗の低下を因ることが
考えられている。なお図において、１は１−ＱａＡｓ基
板、６８がソース部のｎ 層、５９がドレイン部のｎ
層、３２がチャネル部、４０がソース電極、４１がドレ
イ／電極である。ところが、Ａｕが熱処理時にＷＳｌ等
のゲート材料５３ Ｉｋ：拡散して透過し、基板のＧＡ
ＡＳと反応することにより、ショットキ特性が劣化す
る問題が生ずる。ＡｕがＧａＡｓと反応す５と、バリア
ハイドが下がり、ＰＥＴとして正常動作しない事態がお
こる。
に耐熱性金属やシリサイドのゲート材料３５の上に金（
Ａｕ）層３５ヲ形成し、ゲート抵抗の低下を因ることが
考えられている。なお図において、１は１−ＱａＡｓ基
板、６８がソース部のｎ 層、５９がドレイン部のｎ
層、３２がチャネル部、４０がソース電極、４１がドレ
イ／電極である。ところが、Ａｕが熱処理時にＷＳｌ等
のゲート材料５３ Ｉｋ：拡散して透過し、基板のＧＡ
ＡＳと反応することにより、ショットキ特性が劣化す
る問題が生ずる。ＡｕがＧａＡｓと反応す５と、バリア
ハイドが下がり、ＰＥＴとして正常動作しない事態がお
こる。
〔発明が解決し工５とする問題点〕
本発明においては、従来のセルフアラインメント方式の
ＭＥＳＦＥＴにおいて、ゲート抵抗を下げるためにショ
ットキ接合形成用の高融点金属又はそのシリサイドの上
に低抵抗金属のＡｕ等を設けると、Ａｕが拡散して基板
の化合物半導体と反応し、ショットキ特性が悪化すると
いう問題を解決するものである。
ＭＥＳＦＥＴにおいて、ゲート抵抗を下げるためにショ
ットキ接合形成用の高融点金属又はそのシリサイドの上
に低抵抗金属のＡｕ等を設けると、Ａｕが拡散して基板
の化合物半導体と反応し、ショットキ特性が悪化すると
いう問題を解決するものである。
本発明においては、セルフアラインメント方式のＭＢＳ
ＦＥＴにおいて、チャネル領域上に高融点金属するいは
そのシリサイド層と、 １０００Ａ〜５０００Ａの厚
さのＴｉＮ層と、低抵抗金属層とが順に積層されてなる
ゲート電極を形成し、その後、該ゲート電極をマスクと
してソース領域及びドレイン領域を形成するための不純
物イオンの導入を行ない、その後、該導入不純物の活性
化を行なってソース領域及びドレイン領域を形成する工
程を含むことを特徴とする化合物半導体装置の製造方法
に工り、従来の問題点を解決する。
ＦＥＴにおいて、チャネル領域上に高融点金属するいは
そのシリサイド層と、 １０００Ａ〜５０００Ａの厚
さのＴｉＮ層と、低抵抗金属層とが順に積層されてなる
ゲート電極を形成し、その後、該ゲート電極をマスクと
してソース領域及びドレイン領域を形成するための不純
物イオンの導入を行ない、その後、該導入不純物の活性
化を行なってソース領域及びドレイン領域を形成する工
程を含むことを特徴とする化合物半導体装置の製造方法
に工り、従来の問題点を解決する。
上記において、１ｏｏｏＸ〜５０００λのＴｉＮ層は高
融点金属またはそのシリサイドの間にあって両者と密着
性が良好であると共に、該高融点金属又はそのシリサイ
ドと低抵抗金属との金属学的反応を抑制するバリア層と
して作用する。導入不純物の活性化は、フラッシュラン
グアニール法、あういは通常の炉アニール等により行な
う。フラッシュランプアニールは昇温時間が短かいので
ショットキ特性に悪影響の可能性が少ない点で炉アニー
ルに孟り有利である。
融点金属またはそのシリサイドの間にあって両者と密着
性が良好であると共に、該高融点金属又はそのシリサイ
ドと低抵抗金属との金属学的反応を抑制するバリア層と
して作用する。導入不純物の活性化は、フラッシュラン
グアニール法、あういは通常の炉アニール等により行な
う。フラッシュランプアニールは昇温時間が短かいので
ショットキ特性に悪影響の可能性が少ない点で炉アニー
ルに孟り有利である。
上記にお゛いて、ＴＩＮのバリア層厚さを１０００Ａ〜
５０００ Ａとすることに関して第２図に工す説明する
。
５０００ Ａとすることに関して第２図に工す説明する
。
＠２図はＧａ Ａｓ ＭＥＳ ＦＥＴにおいて、ｗｓｉ
／ ＴＩＮ／ ＡｕゲートのＴｉＮのバリア層の厚みを
変えた際のショットキ・バリアハイド及びアイディアリ
イテイ・ファクタの灰化の様子を示す。なお、Ｗ Ｓ
ｉの厚みは２０００Ａ 、 Ａｕの厚みは５０００Ａと
し、アニールの熱処理はフラッシュランプで９５０℃、
４秒行なった場合である。図において、ＴｉＮの厚み５
００Ａでは、バリアハイドφＢｎ ＋アイディアリティ
・ファクタのｎ値とも悪く、使用に耐えないが、ＴｉＮ
層が１０００ Ａ以上になると、φＢｌｌ ＋ ”値と
もほぼ正常の値を示す。実際のＦＩＴの動作においても
、ＴｉＮ層が１０００Ａ以上において正常な動作が確認
されており、ゲート抵抗も十分低減されている。ＴｉＮ
層の厚さが１０００″；、以上においては、Ａｕがつき
ぬげることが防止されており、ＡｕがＧ＆Ａｌ界面にお
いて反応することがないことを第２図は反影しているも
のであり、ＩＱＯＯＡ以上の領域ではバリアハイドφｉ
ｌｎ ｓ ｎ値とも、はぼ一定の正常な値を示しており
、その意味では厚みに特に上限はない。しかし、ＴｉＮ
層の厚さがあまり厚くなるとゲート１！極の高さが高く
なってしまい、段差が大きくなり、上層配線の断線が生
じるため、実際上の制限があり、５０００ Ａ以上とな
すべきである。そもそも高融点金属やそのシリサイドは
抵抗が高く、Ａｕ等の低抵抗金属でゲート抵抗の低下を
図るのであるから、高融点金属やそのシリサイド、バリ
ア層としてのＴｉＮ層の厚みはそれぞれの機能を発揮で
きる限りにおいて薄いことが望ましく、これらを薄くし
た分だけＡｕ等の低抵抗金属層を厚くした方が好ましい
。
／ ＴＩＮ／ ＡｕゲートのＴｉＮのバリア層の厚みを
変えた際のショットキ・バリアハイド及びアイディアリ
イテイ・ファクタの灰化の様子を示す。なお、Ｗ Ｓ
ｉの厚みは２０００Ａ 、 Ａｕの厚みは５０００Ａと
し、アニールの熱処理はフラッシュランプで９５０℃、
４秒行なった場合である。図において、ＴｉＮの厚み５
００Ａでは、バリアハイドφＢｎ ＋アイディアリティ
・ファクタのｎ値とも悪く、使用に耐えないが、ＴｉＮ
層が１０００ Ａ以上になると、φＢｌｌ ＋ ”値と
もほぼ正常の値を示す。実際のＦＩＴの動作においても
、ＴｉＮ層が１０００Ａ以上において正常な動作が確認
されており、ゲート抵抗も十分低減されている。ＴｉＮ
層の厚さが１０００″；、以上においては、Ａｕがつき
ぬげることが防止されており、ＡｕがＧ＆Ａｌ界面にお
いて反応することがないことを第２図は反影しているも
のであり、ＩＱＯＯＡ以上の領域ではバリアハイドφｉ
ｌｎ ｓ ｎ値とも、はぼ一定の正常な値を示しており
、その意味では厚みに特に上限はない。しかし、ＴｉＮ
層の厚さがあまり厚くなるとゲート１！極の高さが高く
なってしまい、段差が大きくなり、上層配線の断線が生
じるため、実際上の制限があり、５０００ Ａ以上とな
すべきである。そもそも高融点金属やそのシリサイドは
抵抗が高く、Ａｕ等の低抵抗金属でゲート抵抗の低下を
図るのであるから、高融点金属やそのシリサイド、バリ
ア層としてのＴｉＮ層の厚みはそれぞれの機能を発揮で
きる限りにおいて薄いことが望ましく、これらを薄くし
た分だけＡｕ等の低抵抗金属層を厚くした方が好ましい
。
ＷＳｉ／ ＴｉＮ／Ａｕのゲート電極における各層の好
ましい膜厚は以下のごとくである。
ましい膜厚は以下のごとくである。
ＷＳｌ層 ２０００〜３０００ Ａ
（低抵抗化のためなるべく薄くする）
ＴｉＮ層 １０００〜５０００Ａ
（１ｏｏｏＸはＡｕがつきぬけることを防止するために
必要な膜厚であり、５０００Ａは上層配線の段差による
断線を防ぐた め） Ａｕ １０００〜５０００人（低抵抗化のた
めには厚くしたいが、段差による断線防止も考慮すると
３００ＯＡが適当） 〔実施例〕 第１因（Ａ）〜（Ｄ）に本発明を適用したＱａ Ａ８Ｍ
ＥＳ ＦＥＴの製造工程な示しており、以下これを詳説
する。
必要な膜厚であり、５０００Ａは上層配線の段差による
断線を防ぐた め） Ａｕ １０００〜５０００人（低抵抗化のた
めには厚くしたいが、段差による断線防止も考慮すると
３００ＯＡが適当） 〔実施例〕 第１因（Ａ）〜（Ｄ）に本発明を適用したＱａ Ａ８Ｍ
ＥＳ ＦＥＴの製造工程な示しており、以下これを詳説
する。
・８１図（Ａ）参照
■ 比抵抗ρ＝ １０″ＣΩα〕以上である半絶縁性Ｇ
＆ＡＩＩＭ板１に、例えば通常のフォト・リングラフィ
技術を適用し、チャネル領域形成用窓を有してなるフォ
ト・レジスト膜（図示せず）を形成する。
＆ＡＩＩＭ板１に、例えば通常のフォト・リングラフィ
技術を適用し、チャネル領域形成用窓を有してなるフォ
ト・レジスト膜（図示せず）を形成する。
■ イオン注入法を適用し、Ｓｉ の打込みを行ない
、ｎ形チャネル領域２を形成する。
、ｎ形チャネル領域２を形成する。
この時のイオン注入条件は次の通りである。
注入イオン ｕ ｓ ｔ ＋
注入エネルギ ５９ＣＫｅＶ］
注入量 Ｉ Ｘ １０” （ｚ−” 〕ピーク濃
度 ｎｐ＝ Ｉ Ｘ ｔ４ Ｘ １０ＩＩＣｃＩｒ
１−”］（ＬＳＳ理論値） ピーク深さ Ｒ，＝１０５〔μｍ〕なお、注入不
純物は上記Ｓ１に限定されるものではない。
度 ｎｐ＝ Ｉ Ｘ ｔ４ Ｘ １０ＩＩＣｃＩｒ
１−”］（ＬＳＳ理論値） ピーク深さ Ｒ，＝１０５〔μｍ〕なお、注入不
純物は上記Ｓ１に限定されるものではない。
■ アニールを次の条件で行ない、注入されたシリコン
を活性化しｎ形チャネル領域２を形成する。
を活性化しｎ形チャネル領域２を形成する。
加熱源 電気炉
保護膜 ｓｔｏｗ
温度 ８５０Ｃ’Ｃ］
時間 １５〔分〕
・１１図ＣＢ）参照
■ 例えば、スパッタ法を適用して、その厚さを２００
０〜５０００ ［Ａ］としたＷＳｔ層５を形成する。そ
の上に厚さ１０００〜５０００ Ｃλ〕のＴｉＮ層４を
形成し、さらにその上に１０００〜５０００ ＣＡＩの
Ａｕ層５ｆ：形成する。これらの各層はＭＯＣＶＤ （
有機金属熱分解気相成長方法）によって形成する。ある
いは、スパッタ法２反応性スパッタ法、真空蒸着法？用
いても良く、例えば、ＷＳｉ層６をスパッタ法で形成し
、ＴｉＮ層４を反応性スパッタ法で形成し、Ａｕ層５を
真空蒸着法を適用して形成する。
０〜５０００ ［Ａ］としたＷＳｔ層５を形成する。そ
の上に厚さ１０００〜５０００ Ｃλ〕のＴｉＮ層４を
形成し、さらにその上に１０００〜５０００ ＣＡＩの
Ａｕ層５ｆ：形成する。これらの各層はＭＯＣＶＤ （
有機金属熱分解気相成長方法）によって形成する。ある
いは、スパッタ法２反応性スパッタ法、真空蒸着法？用
いても良く、例えば、ＷＳｉ層６をスパッタ法で形成し
、ＴｉＮ層４を反応性スパッタ法で形成し、Ａｕ層５を
真空蒸着法を適用して形成する。
この三層構造は、全体で厚さ６００ＯＡ程度が標準的で
あり、１μｍ以上となると段差が後工程の障害（特に上
層の配線の断線）になることがある。またタングステン
・シリサイドＷｓｌｘにおけるＸ値は、α３≦Ｘ≦α８
の範囲で選択すると艮い。
あり、１μｍ以上となると段差が後工程の障害（特に上
層の配線の断線）になることがある。またタングステン
・シリサイドＷｓｌｘにおけるＸ値は、α３≦Ｘ≦α８
の範囲で選択すると艮い。
■ フォト・リングラフィ技術及びドライ・エツチング
技術ｔＳ用し、Ａｕ層５、ＴｉＮ層４、ＷＳｔｒｆｊＡ
５のバターニングを行ないゲート電極を形成する。
技術ｔＳ用し、Ａｕ層５、ＴｉＮ層４、ＷＳｔｒｆｊＡ
５のバターニングを行ないゲート電極を形成する。
・第１図（Ｃ）参照
■ スパッタ法を適用し、ＡＡＮからなるアニール保護
膜６を厚さ例えば５００〜２０００１：Ｘ］程度に形成
する。なお、この保護膜６は必須ではない。
膜６を厚さ例えば５００〜２０００１：Ｘ］程度に形成
する。なお、この保護膜６は必須ではない。
■ 真空蒸着法を適用し、 Ａｕ膜を厚さ例えばｉｏｏ
。
。
〜２０００ ＣＡ）程度に形成してから、これをフォト
・リングラフィ技術にてバターニングし、ソース・ドレ
イン領域形成用と非アニール部分被覆用と兼ねたマスク
膜７を形成する。
・リングラフィ技術にてバターニングし、ソース・ドレ
イン領域形成用と非アニール部分被覆用と兼ねたマスク
膜７を形成する。
・第１図（Ｄ）参照
■ イオン注入法を適用し、ｎ形ソース領域及びｎ＋形
ドレイ／領域を形成する為のＳｔ＋の打ち込みを行う。
ドレイ／領域を形成する為のＳｔ＋の打ち込みを行う。
この時の注入条件の例を次に示す。
注入イオン Ｓ１＋
注入エネルギ ２００ ［Ｋ＠ｙ］
注入′Ｉ１１×１０１１１ｃｃＩｎ″″鵞］ピーク濃度
ｎ ｐ ＝５．５ Ｘ １０’・（ａｙ＋−’］（
ＬＳＳ理論値） ピーク深さ Ｒ，＝ＣＬ１７［μｍ］■ フラッシ
ュランプアニール法により、９５０℃、４秒間アニール
を行なう。これにより注入されたシリコンイオンが活性
化し、ｎ＋形ソース領域８及びｎ 形ドレイン領域９を
形成する。
ｎ ｐ ＝５．５ Ｘ １０’・（ａｙ＋−’］（
ＬＳＳ理論値） ピーク深さ Ｒ，＝ＣＬ１７［μｍ］■ フラッシ
ュランプアニール法により、９５０℃、４秒間アニール
を行なう。これにより注入されたシリコンイオンが活性
化し、ｎ＋形ソース領域８及びｎ 形ドレイン領域９を
形成する。
６） この後、通常の技法により、ソース電極、ドレイ
ン電極等を形成して素子が出来上る。
ン電極等を形成して素子が出来上る。
本実施例による素子と従来法による素子のゲート抵抗の
比較を次に示す。
比較を次に示す。
（ゲート抵抗）
ｗｓｉゲート （従来法）
電極の厚さ４３００Ａ、ゲート長ｔ５μｍ、ゲート幅４
００μｍの場合 ゲート抵抗 ４１Ω ＷＳ１／ ＴｉＮ層 Ａｕ （本実施例）ｗｓｔが２
００ＯＡ、 ＴＩＮが１００ＯＡ、Ａｕが５００ＯＡと
し、ゲート長ｔ５μｍ、ゲート幅４００μｍの場合 ゲート抵抗 ｔ９Ω 以上本発明について、Ｗ Ｓ ｉ ／ ＴｉＮ層 Ａｕ
の実施例を示したが、本発明は高融点金属またはそのシ
リサイドのＴＩＷＳｌ 、 Ｗ 、 Ｍｅ Ｓｌ等にも
同様に適用できるものである。
００μｍの場合 ゲート抵抗 ４１Ω ＷＳ１／ ＴｉＮ層 Ａｕ （本実施例）ｗｓｔが２
００ＯＡ、 ＴＩＮが１００ＯＡ、Ａｕが５００ＯＡと
し、ゲート長ｔ５μｍ、ゲート幅４００μｍの場合 ゲート抵抗 ｔ９Ω 以上本発明について、Ｗ Ｓ ｉ ／ ＴｉＮ層 Ａｕ
の実施例を示したが、本発明は高融点金属またはそのシ
リサイドのＴＩＷＳｌ 、 Ｗ 、 Ｍｅ Ｓｌ等にも
同様に適用できるものである。
以上のように、本発明は、高融点金属あるいはそのシリ
サイドからなり、ゲート電極の一部をなしてショットキ
・バリアを形成する層と、該層をなす金属及びＡｕ等の
低抵抗金属の何れにも密着性が良く、またそれ等の金属
学的反応を抑制し、Ａｕ等の低抵抗金属が後続のソース
領域及びドレイン領域の注入不純物の活性化のだめの熱
処理時につきｖｉけることを防止する介在層であるＴｉ
Ｎ層を１０００Ａ〜５０００Ａ設けたので、Ａｕ等の低
抵抗金属が熱処理時に化合物半導体と反応し、ショット
キ・バリアの特性が悪化すうことが防止できる。その結
果、低抵抗金属層によりゲート抵抗を低減することがで
きると共に、ショットキ特性の劣化がなく、閾値電圧そ
の他の特性が均一な電界効果型の化合物半導体装置を再
現性良く製造できるものである。
サイドからなり、ゲート電極の一部をなしてショットキ
・バリアを形成する層と、該層をなす金属及びＡｕ等の
低抵抗金属の何れにも密着性が良く、またそれ等の金属
学的反応を抑制し、Ａｕ等の低抵抗金属が後続のソース
領域及びドレイン領域の注入不純物の活性化のだめの熱
処理時につきｖｉけることを防止する介在層であるＴｉ
Ｎ層を１０００Ａ〜５０００Ａ設けたので、Ａｕ等の低
抵抗金属が熱処理時に化合物半導体と反応し、ショット
キ・バリアの特性が悪化すうことが防止できる。その結
果、低抵抗金属層によりゲート抵抗を低減することがで
きると共に、ショットキ特性の劣化がなく、閾値電圧そ
の他の特性が均一な電界効果型の化合物半導体装置を再
現性良く製造できるものである。
第１図（Ａ）〜（Ｄ）は本発明の実施例の工程図、第２
図はＴＩＮの厚みとバリア・ハイド及びアイディアリテ
ィ・ファクタの関係を示す図、第３図は従来のＧａＡｓ
ＭＩＳｐｇＴの断面図。 １・・・ＧａＡｓ基板 ２・・・ｎ形チャネル領域 ３・・・ＷＳｔ層 ４・・・ＴｉＮ層 ５・・・Ａｕ層 ６・・・保護膜 ７・・・マスク膜 ８・・・ｎ形ソース領域 ９・・・ｎ形ドレイン領域
図はＴＩＮの厚みとバリア・ハイド及びアイディアリテ
ィ・ファクタの関係を示す図、第３図は従来のＧａＡｓ
ＭＩＳｐｇＴの断面図。 １・・・ＧａＡｓ基板 ２・・・ｎ形チャネル領域 ３・・・ＷＳｔ層 ４・・・ＴｉＮ層 ５・・・Ａｕ層 ６・・・保護膜 ７・・・マスク膜 ８・・・ｎ形ソース領域 ９・・・ｎ形ドレイン領域
Claims (1)
- チャネル領域上に、高融点金属あるいはそのシリサイ
ドからなる層と、１０００Å〜５０００Åの厚さのＴｉ
Ｎからなる介在層と、低抵抗金属層とが順に積層されて
なるゲート電極を形成し、次に、該ゲート電極をマスク
にしてソース領域及びドレイン領域を形成する為の不純
物イオンの注入を行ない、次に、該不純物イオンの活性
化の熱処理を行なつてソース領域及びドレイン領域を形
成する工程が含まれてなることを特徴とする電界効果型
化合物半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24930484A JPS61127181A (ja) | 1984-11-26 | 1984-11-26 | 電界効果型化合物半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24930484A JPS61127181A (ja) | 1984-11-26 | 1984-11-26 | 電界効果型化合物半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61127181A true JPS61127181A (ja) | 1986-06-14 |
Family
ID=17190987
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24930484A Pending JPS61127181A (ja) | 1984-11-26 | 1984-11-26 | 電界効果型化合物半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61127181A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6351679A (ja) * | 1986-08-20 | 1988-03-04 | Nec Corp | 半導体装置 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57153475A (en) * | 1981-03-17 | 1982-09-22 | Nec Corp | Multi layer electrode |
| JPS5886779A (ja) * | 1981-11-18 | 1983-05-24 | Nec Corp | 半導体装置の製造方法 |
| JPS5890727A (ja) * | 1981-11-25 | 1983-05-30 | Nec Corp | 電極または配線 |
-
1984
- 1984-11-26 JP JP24930484A patent/JPS61127181A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57153475A (en) * | 1981-03-17 | 1982-09-22 | Nec Corp | Multi layer electrode |
| JPS5886779A (ja) * | 1981-11-18 | 1983-05-24 | Nec Corp | 半導体装置の製造方法 |
| JPS5890727A (ja) * | 1981-11-25 | 1983-05-30 | Nec Corp | 電極または配線 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6351679A (ja) * | 1986-08-20 | 1988-03-04 | Nec Corp | 半導体装置 |
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