JPS61127181A - 電界効果型化合物半導体装置の製造方法 - Google Patents
電界効果型化合物半導体装置の製造方法Info
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- JPS61127181A JPS61127181A JP24930484A JP24930484A JPS61127181A JP S61127181 A JPS61127181 A JP S61127181A JP 24930484 A JP24930484 A JP 24930484A JP 24930484 A JP24930484 A JP 24930484A JP S61127181 A JPS61127181 A JP S61127181A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/47—Schottky barrier electrodes
- H01L29/475—Schottky barrier electrodes on AIII-BV compounds
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は化合物半導体装置の製造方法に係り、特にセル
フアラインメント方式のMES FETのy−ト抵抗な
低減することができる製造方法に関する。
フアラインメント方式のMES FETのy−ト抵抗な
低減することができる製造方法に関する。
Q& AlI MESFET等においては、ソース・ド
レインのn十層がゲート電極にセルファラインされた、
セルファライン型FITが主流になっている。それは、
セルフアラインメント方式を採ることにLす、素子が小
型化でき、ソース・ゲート間及びゲート・ドレイン間の
抵抗を小さくして高周波特性を向上すると共に高集積化
することができるからである。
レインのn十層がゲート電極にセルファラインされた、
セルファライン型FITが主流になっている。それは、
セルフアラインメント方式を採ることにLす、素子が小
型化でき、ソース・ゲート間及びゲート・ドレイン間の
抵抗を小さくして高周波特性を向上すると共に高集積化
することができるからである。
〔従来の技術]
従来、上述のセルフアラインメント方式でGaAIIM
E8 FETを製造する場合、イオン注入後に熱処理が
必要であるため、ゲート電極を耐熱性金属、所謂、高融
点金属及びそのシリサイドで形成している。それにより
、注入イオンを活性化するための熱処理の高温度を経た
後であっても、ゲート電極が安定なショットキ特性を維
持できるように図っている。高融点金属、またはそのシ
リサイドとしてはW 、 TiW 、 Me 、 WS
i 、 TidSl 、 Mo11等が使用されている
。しかし、これらの耐熱性のゲート材料は、理想的な場
合ゼも、Au 、 At等の低抵抗金属に比較して比抵
抗は1桁以上も大きく、ゲート抵抗の増大をきたす欠点
があり、素子特性の低下が避けられない。
E8 FETを製造する場合、イオン注入後に熱処理が
必要であるため、ゲート電極を耐熱性金属、所謂、高融
点金属及びそのシリサイドで形成している。それにより
、注入イオンを活性化するための熱処理の高温度を経た
後であっても、ゲート電極が安定なショットキ特性を維
持できるように図っている。高融点金属、またはそのシ
リサイドとしてはW 、 TiW 、 Me 、 WS
i 、 TidSl 、 Mo11等が使用されている
。しかし、これらの耐熱性のゲート材料は、理想的な場
合ゼも、Au 、 At等の低抵抗金属に比較して比抵
抗は1桁以上も大きく、ゲート抵抗の増大をきたす欠点
があり、素子特性の低下が避けられない。
このゲート抵抗の増大を防止するために、第3図のよう
に耐熱性金属やシリサイドのゲート材料35の上に金(
Au)層35ヲ形成し、ゲート抵抗の低下を因ることが
考えられている。なお図において、1は1−QaAs基
板、68がソース部のn 層、59がドレイン部のn
層、32がチャネル部、40がソース電極、41がドレ
イ/電極である。ところが、Auが熱処理時にWSl等
のゲート材料53 Ik:拡散して透過し、基板のGA
ASと反応することにより、ショットキ特性が劣化す
る問題が生ずる。AuがGaAsと反応す5と、バリア
ハイドが下がり、PETとして正常動作しない事態がお
こる。
に耐熱性金属やシリサイドのゲート材料35の上に金(
Au)層35ヲ形成し、ゲート抵抗の低下を因ることが
考えられている。なお図において、1は1−QaAs基
板、68がソース部のn 層、59がドレイン部のn
層、32がチャネル部、40がソース電極、41がドレ
イ/電極である。ところが、Auが熱処理時にWSl等
のゲート材料53 Ik:拡散して透過し、基板のGA
ASと反応することにより、ショットキ特性が劣化す
る問題が生ずる。AuがGaAsと反応す5と、バリア
ハイドが下がり、PETとして正常動作しない事態がお
こる。
〔発明が解決し工5とする問題点〕
本発明においては、従来のセルフアラインメント方式の
MESFETにおいて、ゲート抵抗を下げるためにショ
ットキ接合形成用の高融点金属又はそのシリサイドの上
に低抵抗金属のAu等を設けると、Auが拡散して基板
の化合物半導体と反応し、ショットキ特性が悪化すると
いう問題を解決するものである。
MESFETにおいて、ゲート抵抗を下げるためにショ
ットキ接合形成用の高融点金属又はそのシリサイドの上
に低抵抗金属のAu等を設けると、Auが拡散して基板
の化合物半導体と反応し、ショットキ特性が悪化すると
いう問題を解決するものである。
本発明においては、セルフアラインメント方式のMBS
FETにおいて、チャネル領域上に高融点金属するいは
そのシリサイド層と、 1000A〜5000Aの厚
さのTiN層と、低抵抗金属層とが順に積層されてなる
ゲート電極を形成し、その後、該ゲート電極をマスクと
してソース領域及びドレイン領域を形成するための不純
物イオンの導入を行ない、その後、該導入不純物の活性
化を行なってソース領域及びドレイン領域を形成する工
程を含むことを特徴とする化合物半導体装置の製造方法
に工り、従来の問題点を解決する。
FETにおいて、チャネル領域上に高融点金属するいは
そのシリサイド層と、 1000A〜5000Aの厚
さのTiN層と、低抵抗金属層とが順に積層されてなる
ゲート電極を形成し、その後、該ゲート電極をマスクと
してソース領域及びドレイン領域を形成するための不純
物イオンの導入を行ない、その後、該導入不純物の活性
化を行なってソース領域及びドレイン領域を形成する工
程を含むことを特徴とする化合物半導体装置の製造方法
に工り、従来の問題点を解決する。
上記において、1oooX〜5000λのTiN層は高
融点金属またはそのシリサイドの間にあって両者と密着
性が良好であると共に、該高融点金属又はそのシリサイ
ドと低抵抗金属との金属学的反応を抑制するバリア層と
して作用する。導入不純物の活性化は、フラッシュラン
グアニール法、あういは通常の炉アニール等により行な
う。フラッシュランプアニールは昇温時間が短かいので
ショットキ特性に悪影響の可能性が少ない点で炉アニー
ルに孟り有利である。
融点金属またはそのシリサイドの間にあって両者と密着
性が良好であると共に、該高融点金属又はそのシリサイ
ドと低抵抗金属との金属学的反応を抑制するバリア層と
して作用する。導入不純物の活性化は、フラッシュラン
グアニール法、あういは通常の炉アニール等により行な
う。フラッシュランプアニールは昇温時間が短かいので
ショットキ特性に悪影響の可能性が少ない点で炉アニー
ルに孟り有利である。
上記にお゛いて、TINのバリア層厚さを1000A〜
5000 Aとすることに関して第2図に工す説明する
。
5000 Aとすることに関して第2図に工す説明する
。
@2図はGa As MES FETにおいて、wsi
/ TIN/ AuゲートのTiNのバリア層の厚みを
変えた際のショットキ・バリアハイド及びアイディアリ
イテイ・ファクタの灰化の様子を示す。なお、W S
iの厚みは2000A 、 Auの厚みは5000Aと
し、アニールの熱処理はフラッシュランプで950℃、
4秒行なった場合である。図において、TiNの厚み5
00Aでは、バリアハイドφBn +アイディアリティ
・ファクタのn値とも悪く、使用に耐えないが、TiN
層が1000 A以上になると、φBll + ”値と
もほぼ正常の値を示す。実際のFITの動作においても
、TiN層が1000A以上において正常な動作が確認
されており、ゲート抵抗も十分低減されている。TiN
層の厚さが1000″;、以上においては、Auがつき
ぬげることが防止されており、AuがG&Al界面にお
いて反応することがないことを第2図は反影しているも
のであり、IQOOA以上の領域ではバリアハイドφi
ln s n値とも、はぼ一定の正常な値を示しており
、その意味では厚みに特に上限はない。しかし、TiN
層の厚さがあまり厚くなるとゲート1!極の高さが高く
なってしまい、段差が大きくなり、上層配線の断線が生
じるため、実際上の制限があり、5000 A以上とな
すべきである。そもそも高融点金属やそのシリサイドは
抵抗が高く、Au等の低抵抗金属でゲート抵抗の低下を
図るのであるから、高融点金属やそのシリサイド、バリ
ア層としてのTiN層の厚みはそれぞれの機能を発揮で
きる限りにおいて薄いことが望ましく、これらを薄くし
た分だけAu等の低抵抗金属層を厚くした方が好ましい
。
/ TIN/ AuゲートのTiNのバリア層の厚みを
変えた際のショットキ・バリアハイド及びアイディアリ
イテイ・ファクタの灰化の様子を示す。なお、W S
iの厚みは2000A 、 Auの厚みは5000Aと
し、アニールの熱処理はフラッシュランプで950℃、
4秒行なった場合である。図において、TiNの厚み5
00Aでは、バリアハイドφBn +アイディアリティ
・ファクタのn値とも悪く、使用に耐えないが、TiN
層が1000 A以上になると、φBll + ”値と
もほぼ正常の値を示す。実際のFITの動作においても
、TiN層が1000A以上において正常な動作が確認
されており、ゲート抵抗も十分低減されている。TiN
層の厚さが1000″;、以上においては、Auがつき
ぬげることが防止されており、AuがG&Al界面にお
いて反応することがないことを第2図は反影しているも
のであり、IQOOA以上の領域ではバリアハイドφi
ln s n値とも、はぼ一定の正常な値を示しており
、その意味では厚みに特に上限はない。しかし、TiN
層の厚さがあまり厚くなるとゲート1!極の高さが高く
なってしまい、段差が大きくなり、上層配線の断線が生
じるため、実際上の制限があり、5000 A以上とな
すべきである。そもそも高融点金属やそのシリサイドは
抵抗が高く、Au等の低抵抗金属でゲート抵抗の低下を
図るのであるから、高融点金属やそのシリサイド、バリ
ア層としてのTiN層の厚みはそれぞれの機能を発揮で
きる限りにおいて薄いことが望ましく、これらを薄くし
た分だけAu等の低抵抗金属層を厚くした方が好ましい
。
WSi/ TiN/Auのゲート電極における各層の好
ましい膜厚は以下のごとくである。
ましい膜厚は以下のごとくである。
WSl層 2000〜3000 A
(低抵抗化のためなるべく薄くする)
TiN層 1000〜5000A
(1oooXはAuがつきぬけることを防止するために
必要な膜厚であり、5000Aは上層配線の段差による
断線を防ぐた め) Au 1000〜5000人(低抵抗化のた
めには厚くしたいが、段差による断線防止も考慮すると
300OAが適当) 〔実施例〕 第1因(A)〜(D)に本発明を適用したQa A8M
ES FETの製造工程な示しており、以下これを詳説
する。
必要な膜厚であり、5000Aは上層配線の段差による
断線を防ぐた め) Au 1000〜5000人(低抵抗化のた
めには厚くしたいが、段差による断線防止も考慮すると
300OAが適当) 〔実施例〕 第1因(A)〜(D)に本発明を適用したQa A8M
ES FETの製造工程な示しており、以下これを詳説
する。
・81図(A)参照
■ 比抵抗ρ= 10″CΩα〕以上である半絶縁性G
&AIIM板1に、例えば通常のフォト・リングラフィ
技術を適用し、チャネル領域形成用窓を有してなるフォ
ト・レジスト膜(図示せず)を形成する。
&AIIM板1に、例えば通常のフォト・リングラフィ
技術を適用し、チャネル領域形成用窓を有してなるフォ
ト・レジスト膜(図示せず)を形成する。
■ イオン注入法を適用し、Si の打込みを行ない
、n形チャネル領域2を形成する。
、n形チャネル領域2を形成する。
この時のイオン注入条件は次の通りである。
注入イオン u s t +
注入エネルギ 59CKeV]
注入量 I X 10” (z−” 〕ピーク濃
度 np= I X t4 X 10IICcIr
1−”](LSS理論値) ピーク深さ R,=105〔μm〕なお、注入不
純物は上記S1に限定されるものではない。
度 np= I X t4 X 10IICcIr
1−”](LSS理論値) ピーク深さ R,=105〔μm〕なお、注入不
純物は上記S1に限定されるものではない。
■ アニールを次の条件で行ない、注入されたシリコン
を活性化しn形チャネル領域2を形成する。
を活性化しn形チャネル領域2を形成する。
加熱源 電気炉
保護膜 stow
温度 850C’C]
時間 15〔分〕
・11図CB)参照
■ 例えば、スパッタ法を適用して、その厚さを200
0〜5000 [A]としたWSt層5を形成する。そ
の上に厚さ1000〜5000 Cλ〕のTiN層4を
形成し、さらにその上に1000〜5000 CAIの
Au層5f:形成する。これらの各層はMOCVD (
有機金属熱分解気相成長方法)によって形成する。ある
いは、スパッタ法2反応性スパッタ法、真空蒸着法?用
いても良く、例えば、WSi層6をスパッタ法で形成し
、TiN層4を反応性スパッタ法で形成し、Au層5を
真空蒸着法を適用して形成する。
0〜5000 [A]としたWSt層5を形成する。そ
の上に厚さ1000〜5000 Cλ〕のTiN層4を
形成し、さらにその上に1000〜5000 CAIの
Au層5f:形成する。これらの各層はMOCVD (
有機金属熱分解気相成長方法)によって形成する。ある
いは、スパッタ法2反応性スパッタ法、真空蒸着法?用
いても良く、例えば、WSi層6をスパッタ法で形成し
、TiN層4を反応性スパッタ法で形成し、Au層5を
真空蒸着法を適用して形成する。
この三層構造は、全体で厚さ600OA程度が標準的で
あり、1μm以上となると段差が後工程の障害(特に上
層の配線の断線)になることがある。またタングステン
・シリサイドWslxにおけるX値は、α3≦X≦α8
の範囲で選択すると艮い。
あり、1μm以上となると段差が後工程の障害(特に上
層の配線の断線)になることがある。またタングステン
・シリサイドWslxにおけるX値は、α3≦X≦α8
の範囲で選択すると艮い。
■ フォト・リングラフィ技術及びドライ・エツチング
技術tS用し、Au層5、TiN層4、WStrfjA
5のバターニングを行ないゲート電極を形成する。
技術tS用し、Au層5、TiN層4、WStrfjA
5のバターニングを行ないゲート電極を形成する。
・第1図(C)参照
■ スパッタ法を適用し、AANからなるアニール保護
膜6を厚さ例えば500〜20001:X]程度に形成
する。なお、この保護膜6は必須ではない。
膜6を厚さ例えば500〜20001:X]程度に形成
する。なお、この保護膜6は必須ではない。
■ 真空蒸着法を適用し、 Au膜を厚さ例えばioo
。
。
〜2000 CA)程度に形成してから、これをフォト
・リングラフィ技術にてバターニングし、ソース・ドレ
イン領域形成用と非アニール部分被覆用と兼ねたマスク
膜7を形成する。
・リングラフィ技術にてバターニングし、ソース・ドレ
イン領域形成用と非アニール部分被覆用と兼ねたマスク
膜7を形成する。
・第1図(D)参照
■ イオン注入法を適用し、n形ソース領域及びn+形
ドレイ/領域を形成する為のSt+の打ち込みを行う。
ドレイ/領域を形成する為のSt+の打ち込みを行う。
この時の注入条件の例を次に示す。
注入イオン S1+
注入エネルギ 200 [K@y]
注入′I11×10111ccIn″″鵞]ピーク濃度
n p =5.5 X 10’・(ay+−’](
LSS理論値) ピーク深さ R,=CL17[μm]■ フラッシ
ュランプアニール法により、950℃、4秒間アニール
を行なう。これにより注入されたシリコンイオンが活性
化し、n+形ソース領域8及びn 形ドレイン領域9を
形成する。
n p =5.5 X 10’・(ay+−’](
LSS理論値) ピーク深さ R,=CL17[μm]■ フラッシ
ュランプアニール法により、950℃、4秒間アニール
を行なう。これにより注入されたシリコンイオンが活性
化し、n+形ソース領域8及びn 形ドレイン領域9を
形成する。
6) この後、通常の技法により、ソース電極、ドレイ
ン電極等を形成して素子が出来上る。
ン電極等を形成して素子が出来上る。
本実施例による素子と従来法による素子のゲート抵抗の
比較を次に示す。
比較を次に示す。
(ゲート抵抗)
wsiゲート (従来法)
電極の厚さ4300A、ゲート長t5μm、ゲート幅4
00μmの場合 ゲート抵抗 41Ω WS1/ TiN層 Au (本実施例)wstが2
00OA、 TINが100OA、Auが500OAと
し、ゲート長t5μm、ゲート幅400μmの場合 ゲート抵抗 t9Ω 以上本発明について、W S i / TiN層 Au
の実施例を示したが、本発明は高融点金属またはそのシ
リサイドのTIWSl 、 W 、 Me Sl等にも
同様に適用できるものである。
00μmの場合 ゲート抵抗 41Ω WS1/ TiN層 Au (本実施例)wstが2
00OA、 TINが100OA、Auが500OAと
し、ゲート長t5μm、ゲート幅400μmの場合 ゲート抵抗 t9Ω 以上本発明について、W S i / TiN層 Au
の実施例を示したが、本発明は高融点金属またはそのシ
リサイドのTIWSl 、 W 、 Me Sl等にも
同様に適用できるものである。
以上のように、本発明は、高融点金属あるいはそのシリ
サイドからなり、ゲート電極の一部をなしてショットキ
・バリアを形成する層と、該層をなす金属及びAu等の
低抵抗金属の何れにも密着性が良く、またそれ等の金属
学的反応を抑制し、Au等の低抵抗金属が後続のソース
領域及びドレイン領域の注入不純物の活性化のだめの熱
処理時につきviけることを防止する介在層であるTi
N層を1000A〜5000A設けたので、Au等の低
抵抗金属が熱処理時に化合物半導体と反応し、ショット
キ・バリアの特性が悪化すうことが防止できる。その結
果、低抵抗金属層によりゲート抵抗を低減することがで
きると共に、ショットキ特性の劣化がなく、閾値電圧そ
の他の特性が均一な電界効果型の化合物半導体装置を再
現性良く製造できるものである。
サイドからなり、ゲート電極の一部をなしてショットキ
・バリアを形成する層と、該層をなす金属及びAu等の
低抵抗金属の何れにも密着性が良く、またそれ等の金属
学的反応を抑制し、Au等の低抵抗金属が後続のソース
領域及びドレイン領域の注入不純物の活性化のだめの熱
処理時につきviけることを防止する介在層であるTi
N層を1000A〜5000A設けたので、Au等の低
抵抗金属が熱処理時に化合物半導体と反応し、ショット
キ・バリアの特性が悪化すうことが防止できる。その結
果、低抵抗金属層によりゲート抵抗を低減することがで
きると共に、ショットキ特性の劣化がなく、閾値電圧そ
の他の特性が均一な電界効果型の化合物半導体装置を再
現性良く製造できるものである。
第1図(A)〜(D)は本発明の実施例の工程図、第2
図はTINの厚みとバリア・ハイド及びアイディアリテ
ィ・ファクタの関係を示す図、第3図は従来のGaAs
MISpgTの断面図。 1・・・GaAs基板 2・・・n形チャネル領域 3・・・WSt層 4・・・TiN層 5・・・Au層 6・・・保護膜 7・・・マスク膜 8・・・n形ソース領域 9・・・n形ドレイン領域
図はTINの厚みとバリア・ハイド及びアイディアリテ
ィ・ファクタの関係を示す図、第3図は従来のGaAs
MISpgTの断面図。 1・・・GaAs基板 2・・・n形チャネル領域 3・・・WSt層 4・・・TiN層 5・・・Au層 6・・・保護膜 7・・・マスク膜 8・・・n形ソース領域 9・・・n形ドレイン領域
Claims (1)
- チャネル領域上に、高融点金属あるいはそのシリサイ
ドからなる層と、1000Å〜5000Åの厚さのTi
Nからなる介在層と、低抵抗金属層とが順に積層されて
なるゲート電極を形成し、次に、該ゲート電極をマスク
にしてソース領域及びドレイン領域を形成する為の不純
物イオンの注入を行ない、次に、該不純物イオンの活性
化の熱処理を行なつてソース領域及びドレイン領域を形
成する工程が含まれてなることを特徴とする電界効果型
化合物半導体装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP24930484A JPS61127181A (ja) | 1984-11-26 | 1984-11-26 | 電界効果型化合物半導体装置の製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP24930484A JPS61127181A (ja) | 1984-11-26 | 1984-11-26 | 電界効果型化合物半導体装置の製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS61127181A true JPS61127181A (ja) | 1986-06-14 |
Family
ID=17190987
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP24930484A Pending JPS61127181A (ja) | 1984-11-26 | 1984-11-26 | 電界効果型化合物半導体装置の製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS61127181A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6351679A (ja) * | 1986-08-20 | 1988-03-04 | Nec Corp | 半導体装置 |
Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS57153475A (en) * | 1981-03-17 | 1982-09-22 | Nec Corp | Multi layer electrode |
JPS5886779A (ja) * | 1981-11-18 | 1983-05-24 | Nec Corp | 半導体装置の製造方法 |
JPS5890727A (ja) * | 1981-11-25 | 1983-05-30 | Nec Corp | 電極または配線 |
-
1984
- 1984-11-26 JP JP24930484A patent/JPS61127181A/ja active Pending
Patent Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS57153475A (en) * | 1981-03-17 | 1982-09-22 | Nec Corp | Multi layer electrode |
JPS5886779A (ja) * | 1981-11-18 | 1983-05-24 | Nec Corp | 半導体装置の製造方法 |
JPS5890727A (ja) * | 1981-11-25 | 1983-05-30 | Nec Corp | 電極または配線 |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6351679A (ja) * | 1986-08-20 | 1988-03-04 | Nec Corp | 半導体装置 |
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