JPH0260215B2 - - Google Patents
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- JPH0260215B2 JPH0260215B2 JP19735886A JP19735886A JPH0260215B2 JP H0260215 B2 JPH0260215 B2 JP H0260215B2 JP 19735886 A JP19735886 A JP 19735886A JP 19735886 A JP19735886 A JP 19735886A JP H0260215 B2 JPH0260215 B2 JP H0260215B2
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- 238000002844 melting Methods 0.000 claims description 33
- 230000008018 melting Effects 0.000 claims description 31
- 239000000758 substrate Substances 0.000 claims description 30
- 229910052751 metal Inorganic materials 0.000 claims description 25
- 239000002184 metal Substances 0.000 claims description 25
- 238000000137 annealing Methods 0.000 claims description 24
- 239000004065 semiconductor Substances 0.000 claims description 24
- 229910001092 metal group alloy Inorganic materials 0.000 claims description 20
- 238000000034 method Methods 0.000 claims description 20
- 238000004519 manufacturing process Methods 0.000 claims description 14
- 150000001875 compounds Chemical class 0.000 claims description 13
- 230000004913 activation Effects 0.000 claims description 5
- 238000005468 ion implantation Methods 0.000 claims description 5
- 239000000463 material Substances 0.000 claims description 5
- 238000000151 deposition Methods 0.000 claims description 4
- 230000001681 protective effect Effects 0.000 description 18
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 7
- 229910052721 tungsten Inorganic materials 0.000 description 7
- 239000010937 tungsten Substances 0.000 description 7
- 229910045601 alloy Inorganic materials 0.000 description 6
- 239000000956 alloy Substances 0.000 description 6
- 238000009792 diffusion process Methods 0.000 description 6
- -1 tungsten nitride Chemical class 0.000 description 6
- 230000000694 effects Effects 0.000 description 5
- 230000002159 abnormal effect Effects 0.000 description 3
- 230000007423 decrease Effects 0.000 description 3
- 239000012535 impurity Substances 0.000 description 3
- 238000001020 plasma etching Methods 0.000 description 3
- 230000008569 process Effects 0.000 description 3
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 3
- 239000007789 gas Substances 0.000 description 2
- 230000006872 improvement Effects 0.000 description 2
- 150000002500 ions Chemical class 0.000 description 2
- 150000002739 metals Chemical class 0.000 description 2
- 239000003870 refractory metal Substances 0.000 description 2
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
- RBFQJDQYXXHULB-UHFFFAOYSA-N arsane Chemical compound [AsH3] RBFQJDQYXXHULB-UHFFFAOYSA-N 0.000 description 1
- 230000004888 barrier function Effects 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 238000007429 general method Methods 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 239000011261 inert gas Substances 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 238000001459 lithography Methods 0.000 description 1
- 239000012528 membrane Substances 0.000 description 1
- 230000005012 migration Effects 0.000 description 1
- 238000013508 migration Methods 0.000 description 1
- WQJQOUPTWCFRMM-UHFFFAOYSA-N tungsten disilicide Chemical compound [Si]#[W]#[Si] WQJQOUPTWCFRMM-UHFFFAOYSA-N 0.000 description 1
- 229910021342 tungsten silicide Inorganic materials 0.000 description 1
Landscapes
- Electrodes Of Semiconductors (AREA)
- Junction Field-Effect Transistors (AREA)
Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
本発明は、化合物半導体装置の製造方法に関
し、特に化合物半導体のMESFET（Metal
SemiconductorFET）の製造に適用されるもの
である。
し、特に化合物半導体のMESFET（Metal
SemiconductorFET）の製造に適用されるもの
である。
（従来の技術）
最近、高速の化合物半導体のICを実現する目
的で、0.7μｍといつた小さなゲート長の
MESFETについて、シヨートチヤネル効果を抑
制するためにより大きなＫ値と均一なしきい値電
圧を得ることが必要となつてきている。
的で、0.7μｍといつた小さなゲート長の
MESFETについて、シヨートチヤネル効果を抑
制するためにより大きなＫ値と均一なしきい値電
圧を得ることが必要となつてきている。
従来、GaAsMESFETを製造する一般的な方
法では、シヨツトキー電極をマスクとしてN+導
電層のイオン注入をする自己整合法を採用してい
るが、該イオン注入工程のあとには、該N+導電
層の活性化のために800℃前後の高温下でアニー
ル工程を行う必要がある。化合物半導体基板の高
温アニールでは保護膜なしのアニールをすること
もあるが、よく知られているように、化合物半導
体のストイキオメトリーを維持するために、キヤ
ツプとよばれる保護膜を被着した状態でアニール
をする保護膜アニール法を採用することが望まし
い。従来、この保護膜アニール法に用いられる保
護膜としては、PSG膜、SiO2膜、SiN膜、AlN膜
等の絶縁膜が用いられてきた。しかしながら、上
記絶縁膜を用いる従来の保護膜アニール方法で
は、次のような問題点があつた。すなわち、 基板の化合物半導体を構成する原子の保護膜
側への解離、逆に保護膜の絶縁物を構成する原
子の基板側への拡散、あるいは基板、保護膜両
者の反応による原子の移動が生じること、 保護膜と基板の熱膜脹率の差に起因してアニ
ール時に基板に応力が生じ、それによる基板内
不純物の異常拡散が起こること、 同じく応力により基板表面にスリツトなど欠
陥が生じることなどが問題であつた。
法では、シヨツトキー電極をマスクとしてN+導
電層のイオン注入をする自己整合法を採用してい
るが、該イオン注入工程のあとには、該N+導電
層の活性化のために800℃前後の高温下でアニー
ル工程を行う必要がある。化合物半導体基板の高
温アニールでは保護膜なしのアニールをすること
もあるが、よく知られているように、化合物半導
体のストイキオメトリーを維持するために、キヤ
ツプとよばれる保護膜を被着した状態でアニール
をする保護膜アニール法を採用することが望まし
い。従来、この保護膜アニール法に用いられる保
護膜としては、PSG膜、SiO2膜、SiN膜、AlN膜
等の絶縁膜が用いられてきた。しかしながら、上
記絶縁膜を用いる従来の保護膜アニール方法で
は、次のような問題点があつた。すなわち、 基板の化合物半導体を構成する原子の保護膜
側への解離、逆に保護膜の絶縁物を構成する原
子の基板側への拡散、あるいは基板、保護膜両
者の反応による原子の移動が生じること、 保護膜と基板の熱膜脹率の差に起因してアニ
ール時に基板に応力が生じ、それによる基板内
不純物の異常拡散が起こること、 同じく応力により基板表面にスリツトなど欠
陥が生じることなどが問題であつた。
（発明が解決しようとする問題点）
本発明は、保護膜アニール時における基板と保
護膜間の原子の相互移動、応力による基板表面の
クラツク、応力による不純物原子の異常拡散など
の問題を取り除き、特性の良好なMESFETを製
造するという半導体装置の製造方法を提供するこ
とである。
護膜間の原子の相互移動、応力による基板表面の
クラツク、応力による不純物原子の異常拡散など
の問題を取り除き、特性の良好なMESFETを製
造するという半導体装置の製造方法を提供するこ
とである。
［発明の構成］
（問題点を解決するための手段と作用）
第一発明の半導体装置の製造方法は、活性層及
びN+導電層並びにシヨツトキー電極が形成され
た化合物半導体基板の表面に、アニール時の保護
膜として高融点金属膜又は高融点金属合金膜、特
にタングステン又はタングステンナイトライドや
タングステンシリサイドなどのタングステン系の
合金を被着して用いることを特徴としている。こ
れらの高融点金属、高融点金属合金は化合物半導
体との間で原子の相互移動を起こしにくい拡散バ
リアメタルであり、また熱膨脹率が半導体基板の
それに対して1.0〜1.5倍と小さい。さらにゲート
電極に通常用いられるメタルそのものと同じか又
は近い性質を有するといつた特徴を有するため、
ゲート電極メタルと本発明における高融点金属膜
又は高融点金属合金膜とは、基板表面に直接接触
する実質上均質なアニール保護膜として形成さ
れ、基板に対して応力を生ずることがない。従つ
て、前記目的で述べた現象が起こりにくい。
びN+導電層並びにシヨツトキー電極が形成され
た化合物半導体基板の表面に、アニール時の保護
膜として高融点金属膜又は高融点金属合金膜、特
にタングステン又はタングステンナイトライドや
タングステンシリサイドなどのタングステン系の
合金を被着して用いることを特徴としている。こ
れらの高融点金属、高融点金属合金は化合物半導
体との間で原子の相互移動を起こしにくい拡散バ
リアメタルであり、また熱膨脹率が半導体基板の
それに対して1.0〜1.5倍と小さい。さらにゲート
電極に通常用いられるメタルそのものと同じか又
は近い性質を有するといつた特徴を有するため、
ゲート電極メタルと本発明における高融点金属膜
又は高融点金属合金膜とは、基板表面に直接接触
する実質上均質なアニール保護膜として形成さ
れ、基板に対して応力を生ずることがない。従つ
て、前記目的で述べた現象が起こりにくい。
第二発明の半導体装置の制造方法は、活性層及
びシヨツトキー電極が形成された化合物半導体基
板の表面に、N+導電層のイオン注入透過膜とア
ニール時の保護膜とを兼ねるものとして、第一発
明と同様な高融点金属膜又は高融点金属合金膜を
被着して用いることを特徴としている。第二発明
の場合、該膜は原子移動及び応力を生じないアニ
ール保護膜として働くとともにイオン注入透過膜
として利用することによりN+導電層が浅くかつ
表面近傍に高濃度に形成されてソース及びドレイ
ンの接触抵抗が低減される。
びシヨツトキー電極が形成された化合物半導体基
板の表面に、N+導電層のイオン注入透過膜とア
ニール時の保護膜とを兼ねるものとして、第一発
明と同様な高融点金属膜又は高融点金属合金膜を
被着して用いることを特徴としている。第二発明
の場合、該膜は原子移動及び応力を生じないアニ
ール保護膜として働くとともにイオン注入透過膜
として利用することによりN+導電層が浅くかつ
表面近傍に高濃度に形成されてソース及びドレイ
ンの接触抵抗が低減される。
（実施例）
実施例 １
実施例１は第一発明の実施例で、第１図は、
GaAsMESFETの製造プロセスにおける出発基
板の断面図である。同図において、１はGaAs化
合物半導体基板、２はエピタキシヤル成長又はイ
オン注入によつて形成された活性層、３は積層構
造ゲート電極の下層部を構成するシヨツトキーメ
タル、４はゲート電極最上層部、５はイオン注入
されたN+導電層である。実施例１では、上記積
層ゲート電極のシヨツトキーメタル３には高融点
金属金であるWNxが1000Å厚に、また最上層４
にはWNxに対して反応性イオンエツチング選択
性のあるMoが300Å厚に形成されている。次の
第２図の第一発明第一工程で、ゲート電極３，４
が形成されているGaAs基板１全面に高融点金属
合金の窒化タングステン（WNx）膜６を300Å、
700Åの厚さに被着した２群の試料を、それぞれ
多数製作した。なお、対照例として、高融点金属
合金膜を被着しないもの（WNx膜厚０Å）も用
意した。次に第３図のように、さらにPSG膜７
等の絶縁膜を被着して活性化アニールを施した。
アニールの雰囲気ガスにはアルシンガスを用いた
が、N2、Ar等の不活性ガスを用いてもよく、ま
たアニール温度は800℃、アニール時間は30分間
である。アニール後、PSG膜７をはがし、さら
に反応性イオンエツチングによつて高融点金属合
金膜６を取り除く。なお、このエツチングによつ
てN+導電層５上の合金膜は除去されてN+導電層
５は露出するが、ゲート電極最上層のMoストツ
パー層によつてゲートメタル層３とゲート電極側
面の若干のWNx膜８は残される。そして露出し
たN+導電層５にはオーミツク電極９を形成して、
第４図のMFSFETを形成する。
GaAsMESFETの製造プロセスにおける出発基
板の断面図である。同図において、１はGaAs化
合物半導体基板、２はエピタキシヤル成長又はイ
オン注入によつて形成された活性層、３は積層構
造ゲート電極の下層部を構成するシヨツトキーメ
タル、４はゲート電極最上層部、５はイオン注入
されたN+導電層である。実施例１では、上記積
層ゲート電極のシヨツトキーメタル３には高融点
金属金であるWNxが1000Å厚に、また最上層４
にはWNxに対して反応性イオンエツチング選択
性のあるMoが300Å厚に形成されている。次の
第２図の第一発明第一工程で、ゲート電極３，４
が形成されているGaAs基板１全面に高融点金属
合金の窒化タングステン（WNx）膜６を300Å、
700Åの厚さに被着した２群の試料を、それぞれ
多数製作した。なお、対照例として、高融点金属
合金膜を被着しないもの（WNx膜厚０Å）も用
意した。次に第３図のように、さらにPSG膜７
等の絶縁膜を被着して活性化アニールを施した。
アニールの雰囲気ガスにはアルシンガスを用いた
が、N2、Ar等の不活性ガスを用いてもよく、ま
たアニール温度は800℃、アニール時間は30分間
である。アニール後、PSG膜７をはがし、さら
に反応性イオンエツチングによつて高融点金属合
金膜６を取り除く。なお、このエツチングによつ
てN+導電層５上の合金膜は除去されてN+導電層
５は露出するが、ゲート電極最上層のMoストツ
パー層によつてゲートメタル層３とゲート電極側
面の若干のWNx膜８は残される。そして露出し
たN+導電層５にはオーミツク電極９を形成して、
第４図のMFSFETを形成する。
第８図は、実施例１の上記WNxの膜厚が300Å
及び700Åの試料、並びにWNxの膜厚が０Åで
PSG膜キヤツプ（対照例）の試料における、ゲ
ート長とFETのＫ値（Ｋ値はｇnと同意義とみな
せる）との関係を示すグラフである。なお、試料
におけるゲート幅は10μｍである。第８図にみる
ように、対照例ではＫ値がゲート長１〜2μｍで
ピークを示し、ゲート長が1μｍより短くなると
Ｋ値が低下するのに対して、実施例１のWNx300
Å厚の試料の場合、ゲート長が減少するに従つて
Ｋ値が増加し、ゲート長1.2μｍにおいてＫ値1.8
ｍＡ／V2に達し、ゲート長0.7μｍに減少したと
ころでもゲート長1.2μｍのときとほぼ同じＫ値を
示す。さらにWNx700Å厚の試料の場合、ゲート
長が0.7μｍに至るまでＫ値が増加しつづけて向上
し、Ｋ値2.4ｍＡ／V2に達する。また、1.7μｍと
いう比較的長いゲート長の場合にも、Ｋ値は30％
の向上がみられる。そのようなＫ値の特性向上は
Gaの外方拡散の減少によるものである。
及び700Åの試料、並びにWNxの膜厚が０Åで
PSG膜キヤツプ（対照例）の試料における、ゲ
ート長とFETのＫ値（Ｋ値はｇnと同意義とみな
せる）との関係を示すグラフである。なお、試料
におけるゲート幅は10μｍである。第８図にみる
ように、対照例ではＫ値がゲート長１〜2μｍで
ピークを示し、ゲート長が1μｍより短くなると
Ｋ値が低下するのに対して、実施例１のWNx300
Å厚の試料の場合、ゲート長が減少するに従つて
Ｋ値が増加し、ゲート長1.2μｍにおいてＫ値1.8
ｍＡ／V2に達し、ゲート長0.7μｍに減少したと
ころでもゲート長1.2μｍのときとほぼ同じＫ値を
示す。さらにWNx700Å厚の試料の場合、ゲート
長が0.7μｍに至るまでＫ値が増加しつづけて向上
し、Ｋ値2.4ｍＡ／V2に達する。また、1.7μｍと
いう比較的長いゲート長の場合にも、Ｋ値は30％
の向上がみられる。そのようなＫ値の特性向上は
Gaの外方拡散の減少によるものである。
第９図及び第１０図は、実施例１の各膜厚と対
照例における、ゲート長に対するしきい値電圧及
びそのσ値をそれぞれ示す。第９図にみるよう
に、WNxキヤツプのない対照例の場合に、ゲー
ト長3.7μｍと0.7μｍの間には350ｍＶのしきい値
電圧の差があるのに対して、実施例１の300Å厚
の場合にはしきい値電圧の差はわずかに50ｍＶと
なり、実施例１の700Å厚の場合にはゲート長
3.7μｍと0.7μｍの間に全くしきい値電圧の差が見
られなくなる。その結果、第１０図にみるよう
に、ゲート長のバラツキによるしきい値電圧のバ
ラツキが少なくなり、リソグラフイの自由度が高
められる。
照例における、ゲート長に対するしきい値電圧及
びそのσ値をそれぞれ示す。第９図にみるよう
に、WNxキヤツプのない対照例の場合に、ゲー
ト長3.7μｍと0.7μｍの間には350ｍＶのしきい値
電圧の差があるのに対して、実施例１の300Å厚
の場合にはしきい値電圧の差はわずかに50ｍＶと
なり、実施例１の700Å厚の場合にはゲート長
3.7μｍと0.7μｍの間に全くしきい値電圧の差が見
られなくなる。その結果、第１０図にみるよう
に、ゲート長のバラツキによるしきい値電圧のバ
ラツキが少なくなり、リソグラフイの自由度が高
められる。
実施例１で使用したタングステンナイトライド
は、高融点金属又は高融点金属合金のうちでも、
GaAsの基板に対して特に応力を生じさせないの
で好ましい。また、WNx膜６に重ねるPSG膜７
は必要に応じて被着すればよいものである。さら
に高融点金属膜又は高融点金属合金膜はシヨツト
キーメタルと同一材質とすることが特に好ましい
が、同一材質でなくともよい。
は、高融点金属又は高融点金属合金のうちでも、
GaAsの基板に対して特に応力を生じさせないの
で好ましい。また、WNx膜６に重ねるPSG膜７
は必要に応じて被着すればよいものである。さら
に高融点金属膜又は高融点金属合金膜はシヨツト
キーメタルと同一材質とすることが特に好ましい
が、同一材質でなくともよい。
実施例 ２
第５図は第二発明に対応する実施例２における
出発基板の断面図である。同図において、１は
GaAs化合物半導体基板、２はエピタキシヤル成
長又はイオン注入によつて形成された活性層、３
は積層構造ゲート電極の下層部を構成するシヨツ
トキーメタル、４はゲート電極最上層部で、実施
例１と異なるのは出発基板の段階でN+導電層が
イオン注入されていない点である。そこで第６図
のように、ゲート電極３，４を形成したGaAs基
板１全面にタングステンナイトライド（WNx）
の高融点金属合金膜６を100〜2000Åの厚さで被
着する。この場合も、上記積層ゲート電極の最上
層４はWNxに対して反応性イオンエツチング選
択性のある金属、例えばMoである。次に第７図
のように、高融点金属合金膜６を透過してN+導
電層５形成のためのイオン注入を、ゲート電極
３，４とゲート電極側面部分の合金膜６をマスク
とする自己整合法を行う。その後の製造工程は実
施例１と同じく、第３図における絶縁膜７の被着
工程、第７図の状態での活性化アニール工程、絶
縁膜７の剥離工程、反応性イオンエツチングによ
る高融点金属合金膜６の除去工程、そしてN+導
電層５のオーミツク電極形成工程を経て、実施例
１の第４図のように、MESFETが形成される。
出発基板の断面図である。同図において、１は
GaAs化合物半導体基板、２はエピタキシヤル成
長又はイオン注入によつて形成された活性層、３
は積層構造ゲート電極の下層部を構成するシヨツ
トキーメタル、４はゲート電極最上層部で、実施
例１と異なるのは出発基板の段階でN+導電層が
イオン注入されていない点である。そこで第６図
のように、ゲート電極３，４を形成したGaAs基
板１全面にタングステンナイトライド（WNx）
の高融点金属合金膜６を100〜2000Åの厚さで被
着する。この場合も、上記積層ゲート電極の最上
層４はWNxに対して反応性イオンエツチング選
択性のある金属、例えばMoである。次に第７図
のように、高融点金属合金膜６を透過してN+導
電層５形成のためのイオン注入を、ゲート電極
３，４とゲート電極側面部分の合金膜６をマスク
とする自己整合法を行う。その後の製造工程は実
施例１と同じく、第３図における絶縁膜７の被着
工程、第７図の状態での活性化アニール工程、絶
縁膜７の剥離工程、反応性イオンエツチングによ
る高融点金属合金膜６の除去工程、そしてN+導
電層５のオーミツク電極形成工程を経て、実施例
１の第４図のように、MESFETが形成される。
［発明の効果］
本製造方法によると、アニール時にGaAs基板
と直接接触するアニール保護膜はWNx等の高融
点金属又は高融点金属合金であり、アニール時に
基板内への保護膜構成原子などの拡散を少なくす
ることができる。これによりN+導電層の電気抵
抗は低減される。また、基板表面はゲート部を含
めすべて同質の材料により被覆された状態でアニ
ールされることになり、応力集中による基板内不
純物の異常拡散が抑さえられる。また、特にタン
グステン等の耐熱性合金の熱膨脹率はGaAs等の
化合物半導体の熱膨脹率と同じ程度になるため、
応力による基板表面のクラツク発生を抑さえるこ
とができる。実施例２においては、N+導電層は
合金膜を透過したスルー注入によりイオン注入さ
れるので、ゲート長が短くなるにつれて激しくな
るシヨートチヤネル効果を抑制することができ
る。
と直接接触するアニール保護膜はWNx等の高融
点金属又は高融点金属合金であり、アニール時に
基板内への保護膜構成原子などの拡散を少なくす
ることができる。これによりN+導電層の電気抵
抗は低減される。また、基板表面はゲート部を含
めすべて同質の材料により被覆された状態でアニ
ールされることになり、応力集中による基板内不
純物の異常拡散が抑さえられる。また、特にタン
グステン等の耐熱性合金の熱膨脹率はGaAs等の
化合物半導体の熱膨脹率と同じ程度になるため、
応力による基板表面のクラツク発生を抑さえるこ
とができる。実施例２においては、N+導電層は
合金膜を透過したスルー注入によりイオン注入さ
れるので、ゲート長が短くなるにつれて激しくな
るシヨートチヤネル効果を抑制することができ
る。
以上のような理由によ、本発明方法により作ら
れるMESFETは、基板面内で特性の均一性が高
いドレインコンダクタンスの大きい素子となる。
れるMESFETは、基板面内で特性の均一性が高
いドレインコンダクタンスの大きい素子となる。
第１図ないし第４図は第一発明方法の工程を説
明する素子断面図、第５図ないし第７図は第二発
明方法の主要工程を説明する素子断面図、第８図
ないし第１０図は本発明方法の効果を説明するグ
ラフである。 １……化合物半導体基板、２……活性層、３…
…シヨツトキーメタル、４……ゲート電極最上
層、５……N+導電層、６……高融点金属合金膜、
７……PSG膜、９……オーミツク電極。
明する素子断面図、第５図ないし第７図は第二発
明方法の主要工程を説明する素子断面図、第８図
ないし第１０図は本発明方法の効果を説明するグ
ラフである。 １……化合物半導体基板、２……活性層、３…
…シヨツトキーメタル、４……ゲート電極最上
層、５……N+導電層、６……高融点金属合金膜、
７……PSG膜、９……オーミツク電極。
Claims (1)
- 【特許請求の範囲】 １ 活性層及びN+導電層並びにシヨツトキー電
極が形成された化合物半導体基板の表面に高融点
金属膜又は高融点金属合金膜を被着する工程と、
該高融点金属膜又は該高融点金属合金膜をアニー
ル保護膜の一部として活性化アニールを行う工程
とを含む半導体装置の製造方法。 ２ 高融点金属膜又は高融点金属合金膜がシヨツ
トキー電極と同一材質である特許請求の範囲第１
項記載の半導体装置の製造方法。 ３ 活性層及びシヨツトキー電極が形成された化
合物半導体基板の表面に高融点金属膜又は高融点
金属合金膜を被着する工程と、該高融点金属膜又
は該高融点金属合金膜を透過してN+導電層形成
のためのイオン注入を行う工程と、該高融点金属
膜又は該高融点金属合金膜をアニール保護膜の一
部として活性化アニールを行う工程とを含む半導
体装置の製造方法。 ４ 高融点金属膜又は高融点金属合金膜がシヨツ
トキー電極と同一材質である特許請求の範囲第３
項記載の半導体装置の製造方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19735886A JPS6354774A (ja) | 1986-08-25 | 1986-08-25 | 化合物半導体装置の製造方法 |
| US07/688,711 US5187111A (en) | 1985-09-27 | 1991-04-23 | Method of manufacturing Schottky barrier gate FET |
| US07/941,151 US5405792A (en) | 1985-09-27 | 1992-09-04 | Method of manufacturing schottky barrier gate type fet |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19735886A JPS6354774A (ja) | 1986-08-25 | 1986-08-25 | 化合物半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6354774A JPS6354774A (ja) | 1988-03-09 |
| JPH0260215B2 true JPH0260215B2 (ja) | 1990-12-14 |
Family
ID=16373154
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19735886A Granted JPS6354774A (ja) | 1985-09-27 | 1986-08-25 | 化合物半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6354774A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0810706B2 (ja) * | 1986-12-04 | 1996-01-31 | 日本電信電話株式会社 | 電界効果トランジスタの製造方法 |
| EP1091393B1 (en) | 1999-02-18 | 2008-04-09 | The Furukawa Electric Co., Ltd. | Electrode for semiconductor device and its manufacturing method |
-
1986
- 1986-08-25 JP JP19735886A patent/JPS6354774A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6354774A (ja) | 1988-03-09 |
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