JPH0810706B2 - 電界効果トランジスタの製造方法 - Google Patents
電界効果トランジスタの製造方法Info
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- JPH0810706B2 JPH0810706B2 JP61289633A JP28963386A JPH0810706B2 JP H0810706 B2 JPH0810706 B2 JP H0810706B2 JP 61289633 A JP61289633 A JP 61289633A JP 28963386 A JP28963386 A JP 28963386A JP H0810706 B2 JPH0810706 B2 JP H0810706B2
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は低抵抗のゲート電極を有する電界効果トラン
ジスタの製造方法に関するものである。
ジスタの製造方法に関するものである。
電界効果トランジスタ（FET）のゲート電極には、ゲ
ート電極堆積後の熱処理時においてもゲート電極を安定
に保つために、主としてゲート電極材料には耐熱性金属
材料が用いられる。しかしながら、一般に耐熱性金属材
料は抵抗値が高いため、FFTの高周波動作を阻害する要
因となる。このため、ゲート電極の耐熱性を保ったまま
抵抗値を低減するために、耐熱性金属材料によるゲート
電極上にAu等の低抵抗金属材料を堆積した２層ゲート電
極構造が提案された。しかし、この場合には、材料の組
み合わせによっては上層の低抵抗金属材料と下層の耐熱
性金属材料が相互拡散し合金化することが問題となる。
この様な問題を解決するために、例えばAu/WSiNなど、
殆ど相互拡散を起こさない材料の組み合わせを選択する
ことや、耐熱性金属材料層と低抵抗金属材料層の間に拡
散バリア層を挿入した３層ゲート電極構造等が提案され
た。３層ゲート電極構造の具体例としては、ゲート電極
をAu/TaN/WNとし、TaNをAuの拡散バリアに利用しもの
（H.Yamagishi and M.Miyauchi:“Au/TaN/WN/GaAs Stru
cture Schottky Gate Formation for Self−Aligned Ga
As MESFET"Japanese Journal of Applied Physics.Vol.
24,No.10,1985,pp.L841）や、Au/TiN/WSi構造としてTiN
をAuの拡散バリヤとしたもの（K.Imamura等：“Au/TiN/
WSi−Gate Self−Atigned GaAs MESFETs Using Rapid T
hermal Annealing Method"Electronics Letters.Vol.2
1,No.18,1985,pp.804）等がある。
ート電極堆積後の熱処理時においてもゲート電極を安定
に保つために、主としてゲート電極材料には耐熱性金属
材料が用いられる。しかしながら、一般に耐熱性金属材
料は抵抗値が高いため、FFTの高周波動作を阻害する要
因となる。このため、ゲート電極の耐熱性を保ったまま
抵抗値を低減するために、耐熱性金属材料によるゲート
電極上にAu等の低抵抗金属材料を堆積した２層ゲート電
極構造が提案された。しかし、この場合には、材料の組
み合わせによっては上層の低抵抗金属材料と下層の耐熱
性金属材料が相互拡散し合金化することが問題となる。
この様な問題を解決するために、例えばAu/WSiNなど、
殆ど相互拡散を起こさない材料の組み合わせを選択する
ことや、耐熱性金属材料層と低抵抗金属材料層の間に拡
散バリア層を挿入した３層ゲート電極構造等が提案され
た。３層ゲート電極構造の具体例としては、ゲート電極
をAu/TaN/WNとし、TaNをAuの拡散バリアに利用しもの
（H.Yamagishi and M.Miyauchi:“Au/TaN/WN/GaAs Stru
cture Schottky Gate Formation for Self−Aligned Ga
As MESFET"Japanese Journal of Applied Physics.Vol.
24,No.10,1985,pp.L841）や、Au/TiN/WSi構造としてTiN
をAuの拡散バリヤとしたもの（K.Imamura等：“Au/TiN/
WSi−Gate Self−Atigned GaAs MESFETs Using Rapid T
hermal Annealing Method"Electronics Letters.Vol.2
1,No.18,1985,pp.804）等がある。
FETの製作工程では、通常ゲート電極形成後にセルフ
アライン技術を用いてゲート電極をマスクとして、ソー
スおよびドレイン領域に不純物をイオン注入してn+拡散
領域を形成し、これを熱処理することによって活性化し
ている。従来技術を用いた活性化アニール時のFET断面
の例を第３図（ａ）および（ｂ）に示す。第３図（ａ）
では、Au（5a）/TaN（４′ａ）/WN（4a）の３層ゲート
構造を採用し、ゲート容量成分を減少させるためにAuを
マスクとしてTaNおよびWNをサイドエッチしたFETについ
て、Ｐ添加のSiO2（6a）で全面を被覆した後、820℃で1
0秒間のランプアニールによる活性化熱処理を行ってい
る。また第３図（ｂ）では、Au（5b）/TiN（４′ｂ）/W
Si（4b）の３層ゲート構造を持つFETについて、AIN（6
b）で全面を被覆した後、900℃で６秒間のランプアニー
ルによる活性化熱処理を行っている。しかし、これらの
方法では、ゲート電極周辺の垂直壁に披着した絶縁膜が
脆弱であるため、熱処理するとゲート電極最上層の低抵
抗金属が前記垂直壁と絶縁膜の界面を介してGaAs表面に
拡散するため、ゲート電極周辺部においてサーマルピッ
トを発生しやすく、著しく歩留りを低下させていた。こ
の様なサーマルピットの発生を防ぐ方法としては、第３
図（ｃ）（特開昭61−154046）に示すように、耐熱性金
属ゲート（4c）を用いて、n+イオン注入層（3c）を活性
化熱処理した後に、絶縁膜（6c）を用いて耐熱性金属ゲ
ートの上面のみを露出させた後、Au等（5c）を披着し、
更にマスク合わせで上層の低抵抗金属ゲート電極層をパ
ターニングする方法が開示されている。この方法では前
述したサーマルピットの問題は生じないが、工程が複雑
であると同時に、下地の耐熱金属（4c）と上層のAu等
（5c）との密着性、及び導電性が不良となるといった問
題があった。
アライン技術を用いてゲート電極をマスクとして、ソー
スおよびドレイン領域に不純物をイオン注入してn+拡散
領域を形成し、これを熱処理することによって活性化し
ている。従来技術を用いた活性化アニール時のFET断面
の例を第３図（ａ）および（ｂ）に示す。第３図（ａ）
では、Au（5a）/TaN（４′ａ）/WN（4a）の３層ゲート
構造を採用し、ゲート容量成分を減少させるためにAuを
マスクとしてTaNおよびWNをサイドエッチしたFETについ
て、Ｐ添加のSiO2（6a）で全面を被覆した後、820℃で1
0秒間のランプアニールによる活性化熱処理を行ってい
る。また第３図（ｂ）では、Au（5b）/TiN（４′ｂ）/W
Si（4b）の３層ゲート構造を持つFETについて、AIN（6
b）で全面を被覆した後、900℃で６秒間のランプアニー
ルによる活性化熱処理を行っている。しかし、これらの
方法では、ゲート電極周辺の垂直壁に披着した絶縁膜が
脆弱であるため、熱処理するとゲート電極最上層の低抵
抗金属が前記垂直壁と絶縁膜の界面を介してGaAs表面に
拡散するため、ゲート電極周辺部においてサーマルピッ
トを発生しやすく、著しく歩留りを低下させていた。こ
の様なサーマルピットの発生を防ぐ方法としては、第３
図（ｃ）（特開昭61−154046）に示すように、耐熱性金
属ゲート（4c）を用いて、n+イオン注入層（3c）を活性
化熱処理した後に、絶縁膜（6c）を用いて耐熱性金属ゲ
ートの上面のみを露出させた後、Au等（5c）を披着し、
更にマスク合わせで上層の低抵抗金属ゲート電極層をパ
ターニングする方法が開示されている。この方法では前
述したサーマルピットの問題は生じないが、工程が複雑
であると同時に、下地の耐熱金属（4c）と上層のAu等
（5c）との密着性、及び導電性が不良となるといった問
題があった。
本発明の目的は、ゲート電極を低抵抗化した電界効果
トラジスタを歩留りよく製造する方法を提供することに
ある。
トラジスタを歩留りよく製造する方法を提供することに
ある。
本発明は、上層の低抵抗金属ゲート層と下層の耐熱性
金属ゲート電極層の材料を相互拡散しない組合わせを選
び、かつ、イオン注入層を活性化するための熱処理時
に、下層の耐熱性金属ゲート電極が上層の低抵抗金属ゲ
ート電極より大きな構造とすることを特徴とする。
金属ゲート電極層の材料を相互拡散しない組合わせを選
び、かつ、イオン注入層を活性化するための熱処理時
に、下層の耐熱性金属ゲート電極が上層の低抵抗金属ゲ
ート電極より大きな構造とすることを特徴とする。
従来技術ではイオン注入層を活性化するための熱処理
時に、下層の耐熱性金属ゲート電極層と上層の低抵抗金
属ゲート電極層が一致、若しくは、下層の耐熱性金属ゲ
ート電極層が上層の低抵抗金属ゲート電極層に含まれる
状態で行われている。これに対して本発明では従来技術
とは逆に上層の低抵抗金属ゲート電極層が下層の耐熱性
金属ゲート電極層に含まれる状態で熱処理が行われてい
る点が異なる。
時に、下層の耐熱性金属ゲート電極層と上層の低抵抗金
属ゲート電極層が一致、若しくは、下層の耐熱性金属ゲ
ート電極層が上層の低抵抗金属ゲート電極層に含まれる
状態で行われている。これに対して本発明では従来技術
とは逆に上層の低抵抗金属ゲート電極層が下層の耐熱性
金属ゲート電極層に含まれる状態で熱処理が行われてい
る点が異なる。
上層の低抵抗金属ゲート層と下層の耐熱性金属ゲート
電極層の材料を相互拡散しない組み合わせを選び、か
つ、上層の低抵抗金属ゲート電極層が下層の耐熱性金属
ゲート電極層に含まれた構造とすることにより、絶縁膜
を全面に被着した後熱処理を行う場合、上層の低抵抗金
属材料が下層の耐熱性金属層と絶縁膜の界面を介してGa
As表面に拡散することを防ぐことが可能になる。従っ
て、従来方法ではゲート電極周辺部に起きやすかったサ
ーマルピットの発生を防止できる。
電極層の材料を相互拡散しない組み合わせを選び、か
つ、上層の低抵抗金属ゲート電極層が下層の耐熱性金属
ゲート電極層に含まれた構造とすることにより、絶縁膜
を全面に被着した後熱処理を行う場合、上層の低抵抗金
属材料が下層の耐熱性金属層と絶縁膜の界面を介してGa
As表面に拡散することを防ぐことが可能になる。従っ
て、従来方法ではゲート電極周辺部に起きやすかったサ
ーマルピットの発生を防止できる。
〔実施例１〕 第１図は、本発明の第１の実施例を説明する素子断面
図で、11は半絶縁性GaAsの基板、12は前記GaAS基板11上
に積層されたｎ形能動層である。前記ｎ形能動層12上に
耐熱性金属ゲート電極層14として、WSi,WN,WSiN,TaSiN,
MoSiN等をスパッタ或いは窒素ガスを用いた反応性スパ
ッタ法、または、CVD法等で厚さ0.01〜1.0μｍ程度に披
着し、更に前記耐熱性金属ゲート電極層14の上に低抵抗
金属ゲート電極層15としてAu,Ag,Cu,Al等をスパッタま
たは蒸着法等により0.1〜１μｍ程度の厚さに披着す
る。但しここで耐熱性金属材料と低抵抗金属材料として
は、WSiNとAuといった相互拡散しない組み合わせを選択
する。
図で、11は半絶縁性GaAsの基板、12は前記GaAS基板11上
に積層されたｎ形能動層である。前記ｎ形能動層12上に
耐熱性金属ゲート電極層14として、WSi,WN,WSiN,TaSiN,
MoSiN等をスパッタ或いは窒素ガスを用いた反応性スパ
ッタ法、または、CVD法等で厚さ0.01〜1.0μｍ程度に披
着し、更に前記耐熱性金属ゲート電極層14の上に低抵抗
金属ゲート電極層15としてAu,Ag,Cu,Al等をスパッタま
たは蒸着法等により0.1〜１μｍ程度の厚さに披着す
る。但しここで耐熱性金属材料と低抵抗金属材料として
は、WSiNとAuといった相互拡散しない組み合わせを選択
する。
まず、低抵抗金属ゲート電極層15をイオンミリング
や、反応性イオンエッチ等によりゲート形状に加工する
（第１図（ａ））。ゲート形状となった低抵抗金属ゲー
ト電極層15をマスクとして、ソースおよびドレイン領域
13へのn+イオン注入を行う。ここでイオン注入の条件と
しては、Siイオンを50〜200KeVの加速エネルギーでドー
ズ量１〜10×1013cm-3程度である。これによりドーズ量
の1/100以上が耐熱性金属ゲート電極層14を透過して半
絶縁性基板11中に侵入してn+層13が形成される（第１図
（ｂ））。
や、反応性イオンエッチ等によりゲート形状に加工する
（第１図（ａ））。ゲート形状となった低抵抗金属ゲー
ト電極層15をマスクとして、ソースおよびドレイン領域
13へのn+イオン注入を行う。ここでイオン注入の条件と
しては、Siイオンを50〜200KeVの加速エネルギーでドー
ズ量１〜10×1013cm-3程度である。これによりドーズ量
の1/100以上が耐熱性金属ゲート電極層14を透過して半
絶縁性基板11中に侵入してn+層13が形成される（第１図
（ｂ））。
次いで、750〜1000℃、0.1秒〜30分間程度の熱処理を
行い、n+層13を活性化する。この時、上層の低抵抗金属
ゲート電極層15の熱変形を防ぐため、表面をSiO2やSiN
等の保護膜を被覆してもよい（第１図（ｃ））。
行い、n+層13を活性化する。この時、上層の低抵抗金属
ゲート電極層15の熱変形を防ぐため、表面をSiO2やSiN
等の保護膜を被覆してもよい（第１図（ｃ））。
最後に、低抵抗金属ゲート電極層15をマスクとして耐
熱性金属ゲート電極層14を反応用イオンエッチ等により
エッチングし、ゲート電極を形成した後、通常のフォト
リソグラフィー技術等を用いてオーミック電極18をソー
スおよびドレイン領域となるn+層上に形成してFETを完
成する（第１図（ｄ））。
熱性金属ゲート電極層14を反応用イオンエッチ等により
エッチングし、ゲート電極を形成した後、通常のフォト
リソグラフィー技術等を用いてオーミック電極18をソー
スおよびドレイン領域となるn+層上に形成してFETを完
成する（第１図（ｄ））。
また、オーミック電極18形成前に耐熱性金属ゲート電
極層14を0.01〜0.3μｍ程度サイドエッチすることによ
りゲート電極とn+層との容量を低減させたFET構造を作
製することが可能である（第１図（ｅ））。
極層14を0.01〜0.3μｍ程度サイドエッチすることによ
りゲート電極とn+層との容量を低減させたFET構造を作
製することが可能である（第１図（ｅ））。
上述した如く、本実施例では活性化熱処理時に半絶縁
性基板表面が、均一な耐熱性金属材料14で被覆されてい
るため、ゲート周辺部におけるサーマルピット等の発生
を防ぐことができ、ゲート電極の低抵抗化を図ったFET
を歩留りよく作製できる。
性基板表面が、均一な耐熱性金属材料14で被覆されてい
るため、ゲート周辺部におけるサーマルピット等の発生
を防ぐことができ、ゲート電極の低抵抗化を図ったFET
を歩留りよく作製できる。
〔実施例２〕 第２図は第２の実施例を示す素子断面図で、上層の低
抵抗金属ゲート電極層15を披着し、ゲート電極形状に加
工する工程までは、第１の実施例と同一である（第２図
（ａ））。
抵抗金属ゲート電極層15を披着し、ゲート電極形状に加
工する工程までは、第１の実施例と同一である（第２図
（ａ））。
次に、被膜17として、SiO2やSiN等の絶縁膜、Ti等の
金属膜、またはホトレジスト等の有機材料をCVD、スパ
ッタ、蒸着、または回転塗布等により形成する。この時
の厚さは0.1〜1.0μｍ程度である。（第２図（ｂ））。
金属膜、またはホトレジスト等の有機材料をCVD、スパ
ッタ、蒸着、または回転塗布等により形成する。この時
の厚さは0.1〜1.0μｍ程度である。（第２図（ｂ））。
該被膜17を異方性エッチング法により、低抵抗金属ゲ
ート電極層15の側壁に披着した領域17′のみを残して除
去する。これは側壁部分に堆積した被膜厚さ（tl）が、
他領域に披着した被膜厚さ（t2）よりも厚くなることを
利用している（第２図（ｃ））。
ート電極層15の側壁に披着した領域17′のみを残して除
去する。これは側壁部分に堆積した被膜厚さ（tl）が、
他領域に披着した被膜厚さ（t2）よりも厚くなることを
利用している（第２図（ｃ））。
側壁に形成された被覆17′と上層の低抵抗金属ゲート
電極層15とをマスクとして、下層の耐熱性金属ゲート電
極層14をフッ素系ガスを用いた反応性イオンエッチング
法等によりエッチングする。
電極層15とをマスクとして、下層の耐熱性金属ゲート電
極層14をフッ素系ガスを用いた反応性イオンエッチング
法等によりエッチングする。
次いで、側壁の被膜17′を公知の科学エッチまたはプ
ラズマエッチ等で除去した状態でソースおよびドレイン
領域13へｎ型不純物をイオン注入する（第２図
（ｄ））。この時、注入イオン総量の1/100以上を下層
の耐熱性金属ゲート電極層14を透過するように注入エネ
ルギーを選べば、ドレイン端での電界集中を緩和したLD
D（Lightly Doped Drain）構造とすることもできる（第
２図（ｈ））。
ラズマエッチ等で除去した状態でソースおよびドレイン
領域13へｎ型不純物をイオン注入する（第２図
（ｄ））。この時、注入イオン総量の1/100以上を下層
の耐熱性金属ゲート電極層14を透過するように注入エネ
ルギーを選べば、ドレイン端での電界集中を緩和したLD
D（Lightly Doped Drain）構造とすることもできる（第
２図（ｈ））。
イオン注入層の活性化は、SiO2,Si3N4,SiON,AIN等の
絶縁膜、または耐熱性金属の被膜を熱処理保護膜19とし
てCVD或いはスパッタ等により形成した後、700〜1100℃
で0.1秒〜30分間の熱処理により行う（第２図
（ｅ））。
絶縁膜、または耐熱性金属の被膜を熱処理保護膜19とし
てCVD或いはスパッタ等により形成した後、700〜1100℃
で0.1秒〜30分間の熱処理により行う（第２図
（ｅ））。
最後に、熱処理保護膜をRIE法等で除去した後、通常
のフォトリソグラフィー技術を用いてオーミック電極18
をソースおよびドレイン領域に形成してFETを完成する
（第２図（ｆ））。この時、オーミック電極18形成前に
下層のゲート電極となっている耐熱性金属ゲート電極層
14を、上層の低抵抗金属ゲート電極層15をマスクとして
エッチングすると、ゲート電極とn+層との寄生容量を低
減させたFETとすることができる（第２図（ｉ））。n+
層とゲート電極端との距離は工程第２図（ｃ）における
側壁の被膜17′の幅１により決定されることとなる。１
としては、0.01μｍ以上あればサーマルピットの発生を
抑止することができる。また、工程第２図（ｄ）におい
て、側壁の被膜17′を残した状態でn+イオン注入を行っ
た場合、熱処理保護膜を披着する前に側壁の被膜17′を
除去しておく必要がある。
のフォトリソグラフィー技術を用いてオーミック電極18
をソースおよびドレイン領域に形成してFETを完成する
（第２図（ｆ））。この時、オーミック電極18形成前に
下層のゲート電極となっている耐熱性金属ゲート電極層
14を、上層の低抵抗金属ゲート電極層15をマスクとして
エッチングすると、ゲート電極とn+層との寄生容量を低
減させたFETとすることができる（第２図（ｉ））。n+
層とゲート電極端との距離は工程第２図（ｃ）における
側壁の被膜17′の幅１により決定されることとなる。１
としては、0.01μｍ以上あればサーマルピットの発生を
抑止することができる。また、工程第２図（ｄ）におい
て、側壁の被膜17′を残した状態でn+イオン注入を行っ
た場合、熱処理保護膜を披着する前に側壁の被膜17′を
除去しておく必要がある。
以上説明した如く、高温の熱処理時に下層の耐熱性金
属のゲート電極が、上層の低抵抗金属ゲート電極よりも
大きな形状となっているため、ゲート電極端におけるサ
ーマルピットの発生を防止することができる。
属のゲート電極が、上層の低抵抗金属ゲート電極よりも
大きな形状となっているため、ゲート電極端におけるサ
ーマルピットの発生を防止することができる。
以上では、主としてMES型電界効果トランジスタにつ
いて説明したが、ゲート電極下に絶縁膜または半導体膜
20を用いたMOS或いはMIS型電界効果トランジスタや、２
次元電子ガスや２次元正孔ガスを用いた電界効果トラン
ジスタ等の場合も、ゲート電極形成法に関しては、全く
同一の製造工程により低抵抗のゲート電極を歩留り良く
作製することができる（第２図（ｇ））。また、本実施
例ではゲート電極層を低抵抗金属との２層とした２層ゲ
ート構成について説明したが、３層以上の構成とした場
合も同様の趣旨で最下層電極を上層電極層より大きな形
状としておけばサーマルピットの発生を防止できること
は勿論である。
いて説明したが、ゲート電極下に絶縁膜または半導体膜
20を用いたMOS或いはMIS型電界効果トランジスタや、２
次元電子ガスや２次元正孔ガスを用いた電界効果トラン
ジスタ等の場合も、ゲート電極形成法に関しては、全く
同一の製造工程により低抵抗のゲート電極を歩留り良く
作製することができる（第２図（ｇ））。また、本実施
例ではゲート電極層を低抵抗金属との２層とした２層ゲ
ート構成について説明したが、３層以上の構成とした場
合も同様の趣旨で最下層電極を上層電極層より大きな形
状としておけばサーマルピットの発生を防止できること
は勿論である。
本発明によればイオン注入層の活性化熱処理時におい
て、下層の耐熱性金属ゲート電極が上層の低抵抗金属ゲ
ート電極より大きな構造である為、上層ゲート電極の低
抵抗金属と下地材料とが脆弱な熱処理保護膜によって連
結してしまうことがない。従って、低抵抗金属と下地材
料との反応を防ぎ、ゲート電極周辺部におけるサールマ
ルピットの発生を防止することができる。以上により、
ゲート電極を低抵抗化した電界効果トランジスタを歩留
りよく作製することができる。
て、下層の耐熱性金属ゲート電極が上層の低抵抗金属ゲ
ート電極より大きな構造である為、上層ゲート電極の低
抵抗金属と下地材料とが脆弱な熱処理保護膜によって連
結してしまうことがない。従って、低抵抗金属と下地材
料との反応を防ぎ、ゲート電極周辺部におけるサールマ
ルピットの発生を防止することができる。以上により、
ゲート電極を低抵抗化した電界効果トランジスタを歩留
りよく作製することができる。
第１図（ａ）〜（ｅ），第２図（ａ）〜（ｉ）は本発明
による抵抗金属を披着したFETの製造工程を示す素子断
面図，第３図（ａ）（ｂ）（ｃ）は、従来の低抵抗金属
を披着した耐熱ゲートFETの素子断面図。 1a〜c,11……半絶縁性基板、2a〜c,12……チャネル層、
3a〜c,13……高濃度イオン注入層、4a〜c,14……耐熱性
金属ゲート電極層、４′a,4′ｂ……Auの拡散バリヤ、5
a〜c,15……低抵抗金属ゲート電極層、6a〜c,16,19……
熱処理保護膜、17,17′……側壁形成用被膜、18……オ
ーミック電極、20……絶縁膜又は半導体膜。
による抵抗金属を披着したFETの製造工程を示す素子断
面図，第３図（ａ）（ｂ）（ｃ）は、従来の低抵抗金属
を披着した耐熱ゲートFETの素子断面図。 1a〜c,11……半絶縁性基板、2a〜c,12……チャネル層、
3a〜c,13……高濃度イオン注入層、4a〜c,14……耐熱性
金属ゲート電極層、４′a,4′ｂ……Auの拡散バリヤ、5
a〜c,15……低抵抗金属ゲート電極層、6a〜c,16,19……
熱処理保護膜、17,17′……側壁形成用被膜、18……オ
ーミック電極、20……絶縁膜又は半導体膜。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/812 29/872 Ｈ０１Ｌ 29/48 Ｄ 29/78 ３０１ Ｐ
Claims (1)
- 【請求項１】半導体基板上に上層が低抵抗金属層で下層
が耐熱性金属層よりなる２層ゲート電極を作製し、該ゲ
ート電極をマスクにして不純物のイオン注入を行いソー
スおよびドレイン領域を形成し、その後熱処理により前
記ソースおよびドレイン領域を活性化する電界効果トラ
ンジスタの製造方法において、前記２層ゲート電極の作
製時に下層の耐熱性金属層を上層の低抵抗金属層より大
きくする工程を設けるとともに、その後活性化のための
熱処理を行うことを特徴とする電界効果トランジスタの
製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61289633A JPH0810706B2 (ja) | 1986-12-04 | 1986-12-04 | 電界効果トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61289633A JPH0810706B2 (ja) | 1986-12-04 | 1986-12-04 | 電界効果トランジスタの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63142681A JPS63142681A (ja) | 1988-06-15 |
| JPH0810706B2 true JPH0810706B2 (ja) | 1996-01-31 |
Family
ID=17745761
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61289633A Expired - Fee Related JPH0810706B2 (ja) | 1986-12-04 | 1986-12-04 | 電界効果トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0810706B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0822998A (ja) * | 1994-07-06 | 1996-01-23 | Mitsubishi Electric Corp | 半導体装置、及びその製造方法 |
| JP2006097099A (ja) * | 2004-09-30 | 2006-04-13 | Tri Chemical Laboratory Inc | 膜形成材料、膜形成方法、及び素子 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59171171A (ja) * | 1983-03-17 | 1984-09-27 | Fujitsu Ltd | 化合物半導体装置の製造方法 |
| JPS6354774A (ja) * | 1986-08-25 | 1988-03-09 | Toshiba Corp | 化合物半導体装置の製造方法 |
-
1986
- 1986-12-04 JP JP61289633A patent/JPH0810706B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63142681A (ja) | 1988-06-15 |
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