JPH033932B2 - - Google Patents
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- JPH033932B2 JPH033932B2 JP58164717A JP16471783A JPH033932B2 JP H033932 B2 JPH033932 B2 JP H033932B2 JP 58164717 A JP58164717 A JP 58164717A JP 16471783 A JP16471783 A JP 16471783A JP H033932 B2 JPH033932 B2 JP H033932B2
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/80—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier
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Description
【発明の詳細な説明】
(a) 発明の技術分野
本発明は半導体装置に係り、特に化合物半導体
よりなるMESFETの高耐圧構造及びその製造方
法に関する。
よりなるMESFETの高耐圧構造及びその製造方
法に関する。
(b) 従来技術と問題点
現在化合物半導体例えばガリウム・砒素
（GaAs）を用いたMESFETを基本素子とする
GaAs集積回路装置（IC）の開発が盛んに行われ
ている。このGaAs MESFETはシリコン（Si）
を用いて作製されたICに較べて高速で動作する
ことから、近い将来GaAs LSIが実用化されるこ
とが期待されている。GaAs ICを構成するため
の基本体素子であるGaAs MESFETには、ゲー
ト電極がn+チヤネル層にセルフアラインされた
セルフアライン型FET、例えばタングステン・
シリサイド（WSi）ゲート・セルフアライン型
FETが、Gmが高く且つ構造が簡単であることか
ら非常に有望視されている。しかしながらこれら
のセルフアライン型FETには、ゲート電極材料
のWSiが高抵抗であることから、通常のアルミニ
ウム（Al）或いはチタン・白金・金（TiPtAu）
からなるゲートに較べてゲート抵抗が100〜200倍
も高いこと、更に第１図に示すように上記WSiよ
りなるゲート電極１をマスクとして所定の不純物
例えばSiをイオン注入し、これを加熱処理により
活性化してソース領域２及びドレイン領域３を形
成する際に、上記注入されたSiイオンが横方向に
拡散するため、チヤネル長ｌが0.25〜0.5〔μｍ〕
というようなサブミクロンの素子を形成すること
が困難である。
（GaAs）を用いたMESFETを基本素子とする
GaAs集積回路装置（IC）の開発が盛んに行われ
ている。このGaAs MESFETはシリコン（Si）
を用いて作製されたICに較べて高速で動作する
ことから、近い将来GaAs LSIが実用化されるこ
とが期待されている。GaAs ICを構成するため
の基本体素子であるGaAs MESFETには、ゲー
ト電極がn+チヤネル層にセルフアラインされた
セルフアライン型FET、例えばタングステン・
シリサイド（WSi）ゲート・セルフアライン型
FETが、Gmが高く且つ構造が簡単であることか
ら非常に有望視されている。しかしながらこれら
のセルフアライン型FETには、ゲート電極材料
のWSiが高抵抗であることから、通常のアルミニ
ウム（Al）或いはチタン・白金・金（TiPtAu）
からなるゲートに較べてゲート抵抗が100〜200倍
も高いこと、更に第１図に示すように上記WSiよ
りなるゲート電極１をマスクとして所定の不純物
例えばSiをイオン注入し、これを加熱処理により
活性化してソース領域２及びドレイン領域３を形
成する際に、上記注入されたSiイオンが横方向に
拡散するため、チヤネル長ｌが0.25〜0.5〔μｍ〕
というようなサブミクロンの素子を形成すること
が困難である。
そこでかかる難点を解消することを目的とし
て、第２図に示す如く半導体活性層１２上に、該
活性層１２にシヨツトキ接触する高融点金属の硅
化物層１３と、その上に配置された中間層１４
と、その上に配置された高導電性金属層１５との
積層体からなるゲート電極を配設し、更に前記活
性層１２上にゲート電極を挟んで対向配置された
一対の導電性半導体領域１６を備えた半導体装置
が提唱されている。なお同図において１１は例え
ばGaAsのような化合物半導体よりなる半絶縁性
基板である。
て、第２図に示す如く半導体活性層１２上に、該
活性層１２にシヨツトキ接触する高融点金属の硅
化物層１３と、その上に配置された中間層１４
と、その上に配置された高導電性金属層１５との
積層体からなるゲート電極を配設し、更に前記活
性層１２上にゲート電極を挟んで対向配置された
一対の導電性半導体領域１６を備えた半導体装置
が提唱されている。なお同図において１１は例え
ばGaAsのような化合物半導体よりなる半絶縁性
基板である。
化合物半導体MESFETを上記構造とすること
により、ゲート抵抗が小さくなりまた注入イオン
の横方向拡散の問題も除去され、微細パターンの
MESFETを容易に製作することが出来ると目さ
れていた。
により、ゲート抵抗が小さくなりまた注入イオン
の横方向拡散の問題も除去され、微細パターンの
MESFETを容易に製作することが出来ると目さ
れていた。
ところが上記構造ではゲート電極を挟んで対向
配置された一対の導電性半導体領域１６の端部
が、ゲート電極の最下層の高融点金属層１２と接
触してゲートとソース或いはドレインとの間の耐
圧が損なわれるという問題がある。このような耐
圧低下の現象は１枚の基板内の場所により、或い
は特定の基板に発生するので、これの制御は極め
て困難である。そこでこの難点を解消するために
は、導電性半導体領域１６の表面層をエツチング
除去し、高融点金属層１３との間に僅かな間隙を
設けることが必要となる。しかしこの作業は煩雑
で細心の注意が必要であり、またこのエツチング
量の制御は必ずしも容易ではない。
配置された一対の導電性半導体領域１６の端部
が、ゲート電極の最下層の高融点金属層１２と接
触してゲートとソース或いはドレインとの間の耐
圧が損なわれるという問題がある。このような耐
圧低下の現象は１枚の基板内の場所により、或い
は特定の基板に発生するので、これの制御は極め
て困難である。そこでこの難点を解消するために
は、導電性半導体領域１６の表面層をエツチング
除去し、高融点金属層１３との間に僅かな間隙を
設けることが必要となる。しかしこの作業は煩雑
で細心の注意が必要であり、またこのエツチング
量の制御は必ずしも容易ではない。
(c) 発明の目的
本発明はかかる問題点を解消するためになされ
たものであつて、ゲート抵抗が低く且つ横方向拡
散をきわめて小さく、しかもゲートとソース、ド
レイン間の耐圧が低下する虞のない半導体装置の
構造及び製造方法を提供することを目的とする。
たものであつて、ゲート抵抗が低く且つ横方向拡
散をきわめて小さく、しかもゲートとソース、ド
レイン間の耐圧が低下する虞のない半導体装置の
構造及び製造方法を提供することを目的とする。
(d) 発明の構成
この目的は、半導体活性層と該活性層にシヨツ
トキ接触し第１の幅を有する高融点金属の硅化物
層と該高融点金属の硅化物層上に配置され、該第
１の幅より大きい第２の幅を有し且つ該高融点金
属の硅化物層より導電性の高い導電性金属層との
積層体からなるゲート電極と、前記高融点金属の
硅化物層の側壁面を被覆し、且つ前記導電性金属
層直下の領域に存在する絶縁膜と、ゲート電極及
び絶縁層の両側に並設されたソース、ドレイン領
域とを備えた構造としたこと、及び半導体基板の
一面に形成された活性層表面上に高融点金属の硅
化物層を形成する工程と、該硅化物層上の所定領
域に第２の幅を有し且つ高融点金属の硅化物層よ
り導電性の高い導電性金属層を形成する工程と、
該導電性金属層をマスクとして前記高融点金属の
硅化物層をエツチングするとともに、該硅化物層
にサイドエツチングを施し、第２の幅より小さい
第１の幅を有する該硅化物層と該第２の幅を有す
る前記導電性金属層との積層体からなるゲート電
極を形成する工程と、該ゲート電極表面を含む前
記活性層上に絶縁層を形成する工程と、前記導電
性金属層をマスクとして方向性のあるエツチング
を行ない前記高融点金属の硅化物層の側壁面部で
かつ前記導電性金属層直下の領域にある絶縁膜を
残して前記絶縁層を除去する工程と、該ゲート電
極及び該絶縁層の両側にソース、ドレイン領域を
形成する工程を行なうことにより達成される。
トキ接触し第１の幅を有する高融点金属の硅化物
層と該高融点金属の硅化物層上に配置され、該第
１の幅より大きい第２の幅を有し且つ該高融点金
属の硅化物層より導電性の高い導電性金属層との
積層体からなるゲート電極と、前記高融点金属の
硅化物層の側壁面を被覆し、且つ前記導電性金属
層直下の領域に存在する絶縁膜と、ゲート電極及
び絶縁層の両側に並設されたソース、ドレイン領
域とを備えた構造としたこと、及び半導体基板の
一面に形成された活性層表面上に高融点金属の硅
化物層を形成する工程と、該硅化物層上の所定領
域に第２の幅を有し且つ高融点金属の硅化物層よ
り導電性の高い導電性金属層を形成する工程と、
該導電性金属層をマスクとして前記高融点金属の
硅化物層をエツチングするとともに、該硅化物層
にサイドエツチングを施し、第２の幅より小さい
第１の幅を有する該硅化物層と該第２の幅を有す
る前記導電性金属層との積層体からなるゲート電
極を形成する工程と、該ゲート電極表面を含む前
記活性層上に絶縁層を形成する工程と、前記導電
性金属層をマスクとして方向性のあるエツチング
を行ない前記高融点金属の硅化物層の側壁面部で
かつ前記導電性金属層直下の領域にある絶縁膜を
残して前記絶縁層を除去する工程と、該ゲート電
極及び該絶縁層の両側にソース、ドレイン領域を
形成する工程を行なうことにより達成される。
(e) 発明の実施例
以下本発明の一実施例を図面を参照しながら説
明する。
明する。
第３図ａ〜ｅは本発明の一実施例をその製造工
程とともに示す要部断面図である。同図において
前記第２図と同一部分は同一符号を付して説明す
る。
程とともに示す要部断面図である。同図において
前記第２図と同一部分は同一符号を付して説明す
る。
〔第３図ａ参照〕
化合物半導体例えばGaAsよりなる半絶縁性基
板１１の表層部の素子形成領域に、シリコン
（Si）イオンを例えば注入エネルギ59〔keV〕程
度、ドーズ量1.7×1012〔cm-2〕程度に選択的に注
入し、次いで例えば温度850〔℃〕、時間15分間程
度の活性化熱処理を行うことによつて、厚さ凡そ
0.1〔μｍ〕、不純物濃度凡そ１×1017〔cm-3〕のｎ
型活性層１２を形成する。
板１１の表層部の素子形成領域に、シリコン
（Si）イオンを例えば注入エネルギ59〔keV〕程
度、ドーズ量1.7×1012〔cm-2〕程度に選択的に注
入し、次いで例えば温度850〔℃〕、時間15分間程
度の活性化熱処理を行うことによつて、厚さ凡そ
0.1〔μｍ〕、不純物濃度凡そ１×1017〔cm-3〕のｎ
型活性層１２を形成する。
次いでこのｎ型活性層１２上に、スパツタ法を
用いて凡そ2000〔Å〕の厚さのタングステンシリ
サイド（WSi）層１３のような高融点金属の硅化
物層と、反応性スパツタ法により厚さ250〜400
〔Å〕の窒化チタン（TiN）層１４のような中間
層とを形成し、更にその上に真空蒸着法により厚
さ凡そ2000〔Å〕の金（Au）のような高導電性金
属層１５を形成することにより、三重層を形成す
る。次いで上記Au層１５上に選択的に二酸化シ
リコン（SiO2）からなるマスク層（図示せず）
を形成してゲート電極形成領域を被覆し、このマ
スク層を用いて上記三重層のうちAu層１５と
TiN層１４をイオンミリング法により選択的に
除去する。なお中間層となるTiN層１４はWSi１
３とAu層１５との密着性を良くし、更にAuが
WSi層中に拡散しないために形成してある。
用いて凡そ2000〔Å〕の厚さのタングステンシリ
サイド（WSi）層１３のような高融点金属の硅化
物層と、反応性スパツタ法により厚さ250〜400
〔Å〕の窒化チタン（TiN）層１４のような中間
層とを形成し、更にその上に真空蒸着法により厚
さ凡そ2000〔Å〕の金（Au）のような高導電性金
属層１５を形成することにより、三重層を形成す
る。次いで上記Au層１５上に選択的に二酸化シ
リコン（SiO2）からなるマスク層（図示せず）
を形成してゲート電極形成領域を被覆し、このマ
スク層を用いて上記三重層のうちAu層１５と
TiN層１４をイオンミリング法により選択的に
除去する。なお中間層となるTiN層１４はWSi１
３とAu層１５との密着性を良くし、更にAuが
WSi層中に拡散しないために形成してある。
〔第３図ｂ参照〕
次いで上記Au層１５及びTiN層１４をマスク
とし、四弗化炭素（CF4）を反応ガスに用いて反
応性イオンエツチング法を施し、WSi層１３を選
択的に除去する。このとき反応圧力を３〜５
〔Pa〕程度と、通常用いられる圧力の0.6〔Pa〕程
度より大幅に高くする。かくすると図示したよう
にサイドエツチングが進み、WSi層１３はその上
層のAu層１５及びTiN層１４より僅か小さくす
ることが出来る。
とし、四弗化炭素（CF4）を反応ガスに用いて反
応性イオンエツチング法を施し、WSi層１３を選
択的に除去する。このとき反応圧力を３〜５
〔Pa〕程度と、通常用いられる圧力の0.6〔Pa〕程
度より大幅に高くする。かくすると図示したよう
にサイドエツチングが進み、WSi層１３はその上
層のAu層１５及びTiN層１４より僅か小さくす
ることが出来る。
〔第３図ｃ参照〕
次いで化学気相成長法（CVD法）を用いて全
面に二酸化シリコン（SiO2）膜１７を形成する。
面に二酸化シリコン（SiO2）膜１７を形成する。
〔第３図ｄ参照〕
次いで三弗化メタン（CHF3）を用いて反応性
スパツタ法を施し、上記SiO2膜１７の不要部を
除去する。本工程ではAu層１５及びTiN層１４
はエツチングされないので、これらの直下部の
SiO2膜１７は除去されることなく残留し、WSi
層１３の側壁部を被覆することとなる。
スパツタ法を施し、上記SiO2膜１７の不要部を
除去する。本工程ではAu層１５及びTiN層１４
はエツチングされないので、これらの直下部の
SiO2膜１７は除去されることなく残留し、WSi
層１３の側壁部を被覆することとなる。
〔第３図ｅ参照〕
このようにWSi層１３の側壁部をSiO2膜１６
によつて被覆した状態で、通常の如く金属化学気
相成長法（MO−CVD法）によりn+型GaAs層１
６を選択成長させる。
によつて被覆した状態で、通常の如く金属化学気
相成長法（MO−CVD法）によりn+型GaAs層１
６を選択成長させる。
本実施例では上記WSi層１３の側壁面がSiO2
膜１７により被覆されているので、本工程で成長
したn+型GaAs層１６の端部が直接WSi層１３と
接触することがなく、従つて前述したようなゲー
トとソース或いはドレインとの耐圧低下を生じる
ことがない。
膜１７により被覆されているので、本工程で成長
したn+型GaAs層１６の端部が直接WSi層１３と
接触することがなく、従つて前述したようなゲー
トとソース或いはドレインとの耐圧低下を生じる
ことがない。
上記一実施例はGaAs MESFETを製作する例
を掲げて説明したが、本発明はこれに限定される
ものではなく、他の半導体装置を製作する場合に
も用いることが出来る。
を掲げて説明したが、本発明はこれに限定される
ものではなく、他の半導体装置を製作する場合に
も用いることが出来る。
例えば高電子易動度半導体装置（HEMT）を
本発明により製作することも可能であり、また
GaAs以外の化合物半導体を用いて半導体装置を
製作する場合にも本発明を適用し得る。
本発明により製作することも可能であり、また
GaAs以外の化合物半導体を用いて半導体装置を
製作する場合にも本発明を適用し得る。
なお、本実施例では絶縁膜としてSiO2膜を用
いたが、シリコンナイトライド（Si3N4）、アル
ミニウムナイトライド（AlN）等を用いても良
い。
いたが、シリコンナイトライド（Si3N4）、アル
ミニウムナイトライド（AlN）等を用いても良
い。
(f) 発明の効果
以上説明した如く本発明により、ゲート抵抗が
低く且つ横方向拡散をきわめて小さく、しかもゲ
ートとソース、ドレイン間の耐圧が低下する虞の
ない半導体装置及びその製造方法が提供された。
低く且つ横方向拡散をきわめて小さく、しかもゲ
ートとソース、ドレイン間の耐圧が低下する虞の
ない半導体装置及びその製造方法が提供された。
さらに、本発明によれば、リングラフイ技術や
ゲートエツチング技術により限界幅が決められる
ゲート電極の幅を、サイドエツチング法によりさ
らに狭くすることができ、よりシヨートチヤネル
のFETを得ることができる。そのため、ゲート
側壁に絶縁膜を形成しても実効的なゲート幅（ソ
ース領域とドレイン領域との距離）が大きくなる
ような弊害はない。
ゲートエツチング技術により限界幅が決められる
ゲート電極の幅を、サイドエツチング法によりさ
らに狭くすることができ、よりシヨートチヤネル
のFETを得ることができる。そのため、ゲート
側壁に絶縁膜を形成しても実効的なゲート幅（ソ
ース領域とドレイン領域との距離）が大きくなる
ような弊害はない。
第１図及び第２図は従来の半導体装置の難点を
説明するための要部断面図、第３図は本発明の一
実施例をその製造工程とともに示す要部断面図で
ある。 図において、１１は化合物半導体よりなる半絶
縁性基板、１２は半導体活性層、１３は高融点金
属の硅化物層、１４は中間層、１５は高導電性金
属層、１６は導電性半導体領域、１７は二酸化シ
リコン（SiO2）膜を示す。
説明するための要部断面図、第３図は本発明の一
実施例をその製造工程とともに示す要部断面図で
ある。 図において、１１は化合物半導体よりなる半絶
縁性基板、１２は半導体活性層、１３は高融点金
属の硅化物層、１４は中間層、１５は高導電性金
属層、１６は導電性半導体領域、１７は二酸化シ
リコン（SiO2）膜を示す。
Claims (1)
- 【特許請求の範囲】 １ 該活性層にシヨツトキ接触し第一の幅を有す
る高融点金属の硅化物層と、該高融点金属の硅化
物層上に配置され、該第一の幅より大きい第二の
幅を有し且つ該高融点金属の硅化物層より導電性
の高い導電性金属層との積層体からなるゲート電
極と、 前記高融点金属の硅化物層の側壁面を被覆し、
且つ、前記導電性金属層直下の領域に存在する絶
縁膜と、 該ゲート電極及び絶縁層の両側に並設されたソ
ース、ドレイン領域とを備えたことを特徴とする
半導体装置。 ２ 半導体基板の一面に形成された活性層表面上
に高融点金属の硅化物層を形成する工程と、 該硅化物層上の所定領域に第２の幅を有し且つ
該高融点金属の硅化物層より導電性の高い導電性
金属層を形成する工程と、 該導電性金属層をマスクとして前記高融点金属
の硅化物層をエツチングするとともに、該硅化物
層にサイドエツチングを施し、該第２の幅より小
さい第１の幅を有する該硅化物層と、該第２の幅
を有する前記導電性金属層との積層体からなるゲ
ート電極を形成する工程と、 該ゲート電極表面を含む前記活性層上に絶縁層
を形成する工程と、 前記導電性金属層をマスクとして方向性のある
エツチングを行ない、前記高融点金属の硅化物層
の側壁面部で、かつ前記導電性金属層直下の領域
にある絶縁膜を残して前記絶縁層を除去する工程
と、 該ゲート電極及び該絶縁層の両側にソース、ド
レイン領域を形成する工程 とを含むことを特徴とする半導体装置の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16471783A JPS6055671A (ja) | 1983-09-06 | 1983-09-06 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16471783A JPS6055671A (ja) | 1983-09-06 | 1983-09-06 | 半導体装置及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6055671A JPS6055671A (ja) | 1985-03-30 |
| JPH033932B2 true JPH033932B2 (ja) | 1991-01-21 |
Family
ID=15798546
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16471783A Granted JPS6055671A (ja) | 1983-09-06 | 1983-09-06 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6055671A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62169483A (ja) * | 1986-01-22 | 1987-07-25 | Sumitomo Electric Ind Ltd | シヨツトキゲ−ト電界効果トランジスタの構造及び製造方法 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59188978A (ja) * | 1983-04-11 | 1984-10-26 | Hitachi Ltd | シヨツトキゲ−ト型ｆｅｔの製造方法 |
| JPS59222965A (ja) * | 1983-06-02 | 1984-12-14 | Nec Corp | シヨツトキ−障壁ゲ−ト型電界効果トランジスタの製造方法 |
-
1983
- 1983-09-06 JP JP16471783A patent/JPS6055671A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59188978A (ja) * | 1983-04-11 | 1984-10-26 | Hitachi Ltd | シヨツトキゲ−ト型ｆｅｔの製造方法 |
| JPS59222965A (ja) * | 1983-06-02 | 1984-12-14 | Nec Corp | シヨツトキ−障壁ゲ−ト型電界効果トランジスタの製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6055671A (ja) | 1985-03-30 |
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