JPS59181676A - 半導体装置 - Google Patents
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Classifications
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
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- H01L29/80—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（１）発明の技術分野
本発明は半導体装置に関する。特に、ゲート抵抗が低く
され、雑音レベルが低くされた、セルファライン構造の
ガリウムヒ素（ＧａＡｓ）電界効果トランジスタに関す
る。
され、雑音レベルが低くされた、セルファライン構造の
ガリウムヒ素（ＧａＡｓ）電界効果トランジスタに関す
る。
（２）技術の背景
ガリウムヒ素（ＧａＡｓ）は電子移動度が大きいので、
高い動作速度を要求される半導体装置の材料として好適
である。一方、マイクロ波用の電界効果トランジスタに
おいては、伝達コンダクタンス（ｇｍ）が大きく、ソー
ス領域の抵抗（Ｒｓ）とゲート電極の抵抗（Ｒ）が小さ
いことか望ましい。更に、構造画には、セルファライン
構造が有利である。セルファライン構造においてはソー
ス領域の抵抗（Ｒｓ）を小さくすることが容易であり伝
達コンダクタンス（ｇｍ）を大きくすることが容易であ
り、ソース領域表面の表面空乏層の影響も受けにくく、
雑音レベルの低下が容易だからである。
高い動作速度を要求される半導体装置の材料として好適
である。一方、マイクロ波用の電界効果トランジスタに
おいては、伝達コンダクタンス（ｇｍ）が大きく、ソー
ス領域の抵抗（Ｒｓ）とゲート電極の抵抗（Ｒ）が小さ
いことか望ましい。更に、構造画には、セルファライン
構造が有利である。セルファライン構造においてはソー
ス領域の抵抗（Ｒｓ）を小さくすることが容易であり伝
達コンダクタンス（ｇｍ）を大きくすることが容易であ
り、ソース領域表面の表面空乏層の影響も受けにくく、
雑音レベルの低下が容易だからである。
（３）従来技術と問題点
セルファライン構造のガリウムヒ素（Ｇ ａ Ａ ｓ
） 電界効果トランジスタは、」−記のとおり、多くの
利点を有しているが、ゲート電極をマスクとしてソース
領域・トレイン領域に不純物を導入することか一般であ
り、その導入された不純物を活性化するためのアニール
工程が求められることが一般であるから、ケート電極の
材料にはこのアニール工程に酎える高融点金属のシリサ
イドが使用されることが好ましく、むしろ、必須である
。
） 電界効果トランジスタは、」−記のとおり、多くの
利点を有しているが、ゲート電極をマスクとしてソース
領域・トレイン領域に不純物を導入することか一般であ
り、その導入された不純物を活性化するためのアニール
工程が求められることが一般であるから、ケート電極の
材料にはこのアニール工程に酎える高融点金属のシリサ
イドが使用されることが好ましく、むしろ、必須である
。
その結果、従来技術におけるセルファライン構造のガリ
ウムヒ素（ＧａＡｓ）電界効果ｌ・ランジスタには、下
記の如き欠点が避は難い。
ウムヒ素（ＧａＡｓ）電界効果ｌ・ランジスタには、下
記の如き欠点が避は難い。
（イ）高融点金属のシリサイドを使用するため、ケート
電極部の抵抗が高い。
電極部の抵抗が高い。
（ロ）ケート電極の抵抗の減少を目的として、ケート電
極材料としてタングステンシリサイド（ＷＳｉ）と金（
Ａｕ）との二重層を使用すると、活性化−［稈において
、金（Ａｕ）とタングステンシリサイド（ＷＳｉ）とが
反応して合金どなり、ショットキ特性が劣化して電界効
果トランジスタとして機能しなくなる。
極材料としてタングステンシリサイド（ＷＳｉ）と金（
Ａｕ）との二重層を使用すると、活性化−［稈において
、金（Ａｕ）とタングステンシリサイド（ＷＳｉ）とが
反応して合金どなり、ショットキ特性が劣化して電界効
果トランジスタとして機能しなくなる。
（ハ）ソース領域、トレイン領域に導入された不純物の
活性化のだめのアニール工程において、ゲート電極の下
部領域に向って横方向拡散が発生して、特に、ケート長
が１〔μｍ〕以下の場合ケ−１・電極下部領域において
ソース・ドレインの短絡か発生し易い。
活性化のだめのアニール工程において、ゲート電極の下
部領域に向って横方向拡散が発生して、特に、ケート長
が１〔μｍ〕以下の場合ケ−１・電極下部領域において
ソース・ドレインの短絡か発生し易い。
（４）発明の目的
本発明の目的はゲート抵抗（Ｒ）が低減され、史にはソ
ース抵抗（Ｒｓ）の低減もｕＪ能なセルファライン構造
のガリウムヒ素（ＧａＡｓ）電界効果トランジスタを提
供することにある。
ース抵抗（Ｒｓ）の低減もｕＪ能なセルファライン構造
のガリウムヒ素（ＧａＡｓ）電界効果トランジスタを提
供することにある。
（５）発明の構成
」二足の１」的は、−導電型を有する半導体活性領域上
に、；ｉｊ記活性領域にショットキー接触する間融、・
Ｕ金属の硅化物層と前記高融点金属の硅化物層」二に配
置された中間層と前記中間層」二に配置された高導電性
金属層との積層体からなるゲート電極が配設されてなる
ことを特徴とする半導体装乙により達成される。
に、；ｉｊ記活性領域にショットキー接触する間融、・
Ｕ金属の硅化物層と前記高融点金属の硅化物層」二に配
置された中間層と前記中間層」二に配置された高導電性
金属層との積層体からなるゲート電極が配設されてなる
ことを特徴とする半導体装乙により達成される。
本発明は、（イ）ケート電極材料として、７００〔°Ｃ
〕程度の高温に酎えるタングステンシリサイ）・（、Ｗ
Ｓｉ）等の高融点金属の硅化物層と、劫化チタン（Ｔｉ
Ｎ）又はチタンタンクステン（Ｔｉ−Ｗ）層等の中１１
４ｊ層と金（Ａｕ）等の高４電性金属層とのｉｔ’ｉ層
体を使用してケート抵抗（Ｒｓ）を減少し、更には、（
ロ）ゲート電極によって覆われない活性領域」二、すな
わち、該活性領域のソース領域、ドレイン領域に相当す
る領域上にｎ＋型ガリウムヒ素（１” ＧａＡｓ）
Ａ’Ｗよリナルコンタクト層を形成シ、該コンタクト層
上に電極金属層を配設してソース抵抗（Ｒｓ）の減少を
可能とするものである。
〕程度の高温に酎えるタングステンシリサイ）・（、Ｗ
Ｓｉ）等の高融点金属の硅化物層と、劫化チタン（Ｔｉ
Ｎ）又はチタンタンクステン（Ｔｉ−Ｗ）層等の中１１
４ｊ層と金（Ａｕ）等の高４電性金属層とのｉｔ’ｉ層
体を使用してケート抵抗（Ｒｓ）を減少し、更には、（
ロ）ゲート電極によって覆われない活性領域」二、すな
わち、該活性領域のソース領域、ドレイン領域に相当す
る領域上にｎ＋型ガリウムヒ素（１” ＧａＡｓ）
Ａ’Ｗよリナルコンタクト層を形成シ、該コンタクト層
上に電極金属層を配設してソース抵抗（Ｒｓ）の減少を
可能とするものである。
（６）発明の実施例
以下図面を参照しつつ、本発明の一実施例に係るセルフ
ァライン構造のガリウムヒ素（ＧａＡｓ）電界効果Ｉ・
ランジスタの製造工程を説明し、本発明（７） ４’ｌ
成を更に明らかにする。
ァライン構造のガリウムヒ素（ＧａＡｓ）電界効果Ｉ・
ランジスタの製造工程を説明し、本発明（７） ４’ｌ
成を更に明らかにする。
第１図参照
半絶縁性ガリウムヒ素（ＧａＡｓ）基板１の素子形成予
定領域以外の領域を二酸化シリコン（Ｓ ＋ ０２）等
のマスク層２をもって覆い、素子形成予定領域にシリコ
ン（ｓｌ）等のｎ型不純物をイオン注入し、８５０
（°ｃ）程度の温度をもって活性化して、１ｏ１６〔ｃ
ｍ〕程度の濃度をイーｆするｎ型領域３を深さ１．００
０〔λ〕程度に形成する。
定領域以外の領域を二酸化シリコン（Ｓ ＋ ０２）等
のマスク層２をもって覆い、素子形成予定領域にシリコ
ン（ｓｌ）等のｎ型不純物をイオン注入し、８５０
（°ｃ）程度の温度をもって活性化して、１ｏ１６〔ｃ
ｍ〕程度の濃度をイーｆするｎ型領域３を深さ１．００
０〔λ〕程度に形成する。
第２図参照
弗酪（）ＩＦ）等を利用して、マスク層２を除去した後
、ス” ツタｉ’Ａヲ使用１． テ１，０００−２，０
００ （λ〕厚のタングステンシリサイド（ＷＳｉ）
層４と２００〜５００ （Ｘ）厚の窒化チタン（Ｔｉ
Ｎ）層５とを形成する。更に真空蒸着法を使用して２．
０００〜３，０００（Ａ）厚の金（Ａｕ）層６を形成し
て三重層を形成する。次いで、三弗化メタン（ＣＨＦ５
）を使用してなす［・ライエンチング法を使用して形成
した二酸化シリコン（Ｓ１０２）からなるマスク層７に
よりゲート電極形成予定領域を覆い、このマスク層７を
使用して、上記の三重層のうち金（Ａｕ）層６と窒化チ
タン（ＴｉＮ ）層５をイオンミリング法により、又、
タングステンシリサイド（ＷＳｉ）層４を四弗化ｔｘ
！ （ＣＦ ４）と酸素（ｏ２）とを反応性ガスとする
りアクティブイオンエンチング法により、それぞれ″除
去して、図示するごときゲーｉ・電極８を形成する。
、ス” ツタｉ’Ａヲ使用１． テ１，０００−２，０
００ （λ〕厚のタングステンシリサイド（ＷＳｉ）
層４と２００〜５００ （Ｘ）厚の窒化チタン（Ｔｉ
Ｎ）層５とを形成する。更に真空蒸着法を使用して２．
０００〜３，０００（Ａ）厚の金（Ａｕ）層６を形成し
て三重層を形成する。次いで、三弗化メタン（ＣＨＦ５
）を使用してなす［・ライエンチング法を使用して形成
した二酸化シリコン（Ｓ１０２）からなるマスク層７に
よりゲート電極形成予定領域を覆い、このマスク層７を
使用して、上記の三重層のうち金（Ａｕ）層６と窒化チ
タン（ＴｉＮ ）層５をイオンミリング法により、又、
タングステンシリサイド（ＷＳｉ）層４を四弗化ｔｘ
！ （ＣＦ ４）と酸素（ｏ２）とを反応性ガスとする
りアクティブイオンエンチング法により、それぞれ″除
去して、図示するごときゲーｉ・電極８を形成する。
第３図参照
二酸化シリコン（Ｓｉ２０）からなるマスク層７を除去
することなく、メタルオーガニンク化学気相成長（ＭＯ
−Ｃ：ＶＤ）法を使用して、ｎ＋型ガリウムヒ素（ｎ＋
−ＧａＡｓ） 層９ ヲ２，０００−４，０００ （
Ａｌｌ ＋７）厚さに成長する。このとき、ｎ＋型カリ
ウムヒ素（ｎ＋−ＧａＡｓ）層９はマスク層７上には成
長しない。しがる後マスク層７を弗酩（ＨＦ）′Ｊ−を
もって溶解除去する。
することなく、メタルオーガニンク化学気相成長（ＭＯ
−Ｃ：ＶＤ）法を使用して、ｎ＋型ガリウムヒ素（ｎ＋
−ＧａＡｓ） 層９ ヲ２，０００−４，０００ （
Ａｌｌ ＋７）厚さに成長する。このとき、ｎ＋型カリ
ウムヒ素（ｎ＋−ＧａＡｓ）層９はマスク層７上には成
長しない。しがる後マスク層７を弗酩（ＨＦ）′Ｊ−を
もって溶解除去する。
弗酩系エンチング液を用いた湿式エンチングあるいはＣ
Ｃｌ２Ｆ２を用いたドライエツチングを適用して、前記
ｎ＋型ガリウムヒ素（ｎ” −ＧａＡｓ）層９を所望の
パターンに形成する。
Ｃｌ２Ｆ２を用いたドライエツチングを適用して、前記
ｎ＋型ガリウムヒ素（ｎ” −ＧａＡｓ）層９を所望の
パターンに形成する。
第４図参照
必要に応じて四弗化炭素（ＣＦ ）ど酸素（０２）との
プラズマを使用するプラスマエッチング法によりタング
ステンシリサイド層４を僅かにエツチングしてｎ＋型カ
リウムヒ素（ｎ” −ＧａＡｓ）層９との間隔を増大し
てゲート耐圧を向−１−する。
プラズマを使用するプラスマエッチング法によりタング
ステンシリサイド層４を僅かにエツチングしてｎ＋型カ
リウムヒ素（ｎ” −ＧａＡｓ）層９との間隔を増大し
てゲート耐圧を向−１−する。
第５図参照
リフトオフ法等を使用して、ソース領域、トレイン領域
に金ゲルマニウ％（ＡｕＧｅ）と金（Ａｕ）との二重層
、を夫々厚さ２００ （Ａ）と２，８００ （Ａ
）程度に形成してソース電極１０とドレイン電極１１と
を形成して電界効果トランジスタを形成する。
に金ゲルマニウ％（ＡｕＧｅ）と金（Ａｕ）との二重層
、を夫々厚さ２００ （Ａ）と２，８００ （Ａ
）程度に形成してソース電極１０とドレイン電極１１と
を形成して電界効果トランジスタを形成する。
以」二の工程をもって製造された電界効果トランジスタ
は、（イ）そのゲート電極材ｐ＋が金（Ａｕ）とタング
ステンシリサイド（ＷＳｉ）との間に窒化チタン（Ｔｉ
Ｎ）層が介在されて三重層とされているので、ゲート電
極形成後に高温処理がなされても金（Ａｕ）とタングス
テンシリサイｌ” （Ｗ Ｓｉ）とか合金化してショッ
トキ特性を損うことがなく、容易にセルファライン構造
とすることができ、（ロ）ゲート電極の抵抗（Ｒτ）を
小さくすることかでき、（ハ）ソース領域、トレイン領
域にはゲート電極をマスクとして形成したｎ＋型層が形
成されているので、ソース抵抗（Ｒｓ）か小ごくされる
等の利益を有す゛る。上記の］工程をもって製造したセ
ルファライン構造のカリウムヒ素（ＧａＡｓ）電界効果
トランジスタのケート電極の抵抗はタングステンシリサ
イド（Ｗ Ｓ ｉ ）中休の場合の１／１ｏ程度であり
、一方、ソース抵抗（Ｒｓ）は上記の従来技術に係る場
合の１７４程度であり、雑音レヘルが極めて小さいこと
が確認された。
は、（イ）そのゲート電極材ｐ＋が金（Ａｕ）とタング
ステンシリサイド（ＷＳｉ）との間に窒化チタン（Ｔｉ
Ｎ）層が介在されて三重層とされているので、ゲート電
極形成後に高温処理がなされても金（Ａｕ）とタングス
テンシリサイｌ” （Ｗ Ｓｉ）とか合金化してショッ
トキ特性を損うことがなく、容易にセルファライン構造
とすることができ、（ロ）ゲート電極の抵抗（Ｒτ）を
小さくすることかでき、（ハ）ソース領域、トレイン領
域にはゲート電極をマスクとして形成したｎ＋型層が形
成されているので、ソース抵抗（Ｒｓ）か小ごくされる
等の利益を有す゛る。上記の］工程をもって製造したセ
ルファライン構造のカリウムヒ素（ＧａＡｓ）電界効果
トランジスタのケート電極の抵抗はタングステンシリサ
イド（Ｗ Ｓ ｉ ）中休の場合の１／１ｏ程度であり
、一方、ソース抵抗（Ｒｓ）は上記の従来技術に係る場
合の１７４程度であり、雑音レヘルが極めて小さいこと
が確認された。
なお、前記実施例にあっては、高融点金属の硅化物とし
て、タングステンシリサイド（ＷＳｉ）を掲けて説明を
行なったが、本発明はこれに限られるものではなく、ゲ
ート電極としてチタンタングステンシリサイド（ＴｉＷ
Ｓｉ） 、モリブデンシリサイド（ＭｏＳｉ） 、
タンタルシリサイド（ＴａＳｉ） ％’を用いる場合に
も適用することができる。
て、タングステンシリサイド（ＷＳｉ）を掲けて説明を
行なったが、本発明はこれに限られるものではなく、ゲ
ート電極としてチタンタングステンシリサイド（ＴｉＷ
Ｓｉ） 、モリブデンシリサイド（ＭｏＳｉ） 、
タンタルシリサイド（ＴａＳｉ） ％’を用いる場合に
も適用することができる。
また、前記高融点金属の硅化物層」二に配設され、該高
融点金属の硅化物層と金等の高導電性材料との間の反応
を防止する中間層としては、前記窒化チタン（Ｔ ｉＮ
）の他、チタン−タングステン（Ｔｉ−Ｗ）を適用する
ことができる。かかるチクンータングステン層の厚さは
２００〜１，０００ （Ａ ）とされる。
融点金属の硅化物層と金等の高導電性材料との間の反応
を防止する中間層としては、前記窒化チタン（Ｔ ｉＮ
）の他、チタン−タングステン（Ｔｉ−Ｗ）を適用する
ことができる。かかるチクンータングステン層の厚さは
２００〜１，０００ （Ａ ）とされる。
更に前記実施例にあっては、ゲート電８！８をマスクと
して該ケート゛屯極８を挟んでｎ＋型ソース、ｌ・レイ
ンコンタクト領域を配設する例を掲げたが、本発明に係
る前記ゲート電極構造はかかるソース、ドレイン配置構
造に限られるものではなく、例えば第６図に示される如
く、半絶縁性ガリウム硅素基板１１に選択的に形成され
たｎ型活性領域１２」−に連続して該ｎ型活性領域１２
上に選択的に配設された高融点金属の硅化物層１３−中
間層１４−高導′１Ｅ性金属層１５からなるゲート電極
１Ｇをマスクとして、シリコン等のドナー不純物がイオ
ン注入法によって導入されて形成されたｎ＋型ソース領
域１７及びトレイン領域１８が配設され、該ｎ＋型ンソ
ー領域１７及びトレイン領域１８−ににソース電極１８
、トレイン゛市極２０が配設されてなるショントキーゲ
ート電界効果トランジスタにも適用することができる。
して該ケート゛屯極８を挟んでｎ＋型ソース、ｌ・レイ
ンコンタクト領域を配設する例を掲げたが、本発明に係
る前記ゲート電極構造はかかるソース、ドレイン配置構
造に限られるものではなく、例えば第６図に示される如
く、半絶縁性ガリウム硅素基板１１に選択的に形成され
たｎ型活性領域１２」−に連続して該ｎ型活性領域１２
上に選択的に配設された高融点金属の硅化物層１３−中
間層１４−高導′１Ｅ性金属層１５からなるゲート電極
１Ｇをマスクとして、シリコン等のドナー不純物がイオ
ン注入法によって導入されて形成されたｎ＋型ソース領
域１７及びトレイン領域１８が配設され、該ｎ＋型ンソ
ー領域１７及びトレイン領域１８−ににソース電極１８
、トレイン゛市極２０が配設されてなるショントキーゲ
ート電界効果トランジスタにも適用することができる。
ＩＪ ９かかるショントキーゲート電界効果
トランジス １５゜夕の形成の際、前記ドナー不純
物の活性化の際８００〔°Ｃ〕程の熱処理がなされるが
、前記高融点金属 ７「の硅化物層１３と活性望域
１２との間のショットキー接触は破壊されない。
トランジス １５゜夕の形成の際、前記ドナー不純
物の活性化の際８００〔°Ｃ〕程の熱処理がなされるが
、前記高融点金属 ７「の硅化物層１３と活性望域
１２との間のショットキー接触は破壊されない。
（７）発明の詳細
な説明せるとおり、本発明によれば、ソース抵抗（Ｒｓ
）とゲート抵抗（Ｒｇ）との双方がともに減少されて、
雑音しくルが低下されたセルファライン４Ｗ 造のガリ
ウムヒ素（ＧａＡｓ）電界効果トランジスタを提供する
ことができる。
）とゲート抵抗（Ｒｇ）との双方がともに減少されて、
雑音しくルが低下されたセルファライン４Ｗ 造のガリ
ウムヒ素（ＧａＡｓ）電界効果トランジスタを提供する
ことができる。
Claims (4)
- （１）−導電型を有する半導体活性領域上に、前記活性
領域にショントキー接触する高融点金属の硅化物層と前
記高融点金属の硅化物層上に配置された中間層と前記中
間層上に配置された高導電性金属層との積層体からなる
ゲート電極が配設されてなることを特徴とする半導体装
置 - （２）高融点金属の硅化物はタングステンシリサイド、
チタン−タングステンシリサイド、モリブテンシリサイ
ドあるいはタンタルシリサイドから選択されることを特
徴とする特許請求の範囲第１項記載の半導体装置 - （３）中間層は窒化チタン層あるいはチタン−タングス
テン層から選択されることを特徴とする特許請求の範囲
第１項記載の半導体装置 - （４）高導電性金属層として金層が適用されることを特
徴とする特許請求の範囲第１項記載の半導体装置
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5584383A JPS59181676A (ja) | 1983-03-31 | 1983-03-31 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5584383A JPS59181676A (ja) | 1983-03-31 | 1983-03-31 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59181676A true JPS59181676A (ja) | 1984-10-16 |
Family
ID=13010288
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5584383A Pending JPS59181676A (ja) | 1983-03-31 | 1983-03-31 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59181676A (ja) |
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61166080A (ja) * | 1984-12-28 | 1986-07-26 | Fujitsu Ltd | 電界効果トランジスタ及びその製造方法 |
| JPS62131452U (ja) * | 1986-02-13 | 1987-08-19 | ||
| JPS6351679A (ja) * | 1986-08-20 | 1988-03-04 | Nec Corp | 半導体装置 |
| JPS6489470A (en) * | 1987-09-30 | 1989-04-03 | Mitsubishi Electric Corp | Manufacture of semiconductor device |
| US4829363A (en) * | 1984-04-13 | 1989-05-09 | Fairchild Camera And Instrument Corp. | Structure for inhibiting dopant out-diffusion |
| JPH01187877A (ja) * | 1988-01-22 | 1989-07-27 | Toshiba Corp | 化合物半導体装置及びその製造方法 |
| JPH022618A (ja) * | 1988-06-15 | 1990-01-08 | Sharp Corp | 半導体装置の製造方法 |
| US4951121A (en) * | 1984-11-14 | 1990-08-21 | Kabushiki Kaisha Toshiba | Semiconductor device with a 3-ply gate electrode |
| JPH0649970U (ja) * | 1992-08-31 | 1994-07-08 | 株式会社タニタ | 多重点式重量計の重点受け |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57128071A (en) * | 1981-01-30 | 1982-08-09 | Fujitsu Ltd | Field-effect type semiconductor device and manufacture thereof |
| JPS57153475A (en) * | 1981-03-17 | 1982-09-22 | Nec Corp | Multi layer electrode |
| JPS57177565A (en) * | 1981-04-24 | 1982-11-01 | Nec Corp | Multi-layer electrode |
-
1983
- 1983-03-31 JP JP5584383A patent/JPS59181676A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57128071A (en) * | 1981-01-30 | 1982-08-09 | Fujitsu Ltd | Field-effect type semiconductor device and manufacture thereof |
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| JPH0649970U (ja) * | 1992-08-31 | 1994-07-08 | 株式会社タニタ | 多重点式重量計の重点受け |
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