JPS61260679A - 電界効果トランジスタ - Google Patents
電界効果トランジスタInfo
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- JPS61260679A JPS61260679A JP10294185A JP10294185A JPS61260679A JP S61260679 A JPS61260679 A JP S61260679A JP 10294185 A JP10294185 A JP 10294185A JP 10294185 A JP10294185 A JP 10294185A JP S61260679 A JPS61260679 A JP S61260679A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概 要〕
ショットキ・ゲート型電界効果トランジスタであって、
チャネル領域下部の半導体層をチャネル領域に沿って除
去することによって、チャネル領域下部の半導体層を介
してソース−ドレイン間に暗電流が流れるのを防止し、
伝達コンダクタンス及び動作速度を向上する。
チャネル領域下部の半導体層をチャネル領域に沿って除
去することによって、チャネル領域下部の半導体層を介
してソース−ドレイン間に暗電流が流れるのを防止し、
伝達コンダクタンス及び動作速度を向上する。
本発明は電界効果トランジスタに係り、特に■−■族化
合物半導体を用いて形成されるジョツキ・ゲート型電界
効果トランジスタの暗電流を防止する構造に関する。
合物半導体を用いて形成されるジョツキ・ゲート型電界
効果トランジスタの暗電流を防止する構造に関する。
近時、シリコンに比ベキャリアの易動度が格段に大きい
ことにより、高速化が可能なガリウム・砒素（ＧａＡＳ
）等の■−■族化合物半導体を用いたショットキ・ゲー
ト型電界効果トランジスタ（ＳＢ−ＦＥＴ）が実用され
つつある。
ことにより、高速化が可能なガリウム・砒素（ＧａＡＳ
）等の■−■族化合物半導体を用いたショットキ・ゲー
ト型電界効果トランジスタ（ＳＢ−ＦＥＴ）が実用され
つつある。
その代表的なものはＧａＡｓＭＥＳＦＥＴと呼
゛ばれるガリウム・砒素を用いた５１３−ＦＥＴで、電
子の易動度がシリコンに比べて５〜６倍程度あり、大幅
な高速化が可能なことによって超高速の計算機等に実用
されている。
゛ばれるガリウム・砒素を用いた５１３−ＦＥＴで、電
子の易動度がシリコンに比べて５〜６倍程度あり、大幅
な高速化が可能なことによって超高速の計算機等に実用
されている。
この超高速計算機も計算の規模の大幅な拡大に伴って、
一層の高速化が要求され、計算素子として用いられるＧ
ａＡｓＭＥＳＦＥＴのゲート長はチャネル層の厚さにほ
ぼ等しい寸法にまで短縮されてきている。
一層の高速化が要求され、計算素子として用いられるＧ
ａＡｓＭＥＳＦＥＴのゲート長はチャネル層の厚さにほ
ぼ等しい寸法にまで短縮されてきている。
そしてこのようにゲート長とチャネル層厚との比が１に
近づくと、従来問題にならなかった２次元的な効果が表
れて、ソース−ドレイン間にゲート電極では制御出来な
い電流（暗電流）が流れ始め、当該ＦＥＴの特性が劣化
せしめられる。
近づくと、従来問題にならなかった２次元的な効果が表
れて、ソース−ドレイン間にゲート電極では制御出来な
い電流（暗電流）が流れ始め、当該ＦＥＴの特性が劣化
せしめられる。
そこでチャネル層の不純物濃度を高めてその厚さを薄く
し、ゲート電極の制御口機能がチャネル層の底面まで十
分に及ぶようにすることも試みられているが完全ではな
く、上記暗電流を防止する構造が要望されている。
し、ゲート電極の制御口機能がチャネル層の底面まで十
分に及ぶようにすることも試みられているが完全ではな
く、上記暗電流を防止する構造が要望されている。
第４図は従来のＧａＡｓＭＥＳＦＥＴの要部を示す模式
側断面図である。
側断面図である。
図中、１１は半絶縁性ＧａＡｓ基板、１２は半絶縁性Ｇ
ａＡｓハ、ファ層、１３はｎ型ＣａＡｓ活性層、１４は
不活性化領域、１５は素子領域、１６は金ゲルマニウム
（ＡｕＧｅ）／金（Ａｕ）ソース電極、１７はＡ ｕ
Ｇ ｅ ／ Ａ ｕドレイン電極、１８は凹部、１９は
アルミニウム（ＡＮ）ゲート電極を示す。
ａＡｓハ、ファ層、１３はｎ型ＣａＡｓ活性層、１４は
不活性化領域、１５は素子領域、１６は金ゲルマニウム
（ＡｕＧｅ）／金（Ａｕ）ソース電極、１７はＡ ｕ
Ｇ ｅ ／ Ａ ｕドレイン電極、１８は凹部、１９は
アルミニウム（ＡＮ）ゲート電極を示す。
上記第４図に示す従来の構造において、ゲート長Ｌｇが
極端に短縮され、チャネル長Ｌｃｈがチャネル領域の厚
さＴｃｈに近づくと、ゲート電圧を印加してチャネル領
域をＯＦＦにした時、空乏層の両端間即ちソース側端面
とドレイン端面との間の電位勾配が非常に急峻になるた
め、半絶縁性バッファ層１２及び半絶縁性基板１１を通
して上記空乏層の両端面間にゲート電圧では制御出来な
い暗電流■、が流れ、電流利得が低下すると共にピンチ
オフが不可能になるという問題を生ずる。
極端に短縮され、チャネル長Ｌｃｈがチャネル領域の厚
さＴｃｈに近づくと、ゲート電圧を印加してチャネル領
域をＯＦＦにした時、空乏層の両端間即ちソース側端面
とドレイン端面との間の電位勾配が非常に急峻になるた
め、半絶縁性バッファ層１２及び半絶縁性基板１１を通
して上記空乏層の両端面間にゲート電圧では制御出来な
い暗電流■、が流れ、電流利得が低下すると共にピンチ
オフが不可能になるという問題を生ずる。
第１図は本発明の原理を示す側断面図である。
上記問題点は同図に示すように、半絶縁性化合物半導体
基体１上に一導電型化合物半導体層２が積層され、該一
導電型化合物半導体層２上に、ショットキ・ゲート３と
、ソース電極４及びドレイン電極５が配設される電界効
果トランジスタにおいて、該ショットキ・ゲート３の下
部の、一導電型化合物半導体層２に形成されるチャネル
部６に接する領域の該半導体基体１が選択的に除去マさ
れてなる本発明による電界効果トランジスタによって解
決される。
基体１上に一導電型化合物半導体層２が積層され、該一
導電型化合物半導体層２上に、ショットキ・ゲート３と
、ソース電極４及びドレイン電極５が配設される電界効
果トランジスタにおいて、該ショットキ・ゲート３の下
部の、一導電型化合物半導体層２に形成されるチャネル
部６に接する領域の該半導体基体１が選択的に除去マさ
れてなる本発明による電界効果トランジスタによって解
決される。
即ち本発明のショットキ・ゲート型電界効果トランジス
タにおいては、チャネル領域下部の半絶縁性半導体層を
チャネル領域に沿って除去することによって、チャネル
領域下部のソース−ドレイン間を結ぶ電流の径路を断ち
、ソース−ドレイン間に流れる暗電流を除去するもので
あり、これによって該電界効果トランジスタの伝達コン
ダクタンス（ゲート電圧の変化に対するドレイン電流の
変化の割合）が向上して電流利得は増大し、且つ応答性
が向上してより高速化が可能になる。
タにおいては、チャネル領域下部の半絶縁性半導体層を
チャネル領域に沿って除去することによって、チャネル
領域下部のソース−ドレイン間を結ぶ電流の径路を断ち
、ソース−ドレイン間に流れる暗電流を除去するもので
あり、これによって該電界効果トランジスタの伝達コン
ダクタンス（ゲート電圧の変化に対するドレイン電流の
変化の割合）が向上して電流利得は増大し、且つ応答性
が向上してより高速化が可能になる。
以下本発明を図示実施例により、具体的に説明する。
第２図は本発明に係わる電界効果トランジスタにおける
一実施例を模式的に示す平面図ｆａｌ、Ａ−Ａ矢視断面
図（ｂｌ及びＢ−Ｂ矢視断面図（Ｃ１で、第３図ｔａ＋
乃至ｆｄｌは同実施例の製造工程断面図である。
一実施例を模式的に示す平面図ｆａｌ、Ａ−Ａ矢視断面
図（ｂｌ及びＢ−Ｂ矢視断面図（Ｃ１で、第３図ｔａ＋
乃至ｆｄｌは同実施例の製造工程断面図である。
全図を通じ同一対象物は同一符号で示す。
第２図において、１１は半絶縁性ＧａＡｓ基板、１２は
意図的に不純物をドープしない厚さ約１μｍ程度の半絶
縁性ＧａＡｓバッファ層、１３はドナー不純物としてシ
リコン（Ｓｉ）を２ ＸＩＯ”ｃｍ−３程度の濃度にド
ープした厚さ０．４μｍ程度のｎ型ＣａＡｓ活性層、１
４は不活性化領域、１５は素子領域、１６はＡ ｕ Ｑ
ｅ ／ Ａ ｕソース電極、１７はＡ ｕ Ｇ ｅ
／ ＡＵドレイン電極、１８は凹部、１９はＡ［ゲート
電極、２０は厚さ０．１μｍ程度のＡｌ１ＧａＡｓエツ
チング・ストッパ層、２１はチャネル形成領域（チャネ
ル部）、２２は半絶縁性ＧａＡｓの基板及びバッファ層
の除去部を示す。
意図的に不純物をドープしない厚さ約１μｍ程度の半絶
縁性ＧａＡｓバッファ層、１３はドナー不純物としてシ
リコン（Ｓｉ）を２ ＸＩＯ”ｃｍ−３程度の濃度にド
ープした厚さ０．４μｍ程度のｎ型ＣａＡｓ活性層、１
４は不活性化領域、１５は素子領域、１６はＡ ｕ Ｑ
ｅ ／ Ａ ｕソース電極、１７はＡ ｕ Ｇ ｅ
／ ＡＵドレイン電極、１８は凹部、１９はＡ［ゲート
電極、２０は厚さ０．１μｍ程度のＡｌ１ＧａＡｓエツ
チング・ストッパ層、２１はチャネル形成領域（チャネ
ル部）、２２は半絶縁性ＧａＡｓの基板及びバッファ層
の除去部を示す。
上記構造は、以下に工程断面図第３図（ａｌ乃至ｆｄｌ
を参照し説明する方法で形成される。
を参照し説明する方法で形成される。
第３図（ａ）参照
先ず半絶縁性ＧａＡｓ基板１１上に分子線エピタキシャ
ル成長（ＭＢＥ）法或いは有機金属化学気相成長（ＭＯ
ＣＶＤ）法を用い、半絶縁性ＧａＡＳバッファ］’ｌ１
２、／’７！ＧａＡｓエツチング・ストッパ層２０、及
びｎ型ＧａＡｓ活性層１３を、それぞれ前記の厚さに順
次積層形成する。
ル成長（ＭＢＥ）法或いは有機金属化学気相成長（ＭＯ
ＣＶＤ）法を用い、半絶縁性ＧａＡＳバッファ］’ｌ１
２、／’７！ＧａＡｓエツチング・ストッパ層２０、及
びｎ型ＧａＡｓ活性層１３を、それぞれ前記の厚さに順
次積層形成する。
そしてこの後、従来から行われているように酸素イオン
（０゛）或いは水素イオン（Ｈ“）の選択イオン注入に
より、素子領域１５を画定分離し少なくとも半絶縁性Ｇ
ａＡｓバッファ［１２内に達する深さの不活性領域１４
を形成する。
（０゛）或いは水素イオン（Ｈ“）の選択イオン注入に
より、素子領域１５を画定分離し少なくとも半絶縁性Ｇ
ａＡｓバッファ［１２内に達する深さの不活性領域１４
を形成する。
第３図（ｂｌ参照
次いで従来から行われているように、レジストマスク形
成、蒸着、リフトオフ、合金化の工程を経て、素子領域
１５上にＡ ｕ Ｇ ｅ ／ Ａ ｕ構造のソース電極
１６及びドレイン電極１７を形成する。
成、蒸着、リフトオフ、合金化の工程を経て、素子領域
１５上にＡ ｕ Ｇ ｅ ／ Ａ ｕ構造のソース電極
１６及びドレイン電極１７を形成する。
第３図（Ｃ１参照
次いで従来通り、レジストマスクを用い燐酸系のエソチ
ンダ液によりリセス・エツチングを行って、ゲート電極
が形成される領域に所定のチャネル層の厚さが得られる
深さの凹部１８を形成し、次いでＡｐ膜を蒸着し、上記
レジストマスク上のＡβ膜をレジストマスクと共にリフ
トオフして、前記凹部１８上にＡβゲート電極１９を形
成する。
ンダ液によりリセス・エツチングを行って、ゲート電極
が形成される領域に所定のチャネル層の厚さが得られる
深さの凹部１８を形成し、次いでＡｐ膜を蒸着し、上記
レジストマスク上のＡβ膜をレジストマスクと共にリフ
トオフして、前記凹部１８上にＡβゲート電極１９を形
成する。
第３図ｆｄｌ参照
次いで本発明の構造を形成するために、上記基板の背面
から、図示しないＳｉ Ｏ２膜等をマスクにし、例えば
初期にエツチング・レートの大きい塩素（ｃｐｚ）ガス
を用い、最終段階で選択性のある二塩化二弗化炭素（Ｃ
ＣＡ！ｚ Ｆ２ ）ガスを用いるリアクティブ・イオン
エツチング（ＲＩＥ）処理により、チャネル形成領域２
１直下部のＡＡＧａＡｓエツチング・ストッパ層２０に
達する半絶縁性ＧａＡｓの基板及びバッフ１１層の除去
部２２を形成し、次いで沃化カリ （ＫＩ）と沃素（Ｉ
２）との混合水溶液により、表出しているチャネル形成
領域２１直下部のＡβＧａＡｓエツチング・ストッパ層
２０を除去する。
から、図示しないＳｉ Ｏ２膜等をマスクにし、例えば
初期にエツチング・レートの大きい塩素（ｃｐｚ）ガス
を用い、最終段階で選択性のある二塩化二弗化炭素（Ｃ
ＣＡ！ｚ Ｆ２ ）ガスを用いるリアクティブ・イオン
エツチング（ＲＩＥ）処理により、チャネル形成領域２
１直下部のＡＡＧａＡｓエツチング・ストッパ層２０に
達する半絶縁性ＧａＡｓの基板及びバッフ１１層の除去
部２２を形成し、次いで沃化カリ （ＫＩ）と沃素（Ｉ
２）との混合水溶液により、表出しているチャネル形成
領域２１直下部のＡβＧａＡｓエツチング・ストッパ層
２０を除去する。
そしてその後、表出部分に絶縁膜またはショットキ接合
をなす金属膜を被着することができる。
をなす金属膜を被着することができる。
上記実施例の説明かられかるように、本発明に係わるＧ
ａＡｓＭＥＳＦＥＴにおいては、チャネル形成領域２１
の直下部に接する半導体基体即ち半絶縁性ＧａＡｓ基板
１１及び半絶縁性ＧａＡｓバッファ層１２が選択的に除
去されるので、チャネルがＯＦＦ状態の時チャネル形成
領域２１の直下部で上記基板１１及びバッファＪＬｊ１
２を介してソース−ドレイン間に生ずるリーク電流は完
全防止される。
ａＡｓＭＥＳＦＥＴにおいては、チャネル形成領域２１
の直下部に接する半導体基体即ち半絶縁性ＧａＡｓ基板
１１及び半絶縁性ＧａＡｓバッファ層１２が選択的に除
去されるので、チャネルがＯＦＦ状態の時チャネル形成
領域２１の直下部で上記基板１１及びバッファＪＬｊ１
２を介してソース−ドレイン間に生ずるリーク電流は完
全防止される。
なお上記実施例では、エツチング・ストッパ層２０を除
去したが、この層は比較的薄く形成されるので、除去せ
ずに残してもよい。また本発明はＧａＡｓ以外のＩ−Ｖ
族化合物半導体を用いるＭＥＳＦＥＴにも適用される。
去したが、この層は比較的薄く形成されるので、除去せ
ずに残してもよい。また本発明はＧａＡｓ以外のＩ−Ｖ
族化合物半導体を用いるＭＥＳＦＥＴにも適用される。
以上説明のように本発明によれば、ショットキ・ゲート
型電界効果トランジスタにおいて、ゲート長が極度に短
縮された際、チャネル形成領域の両端間に印加される急
峻な電位勾配によって、チャネルＯＦＦの状態において
ソース−ドレイン間に生ずるリーク電流は完全に防止さ
れるので、該ショットキ・ゲート型電界効果トランジス
タの電流利得が増大し、且つ動作速度が向上する。
型電界効果トランジスタにおいて、ゲート長が極度に短
縮された際、チャネル形成領域の両端間に印加される急
峻な電位勾配によって、チャネルＯＦＦの状態において
ソース−ドレイン間に生ずるリーク電流は完全に防止さ
れるので、該ショットキ・ゲート型電界効果トランジス
タの電流利得が増大し、且つ動作速度が向上する。
第１図は本発明の原理を示す側断面図、第２図は本発明
に係わる電界効果トランジスタにおける一実施例を示す
模式平面図（ａ）、Ａ−Ａ矢視模式断面図（ｂ）及びＢ
−Ｂ矢視模式断面図（Ｃ１、第３図Ｆａｌ乃至ｆｄｌは
同実施例の製造工程断面図、第４図は従来構造の模式側
断面図である。 図において、 １は半絶縁性半導体基体、 ２は一導電型半導体層、 ３はショットキ・ゲート、 ４はソース電極、 ５はドレイン電極、 ６はチャネル部、 ７は基体除去部、 １１は半絶縁性ＧａＡｓ基板、 １２は半絶縁性ＧａＡｓハソファ層、 １３はｎ型ＧａＡｓ活性層、 １４は不活性化領域、 １５は素子領域、 １６はＡ ｕ Ｇ ｅ ／ Ａ ｕ ’／ −スミ極、
１７はＡ ｕ Ｇ ｅ ／ Ａ ｕドレイン電極、１８
は凹部、 １９はＡ［ゲート電極、 ２０はＡ／ＧａＡｓエツチング・ストソバ層、２１はチ
ャネル形成領域（チャネル部）、２２は基板及びバッフ
ァ層の除去部 を示す。
に係わる電界効果トランジスタにおける一実施例を示す
模式平面図（ａ）、Ａ−Ａ矢視模式断面図（ｂ）及びＢ
−Ｂ矢視模式断面図（Ｃ１、第３図Ｆａｌ乃至ｆｄｌは
同実施例の製造工程断面図、第４図は従来構造の模式側
断面図である。 図において、 １は半絶縁性半導体基体、 ２は一導電型半導体層、 ３はショットキ・ゲート、 ４はソース電極、 ５はドレイン電極、 ６はチャネル部、 ７は基体除去部、 １１は半絶縁性ＧａＡｓ基板、 １２は半絶縁性ＧａＡｓハソファ層、 １３はｎ型ＧａＡｓ活性層、 １４は不活性化領域、 １５は素子領域、 １６はＡ ｕ Ｇ ｅ ／ Ａ ｕ ’／ −スミ極、
１７はＡ ｕ Ｇ ｅ ／ Ａ ｕドレイン電極、１８
は凹部、 １９はＡ［ゲート電極、 ２０はＡ／ＧａＡｓエツチング・ストソバ層、２１はチ
ャネル形成領域（チャネル部）、２２は基板及びバッフ
ァ層の除去部 を示す。
Claims (1)
- 【特許請求の範囲】 半絶縁性化合物半導体基体（１）上に一導電型化合物半
導体層（２）が積層され、 該一導電型化合物半導体層（２）上に、ショットキ・ゲ
ート（３）と、ソース電極（４）及びドレイン電極（５
）が配設される電界効果トランジスタにおいて、 該ショットキ・ゲート（３）の下部の、一導電型化合物
半導体層（２）に形成されるチャネル部（６）に接する
領域の該半導体基体（１）が選択的に除去（７）されて
なることを特徴とする電界効果トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10294185A JPS61260679A (ja) | 1985-05-15 | 1985-05-15 | 電界効果トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10294185A JPS61260679A (ja) | 1985-05-15 | 1985-05-15 | 電界効果トランジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61260679A true JPS61260679A (ja) | 1986-11-18 |
Family
ID=14340854
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10294185A Pending JPS61260679A (ja) | 1985-05-15 | 1985-05-15 | 電界効果トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61260679A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0262054A (ja) * | 1988-08-26 | 1990-03-01 | Fujitsu Ltd | 化合物半導体装置 |
| JPH0294663A (ja) * | 1988-09-30 | 1990-04-05 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
| EP0552067A2 (en) * | 1992-01-16 | 1993-07-21 | Samsung Electronics Co. Ltd. | Field effect transistor and a fabricating method thereof |
| WO2022230293A1 (ja) * | 2021-04-30 | 2022-11-03 | ソニーセミコンダクタソリューションズ株式会社 | 半導体装置 |
-
1985
- 1985-05-15 JP JP10294185A patent/JPS61260679A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0262054A (ja) * | 1988-08-26 | 1990-03-01 | Fujitsu Ltd | 化合物半導体装置 |
| JPH0294663A (ja) * | 1988-09-30 | 1990-04-05 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
| EP0552067A2 (en) * | 1992-01-16 | 1993-07-21 | Samsung Electronics Co. Ltd. | Field effect transistor and a fabricating method thereof |
| EP0552067A3 (ja) * | 1992-01-16 | 1994-12-21 | Samsung Electronics Co Ltd | |
| WO2022230293A1 (ja) * | 2021-04-30 | 2022-11-03 | ソニーセミコンダクタソリューションズ株式会社 | 半導体装置 |
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