JPH02288343A - 半導体装置 - Google Patents
半導体装置Info
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- JPH02288343A JPH02288343A JP10993389A JP10993389A JPH02288343A JP H02288343 A JPH02288343 A JP H02288343A JP 10993389 A JP10993389 A JP 10993389A JP 10993389 A JP10993389 A JP 10993389A JP H02288343 A JPH02288343 A JP H02288343A
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 19
- 239000000758 substrate Substances 0.000 claims abstract description 9
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 14
- 229910000980 Aluminium gallium arsenide Inorganic materials 0.000 description 9
- MHAJPDPJQMAIIY-UHFFFAOYSA-N Hydrogen peroxide Chemical compound OO MHAJPDPJQMAIIY-UHFFFAOYSA-N 0.000 description 6
- 238000005468 ion implantation Methods 0.000 description 5
- CSCPPACGZOOCGX-UHFFFAOYSA-N Acetone Chemical compound CC(C)=O CSCPPACGZOOCGX-UHFFFAOYSA-N 0.000 description 4
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 description 4
- 238000002513 implantation Methods 0.000 description 4
- 125000006850 spacer group Chemical group 0.000 description 4
- 238000010586 diagram Methods 0.000 description 3
- 239000011259 mixed solution Substances 0.000 description 3
- 238000001451 molecular beam epitaxy Methods 0.000 description 3
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Substances O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 3
- 229910000530 Gallium indium arsenide Inorganic materials 0.000 description 2
- QAOWNCQODCNURD-UHFFFAOYSA-N Sulfuric acid Chemical compound OS(O)(=O)=O QAOWNCQODCNURD-UHFFFAOYSA-N 0.000 description 2
- 229910000147 aluminium phosphate Inorganic materials 0.000 description 2
- 238000005530 etching Methods 0.000 description 2
- 239000003960 organic solvent Substances 0.000 description 2
- 230000005533 two-dimensional electron gas Effects 0.000 description 2
- 235000011511 Diospyros Nutrition 0.000 description 1
- 244000236655 Diospyros kaki Species 0.000 description 1
- 239000011449 brick Substances 0.000 description 1
- 239000003795 chemical substances by application Substances 0.000 description 1
- 150000001875 compounds Chemical class 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 238000009826 distribution Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 230000004907 flux Effects 0.000 description 1
- 239000007789 gas Substances 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 238000005268 plasma chemical vapour deposition Methods 0.000 description 1
- 238000001020 plasma etching Methods 0.000 description 1
- 210000001747 pupil Anatomy 0.000 description 1
- 238000004904 shortening Methods 0.000 description 1
Landscapes
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〈産業上の利用分野〉
本発明は、ＧａＡｓ、ＩｎＧａＡｓ等の化合物半導体を
用いた電界効果トランジスター（ＭＥＳＰＥＴ）や高電
子移動度トランジスタ（ＨＥＭＴ（ハイエレクトロン
モビリティ トランジスタ））などの半導体装置の素子
構造に関する。
用いた電界効果トランジスター（ＭＥＳＰＥＴ）や高電
子移動度トランジスタ（ＨＥＭＴ（ハイエレクトロン
モビリティ トランジスタ））などの半導体装置の素子
構造に関する。
〈従来の技術〉
第９図に一般的なＨＥＭＴの断面図を示す。この第９図
において、２目よ半絶縁性ＧａＡｓ基板、２２はアンド
ープＧａＡｓ層、２３は一アンドープＡｌＧａＡｓスペ
ーサー層、２４はｎ”ＡｌＧａＡｓ層、２５はドレイン
電極、２６はソース電極、２７はゲート電極である。ま
た、２９は表面空乏層、３゜はゲート直下の空乏層であ
り、３■は二次元電子ガス（２ＤＥＣ）である。近年、
ソース・ゲート間直列抵抗（Ｒｓ）の低減を目的として
第１０図に示すように！０００人程度Ｏ７いｎ”ＧａＡ
ｓキャップ層２８をもっＨＥＭＴが提案されている。
において、２目よ半絶縁性ＧａＡｓ基板、２２はアンド
ープＧａＡｓ層、２３は一アンドープＡｌＧａＡｓスペ
ーサー層、２４はｎ”ＡｌＧａＡｓ層、２５はドレイン
電極、２６はソース電極、２７はゲート電極である。ま
た、２９は表面空乏層、３゜はゲート直下の空乏層であ
り、３■は二次元電子ガス（２ＤＥＣ）である。近年、
ソース・ゲート間直列抵抗（Ｒｓ）の低減を目的として
第１０図に示すように！０００人程度Ｏ７いｎ”ＧａＡ
ｓキャップ層２８をもっＨＥＭＴが提案されている。
〈発明が解決しようとする課題〉
ところで、トランジスターの高速性を表すパラメーター
としてしばしばカットオフ周波数（「ｔ）が用いられて
いる。このｎは次のように表されている。
としてしばしばカットオフ周波数（「ｔ）が用いられて
いる。このｎは次のように表されている。
ｆｔ＝ Ｇｍ／ ２ ｙｒ Ｃｇｓ ・＝（１）
（１）式においてＧｍはトランジスターの真性相互コン
ダクタンス、Ｃｇｓはソース・ゲート間容量であり、ｆ
ｔの向上を図るためにはＧｍの増大、Ｃｇｓの低減が必
要となる。近年、Ｇｍの増大を目的としては電子供給層
であるｎ”ＡｌＧａＡｓ層のＳｉの高濃度化、Ｓｉプレ
ーナードーピング等の提案がなされており、Ｃｇｓの低
減に対してはゲート長の短縮がなされている。しかし、
サブミクロン以下の領域でのゲート長短縮によるＣｇｓ
低減には次のような問題がある。すなわち、第１０図に
示すような構造のＨＥＭＴにおいてゲート幅が２００μ
ｍの場合のＣｇｓのゲート長依存性は第１２図に示すよ
うになり、ゲート長がゼロの場合のＣｇｓは約７５ｆＦ
となりサブミクロン以下の領域ではＣｇｓ全体の半分近
い割合を占めている。なお、ここに用いたＣｇｓは第１
３図に示すような等価回路パラメーターの中でのＣｇｓ
であり、ゲートパッド電極の容量成分はＣｇｓｏに含ま
れている。従って、この約７５ｆＦの容量成分はゲート
電極近傍のフリンジング成分と言うこととなり、このフ
リンジング容量成分（Ｃｆ）は第１ｆ図に示すようにゲ
ート電極近傍に分布していると考えられておりＣｇｓ低
減に対する大きな問題となっている。
（１）式においてＧｍはトランジスターの真性相互コン
ダクタンス、Ｃｇｓはソース・ゲート間容量であり、ｆ
ｔの向上を図るためにはＧｍの増大、Ｃｇｓの低減が必
要となる。近年、Ｇｍの増大を目的としては電子供給層
であるｎ”ＡｌＧａＡｓ層のＳｉの高濃度化、Ｓｉプレ
ーナードーピング等の提案がなされており、Ｃｇｓの低
減に対してはゲート長の短縮がなされている。しかし、
サブミクロン以下の領域でのゲート長短縮によるＣｇｓ
低減には次のような問題がある。すなわち、第１０図に
示すような構造のＨＥＭＴにおいてゲート幅が２００μ
ｍの場合のＣｇｓのゲート長依存性は第１２図に示すよ
うになり、ゲート長がゼロの場合のＣｇｓは約７５ｆＦ
となりサブミクロン以下の領域ではＣｇｓ全体の半分近
い割合を占めている。なお、ここに用いたＣｇｓは第１
３図に示すような等価回路パラメーターの中でのＣｇｓ
であり、ゲートパッド電極の容量成分はＣｇｓｏに含ま
れている。従って、この約７５ｆＦの容量成分はゲート
電極近傍のフリンジング成分と言うこととなり、このフ
リンジング容量成分（Ｃｆ）は第１ｆ図に示すようにゲ
ート電極近傍に分布していると考えられておりＣｇｓ低
減に対する大きな問題となっている。
〈課題を解決するための手段〉
本発明は上記のような問題を鑑みてなされたものであり
、半導体基板上に形成された半導体層と、上記半導体層
とそれぞれオーミック接合により接しているソース電極
およびドレイン電極と、上記半導体層とショットキー接
合により接しているゲート電極からなり、ゲート部の構
造がリセス構造であって、ソース電極とゲート電極間に
印加する電圧によりソース電極とドレイン電極間の電流
を制御するようにした半導体装置において、リセス斜面
の表面空乏層の厚みをゲート電極直下の空乏層の厚みと
同程度にしたことを特徴としている。
、半導体基板上に形成された半導体層と、上記半導体層
とそれぞれオーミック接合により接しているソース電極
およびドレイン電極と、上記半導体層とショットキー接
合により接しているゲート電極からなり、ゲート部の構
造がリセス構造であって、ソース電極とゲート電極間に
印加する電圧によりソース電極とドレイン電極間の電流
を制御するようにした半導体装置において、リセス斜面
の表面空乏層の厚みをゲート電極直下の空乏層の厚みと
同程度にしたことを特徴としている。
〈作用〉
リセス斜面の表面空乏層の厚みをゲート電極直下の空乏
層の厚みと同程度とすることにより、ソース・ゲート間
の直列抵抗が増加することなく、ソース・ゲート間容量
が低減する。
層の厚みと同程度とすることにより、ソース・ゲート間
の直列抵抗が増加することなく、ソース・ゲート間容量
が低減する。
〈実施例〉
以下、この発明を図示の実施例により詳細に説明する。
第１図（ａ）は本実施例のＩ−Ｉ Ｅ Ｍ Ｔの素子構
造を示す断面図、第１図（ｂ）は上記ＨＥＭＴの素子構
造を示す斜視図である。この第１図（ａ） 、 （ｂ）
において、ｌは半絶縁性ＧａＡｓ基板、２はアンドープ
ＧａＡｓ層、３はアンドープＡｌＧａＡｓスペーサー層
、４はｎ”ＡｌＧａＡｓ層、５はドレイン電極、６はソ
ース電極、７はゲート電極、８はｎ＝Ａ ＩＧ ａＡｓ
層である。また、９は表面空乏層、ｌＯはゲート直下の
空乏層であり、１１は二次元電子ガス（２ＤＥＧ）であ
る。
造を示す断面図、第１図（ｂ）は上記ＨＥＭＴの素子構
造を示す斜視図である。この第１図（ａ） 、 （ｂ）
において、ｌは半絶縁性ＧａＡｓ基板、２はアンドープ
ＧａＡｓ層、３はアンドープＡｌＧａＡｓスペーサー層
、４はｎ”ＡｌＧａＡｓ層、５はドレイン電極、６はソ
ース電極、７はゲート電極、８はｎ＝Ａ ＩＧ ａＡｓ
層である。また、９は表面空乏層、ｌＯはゲート直下の
空乏層であり、１１は二次元電子ガス（２ＤＥＧ）であ
る。
以下に、上記ＨＥ Ｍ Ｔの製造工程を第２図から第８
図に基づいて説明する。
図に基づいて説明する。
まず、第２図に示すように、硫酸、過酸化水素、水の混
合溶液による表面エツチングを施した半絶縁性ＧａＡｓ
基板１を分子線エピタキシー装置（ＭＢＥ）に搬入し、
アンドープＧａＡｓバッファー層２（５０００人）、ア
ンドープＡｌＧａＡｓスペーサー層３（２０人）、２
＊ １０ ”７ｃｍ３ｓ ｉドープＡｌＧａＡｓ層４（
７００人）、ｌ ＊ １０ ”７ｃｍ３ｓ ｉドープＧ
ａＡｓ層８（１０００人）、をこの順に成長させる。
合溶液による表面エツチングを施した半絶縁性ＧａＡｓ
基板１を分子線エピタキシー装置（ＭＢＥ）に搬入し、
アンドープＧａＡｓバッファー層２（５０００人）、ア
ンドープＡｌＧａＡｓスペーサー層３（２０人）、２
＊ １０ ”７ｃｍ３ｓ ｉドープＡｌＧａＡｓ層４（
７００人）、ｌ ＊ １０ ”７ｃｍ３ｓ ｉドープＧ
ａＡｓ層８（１０００人）、をこの順に成長させる。
この際の、Ａｓ／Ｇａフラックス比は６、基板温度は６
００℃である。その後、成長基板をＭＢＥより取り出し
、第３図に示すようなレジストパターン１２をマスクと
してリン酸、過酸化水素、水の混合溶液を用いメサエッ
チングを施す。その後レジストパターン１２をアセトン
等の有機溶剤を用い除去し、通常のフォトエツチング工
程、アロイ工程により第４図に示すようなソース電極６
、ドレイン電極５を形成する。その後、第５図に示すよ
うなレジストパターン１３を形成し、このレジストパタ
ーン１３をマスクとしてリン酸、過酸化水素、水の混合
溶液を用いゲート部のリセスエッチングを施す。その後
、ＥＢ蒸着機を用いＡＩメタル５０００人を蒸着し、リ
フトオフ工程を経てゲート電極を形成した後、第６図に
示すような［−１ＥＭＴを得る。その後、第７図に示す
ように、プラズマＣＶＤ装置を用いイオン注入用のスル
ー膜としてＳｉＮ膜１４（１０００人）を形成する。そ
の後、第８図に示すようなレジストパターン１５を形成
し、このレジストパターン１５をマスクとしてＯ＋イオ
ンをイオン注入装置を用い注入する。
００℃である。その後、成長基板をＭＢＥより取り出し
、第３図に示すようなレジストパターン１２をマスクと
してリン酸、過酸化水素、水の混合溶液を用いメサエッ
チングを施す。その後レジストパターン１２をアセトン
等の有機溶剤を用い除去し、通常のフォトエツチング工
程、アロイ工程により第４図に示すようなソース電極６
、ドレイン電極５を形成する。その後、第５図に示すよ
うなレジストパターン１３を形成し、このレジストパタ
ーン１３をマスクとしてリン酸、過酸化水素、水の混合
溶液を用いゲート部のリセスエッチングを施す。その後
、ＥＢ蒸着機を用いＡＩメタル５０００人を蒸着し、リ
フトオフ工程を経てゲート電極を形成した後、第６図に
示すような［−１ＥＭＴを得る。その後、第７図に示す
ように、プラズマＣＶＤ装置を用いイオン注入用のスル
ー膜としてＳｉＮ膜１４（１０００人）を形成する。そ
の後、第８図に示すようなレジストパターン１５を形成
し、このレジストパターン１５をマスクとしてＯ＋イオ
ンをイオン注入装置を用い注入する。
この際の注入条件は３０ ＫｅＶ、 ５ ＊ １０ ”
／ｃｍ’である。このイオン注入によりゲート電極近傍
のｎ”ＡｌＧａＡｓ層４及びｎ”ＧａＡｓ層８の表面空
乏層厚を５００人に増加させる。このイオン注入による
表面空乏化の厚みはスルー膜であるＳｉＮ膜１４の膜厚
及びイオン注入条件により制御でき、上記注入条件での
ベアー注入ではその注入深さが１５００人であるため、
ここではＳｉＮ膜の膜厚を１０００人とした。その後、
アセトン等の有機溶剤を用いレジストパターン１５を除
去し、ＣＦ。
／ｃｍ’である。このイオン注入によりゲート電極近傍
のｎ”ＡｌＧａＡｓ層４及びｎ”ＧａＡｓ層８の表面空
乏層厚を５００人に増加させる。このイオン注入による
表面空乏化の厚みはスルー膜であるＳｉＮ膜１４の膜厚
及びイオン注入条件により制御でき、上記注入条件での
ベアー注入ではその注入深さが１５００人であるため、
ここではＳｉＮ膜の膜厚を１０００人とした。その後、
アセトン等の有機溶剤を用いレジストパターン１５を除
去し、ＣＦ。
ガスを用いたプラズマエツチングによりＳｉＮ膜１１を
除去し、第１図に示すような構造のＨＥＭＴを得る。
除去し、第１図に示すような構造のＨＥＭＴを得る。
このようにして得られたＨ Ｅ Ｍ Ｔは、第１０図に
示す従来のＨＥＭＴに比べて、ゲート長が０゜４μｍ１
ゲ一ト幅が２００μｍのもので、Ｃｇｓが約４０１Ｆ低
減することが確認された。
示す従来のＨＥＭＴに比べて、ゲート長が０゜４μｍ１
ゲ一ト幅が２００μｍのもので、Ｃｇｓが約４０１Ｆ低
減することが確認された。
本実施例では、ＧａＡｓを電子走行層とするＨＥＭＴに
ついて説明したが、リセス型でかつ、ＩｎＧａＡｓを電
子走行層とするＩ−Ｉ Ｅ Ｍ Ｔ 、あるいは、リセ
ス型ＧａＡｓ ＭＥ Ｓ Ｆ Ｅ Ｔでも同様の効果が
期待できる。
ついて説明したが、リセス型でかつ、ＩｎＧａＡｓを電
子走行層とするＩ−Ｉ Ｅ Ｍ Ｔ 、あるいは、リセ
ス型ＧａＡｓ ＭＥ Ｓ Ｆ Ｅ Ｔでも同様の効果が
期待できる。
〈発明の効果〉
以上より明らかなように、この発明の半導体装置は、リ
セス斜面の表面空乏層の厚みが、ゲート電極直下の空乏
層の厚みと同程度であるので、ソース・ゲート間の直列
抵抗を増加させることなく、ソース・ゲート間の容量を
低減させることができる。
セス斜面の表面空乏層の厚みが、ゲート電極直下の空乏
層の厚みと同程度であるので、ソース・ゲート間の直列
抵抗を増加させることなく、ソース・ゲート間の容量を
低減させることができる。
第１図（ａ）は本発明の一実施例であるＨ Ｅ Ｍ Ｔ
の素子構造を示す断面図、第１図（ｂ）は上記ＨＥＭＴ
の素子構造を示す斜視図、第２図、第３図、第４図、第
５図、第６図、第７図、第８図はそれぞれ上記ＨＥＭＴ
の製造工程を示す断面図、第９図は一般的なＨＥＭＴの
素子構造を示す断面図、第１０図は従来の深いリセス構
造を有するＨＥＭＴの素子構造を示す断面図、第２図は
上記従来のＨＥＭＴにおけるゲートフリンジング容量の
分布を示す図、第１２図は上記従来のＨＥＭＴのゲート
幅が２００μｍの場合のゲート長とゲート・ソース間容
量（Ｃｇｓ）の関係を示す図、第１３図はＣｇｓを求め
る際に用いた等価回路パラメーターモデルを示す図であ
る。 １・・・半絶縁性ＧａＡｓ基板、 ２・・・アンドープＧａＡｓバッファー層、３・・・ア
ンドープＡｌＧａＡｓスペーサー層、４・・・ｎ”Ａｌ
ＧａＡｓ層、５・・・ドレイン電極、６・・・ソース電
極、７・・・ゲート電極、８・・・ｎ”ＧａＡｓ層、９
・・・表面空乏層、ＩＯ・・・ゲート直下空乏層。 特 許 出 願 人 シャープ株式会社代 理 人
弁理士 前出 葆 ほか１名第１１図 第１２図 （、ｕｍ） 纂１３図 ｔｈ Ｆ？ｔｈ １ｓ二人力雑音電＝ｉ、煉 Ｉｄ：チャネル雑音電浚原 １９：ゲートｈｈ音電渫淋 Ｒｇ、ｉＲｓ、 １Ｒｔｈ、 ｉＲｄ ：各垢挑−５瞳
１電流泊Ｌ ｌ ｎ ： ／ ｐ−ｔケージインク”
ククンスＬ−二ゲートインク゛クタンス Ｌｓ ：ソースインタ゛ククンス Ｌｅ ：パγケージアースイングクタンスＬｄ：片レイ
ンインダ′クタンス Ｌｏｕｔ ：ハ０ヅケージインク゛クダンスＲ９：ゲー
ト砥抗 Ｒ＋ ：’ｉ禮祐坑 Ｒｓ ”ソースオム坑 Ｒｄ ニドレイン撞坑 Ｒｔｈ ：パー／ｊ−−ジ婦遣士１九 ｎ：比力端雑柿電し毘 Ｃｉｎ ：ぺ・／ケージ＄１ Ｃｇｓｏ ニゲ’−ト／６ｙド容量 Ｃｇｓ ：ヂート各１１ Ｃｄｇ ： にレインゲート容量 Ｃｄ ニドレイン容量 Ｃｄｓ ： ドレインソース容１ Ｃｏｕｔ ：パッケージ容量 Ｃｔｈ ： ｔｆ−１ケー：ｉ Ｉノ；１１１遺二ｉ
：１・＝：；ｉ；。 Ｇｄ ニドレインつングクタンス ９ｍ ：相Σコングククンス ＹＳ：ソースア冒ミ・ｌクンス
の素子構造を示す断面図、第１図（ｂ）は上記ＨＥＭＴ
の素子構造を示す斜視図、第２図、第３図、第４図、第
５図、第６図、第７図、第８図はそれぞれ上記ＨＥＭＴ
の製造工程を示す断面図、第９図は一般的なＨＥＭＴの
素子構造を示す断面図、第１０図は従来の深いリセス構
造を有するＨＥＭＴの素子構造を示す断面図、第２図は
上記従来のＨＥＭＴにおけるゲートフリンジング容量の
分布を示す図、第１２図は上記従来のＨＥＭＴのゲート
幅が２００μｍの場合のゲート長とゲート・ソース間容
量（Ｃｇｓ）の関係を示す図、第１３図はＣｇｓを求め
る際に用いた等価回路パラメーターモデルを示す図であ
る。 １・・・半絶縁性ＧａＡｓ基板、 ２・・・アンドープＧａＡｓバッファー層、３・・・ア
ンドープＡｌＧａＡｓスペーサー層、４・・・ｎ”Ａｌ
ＧａＡｓ層、５・・・ドレイン電極、６・・・ソース電
極、７・・・ゲート電極、８・・・ｎ”ＧａＡｓ層、９
・・・表面空乏層、ＩＯ・・・ゲート直下空乏層。 特 許 出 願 人 シャープ株式会社代 理 人
弁理士 前出 葆 ほか１名第１１図 第１２図 （、ｕｍ） 纂１３図 ｔｈ Ｆ？ｔｈ １ｓ二人力雑音電＝ｉ、煉 Ｉｄ：チャネル雑音電浚原 １９：ゲートｈｈ音電渫淋 Ｒｇ、ｉＲｓ、 １Ｒｔｈ、 ｉＲｄ ：各垢挑−５瞳
１電流泊Ｌ ｌ ｎ ： ／ ｐ−ｔケージインク”
ククンスＬ−二ゲートインク゛クタンス Ｌｓ ：ソースインタ゛ククンス Ｌｅ ：パγケージアースイングクタンスＬｄ：片レイ
ンインダ′クタンス Ｌｏｕｔ ：ハ０ヅケージインク゛クダンスＲ９：ゲー
ト砥抗 Ｒ＋ ：’ｉ禮祐坑 Ｒｓ ”ソースオム坑 Ｒｄ ニドレイン撞坑 Ｒｔｈ ：パー／ｊ−−ジ婦遣士１九 ｎ：比力端雑柿電し毘 Ｃｉｎ ：ぺ・／ケージ＄１ Ｃｇｓｏ ニゲ’−ト／６ｙド容量 Ｃｇｓ ：ヂート各１１ Ｃｄｇ ： にレインゲート容量 Ｃｄ ニドレイン容量 Ｃｄｓ ： ドレインソース容１ Ｃｏｕｔ ：パッケージ容量 Ｃｔｈ ： ｔｆ−１ケー：ｉ Ｉノ；１１１遺二ｉ
：１・＝：；ｉ；。 Ｇｄ ニドレインつングクタンス ９ｍ ：相Σコングククンス ＹＳ：ソースア冒ミ・ｌクンス
Claims (1)
- （１）半導体基板上に形成された半導体層と、上記半導
体層とそれぞれオーミック接合により接しているソース
電極およびドレイン電極と、上記半導体層とショットキ
ー接合により接しているゲート電極からなり、ゲート部
の構造がリセス構造であって、ソース電極とゲート電極
間に印加する電圧によりソース電極とドレイン電極間の
電流を制御するようにした半導体装置において、リセス
斜面の表面空乏層の厚みをゲート電極直下の空乏層の厚
みと同程度にしたことを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10993389A JPH02288343A (ja) | 1989-04-28 | 1989-04-28 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10993389A JPH02288343A (ja) | 1989-04-28 | 1989-04-28 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02288343A true JPH02288343A (ja) | 1990-11-28 |
Family
ID=14522789
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10993389A Pending JPH02288343A (ja) | 1989-04-28 | 1989-04-28 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02288343A (ja) |
-
1989
- 1989-04-28 JP JP10993389A patent/JPH02288343A/ja active Pending
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