JP3101457B2 - 半導体装置 - Google Patents

半導体装置

Info

Publication number
JP3101457B2
JP3101457B2 JP05002407A JP240793A JP3101457B2 JP 3101457 B2 JP3101457 B2 JP 3101457B2 JP 05002407 A JP05002407 A JP 05002407A JP 240793 A JP240793 A JP 240793A JP 3101457 B2 JP3101457 B2 JP 3101457B2
Authority
JP
Japan
Prior art keywords
inp
semiconductor device
layer
substrate
gaas
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP05002407A
Other languages
English (en)
Other versions
JPH05251472A (ja
Inventor
雅彦 中西
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
Publication of JPH05251472A publication Critical patent/JPH05251472A/ja
Application granted granted Critical
Publication of JP3101457B2 publication Critical patent/JP3101457B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66522—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with an active layer made of a group 13/15 material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/8252—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using III-V technology
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66234—Bipolar junction transistors [BJT]
    • H01L29/6631—Bipolar junction transistors [BJT] with an active layer made of a group 13/15 material
    • H01L29/66318—Heterojunction transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66446—Unipolar field-effect transistors with an active layer made of a group 13/15 material, e.g. group 13/15 velocity modulation transistor [VMT], group 13/15 negative resistance FET [NERFET]
    • H01L29/66462—Unipolar field-effect transistors with an active layer made of a group 13/15 material, e.g. group 13/15 velocity modulation transistor [VMT], group 13/15 negative resistance FET [NERFET] with a heterojunction interface channel or gate, e.g. HFET, HIGFET, SISFET, HJFET, HEMT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66848—Unipolar field-effect transistors with a Schottky gate, i.e. MESFET
    • H01L29/66856—Unipolar field-effect transistors with a Schottky gate, i.e. MESFET with an active layer made of a group 13/15 material
    • H01L29/66863—Lateral single gate transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66893—Unipolar field-effect transistors with a PN junction gate, i.e. JFET
    • H01L29/66924—Unipolar field-effect transistors with a PN junction gate, i.e. JFET with an active layer made of a group 13/15 material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/73—Bipolar junction transistors
    • H01L29/737—Hetero-junction transistors
    • H01L29/7371—Vertical transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
    • H01L29/7782—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with confinement of carriers by at least two heterojunctions, e.g. DHHEMT, quantum well HEMT, DHMODFET
    • H01L29/7783—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with confinement of carriers by at least two heterojunctions, e.g. DHHEMT, quantum well HEMT, DHMODFET using III-V semiconductor material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/80—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier
    • H01L29/812—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier with a Schottky gate
    • H01L29/8128—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier with a Schottky gate with recessed gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/20—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Junction Field-Effect Transistors (AREA)
  • Bipolar Transistors (AREA)
  • Weting (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】この発明はIII −Ｖ族化合物半導
体からなる半導体装置に関するものであり、特にウエッ
トエッチングのエッチングレートの差を利用してリセス
の面出しを再現性よく行なえるものに関する。
【０００２】
【従来の技術】III −Ｖ族化合物半導体装置は、化合物
半導体からなる半絶縁性基板上に電界効果トランジスタ
やヘテロバイポーラトランジスタ等を形成したもので、
例えば電界効果トランジスタの中でもＨＥＭＴ(High El
ectron Mobility Transistor：高電子移動度トランジス
タ）と呼ばれるものでは電子がその移動度が高い２次元
電子ガス層を走行するため、例えば４０ＧＨｚ以上の高
周波領域でトランジスタ動作を実行することが可能であ
る。この種の装置はゲート耐圧が低いという欠点がある
が、リセス構造を形成することによりシリコンデバイス
並みのゲート耐圧を得ることができる。
【０００３】次に、これら半導体装置の動作について説
明する。まず電界効果トランジスタについて説明する。
電界効果トランジスタにおいてはソースとドレイン間に
流れる電流をゲートにかける電圧で制御することが可能
で、ゲートに入力信号を入力し、ドレインに流れる電流
を出力することで信号を増幅できる。
【０００４】図６２はＩｎＰ基板を用いた従来のＨＥＭ
Ｔを示す。図において、１はＩｎＰ基板であり、基板１
上にはＩｎＡｌＡｓバッファ層２、ＩｎＧａＡｓチャネ
ル層３、ｎ−ＩｎＡｌＡｓ電子供給層４、ＩｎＡｌＡｓ
ショットキー接合形成層５、ｎ−ＩｎＧａＡｓオーミッ
ク形成層７がこの順で順次積層され、ＩｎＡｌＡｓショ
ットキー接合形成層５、ｎ−ＩｎＧａＡｓオーミック形
成層７の一部にはゲート電極８用のリセスが形成されて
いる。またｎ−ＩｎＧａＡｓオーミック形成層７の上に
はソース電極９およびドレイン電極１０が形成されてい
る。このＩｎＰ基板を用いたＨＥＭＴではソースとドレ
イン間を流れる電流（以下これをドレイン電流と呼ぶ）
は主としてＩｎＧａＡｓチャネル層３中を流れることに
なる。
【０００５】また、図６４はＩｎＰ基板を用いた従来の
ＭＩＳＦＥＴを示す。図において、１はＩｎＰ基板であ
り、基板１上にはＩｎＡｌＡｓバッファ層２、ｎ−Ｉｎ
ＧａＡｓチャネル層１３、ＩｎＡｌＡｓショットキー接
合形成層５、ｎ−ＩｎＧａＡｓオーミック形成層７がこ
の順で順次積層され、ＩｎＡｌＡｓショットキー接合形
成層５、ｎ−ＩｎＧａＡｓオーミック形成層７の一部に
はゲート電極８用のリセスが形成されている。またｎ−
ＩｎＧａＡｓオーミック形成層７の上にはソース電極９
およびドレイン電極１０が形成されている。このＩｎＰ
基板を用いたＭＩＳＦＥＴではドレイン電流はｎ−Ｉｎ
ＧａＡｓチャネル層１３中を流れることになる。
【０００６】また、図６５はＧａＡｓ基板を用いた従来
のＨＥＭＴを示す。図において、１４はＧａＡｓ基板で
あり、基板１４上にはＧａＡｓバッファ層１５、ｎ−Ａ
ｌＧａＡｓ電子供給層１６、ｎ−ＧａＡｓオーミック形
成層１７がこの順で順次積層され、ｎ−ＡｌＧａＡｓ電
子供給層１６、ｎ−ＧａＡｓオーミック形成層１７の一
部にはゲート電極８用のリセスが形成されている。ま
た、ｎ−ＧａＡｓオーミック形成層１７の上にはソース
電極９およびドレイン電極１０が形成されている。この
ＧａＡｓ基板を用いたＨＥＭＴではドレイン電流はＧａ
Ａｓバッファ層１５のｎ−ＡｌＧａＡｓ電子供給層１６
と接している近傍を流れることになる。
【０００７】また、図６６はＧａＡｓ基板を用いた従来
のＭＩＳＦＥＴを示す。図において、１４はＧａＡｓ基
板であり、基板１４上にはＧａＡｓバッファ層１５、ｎ
−ＧａＡｓチャネル層１８、ＡｌＧａＡｓショットキー
接合形成層１９、ｎ−ＧａＡｓオーミック形成層１７が
この順で順次積層され、ＡｌＧａＡｓショットキー接合
形成層１９、ｎ−ＧａＡｓオーミック形成層１７の一部
にはゲート電極８用のリセスが形成されている。また、
ｎ−ＧａＡｓオーミック形成層１７の上にはソース電極
９およびドレイン電極１０が形成されている。このＧａ
Ａｓ基板を用いたＭＩＳＦＥＴではドレイン電流はｎ−
ＧａＡｓチャネル層１８中を流れることになる。
【０００８】図６７はＧａＡｓ基板を用いた従来のＭＥ
ＳＦＥＴを示す。図において、１４はＧａＡｓ基板であ
り、基板１４上にはＧａＡｓバッファ層１５、ｎ−Ｇａ
Ａｓチャネル層１８、ｎ−ＧａＡｓオーミック形成層１
７がこの順で順次積層され、ｎ−ＧａＡｓチャネル層１
８、ｎ−ＧａＡｓオーミック形成層１７の一部にはゲー
ト電極８用のリセスが形成されている。また、ｎ−Ｇａ
Ａｓオーミック形成層１７の上にはソース電極９および
ドレイン電極１０が形成されている。このＧａＡｓ基板
を用いたＭＥＳＦＥＴでも同じくｎ−ＧａＡｓチャネル
層１８中をそれぞれ流れる。
【０００９】次にこれら電界効果トランジスタの製造工
程について図６３を用いて説明する。ここでは図６２に
示した、ＩｎＰ基板を用いたＨＥＭＴの場合を例にとっ
て説明する。図６３において、１はＩｎＰ基板で、この
ＩｎＰ基板１上に、ＩｎＡｌＡｓバッファ層２、ＩｎＧ
ａＡｓチャネル層３、ｎ−ＩｎＡｌＡｓ電子供給層４、
ＩｎＡｌＡｓショットキー接合形成層５、ｎ−ＩｎＧａ
Ａｓオーミック形成層７を結晶成長技術を用いて順に堆
積させる（図６３(a) の状態）。次にｎ−ＩｎＧａＡｓ
オーミック形成層７上に蒸着・リフトオフ技術を用いて
ソース９およびドレイン１０を形成する（図６３(b) の
状態）。さらにレジストを表面に塗布しパターニングを
行いゲート形成用レジスト５０を形成し、その後、この
レジストをマスクにしてリセスエッチングを行う（図６
３(c) の状態）。最後にゲート金属を蒸着・リフトオフ
してゲート８を形成して完成する（図６２の状態）。
【００１０】次にＨＢＴの動作について説明する。ＨＢ
Ｔでは通常のバイポーラトランジスタと同様にコレクタ
からエミッタに流れる電流をベースに流れる電流で制御
する。ベースに流れる微小な電流でエミッタに流れる電
流を制御することで増幅動作を行う。特にＨＢＴではエ
ミッタ層にベース層よりもバンドギャップの大きな材料
を用いることで大きな増幅率を得ることが可能である。
【００１１】図６８はＩｎＰ基板を用いた従来のＨＢＴ
を示す。図において、１はＩｎＰ基板であり、この基板
１の上にはｎ−ＩｎＧａＡｓコレクタ層１００が形成さ
れ、その一部にはコレクタ電極１０５が形成されてい
る。ｎ−ＩｎＧａＡｓコレクタ層１００のコレクタ電極
形成領域およびその近傍を除く領域上にはｐ−ＩｎＧａ
Ａｓベース層１０１が形成され、その一部にはベース電
極１０６が形成されている。ｐ−ＩｎＧａＡｓベース層
１０１のベース電極形成領域およびその近傍を除く領域
上にはｎ−ＩｎＡｌＡｓエミッタ層１０３、ｎ+ −Ｉｎ
ＧａＡｓエミッタコンタクト層１０４がこの順で順次積
層されており、ｎ+ −ＩｎＧａＡｓエミッタコンタクト
層１０４上にはエミッタ電極１０７が形成されている。
【００１２】次にこの図６８に示したＨＢＴの製造工程
について図６９を用いて説明する。
【００１３】ＩｎＰ基板１上にｎ−ＩｎＧａＡｓコレク
タ層１００，ｐ−ＩｎＧａＡｓベース層１０１，ｎ−Ｉ
ｎＡｌＡｓエミッタ層１０３，ｎ+ −ＩｎＧａＡｓエミ
ッタコンタクト層１０４を結晶成長技術を用いて堆積さ
せる（図６９(a) の状態）。ｎ+ −ＩｎＧａＡｓエミッ
タコンタクト層１０４上にリソグラフィ技術を用いてベ
ース面出し用レジスト１５０を形成の後、これをマスク
にしてエッチングを行いｎ+ −ＩｎＧａＡｓエミッタコ
ンタクト層１０４とｎ−ＩｎＡｌＡｓエミッタ層１０３
を除去する。この時ｎ−ＩｎＡｌＡｓエミッタ層１０３
を完全に除去しなければならないので、安全のため多い
めにエッチングを行うため、ｐ−ＩｎＧａＡｓベース層
１０１の上部も一部エッチングされる（図６９(b) の状
態）。さらにリソグラフィ技術を用いコレクタ面出しレ
ジスト１５１を形成し、これをマスクにしてエッチング
を行い、ｐ−ＩｎＧａＡｓベース層１０１を除去する。
この時ｐ−ＩｎＧａＡｓベース層１０１を完全に除去し
なければならないので、安全のため多いめにエッチング
を行うため、ｎ−ＩｎＧａＡｓコレクタ層１００の上部
も一部エッチングされる（図６９(c) の状態）。この後
コレクタ電極１０５、ベース電極１０６、エミッタ電極
１０７を蒸着・リフトオフ技術を用いて形成し装置を完
成する（図６８の状態）。
【００１４】
【発明が解決しようとする課題】ところで電界効果トラ
ンジスタの電気的特性に重大な影響を及ぼすのはゲート
とドレイン電流が流れる経路（以下、これをチャネルと
呼ぶ）の距離である。そしてこれを決めているのはリセ
スエッチングの量である。そしてこの量は通常エッチャ
ントのエッチング速度とエッチング時間から割出すため
エッチング速度にばらつきがあるとそれがそのままトラ
ンジスタ特性にばらつきを生じるという問題点があっ
た。
【００１５】またＨＢＴの場合、ｐ型ベース層の面出し
を行う時、その上のｎ型エミッタ層を除去するが、やは
りエッチング量にばらつきがあることを計算に入れ安全
のため多めにエッチングを行う。このためｐ型ベース層
の一部もエッチングされてしまうが、元々ｐ型ベース層
は通常０．１μｍ程度の厚さしかないため、このわずか
にエッチングされることでも、実効的なベース層厚に対
する影響が大きいためＨＢＴの電気的特性が大きく変化
するという問題点があった。
【００１６】この発明は上記のような問題点を解消する
ためになされたもので、半導体物質の違いによるエッチ
ング特性の差を利用して、電気的特性のそろった半導体
装置を得ることを目的とする。
【００１７】
【課題を解決するための手段】この発明の第１の発明に
係る半導体装置は、基板の一平面上に形成したIII −Ｖ
族化合物半導体からなる電界効果型トランジスタにおい
て、構造の一部に基板側から順にＩｎＡｌＡｓ／ＩｎＰ
／ＩｎＧａＡｓとなる層構造を含み、ゲート電極がこの
ＩｎＰ層に接触して形成されており、しかもこの接触面
を延長した面がＩｎＰ／ＩｎＧａＡｓの境界面と一致す
るように装置を構成したものである。
【００１８】また、この発明の第２の発明に係る半導体
装置は、基板の一平面上に形成したIII −Ｖ族化合物半
導体からなる電界効果型トランジスタにおいて、構造の
一部に基板側から順にＩｎＡｌＡｓ／ＩｎＰ／ＩｎＡｌ
Ａｓとなる層構造を含み、ゲート電極がこのＩｎＰ層に
接触して形成されており、しかもこの接触面を延長した
面がＩｎＰ／ＩｎＡｌＡｓの境界面と一致するように装
置を構成したものである。
【００１９】また、この発明の第３の発明に係る半導体
装置は、基板の一平面上に形成したIII −Ｖ族化合物半
導体からなる電界効果型トランジスタにおいて、構造の
一部に基板側から順にＩｎＡｌＡｓ／ＩｎＰ／ＩｎＧａ
Ａｓとなる層構造を含み、ゲート電極がこのＩｎＡｌＡ
ｓ層に接触して形成されており、しかもこの接触面を延
長した面がＩｎＡｌＡｓ／ＩｎＰの境界面と一致するよ
うに形成した半導体装置および請求項１記載の半導体装
置を同一基板上に形成したものである。
【００２０】また、この発明の第４の発明に係る半導体
装置は、基板の一平面上に形成したIII −Ｖ族化合物半
導体からなる電界効果型トランジスタにおいて、構造の
一部に基板側から順にＩｎＡｌＡｓ／ＩｎＰ／ＩｎＡｌ
Ａｓとなる層構造を含み、ゲート電極がこの基板側のＩ
ｎＡｌＡｓ層に接触して形成されており、しかもこの接
触面を延長した面がＩｎＡｌＡｓ／ＩｎＰの境界面と一
致するように形成した半導体装置および請求項２記載の
半導体装置を同一基板上に形成したものである。
【００２１】また、この発明の第５の発明に係る半導体
装置は、基板の一平面上に形成したIII −Ｖ族化合物半
導体からなる電界効果型トランジスタにおいて、構造の
一部に基板側から順にＩｎＡｌＡｓ／ＩｎＰ／ＩｎＧａ
Ａｓとなる層構造を含み、ゲート電極がこのＩｎＡｌＡ
ｓ層に接触して形成されており、しかもこの接触面を延
長した面がＩｎＡｌＡｓ／ＩｎＰの境界面と一致するよ
うに形成した半導体装置および請求項２記載の半導体装
置を同一基板上に形成したものである。
【００２２】また、この発明の第６の発明に係る半導体
装置は、基板の一平面上に形成したIII −Ｖ族化合物半
導体からなる電界効果型トランジスタにおいて、構造の
一部に基板側から順にＩｎＡｌＡｓ／ＩｎＰ／ＩｎＡｌ
Ａｓとなる層構造を含み、ゲート電極がこの基板側のＩ
ｎＡｌＡｓ層に接触して形成されており、しかもこの接
触面を延長した面がＩｎＡｌＡｓ／ＩｎＰの境界面と一
致するように形成した半導体装置および請求項１記載の
半導体装置を同一基板上に形成したものである。
【００２３】また、この発明の第７の発明に係る半導体
装置は、本発明の第１の発明および第２の発明に係る半
導体装置を同一基板上に形成したものである。
【００２４】また、この発明の第８の発明に係る半導体
装置は、基板の一平面上に形成したIII −Ｖ族化合物半
導体からなり、構造の一部に基板側から順にＩｎＡｌＡ
ｓ／ＩｎＰ／ＩｎＡｌＡｓとなる層構造を二組以上含
み、この各々の組に属するＩｎＰ層にゲート電極が接触
して形成されており、しかもこの接触面を延長した仮想
面が各々の組に属するＩｎＰ／ＩｎＡｌＡｓの境界面と
一致する電界効果型トランジスタを含むように装置を構
成したものである。
【００２５】また、この発明の第９の発明に係る半導体
装置は、基板の一平面上に形成したIII −Ｖ族化合物半
導体からなるヘテロ接合バイポーラトランジスタにおい
て、構造の一部に基板側から順にＩｎＧａＡｓ／ＩｎＰ
／ＩｎＡｌＡｓとなる層構造 を含み、ベース電極がこの
ＩｎＧａＡｓ層に接触して形成されており、しかもこの
接触面を延長した面がＩｎＧａＡｓ／ＩｎＰの境界面と
一致するように装置を構成したものである。
【００２６】また、この発明の第１０の発明に係る半導
体装置は、基板の一平面上に形成したIII −Ｖ族化合物
半導体からなるヘテロ接合バイポーラトランジスタにお
いて、構造の一部に基板側から順にＩｎＧａＡｓ／Ｉｎ
Ｐ／ＩｎＡｌＡｓとなる層構造を含み、ベース電極がこ
のＩｎＰ層に接触して形成されており、しかもこの接触
面を延長した仮想面がＩｎＰ／ＩｎＡｌＡｓの境界面と
一致するように装置を構成したものである。
【００２７】また、この発明の第１１の発明に係る半導
体装置は、基板の一平面上に形成したIII −Ｖ族化合物
半導体からなる電界効果型トランジスタにおいて、構造
の一部に基板側から順にＡｌＧａＡｓ／ＩｎＰ／ＧａＡ
ｓもしくはＡｌＧａＡｓ／ＩｎＰ／ＩｎＧａＡｓまたは
ＧａＡｓ／ＩｎＰ／ＧａＡｓもしくはＧａＡｓ／ＩｎＰ
／ＩｎＧａＡｓとなる層構造を含み、ゲート電極がこの
ＡｌＧａＡｓ層または基板側のＧａＡｓ層に接触して形
成されており、しかもこの接触面を延長した面がＡｌＧ
ａＡｓ／ＩｎＰまたはＧａＡｓ／ＩｎＰの境界面と一致
するように装置を構成したものである。
【００２８】また、この発明の第１２の発明に係る半導
体装置は、基板の一平面上に形成したIII −Ｖ族化合物
半導体からなる電界効果型トランジスタにおいて、構造
の一部に基板側から順にＡｌＧａＡｓ／ＩｎＰ／ＧａＡ
ｓもしくはＡｌＧａＡｓ／ＩｎＰ／ＩｎＧａＡｓまたは
ＧａＡｓ／ＩｎＰ／ＧａＡｓもしくはＧａＡｓ／ＩｎＰ
／ＩｎＧａＡｓとなる層構造を含み、ゲート電極がこの
ＩｎＰ層に接触して形成されており、しかもこの接触面
を延長した面がＩｎＰ／ＧａＡｓまたはＩｎＰ／ＩｎＧ
ａＡｓの境界面と一致するように装置を構成したもので
ある。
【００２９】また、この発明の第１３の発明に係る半導
体装置は、基板の一平面上に形成し たIII −Ｖ族化合物
半導体からなる電界効果型トランジスタにおいて、構造
の一部に基板側から順にＡｌＧａＡｓ／ＩｎＰ／ＡｌＧ
ａＡｓとなる層構造を含み、ゲート電極がこの基板側の
ＡｌＧａＡｓ層に接触して形成されており、しかもこの
接触面を延長した面がＡｌＧａＡｓ／ＩｎＰの境界面と
一致するように装置を構成したものである。
【００３０】また、この発明の第１４の発明に係る半導
体装置は、基板の一平面上に形成したIII −Ｖ族化合物
半導体からなる電界効果型トランジスタにおいて、構造
の一部に基板側から順にＡｌＧａＡｓ／ＩｎＰ／ＡｌＧ
ａＡｓとなる層構造を含み、ゲート電極がこのＩｎＰ層
に接触して形成されており、しかもこの接触面を延長し
た面がＩｎＰ／ＡｌＧａＡｓの境界面と一致するように
装置を構成したものである。
【００３１】また、この発明の第１５の発明に係る半導
体装置は、本発明に係る第１１の発明および第１２の発
明の半導体装置を同一基板上に形成したものである。
【００３２】また、この発明の第１６の発明に係る半導
体装置は、本発明に係る第１３の発明および第１４の発
明の半導体装置を同一基板上に形成したものである。
【００３３】また、この発明の第１７の発明に係る半導
体装置は、本発明に係る第１１の発明および第１３の発
明の半導体装置を同一基板上に形成したものである。
【００３４】また、この発明の第１８の発明に係る半導
体装置は、本発明に係る第１１の発明および第１４の発
明の半導体装置を同一基板上に形成したものである。
【００３５】また、この発明の第１９の発明に係る半導
体装置は、本発明に係る第１２の発明および第１３の発
明の半導体装置を同一基板上に形成したものである。
【００３６】また、この発明の第２０の発明に係る半導
体装置は、本発明に係る第１２の発 明および第１４の発
明の半導体装置を同一基板上に形成したものである。
【００３７】また、この発明の第２１の発明に係る半導
体装置は、基板の一平面上に形成したIII −Ｖ族化合物
半導体からなり、構造の一部に基板側から順にＡｌＧａ
Ａｓ／ＩｎＰ／ＡｌＧａＡｓとなる層構造を二組以上含
み、この各々の組に属する基板側のＡｌＧａＡｓ層にゲ
ート電極が接触して形成されており、しかもこの接触面
を延長した面が各々の組に属するＡｌＧａＡｓ／ＩｎＰ
の境界面と一致する電界効果型トランジスタを含むよう
に装置を構成したものである。
【００３８】また、この発明の第２２の発明に係る半導
体装置は、基板の一平面上に形成したIII −Ｖ族化合物
半導体からなり、構造の一部に基板側から順にＡｌＧａ
Ａｓ／ＩｎＰ／ＡｌＧａＡｓとなる層構造を二組以上含
み、この各々の組に属するＩｎＰ層にゲート電極が接触
して形成されており、しかもこの接触面を延長した仮想
面が各々の組に属するＩｎＰ／ＡｌＧａＡｓの境界と一
致する電界効果型トランジスタを含むように装置を構成
したものである。
【００３９】また、この発明の第２３の発明に係る半導
体装置は、基板の一平面上に形成したIII −Ｖ族化合物
半導体からなるヘテロ接合バイポーラトランジスタにお
いて、構造の一部に基板側から順にＧａＡｓ／ＩｎＰ／
ＡｌＧａＡｓとなる層構造を含み、ベース電極がこのＧ
ａＡｓ層に接触して形成されており、しかもこの接触面
を延長した面がＧａＡｓ／ＩｎＰの境界面と一致するよ
うに装置を構成したものである。
【００４０】また、この発明の第２４の発明に係る半導
体装置は、基板の一平面上に形成したIII −Ｖ族化合物
半導体からなるヘテロ接合バイポーラトランジスタにお
いて、構造の一部に基板側から順にＧａＡｓ／ＩｎＰ／
ＡｌＧａＡｓとなる層構造を含み、ベース電極がこのＩ
ｎＰ層に接触して形成されており、しかもこの接触面を
延長した面がＩｎＰ／ＡｌＧａＡｓの境界面と一致する
ように装置を構成したものである。
【００４１】
【作用】この発明の第１の発明における半導体装置は、
基板側から順にＩｎＡｌＡｓ／ＩｎＰ／ＩｎＧａＡｓと
なる層構造を有する電界効果型トランジスタにおいて、
ゲート電極と接触するＩｎＰ層がエッチングストッパ層
として作用するので、エッチングの量が結晶構造により
正確に決定でき、電気的特性にばらつきのない半導体装
置を得ることができる。
【００４２】また、この発明の第２の発明における半導
体装置は、基板側から順にＩｎＡｌＡｓ／ＩｎＰ／Ｉｎ
ＡｌＡｓとなる層構造を有する電界効果型トランジスタ
において、ゲート電極と接触するＩｎＰ層がエッチング
ストッパ層として作用するので、エッチングの量が結晶
構造により正確に決定でき、電気的特性にばらつきのな
い半導体装置を得ることができる。
【００４３】また、この発明の第３の発明における半導
体装置は、基板側から順にＩｎＡｌＡｓ／Ｉｎｐ／Ｉｎ
ＧａＡｓとなる層構造を有する電界効果型トランジスタ
において、ゲート電極がこのＩｎＡｌＡｓ層に接触して
形成されている半導体装置と、第１の発明による半導体
装置を同一基板上に形成したので、電気的特性にばらつ
きのない電界効果型トランジスタにより互いにピンチオ
フ電圧が異なる２種類のトランジスタを同一基板上に搭
載した半導体装置を実現できる。
【００４４】また、この発明の第４の発明における半導
体装置は、基板側から順にＩｎＡｌＡｓ／Ｉｎｐ／Ｉｎ
ＡｌＡｓとなる層構造を有する電界効果型トランジスタ
において、ゲート電極がこの基板側のＩｎＡｌＡｓ層に
接触して形成されている半導体装置と、第２の発明によ
る半導体装置を同一基板上に形成したので、電気的特性
にばらつきのない電界効果型トランジスタにより互いに
ピンチオフ電圧が異なる２種類のトランジスタを同一基
板上に搭載した半導体装置を実現できる。
【００４５】また、この発明の第５の発明における半導
体装置は、基板側から順にＩｎＡｌ Ａｓ／Ｉｎｐ／Ｉｎ
ＧａＡｓとなる層構造を有する電界効果型トランジスタ
において、ゲート電極がこのＩｎＡｌＡｓ層に接触して
形成されている半導体装置と、第２の発明による半導体
装置を同一基板上に形成したので、電気的特性にばらつ
きのない電界効果型トランジスタにより互いにピンチオ
フ電圧が異なる２種類のトランジスタを同一基板上に搭
載した半導体装置を実現できる。
【００４６】また、この発明の第６の発明における半導
体装置は、基板側から順にＩｎＡｌＡｓ／Ｉｎｐ／Ｉｎ
ＡｌＡｓとなる層構造を有する電界効果型トランジスタ
において、ゲート電極がこの基板側のＩｎＡｌＡｓ層に
接触して形成されている半導体装置と、第１の発明によ
る半導体装置を同一基板上に形成したので、電気的特性
にばらつきのない電界効果型トランジスタにより互いに
ピンチオフ電圧が異なる２種類のトランジスタを同一基
板上に搭載した半導体装置を実現できる。
【００４７】また、この発明の第７の発明における半導
体装置は、本発明の第１の発明および第２の発明による
半導体装置を同一基板上に形成したので、電気的特性に
ばらつきのない電界効果型トランジスタにより互いにピ
ンチオフ電圧が異なる２種類のトランジスタを同一基板
上に搭載した半導体装置を実現できる。
【００４８】また、この発明の第８の発明における半導
体装置は、基板側から順にＩｎＡｌＡｓ／ＩｎＰ／Ｉｎ
ＡｌＡｓとなる同一の層構造を有する複数の電界効果型
トランジスタの下地に形成され、それぞれのゲート電極
とそれぞれ接触するＩｎＰ層がエッチングストッパ層と
して作用するので、エッチングの量が結晶構造により正
確に決定でき、電気的特性にばらつきのない電界効果型
トランジスタにより互いにピンチオフ電圧が異なる２種
類のトランジスタを同一基板上に搭載した半導体装置を
実現できる。
【００４９】また、この発明の第９の発明における半導
体装置は、基板側から順にＩｎＧａＡｓ／ＩｎＰ／Ｉｎ
ＡｌＡｓとなる層構造を有するヘテロ接合バイポーラト
ランジスタにおいて、ベース電極直下に相当する部分は
除去されるＩｎＰ層がエッチ ングストッパ層として作用
するので、エッチングの量が結晶構造により正確に決定
でき、電気的特性にばらつきのない半導体装置を得るこ
とができる。
【００５０】また、この発明の第１０の発明における半
導体装置は、基板側から順にＩｎＧａＡｓ／ＩｎＰ／Ｉ
ｎＡｌＡｓとなる層構造を有するヘテロ接合バイポーラ
トランジスタにおいて、ベース電極と接触するＩｎＰ層
がエッチングストッパ層として作用するので、エッチン
グの量が結晶構造により正確に決定でき、電気的特性に
ばらつきのない半導体装置を実現できる。
【００５１】また、この発明の第１１の発明における半
導体装置は、基板側から順にＡｌＧａＡｓ／ＩｎＰ／Ｇ
ａＡｓもしくはＡｌＧａＡｓ／ＩｎＰ／ＩｎＧａＡｓま
たはＧａＡｓ／ＩｎＰ／ＧａＡｓもしくはＧａＡｓ／Ｉ
ｎＰ／ＩｎＧａＡｓとなる層構造を有する電界効果型ト
ランジスタにおいて、ゲート電極直下に相当する部分は
除去されるＩｎＰ層がエッチングストッパ層として作用
するので、エッチングの量が結晶構造により正確に決定
でき、電気的特性にばらつきのない半導体装置を実現で
きる。
【００５２】また、この発明の第１２の発明における半
導体装置は、基板側から順にＡｌＧａＡｓ／ＩｎＰ／Ｇ
ａＡｓもしくはＡｌＧａＡｓ／ＩｎＰ／ＩｎＧａＡｓま
たはＧａＡｓ／ＩｎＰ／ＧａＡｓもしくはＧａＡｓ／Ｉ
ｎＰ／ＩｎＧａＡｓとなる層構造を有する電界効果型ト
ランジスタにおいて、ゲート電極と接触するＩｎＰ層が
エッチングストッパ層として作用するので、エッチング
の量が結晶構造により正確に決定でき、電気的特性にば
らつきのない半導体装置を実現できる。
【００５３】また、この発明の第１３の発明における半
導体装置は、基板側から順にＡｌＧａＡｓ／ＩｎＰ／Ａ
ｌＧａＡｓとなる層構造を有する電界効果型トランジス
タにおいて、ゲート電極直下に相当する部分は除去され
るＩｎＰ層がエッチングストッパ層として作用するの
で、エッチングの量が結晶構造により正確に決定でき、
電気的特性にばらつきのない半導体装置を実現できる。
【００５４】また、この発明の第１４の発明における半
導体装置は、基板側から順にＡｌＧａＡｓ／ＩｎＰ／Ａ
ｌＧａＡｓとなる層構造を有する電界効果型トランジス
タにおいて、ゲート電極と接触するＩｎＰ層がエッチン
グストッパ層として作用するので、エッチングの量が結
晶構造により正確に決定でき、電気的特性にばらつきの
ない半導体装置を実現できる。
【００５５】また、この発明の第１５の発明における半
導体装置は、本発明の第１１の発明および第１２の発明
による半導体装置を同一基板上に形成したので、電気的
特性にばらつきのない電界効果型トランジスタにより互
いにピンチオフ電圧が異なる２種類のトランジスタを同
一基板上に搭載した半導体装置を実現できる。
【００５６】また、この発明の第１６の発明における半
導体装置は、本発明の第１３の発明および第１５の発明
による半導体装置を同一基板上に形成したので、電気的
特性にばらつきのない電界効果型トランジスタにより互
いにピンチオフ電圧が異なる２種類のトランジスタを同
一基板上に搭載した半導体装置を実現できる。
【００５７】また、この発明の第１７の発明における半
導体装置は、本発明の第１１の発明および第１３の発明
による半導体装置を同一基板上に形成したので、電気的
特性にばらつきのない電界効果型トランジスタにより互
いにピンチオフ電圧が異なる２種類のトランジスタを同
一基板上に搭載した半導体装置を実現できる。
【００５８】また、この発明の第１８の発明における半
導体装置は、本発明の第１１の発明および第１４の発明
による半導体装置を同一基板上に形成したので、電気的
特性にばらつきのない電界効果型トランジスタにより互
いにピンチオフ電圧が異なる２種類のトランジスタを同
一基板上に搭載した半導体装置を実現できる。
【００５９】また、この発明の第１９の発明における半
導体装置は、本発明の第１２の発明および第１３の発明
による半導体装置を同一基板上に形成したので、電気的
特性 にばらつきのない電界効果型トランジスタにより互
いにピンチオフ電圧が異なる２種類のトランジスタを同
一基板上に搭載した半導体装置を実現できる。
【００６０】また、この発明の第２０の発明における半
導体装置は、本発明の第１２の発明および第１４の発明
による半導体装置を同一基板上に形成したので、電気的
特性にばらつきのない電界効果型トランジスタにより互
いにピンチオフ電圧が異なる２種類のトランジスタを同
一基板上に搭載した半導体装置を実現できる。
【００６１】また、この発明の第２１の発明における半
導体装置は、基板側から順にＡｌＧａＡｓ／ＩｎＰ／Ａ
ｌＧａＡｓとなる同一の層構造を有する複数の電界効果
型トランジスタの下地に形成され、それぞれのゲート電
極直下に相当する部分は除去されるＩｎＰ層がエッチン
グストッパ層として作用するので、エッチングの量が結
晶構造により正確に決定でき、電気的特性にばらつきの
ない電界効果型トランジスタにより互いにピンチオフ電
圧が異なる２種類のトランジスタを同一基板上に搭載し
た半導体装置を実現できる。
【００６２】また、この発明の第２２の発明における半
導体装置は、基板側から順にＡｌＧａＡｓ／ＩｎＰ／Ａ
ｌＧａＡｓとなる同一の層構造を有する複数の電界効果
型トランジスタの下地に形成され、それぞれのゲート電
極と接触するＩｎＰ層がエッチングストッパ層として作
用するので、エッチングの量が結晶構造により正確に決
定でき、電気的特性にばらつきのない電界効果型トラン
ジスタにより互いにピンチオフ電圧が異なる２種類のト
ランジスタを同一基板上に搭載した半導体装置を実現で
きる。
【００６３】また、この発明の第２３の発明における半
導体装置は、基板側から順にＧａＡｓ／ＩｎＰ／ＡｌＧ
ａＡｓとなる層構造を有するヘテロ接合バイポーラトラ
ンジスタにおいて、ベース電極直下に相当する部分は除
去されるＩｎＰ層がエッチングストッパ層として作用す
るので、エッチングの量が結晶構造により正確に決定で
き、電気的特性にばらつきのない半導体装置を実現でき
る。
【００６４】また、この発明の第２４の発明における半
導体装置は、基板側から順にＧａＡｓ／ＩｎＰ／ＡｌＧ
ａＡｓとなる層構造を有するヘテロ接合バイポーラトラ
ンジスタにおいて、ベース電極と接触するＩｎＰ層がエ
ッチングストッパ層として作用するので、エッチングの
量が結晶構造により正確に決定でき、電気的特性にばら
つきのない半導体装置を実現できる。
【００６５】
【実施例】以下、この発明の実施例を図を用いて説明す
る。図１は請求項１に対応する本発明の第１の実施例に
よる半導体装置の断面構造を示すものであり、本実施例
はＩｎＰ基板を用いたＨＥＭＴを示している。図におい
て、１はＩｎＰ基板であり、その上にＩｎＡｌＡｓバッ
ファ層２，ＩｎＧａＡｓチャネル層３，ｎ−ＩｎＡｌＡ
ｓ電子供給層４，ＩｎＡｌＡｓショットキー接合形成層
５がこの順でそれぞれ形成されている。また、８はゲー
ト電極で、ＩｎＡｌＡｓショットキー接合形成層５上に
形成されており、このゲート電極８の両側にはＩｎＰエ
ッチングストッパ層６，ｎ−ＩｎＧａＡｓオーミック形
成層７がＩｎＡｌＡｓショットキー接合形成層５上にこ
の順で形成されている。またｎ−ＩｎＧａＡｓオーミッ
ク形成層７上にはソース電極９およびドレイン電極１０
が形成されている。
【００６６】次に図１の半導体装置の製造方法について
図２を用いて説明する。まず、ＩｎＰ基板１上に、混晶
比が例えばＩｎ0.52Ｇａ0.48ＡｓのＩｎＡｌＡｓバッフ
ァ層２を約３００ｎｍ、混晶比が例えばＩｎ0.53Ｇａ0.
47ＡｓのＩｎＧａＡｓチャネル層３を約５０ｎｍ程度、
約４×１０ 18 ｃｍ -3 程度の不純物濃度を有するＩｎＡｌ
Ａｓ電子供給層４を約１５ｎｍ、ＩｎＡｌＡｓショット
キー接合形成層５を約２０ｎｍ、ＩｎＰエッチングスト
ッパ層６を約５ｎｍ、混晶比が約Ｉｎ0.52Ｇａ0.48Ａｓ
の約４×１０ 18 ｃｍ -3 程度の不純物濃度を有するｎ−Ｉ
ｎＧａＡｓオーミック形成層７を約５０ｎｍ程度、順に
ＭＢＥ，ＭＯＣＶＤ等の結晶成長技術を用いて堆積する
（図２(a) の状態）。
【００６７】次に、ｎ−ＩｎＧａＡｓオーミック形成層
７上に蒸着・リフトオフ技術を用いて、ともに金・ゲル
マニウム・ニッケルからなるソース電極９およびドレイ
ン電極１０をそれぞれ約１００ｎｍ程度形成する（図２
(b) の状態）。
【００６８】さらにレジストを表面に塗布してパターニ
ングを行いゲート形成用レジスト５０を形成した後、こ
のレジスト５０をマスクにしてリセスエッチングを行
う。この時、２０℃〜２５℃にて例えば５０：１の体積
比を有する酒石酸と過酸化水素水の混合溶液、燐酸と過
酸化水素水の混合溶液、あるいは、硫酸と過酸化水素水
の混合溶液をエッチング液として用いると、この液はＶ
族元素としてＡｓを主体として含むIII −Ｖ族化合物半
導体であるＩｎＧａＡｓ（甲種半導体）をエッチング
し、Ｖ族元素としてＰを主体として含むIII −Ｖ族化合
物半導体であるＩｎＰ（乙種半導体）はエッチングしな
い性質があるため、リセスエッチングされた底面がＩｎ
Ｐエッチングストッパ層６に達した時点でエッチングが
自動的に止まる（図２(c) の状態）。なお、このエッチ
ング条件は以下の全ての実施例についても同様である。
【００６９】このエッチング液が甲種半導体のみエッチ
ングする様子を図６１(a) 〜図６１(c) にグラフで示し
た。これはＩｎＰ基板上に堆積した０．２μｍ厚のＩｎ
ＧａＡｓ層を上記の３種類のエッチング液を用いてエッ
チングしていった様子を示している。図に示すように、
どのエッチャントを用いてもエッチング量が０．２μｍ
に達したところでエッチングがそれ以上進行しなくなっ
ている。
【００７０】この後、アルミニウム等のゲート金属材料
を約４００ｎｍ程度全面に蒸着し、リフトオフ法によ
り、リセス開口部に露出しているＩｎＡｌＡｓショット
キー接合形成層５に接してゲート電極を設けることによ
り、図１の素子を完成する（図１の状態）。
【００７１】このようにＩｎＰエッチングストッパ層を
除去しないでゲートを設けるか、除去してゲートを設け
るかでピンチオフ電圧が変化するので、この２つの組合
せで コンプリメンタリＩＣと同様に消費電力を削減で
き、かつ回路を構成するトランジスタ数を低減でき、回
路が簡単になる半導体装置を構成できるという効果があ
る。なお、ＩｎＰ層を除去した方がピンチオフ電圧が浅
く、マイナス電圧が低いところでピンチオフが生じる。
なお、ＨＢＴを除く以下の全ての実施例についても、同
一の種類のトランジスタ同士でエッチングストッパ層を
除去しないものと除去するものとを組み合わせることに
より、このような低消費電力の半導体装置を構成でき、
上記実施例と同様の効果を奏する。
【００７２】図３は請求項１に対応する本発明の第２の
実施例による半導体装置の断面構造を示すものであり、
図において、図１と同一符号は同一部分を示している。
本実施例は図１と同様のＩｎＰ基板を用いたＭＩＳＦＥ
Ｔを示すものであるが、酒石酸・リン酸・硫酸のいづれ
か１種以上および過酸化水素を含む溶液でリセスエッチ
ングした後、塩酸でＩｎＰエッチングストッパ層６を除
去する工程なしに、ＩｎＰエッチングストッパ層６上に
ゲート電極８を形成したものである。
【００７３】図４は請求項１に対応する本発明の第３の
実施例による半導体装置の断面構造を示しており、図に
おいて、図１と同一符号は同一部分を示している。１１
はＩｎＡｌＡｓ第２ショットキー接合形成層、１２はＩ
ｎＰ第２エッチングストッパ層である。本実施例は図１
と同様のＩｎＰ基板を用いたＨＥＭＴを示しており、図
１のＩｎＰエッチングストッパ層６の上にさらにＩｎＡ
ｌＡｓ第２ショットキー接合形成層１１とＩｎＰ第２エ
ッチングストッパ層１２が、ＩｎＧａＡｓオーミック形
成層７との間に形成されているので、リセスエッチング
は先ずＩｎＰ第２エッチングストッパ層１２で停止す
る。そしてこのＩｎＰ第２エッチングストッパ層１２と
接触するようにゲート電極８の形成を行なったものであ
り、結晶構造は異なるが、製造工程は図１のＨＥＭＴの
場合と同様である。
【００７４】図５は請求項２に対応する本発明の第４の
実施例による半導体装置の断面構造を示すものであり、
図において、図１と同一符号は同一部分を示す。１１は
ＩｎＡｌＡｓ第２ショットキー接合形成層、１２はＩｎ
Ｐ第２エッチングストッパ層 である。本実施例は図１と
同様のＩｎＰ基板を用いたＨＥＭＴを示しており、図１
のＩｎＰエッチングストッパ層６の上にさらにＩｎＡｌ
Ａｓ第２ショットキー接合形成層１１とＩｎＰ第２エッ
チングストッパ層１２がＩｎＧａＡｓオーミック形成層
７との間に形成されているので、リセスエッチッグは先
ずＩｎＰ第２エッチングストッパ層１２で停止する。そ
してこのＩｎＰ第２エッチングストッパ層１２の除去
後、さらにＩｎＡｌＡｓ第２ショットキー接合形成層１
１を除去してゲート電極８の形成を行なったものであ
り、結晶構造は異なるが、製造工程は図１のＨＥＭＴの
場合と同様である。
【００７５】また、図６は請求項２に対応する本発明の
第５の実施例による半導体装置の断面構造を示すもので
あり、図において、図３と同一符号は同一部分を示して
いる。本実施例は図３と同様のＩｎＰ基板を用いたＭＩ
ＳＦＥＴを示しており、図３のｎ−ＩｎＧａＡｓオーミ
ック形成層７に代えてｎ−ＩｎＡｌＡｓオーミック形成
層７０を形成し、酒石酸・リン酸・硫酸のいづれか１種
以上および過酸化水素を含む溶液でリセスエッチングし
た後、ＩｎＰエッチングストッパ層６上にゲート電極８
を形成したものである。
【００７６】また、図７は請求項２に対応する本発明の
第６の実施例による半導体装置の断面構造を示すもので
あり、図において、図１と同一符号は同一部分を示して
いる。本実施例は図１と同様のＩｎＰ基板を用いたＨＥ
ＭＴを示しており、図１のｎ−ＩｎＧａＡｓオーミック
形成層７に代えてｎ−ＩｎＡｌＡｓオーミック形成層７
０を形成し、酒石酸・リン酸・硫酸のいづれか１種以上
および過酸化水素を含む溶液でリセスエッチングした
後、ＩｎＰエッチングストッパ層６上にゲート電極８を
形成したものである。
【００７７】また、図８は請求項３に対応する本発明の
第７の実施例による半導体装置の断面図を示しており、
図において、図１と同一符号は同一部分を示す。本実施
例は、図１と同様のＩｎＰ基板を用いたＨＥＭＴを示し
ており、図１と同様のＨＥＭＴにおいて、ＩｎＰエッチ
ングストッパ層６を除去したものと、図１に示すＨＥ Ｍ
Ｔを同一半導体基板上に形成したものである。この２つ
のＨＥＭＴはリソグラフィ→エッチング→ゲート蒸着→
リフトオフの工程によるそのリセスの形成を全く別々に
行なうものであり、従って、どちらのリセスの形成を先
に行なってもよいものである。これは、同一基板上に相
異なるピンチオフ電圧を有する２種類のトランジスタを
形成する場合の以下の全ての実施例に関しても同様であ
る。そして、このように相異なるピンチオフ電圧を有す
るＦＥＴを同一基板上に形成することにより、回路を構
成するトランジスタの個数を低減でき、回路が簡単にな
り、同時に消費電力を低減することができる。
【００７８】また、図１０は請求項３に対応する本発明
の第８の実施例による半導体装置の断面図を示してお
り、図において、図１と同一符号は同一部分を示す。本
実施例は、図１と同様のＩｎＰ基板を用いたＭＩＳＦＥ
Ｔを示しており、図３と同様のＭＩＳＦＥＴにおいて、
ＩｎＰエッチングストッパ層６を除去したものと、図３
に示すＭＩＳＦＥＴを同一基板上に形成したものであ
る。
【００７９】また、図１１は請求項３に対応する本発明
の第９の実施例による半導体装置の断面図を示してお
り、図において、図１と同一符号は同一部分を示す。本
実施例は、図１と同様のＩｎＰ基板を用いたＨＥＭＴを
示しており、図４と同様のＨＥＭＴにおいて、ＩｎＰ第
２エッチングストッパ層１２を除去したものと、図４に
示すＨＥＭＴを同一基板上に形成したものである。
【００８０】また、図１２は請求項４に対応する本発明
の第１０の実施例による半導体装置の断面図を示してお
り、図において、図５と同一符号は同一部分を示す。本
実施例は図５と同様のＩｎＰ基板を用いたＨＥＭＴを示
しており、図５と同様のＨＥＭＴにおいて、ＩｎＰエッ
チングストッパ層６を除去したものと、図５に示すＨＥ
ＭＴを同一基板上に形成したものである。
【００８１】また、図１３は請求項４に対応する本発明
の第１１の実施例による半導体装置の断面図を示してお
り、図において、図６と同一符号は同一部分を示す。本
実施 例は図６と同様のＩｎＰ基板を用いたＭＩＳＦＥＴ
を示しており、図６と同様のＭＩＳＦＥＴにおいて、Ｉ
ｎＰエッチングストッパ層６を除去したものと、図６に
示すＭＩＳＦＥＴを同一基板上に形成したものである。
【００８２】また、図９は請求項４に対応する本発明の
第１２の実施例による半導体装置の断面図を示してお
り、図において、図７と同一符号は同一部分を示す。本
実施例は図７と同様のＩｎＰ基板を用いたＨＥＭＴを示
しており、図７と同様のＨＥＭＴにおいて、ＩｎＰエッ
チングストッパ層６を除去したものと、図７に示すＨＥ
ＭＴを同一基板上に形成したものである。
【００８３】また、図１４は請求項５に対応する本発明
の第１３の実施例による半導体装置の断面図を示してお
り、図において、図５と同一符号は同一部分を示す。本
実施例は図４と同様のＩｎＰ基板を用いたＨＥＭＴを示
しており、図４と同様のＨＥＭＴにおいて、ＩｎＰエッ
チングストッパ層６を除去したものと、図５に示すＨＥ
ＭＴを同一基板上に形成したものである。
【００８４】また、図１５は請求項６に対応する本発明
の第１４の実施例による半導体装置の断面図を示してお
り、図において、図５と同一符号は同一部分を示す。本
実施例は図４と同様のＩｎＰ基板を用いたＨＥＭＴを示
しており、図５と同様のＨＥＭＴにおいて、ＩｎＰエッ
チングストッパ層６を除去したものと、図４に示すＨＥ
ＭＴを同一基板上に形成したものである。
【００８５】また、図１６は請求項７に対応する本発明
の第１５の実施例による半導体装置の断面図を示してお
り、図において、図５と同一符号は同一部分を示す。本
実施例は図４と同様のＩｎＰ基板を用いたＨＥＭＴを示
しており、図４に示すＨＥＭＴと図５に示すＨＥＭＴを
同一基板上に形成したものである。
【００８６】図１７は請求項８に対応する本発明の第１
６の実施例による半導体装置の断面図を示しており、図
において、６はＩｎＰエッチングストッパ層、１１はＩ
ｎＡ ｌＡｓ第２ショットキー接合形成層、１２はＩｎＰ
第２エッチングストッパ層、１９はｎ−ＩｎＡｌＡｓオ
ーミック形成層である。本実施例は図１と同様のＩｎＰ
基板を用いたＨＥＭＴを示しており、図１のＩｎＰエッ
チングストッパ層６の上にさらにＩｎＡｌＡｓ第２ショ
ットキー接合形成層１１とＩｎＰ第２エッチングストッ
パ層１２が、ＩｎＧａＡｓオーミック形成層７との間に
形成されているので、リセスエッチングは先ずＩｎＰ第
２エッチングストッパ層１２で停止する。そして図中左
側のトランジスタのゲート電極の形成を行なうととも
に、ＩｎＡｌＡｓ第２ショットキー接合形成層１１のリ
セスエッチングを行なうようにしたものであり、そのリ
セスエッチングはＩｎＰエッチングストッパ層６で停止
する。そして図中右側のトランジスタのゲート電極８の
形成を行なうようにしたもので、図１に相当するＨＥＭ
Ｔ同士を同一基板上に形成したものであり、結晶構造は
異なるが、製造工程は図１のＨＥＭＴの場合と同様であ
る。
【００８７】図１８は請求項９に対応する本発明の第１
７の実施例による半導体装置の断面図を示しており、図
において、１はＩｎＰ基板、１００はｎ−ＩｎＧａＡｓ
コレクタ層、１０１はｐ−ＩｎＧａＡｓベース層、１０
２はｎ−ＩｎＰエッチングストッパ層、１０３はｎ−Ｉ
ｎＡｌＡｓエミッタ層、１０４はｎ + −ＩｎＧａＡｓエ
ミッタコンタクト層、１０５はコレクタ電極、１０６は
ベース電極、１０７はエミッタ電極である。本実施例は
ＩｎＰ基板を用いたＨＢＴを示しており、ベース電極１
０６がｐ−ＩｎＧａＡｓベース層１０１に接触して形成
されており、しかもこの接触面を延長した面がｐ−Ｉｎ
ＧａＡｓベース層１０１とｎ−ＩｎＰエッチングストッ
パ層１０２の境界となっている。
【００８８】次に、本実施例の製造方法について図１９
を用いて説明する。
【００８９】まず、ＩｎＰ基板１上に、約１μｍの厚さ
で５×１０ 16 cm -3 程度の不純物濃度を有するｎ−ＩｎＧ
ａＡｓコレクタ層１００、約１００ｎｍの厚さで１×１
０ 19 cm -3 程度の不純物濃度を有するｐ−ＩｎＧａＡｓベ
ース層１０１、約１０ｎｍの厚さを有するｎ−ＩｎＰエ
ッチングストッパ層１０２、約１５０ｎｍの厚さで５ ×
１０ 17 cm -3 程度の不純物濃度を有するｎ−ＩｎＡｌＡｓ
エミッタ層１０３、約１００ｎｍの厚さで１×１０ 19 cm
-3 程度の不純物濃度を有するｎ + −ＩｎＧａＡｓエミッ
タコンタクト層１０４の順に結晶成長技術を用いて堆積
させる（図１９(a) 参照）。
【００９０】次にベース面出しレジスト１５０をマスク
に、２０℃〜２５℃にて例えば５０：１の体積比を有す
る酒石酸と過酸化水素水の混合溶液、燐酸と過酸化水素
水の混合溶液、あるいは、硫酸と過酸化水素水の混合溶
液をエッチング液として用いてにてエッチングを行う
と、ｎ + −ＩｎＧａＡｓエミッタコンタクト層１０４お
よびｎ−ＩｎＡｌＡｓエミッタ層１０３のみをエッチン
グで除去できる（図１９(b) 参照）。
【００９１】さらに塩酸でｎ−ＩｎＰエッチングストッ
パ層１０２のみを除去する。この後、コレクタ層面出し
レジスト１５１の形成を行い、これをマスクにコレクタ
層までエッチングしてその後、それぞれ約１００ｎｍの
厚みを有するコレクタ電極１０５，ベース電極１０６，
エミッタ電極１０７の形成を行なう。なお、この実施例
において、コレクタ電極１０５は下からＡｕＧｅ／Ｎｉ
／Ａｕの三層構造で構成し、ベース電極１０６およびエ
ミッタ電極１０７はそれぞれ下からＴｉ／Ｍｏ／Ａｕの
三層構造でこれを形成する。
【００９２】このような本実施例においては、ＨＢＴに
おいて、Ｖ族元素としてＡｓを主体として含むIII −Ｖ
族化合物半導体である甲種半導体と、Ｖ族元素としてＰ
を主体として含むIII −Ｖ族化合物半導体である乙種半
導体の多層構造を設け、これに対し、甲種半導体のみを
選択的にエッチングできる酒石酸・リン酸・硫酸のいづ
れか１種以上および過酸化水素を含む溶液でベース電極
およびコレクタ電極を形成する際の面出しのためのエッ
チングを行うようにしたので、正確に乙種半導体の表面
でエッチングを終了でき、リセスエッチングに際してエ
ッチング量のばらつきをなくすことができ、素子の電気
特性のばらつきを小さくできるという効果がある。
【００９３】また、図２０は請求項１０に対応する本発
明の第１８の実施例による半導体装置の断面構造を示し
ており、図において、図１８と同一符号は同一部分を示
している。１０５はコレクタ電極、１０９は約１００ｎ
ｍ程度の厚さで１×１０ 19 cm -3 程度の不純物濃度を有す
るｐ−ＩｎＰベース層、１０６はベース電極、１０３は
ｎ−ＩｎＡｌＡｓエミッタ層、１０４はｎ + −ＩｎＧａ
Ａｓエミッタコンタクト層、１０７はエミッタ電極であ
る。
【００９４】本実施例は図１８と同様のＩｎＰ基板を用
いたＨＢＴを示すものであるが、酒石酸・リン酸・硫酸
のいづれか１種以上および過酸化水素を含む溶液でエッ
チング後、塩酸でｐ−ＩｎＰベース層１０９を除去する
工程なしに、コレクタ層面出しレジスト形成を行い、こ
れをマスクにコレクタ層までエッチングしてその後、コ
レクタ電極１０５，ベース電極１０６，エミッタ電極１
０７の形成を行ったものである。
【００９５】また、図２１は請求項１０に対応する本発
明の第１９の実施例による半導体装置の断面構造を示し
ており、図において、図１８と同一符号は同一部分を示
している。１１５は約１０ｎｍ程度の厚さで１×１０ -3
cm程度の不純物濃度を有するｐ−ＩｎＰエッチングスト
ッパ層である。
【００９６】本実施例は図１８と同様のＩｎＰ基板を用
いたＨＢＴを示すものであるが、酒石酸・リン酸・硫酸
のいづれか１種以上および過酸化水素を含む溶液でエッ
チング後、塩酸で、コレクタ層面出しレジスト形成を行
い、ｐ−ＩｎＰエッチングストッパ層１１５を除去する
工程なしにこれをマスクにコレクタ層までエッチングし
てその後、コレクタ電極１０５，ベース電極１０６，エ
ミッタ電極１０７の形成を行ったものである。
【００９７】図２２は請求項１１に対応する本発明の第
２０の実施例による半導体装置の断面構造を示してお
り、図において、図１５と同一符号は同一または相当部
分を示 しており、１４はＧａＡｓ基板、１５はＧａＡｓ
バッファ層、１６はｎ−ＡｌＧａＡｓ供給層、６はＩｎ
Ｐエッチングストッパ層、１７はｎ−ＧａＡｓオーミッ
ク形成層、８はゲート電極、９はソース電極、１０はド
レイン電極である。本実施例はＧａＡｓ基板を用いたＨ
ＥＭＴであり、結晶構造は異なるが、製造工程は図１の
ＨＥＭＴの場合とほぼ同じである。
【００９８】次に本実施例の製造方法について図２３を
用いて説明する。まず、ＧａＡｓ基板１４上に、ＧａＡ
ｓバッファ層１５を約１μｍの厚さで形成し、約２×１
０ 18 ｃｍ -3 程度の不純物濃度を有するｎ−ＡｌＧａＡｓ
電子供給層１６を約４０ｎｍ程度形成する。その上に約
２×１０ 18 ｃｍ -3 程度の不純物濃度を有するＩｎＰエッ
チングストッパ層６を約５ｎｍ、約２×１０ 18 ｃｍ -3 程
度の不純物濃度を有するｎ−ＧａＡｓオーミック形成層
１７を約１００ｎｍ程度、順にＭＢＥ，ＭＯＣＶＤ等の
結晶成長技術を用いて堆積する（図２３(a) の状態）。
【００９９】次に、ｎ−ＧａＡｓオーミック形成層１７
上に蒸着・リフトオフ技術を用いて、ともに金・ゲルマ
ニウム・ニッケルからなるソース電極９およびドレイン
電極１０をそれぞれ約１００ｎｍ程度形成する（図２３
(b) の状態）。
【０１００】さらにレジストを表面に塗布してパターニ
ングを行いゲート形成用レジスト５０を形成した後、こ
のレジスト５０をマスクにしてリセスエッチングを行
う。この時、２０℃〜２５℃にて例えば５０：１の体積
比を有する酒石酸と過酸化水素水の混合溶液、燐酸と過
酸化水素水の混合溶液、あるいは、硫酸と過酸化水素水
の混合溶液をエッチング液として用いると、この液はＶ
族元素としてＡｓを主体として含むIII −Ｖ族化合物半
導体であるＧａＡｓ（甲種半導体）をエッチングし、Ｖ
族元素としてＰを主体として含むIII −Ｖ族化合物半導
体であるＩｎＰ（乙種半導体）はエッチングしない性質
があるため、リセスエッチングされた底面がＩｎＰエッ
チングストッパ層６に達した時点でエッチングが自動的
に止まる（図２３(c) の状態）。
【０１０１】図２３(c) の状態の後、ＩｎＰエッチング
ストッパ層６を塩酸によって除去する（図２３(d) の状
態）。塩酸は乙種半導体にのみエッチング作用があり、
甲種半導体はエッチングされないことがよく知られてい
る。
【０１０２】この後、アルミニウム等のゲート金属材料
を約４００ｎｍ程度全面に蒸着し、リフトオフ法によ
り、リセス開口部に露出しているｎ−ＡｌＧａＡｓ電子
供給層１６に接してゲート電極を設けることにより、図
２２の素子を完成する（図２２の状態）。
【０１０３】図２４は請求項１１に対応する本発明の第
２１の実施例による半導体装置の断面構造を示してお
り、図において、１４はＧａＡｓ基板、１５はＧａＡｓ
バッファ層、１８は約１０ｎｍ程度の厚さで１×１０ 18
cm -3 程度の不純物濃度を有するｎ−ＧａＡｓチャネル
層、１９は約１０ｎｍ程度の厚さを持つＡｌＧａＡｓシ
ョットキー接合形成層、６はＩｎＰエッチングストッパ
層、１７はｎ−ＧａＡｓオーミック形成層、８はゲート
電極、９はソース電極，１０はドレイン電極である。本
実施例はＧａＡｓ基板を用いたＭＩＳＦＥＴを示してお
り、結晶構造は異なるが製造工程は図２２のＨＥＭＴの
場合と同様である。
【０１０４】図２５は請求項１１に対応する本発明の第
２２の実施例による半導体装置の断面構造を示してお
り、図において、図２２と同一符号は同一部分を示して
いる。本実施例は、図２２と同様のＧａＡｓ基板を用い
たＭＥＳＦＥＴであり、図２２のｎ−ＡｌＧａＡｓ電子
供給層１６の代わりにｎ−ＧａＡｓチャネル層１８を用
いたものである。
【０１０５】図２６は請求項１１に対応する本発明の第
２３の実施例による半導体装置の断面構造を示してい
る。図において、図２２と同一符号は同一部分を示して
いる。本実施例は、図２２と同様のＧａＡｓ基板を用い
たＨＥＭＴであり、図２２のｎ−ＧａＡｓオーミック形
成層１７の代わりにｎ−ＩｎＧａＡｓオーミック形成層
７を用いたものである。
【０１０６】図２７は請求項１１に対応する本発明の第
２４の実施例による半導体装置の断面構造を示してい
る。図において、図２４と同一符号は同一部分を示して
いる。本実施例は、図２４と同様のＧａＡｓ基板を用い
たＭＩＳＦＥＴであり、図２４のＩｎＰエッチングスト
ッパ層６の上に約５０ｎｍ程度で、約４×１０ 18 ｃｍ -3
程度の不純物濃度を有するように、ＡｌＧａＡｓ第２シ
ョットキー接合形成層１３０を形成し、その上に形成し
たＩｎＰ第２エッチングストッパ層１２をリセスエッチ
ングのストッパ層として使用し、このＩｎＰ第２エッチ
ングストッパ層１２を除去して露出したＡｌＧａＡｓ第
２ショットキー接合形成層１３０上にゲート電極８を形
成するようにしたものである。
【０１０７】図２８は請求項１１に対応する本発明の第
２５の実施例による半導体装置の断面構造を示してい
る。図において、図２４と同一符号は同一部分を示して
いる。本実施例は、図２４と同様のＧａＡｓ基板を用い
たＭＩＳＦＥＴであり、図２４のｎ−ＧａＡｓオーミッ
ク形成層１７の代わりにｎ−ＩｎＧａＡｓオーミック形
成層７を用いたものである。
【０１０８】図２９は請求項１１に対応する本発明の第
２６の実施例による半導体装置の断面構造を示してい
る。図において、図２５と同一符号は同一部分を示して
いる。本実施例は、図２５と同様のＧａＡｓ基板を用い
たＭＥＳＦＥＴであり、図２５のｎ−ＧａＡｓオーミッ
ク形成層１７の代わりにｎ−ＩｎＧａＡｓオーミック形
成層７を用いたものである。
【０１０９】図３１は請求項１２に対応する本発明の第
２８の実施例による半導体装置の断面構造を示してお
り、図において、図２２と同一符号は同一部分を示して
いる。本実施例は、図２２と同様のＧａＡｓ基板を用い
たＨＥＭＴであり、酒石酸・リン酸・硫酸のいづれか１
種以上および過酸化水素を含む溶液でリセスエッチング
した後、塩酸でＩｎＰエッチングストッパ層６を除去す
る工程なしに、ＩｎＰエッチングストッパ層６上にゲー
ト電極８を形成したものである。 図３２は請求項１２に
対応する本発明の第２９の実施例による半導体装置の断
面構造を示しており、図において、図２４と同一符号は
同一部分を示している。本実施例もやはりＧａＡｓ基板
を用いたＭＩＳＦＥＴであるが、ＩｎＰエッチングスト
ッパ層６を除去する工程を行わず、ＩｎＰエッチングス
トッパ層６上にゲート電極８を形成したものである。
【０１１０】図３３は請求項１２に対応する本発明の第
３０の実施例による半導体装置の断面構造を示してお
り、図において、図２２と同一符号は同一部分を示して
いる。本実施例は、図２２と同様のＧａＡｓ基板を用い
たＭＥＳＦＥＴであり、図２２のｎ−ＡｌＧａＡｓ電子
供給層１６の代わりにｎ−ＧａＡｓチャネル層１８を用
いたものであり、塩酸でＩｎＰエッチングストッパ層６
を除去する工程なしに、ＩｎＰエッチングストッパ層６
上にゲート電極８を形成したものである。
【０１１１】図３０は請求項１２に対応する本発明の第
２７の実施例による半導体装置の断面構造を示してお
り、図において、図２６と同一符号は同一部分を示して
いる。本実施例は、図２６と同様のＧａＡｓ基板を用い
たＨＥＭＴであり、塩酸でＩｎＰエッチングストッパ層
６を除去する工程なしに、ＩｎＰエッチングストッパ層
６上にゲート電極８を形成したものである。
【０１１２】図３４は請求項１２に対応する本発明の第
３１の実施例による半導体装置の断面構造を示してお
り、図において、図３２と同一符号は同一部分を示して
いる。本実施例は、図３２と同様のＧａＡｓ基板を用い
たＭＩＳＦＥＴであり、図３２のＩｎＰエッチングスト
ッパ層６の上にＡｌＧａＡｓ第２ショットキー接合形成
層１３０を形成し、その上に形成したＩｎＰ第２エッチ
ングストッパ層１２をリセスエッチングのストッパ層と
して使用し、このＩｎＰ第２エッチングストッパ層１２
上にゲート電極８を形成するようにしたものである。
【０１１３】図３５は請求項１２に対応する本発明の第
３２の実施例による半導体装置の断面構造を示してお
り、図において、図３２と同一符号は同一部分を示して
いる。 本実施例は、図３２と同様のＧａＡｓ基板を用い
たＭＩＳＦＥＴであり、図３２のｎ−ＧａＡｓオーミッ
ク形成層１７の代わりにｎ−ＩｎＧａＡｓオーミック形
成層７を用いたものである。
【０１１４】図３６は請求項１２に対応する本発明の第
３３の実施例による半導体装置の断面構造を示してお
り、図において、図３３と同一符号は同一部分を示して
いる。本実施例は、図３３と同様のＧａＡｓ基板を用い
たＭＥＳＦＥＴであり、図３３のｎ−ＧａＡｓオーミッ
ク形成層１７の代わりにｎ−ＩｎＧａＡｓオーミック形
成層７を用いたものである。
【０１１５】図３７は請求項１３に対応する本発明の第
３４の実施例による半導体装置の断面構造を示してお
り、図において、図２２と同一符号は同一部分を示して
いる。本実施例では、ＩｎＰエッチングストッパ層６と
ｎ−ＧａＡｓオーミック形成層１７との間にｎ−ＡｌＧ
ａＡｓ第２ショットキー接合形成層２０とＩｎＰ第２エ
ッチングストッパ層１２とを形成し、ゲート電極８直下
に相当する領域のＩｎＰエッチングストッパ層６を除去
してゲート電極８を形成したものである。
【０１１６】図３８は請求項１３に対応する本発明の第
３５の実施例による半導体装置の断面構造を示してお
り、図において、図２４と同一符号は同一部分を示して
いる。本実施例では、ＩｎＰエッチングストッパ層６と
ｎ−ＧａＡｓオーミック形成層１７との間にＡｌＧａＡ
ｓ第２ショットキー接合形成層１３０とＩｎＰ第２エッ
チングストッパ層１２とを形成し、ゲート電極８直下に
相当する領域のＩｎＰエッチングストッパ層６を除去し
てゲート電極８を形成したものである。
【０１１７】図３９は請求項１４に対応する本発明の第
３６の実施例による半導体装置の断面構造を示してお
り、図において、図２２と同一符号は同一部分を示して
いる。本実施例は、図３７の実施例と同様の構造を有し
ているが、ＩｎＰエッチングストッパ層６を除去する工
程を行わず、ＩｎＰエッチングストッパ層６上にゲート
電極８を形成したものである。
【０１１８】図４０は請求項１４に対応する本発明の第
３７の実施例による半導体装置の断面構造を示してお
り、図において、図２４と同一符号は同一部分を示して
いる。本実施例は、図３８の実施例と同様の構造を有し
ているが、ＩｎＰエッチングストッパ層６を除去する工
程を行わず、ＩｎＰエッチングストッパ層６上にゲート
電極８を形成したものである。
【０１１９】図４１は請求項１５に対応する本発明の第
３８の実施例による半導体装置の断面構造を示してお
り、この実施例は、図２２および図３１に相当する半導
体装置を組合せることにより、同一基板上に相異なるピ
ンチオフ電圧を有する２種類のトランジスタを形成した
装置を実現したものである。
【０１２０】図４２は請求項１５に対応する本発明の第
３９の実施例による半導体装置の断面構造を示してお
り、この実施例は図２６および図３０に相当する半導体
装置を組合せることにより、同一基板上に相異なるピン
チオフ電圧を有する２種類のトランジスタを形成した装
置を実現したものである。
【０１２１】図４３は請求項１５に対応する本発明の第
４０の実施例による半導体装置の断面構造を示してお
り、この実施例は図２３および図３２に相当する半導体
装置を組合せることにより、同一基板上に相異なるピン
チオフ電圧を有する２種類のトランジスタを形成した装
置を実現したものである。
【０１２２】図４４は請求項１５に対応する本発明の第
４１の実施例による半導体装置の断面構造を示してお
り、この実施例は図２５および図３３に相当する半導体
装置を組合せることにより、同一基板上に相異なるピン
チオフ電圧を有する２種類のトランジスタを形成した装
置を実現したものである。
【０１２３】図４５は請求項１５に対応する本発明の第
４２の実施例による半導体装置の断面構造を示してお
り、この実施例は図２７および図３４に相当する半導体
装置を 組合せることにより、同一基板上に相異なるピン
チオフ電圧を有する２種類のトランジスタを形成した装
置を実現したものである。
【０１２４】図４６は請求項１５に対応する本発明の第
４３の実施例による半導体装置の断面構造を示してお
り、この実施例は図２８および図３５に相当する半導体
装置を組合せることにより、同一基板上に相異なるピン
チオフ電圧を有する２種類のトランジスタを形成した装
置を実現したものである。
【０１２５】図４７は請求項１５に対応する本発明の第
４４の実施例による半導体装置の断面構造を示してお
り、この実施例は図２９および図３６に相当する半導体
装置を組合せることにより、同一基板上に相異なるピン
チオフ電圧を有する２種類のトランジスタを形成した装
置を実現したものである。
【０１２６】図４８は請求項１６に対応する本発明の第
４５の実施例による半導体装置の断面構造を示してお
り、この実施例は、図３７および図３９に相当する半導
体装置を組合せることにより、同一基板上に相異なるピ
ンチオフ電圧を有する２種類のトランジスタを形成した
装置を実現したものである。
【０１２７】図４９は請求項１７に対応する本発明の第
４６の実施例による半導体装置の断面構造を示してお
り、この実施例は、図２２および図３７に相当する半導
体装置を組合せることにより、同一基板上に相異なるピ
ンチオフ電圧を有する２種類のトランジスタを形成した
装置を実現したものである。
【０１２８】図５０は請求項１７に対応する本発明の第
４７の実施例による半導体装置の断面構造を示してお
り、この実施例は、図２７および図３８に相当する半導
体装置を組合せることにより、同一基板上に相異なるピ
ンチオフ電圧を有する２種類のトランジスタを形成した
装置を実現したものである。
【０１２９】図５１は請求項１８に対応する本発明の第
４８の実施例による半導体装置の断 面構造を示してお
り、この実施例は、図２２および図３９に相当する半導
体装置を組合せることにより、同一基板上に相異なるピ
ンチオフ電圧を有する２種類のトランジスタを形成した
装置を実現したものである。
【０１３０】図５２は請求項１８に対応する本発明の第
４９の実施例による半導体装置の断面構造を示してお
り、この実施例は、図２７および図４０に相当する半導
体装置を組合せることにより、同一基板上に相異なるピ
ンチオフ電圧を有する２種類のトランジスタを形成した
装置を実現したものである。
【０１３１】図５３は請求項１９に対応する本発明の第
５０の実施例による半導体装置の断面構造を示してお
り、この実施例は、図３０および図３７に相当する半導
体装置を組合せることにより、同一基板上に相異なるピ
ンチオフ電圧を有する２種類のトランジスタを形成した
装置を実現したものである。
【０１３２】図５４は請求項１９に対応する本発明の第
５１の実施例による半導体装置の断面構造を示してお
り、この実施例は、図３４および図３８に相当する半導
体装置を組合せることにより、同一基板上に相異なるピ
ンチオフ電圧を有する２種類のトランジスタを形成した
装置を実現したものである。
【０１３３】図５５は請求項２０に対応する本発明の第
５２の実施例による半導体装置の断面構造を示してお
り、この実施例は、図３０および図３９に相当する半導
体装置を組合せることにより、同一基板上に相異なるピ
ンチオフ電圧を有する２種類のトランジスタを形成した
装置を実現したものである。
【０１３４】図５６は請求項２０に対応する本発明の第
５３の実施例による半導体装置の断面構造を示してお
り、この実施例は、図３４および図４０に相当する半導
体装置を組合せることにより、同一基板上に相異なるピ
ンチオフ電圧を有する２種類のトランジスタを形成した
装置を実現したものである。
【０１３５】図５７は請求項２１に対応する本発明の第
５４の実施例による半導体装置の断面構造を示してお
り、この実施例は、図４９の実施例のｎ−ＧａＡｓオー
ミック形成層１７に代えて約５０ｎｍの厚さのｎ−Ａｌ
ＧａＡｓオーミック形成層２１を用いることにより、同
一基板上に相異なるピンチオフ電圧を有する２種類のト
ランジスタを形成した装置を実現したものである。
【０１３６】図５８は請求項２２に対応する本発明の第
５５の実施例による半導体装置の断面構造を示してお
り、この実施例は、図５５の実施例のｎ−ＧａＡｓオー
ミック形成層１７に代えてｎ−ＡｌＧａＡｓオーミック
形成層２１を用いることにより、同一基板上に相異なる
ピンチオフ電圧を有する２種類のトランジスタを形成し
た装置を実現したものである。
【０１３７】図５９は請求項２３に対応する本発明の第
５６の実施例による半導体装置の断面構造を示してお
り、この実施例は、ＧａＡｓ基板を用いたＨＢＴを示し
ており、ＧａＡｓ基板１４上にｎ−ＧａＡｓコレクタ層
１１０，ｐ−ＧａＡｓベース層１１１，ｎ−ＩｎＰエッ
チングストッパ層１０２，ｎ−ＡｌＧａＡｓエミッタ層
１１３，ｎ + −ＧａＡｓエミッタコンタクト層１１４を
順に堆積し、ｎ−ＩｎＰエッチングストッパ層１０２を
利用してｐ−ＧａＡｓベース層１１１のベース層の面出
しを行ない、ｎ−ＧａＡｓコレクタ層１１０の面出しを
行なった後、各層に対しコレクタ電極１０５，ベース電
極１０６，エミッタ電極１０７を形成したもので、正確
に乙種半導体の表面でエッチングを終了でき、ベース面
出しエッチングに際してエッチング量のばらつきをなく
すことができ、素子の電気特性のばらつきを小さくでき
るという効果がある。
【０１３８】図６０は請求項２４に対応する本発明の第
５７の実施例による半導体装置の断面構造を示してお
り、この実施例は、図５９に示したＧａＡｓ基板を用い
たＨＢＴにおいて、ｎ−ＩｎＰエッチングストッパ層１
０２をｐ−ＩｎＰエッチングストッパ層１１５に変更し
たもので、ｎ + −ＧａＡｓエミッタコンタクト層１１
４，ｎ−ＡｌＧａＡｓエミッタ層１１３をエッチングし
た後、ｐ−ＩｎＰエッチン グストッパ層１１５を除去せ
ずに、ｐ−ＩｎＰエッチングストッパ層１１５上にベー
ス電極１０６を形成するようにしたもので、正確に乙種
半導体の表面でエッチングを終了でき、リセスエッチン
グに際してエッチング量のばらつきをなくすことがで
き、素子の電気特性のばらつきを小さくできるという効
果がある。
【０１３９】このように、上記各実施例による半導体装
置によれば、甲種半導体と乙種半導体の多層構造に対し
酒石酸・リン酸・硫酸のいづれか１種以上および過酸化
水素を含む溶液でエッチングを行うようにしたので、エ
ッチング深さのばらつきがなくなり、素子の電気特性の
ばらつきが小さくなる効果がある。
【０１４０】
【発明の効果】以上のように、この発明の第１の発明に
係る半導体装置によれば、基板側から順にＩｎＡｌＡｓ
／ＩｎＰ／ＩｎＧａＡｓとなる層構造を有する電界効果
型トランジスタにおいて、ゲート電極と接触するＩｎＰ
層がエッチングストッパ層として作用するので、エッチ
ングの量が結晶構造により正確に決定でき、電気的特性
にばらつきのない半導体装置を得ることができる効果が
ある。
【０１４１】また、この発明の第２の発明に係る半導体
装置によれば、基板側から順にＩｎＡｌＡｓ／ＩｎＰ／
ＩｎＡｌＡｓとなる層構造を有する電界効果型トランジ
スタにおいて、ゲート電極と接触するＩｎＰ層がエッチ
ングストッパ層として作用するので、エッチングの量が
結晶構造により正確に決定でき、電気的特性にばらつき
のない半導体装置を得ることができる効果がある。
【０１４２】また、この発明の第３の発明に係る半導体
装置によれば、基板側から順にＩｎＡｌＡｓ／Ｉｎｐ／
ＩｎＧａＡｓとなる層構造を有する電界効果型トランジ
スタにおいて、ゲート電極がこのＩｎＡｌＡｓ層に接触
して形成されている半導体装置と、第１の発明による半
導体装置を同一基板上に形成したので、電気的特性にば
らつきのない電界効果型トランジスタにより互いにピン
チオフ電圧が異なる２種類のトランジスタを同一基板上
に搭載した半導体装置を実現できる効果がある 。
【０１４３】また、この発明の第４の発明に係る半導体
装置によれば、基板側から順にＩｎＡｌＡｓ／Ｉｎｐ／
ＩｎＡｌＡｓとなる層構造を有する電界効果型トランジ
スタにおいて、ゲート電極がこの基板側のＩｎＡｌＡｓ
層に接触して形成されている半導体装置と、第２の発明
による半導体装置を同一基板上に形成したので、電気的
特性にばらつきのない電界効果型トランジスタにより互
いにピンチオフ電圧が異なる２種類のトランジスタを同
一基板上に搭載した半導体装置を実現できる効果があ
る。
【０１４４】また、この発明の第５の発明に係る半導体
装置によれば、基板側から順にＩｎＡｌＡｓ／Ｉｎｐ／
ＩｎＧａＡｓとなる層構造を有する電界効果型トランジ
スタにおいて、ゲート電極がこのＩｎＡｌＡｓ層に接触
して形成されている半導体装置と、第２の発明による半
導体装置を同一基板上に形成したので、電気的特性にば
らつきのない電界効果型トランジスタにより互いにピン
チオフ電圧が異なる２種類のトランジスタを同一基板上
に搭載した半導体装置を実現できる効果がある。
【０１４５】また、この発明の第６の発明に係る半導体
装置によれば、基板側から順にＩｎＡｌＡｓ／Ｉｎｐ／
ＩｎＡｌＡｓとなる層構造を有する電界効果型トランジ
スタにおいて、ゲート電極がこの基板側のＩｎＡｌＡｓ
層に接触して形成されている半導体装置と、第１の発明
による半導体装置を同一基板上に形成したので、電気的
特性にばらつきのない電界効果型トランジスタにより互
いにピンチオフ電圧が異なる２種類のトランジスタを同
一基板上に搭載した半導体装置を実現できる効果があ
る。
【０１４６】また、この発明の第７の発明に係る半導体
装置によれば、本発明の第１の発明および第２の発明に
よる半導体装置を同一基板上に形成したので、電気的特
性にばらつきのない電界効果型トランジスタにより互い
にピンチオフ電圧が異なる２ 種類のトランジスタを同一
基板上に搭載した半導体装置を実現できる効果がある。
【０１４７】また、この発明の第８の発明に係る半導体
装置によれば、基板側から順にＩｎＡｌＡｓ／ＩｎＰ／
ＩｎＡｌＡｓとなる同一の層構造を有する複数の電界効
果型トランジスタの下地に形成され、それぞれのゲート
電極とそれぞれ接触するＩｎＰ層がエッチングストッパ
層として作用するので、エッチングの量が結晶構造によ
り正確に決定でき、電気的特性にばらつきのない電界効
果型トランジスタにより互いにピンチオフ電圧が異なる
２種類のトランジスタを同一基板上に搭載した半導体装
置を実現できる効果がある。
【０１４８】また、この発明の第９の発明に係る半導体
装置によれば、基板側から順にＩｎＧａＡｓ／ＩｎＰ／
ＩｎＡｌＡｓとなる層構造を有するヘテロ接合バイポー
ラトランジスタにおいて、ベース電極直下に相当する部
分は除去されるＩｎＰ層がエッチングストッパ層として
作用するので、エッチングの量が結晶構造により正確に
決定でき、電気的特性にばらつきのない半導体装置を得
ることができる効果がある。
【０１４９】また、この発明の第１０の発明に係る半導
体装置によれば、基板側から順にＩｎＧａＡｓ／ＩｎＰ
／ＩｎＡｌＡｓとなる層構造を有するヘテロ接合バイポ
ーラトランジスタにおいて、ベース電極と接触するＩｎ
Ｐ層がエッチングストッパ層として作用するので、エッ
チングの量が結晶構造により正確に決定でき、電気的特
性にばらつきのない半導体装置を実現できる効果があ
る。
【０１５０】また、この発明の第１１の発明に係る半導
体装置によれば、基板側から順にＡｌＧａＡｓ／ＩｎＰ
／ＧａＡｓもしくはＡｌＧａＡｓ／ＩｎＰ／ＩｎＧａＡ
ｓまたはＧａＡｓ／ＩｎＰ／ＧａＡｓもしくはＧａＡｓ
／ＩｎＰ／ＩｎＧａＡｓとなる層構造を有する電界効果
型トランジスタにおいて、ゲート電極直下に相当する部
分は除去されるＩｎＰ層がエッチングストッパ層として
作用するので、エッチ ングの量が結晶構造により正確に
決定でき、電気的特性にばらつきのない半導体装置を実
現できる効果がある。
【０１５１】また、この発明の第１２の発明に係る半導
体装置によれば、基板側から順にＡｌＧａＡｓ／ＩｎＰ
／ＧａＡｓもしくはＡｌＧａＡｓ／ＩｎＰ／ＩｎＧａＡ
ｓまたはＧａＡｓ／ＩｎＰ／ＧａＡｓもしくはＧａＡｓ
／ＩｎＰ／ＩｎＧａＡｓとなる層構造を有する電界効果
型トランジスタにおいて、ゲート電極と接触するＩｎＰ
層がエッチングストッパ層として作用するので、エッチ
ングの量が結晶構造により正確に決定でき、電気的特性
にばらつきのない半導体装置を実現できる効果がある。
【０１５２】また、この発明の第１３の発明に係る半導
体装置によれば、基板側から順にＡｌＧａＡｓ／ＩｎＰ
／ＡｌＧａＡｓとなる層構造を有する電界効果型トラン
ジスタにおいて、ゲート電極直下に相当する部分は除去
されるＩｎＰ層がエッチングストッパ層として作用する
ので、エッチングの量が結晶構造により正確に決定で
き、電気的特性にばらつきのない半導体装置を実現でき
る効果がある。
【０１５３】また、この発明の第１４の発明に係る半導
体装置によれば、基板側から順にＡｌＧａＡｓ／ＩｎＰ
／ＡｌＧａＡｓとなる層構造を有する電界効果型トラン
ジスタにおいて、ゲート電極と接触するＩｎＰ層がエッ
チングストッパ層として作用するので、エッチングの量
が結晶構造により正確に決定でき、電気的特性にばらつ
きのない半導体装置を実現できる効果がある。
【０１５４】また、この発明の第１５の発明に係る半導
体装置によれば、本発明の第１１の発明および第１２の
発明による半導体装置を同一基板上に形成したので、電
気的特性にばらつきのない電界効果型トランジスタによ
り互いにピンチオフ電圧が異なる２種類のトランジスタ
を同一基板上に搭載した半導体装置を実現できる効果が
ある。
【０１５５】また、この発明の第１６の発明に係る半導
体装置によれば、本発明の第１３の発明および第１４の
発明による半導体装置を同一基板上に形成したので、電
気的特性にばらつきのない電界効果型トランジスタによ
り互いにピンチオフ電圧が異なる２種類のトランジスタ
を同一基板上に搭載した半導体装置を実現できる効果が
ある。
【０１５６】また、この発明の第１７の発明に係る半導
体装置によれば、本発明の第１１の発明および第１３の
発明による半導体装置を同一基板上に形成したので、電
気的特性にばらつきのない電界効果型トランジスタによ
り互いにピンチオフ電圧が異なる２種類のトランジスタ
を同一基板上に搭載した半導体装置を実現できる効果が
ある。
【０１５７】また、この発明の第１８の発明に係る半導
体装置によれば、本発明の第１１の発明および第１４の
発明による半導体装置を同一基板上に形成したので、電
気的特性にばらつきのない電界効果型トランジスタによ
り互いにピンチオフ電圧が異なる２種類のトランジスタ
を同一基板上に搭載した半導体装置を実現できる効果が
ある。
【０１５８】また、この発明の第１９の発明に係る半導
体装置によれば、本発明の第１２の発明および第１３の
発明による半導体装置を同一基板上に形成したので、電
気的特性にばらつきのない電界効果型トランジスタによ
り互いにピンチオフ電圧が異なる２種類のトランジスタ
を同一基板上に搭載した半導体装置を実現できる効果が
ある。
【０１５９】また、この発明の第２０の発明に係る半導
体装置によれば、本発明の第１２の発明および第１４の
発明による半導体装置を同一基板上に形成したので、電
気的特性にばらつきのない電界効果型トランジスタによ
り互いにピンチオフ電圧が異なる２種類のトランジスタ
を同一基板上に搭載した半導体装置を実現できる効果が
ある。
【０１６０】また、この発明の第２１の発明に係る半導
体装置によれば、基板側から順にＡｌＧａＡｓ／ＩｎＰ
／ＡｌＧａＡｓとなる同一の層構造を有する複数の電界
効果型トランジスタの下地に形成され、それぞれのゲー
ト電極直下に相当する部分は除去されるＩｎＰ層がエッ
チングストッパ層として作用するので、エッチングの量
が結晶構造により正確に決定でき、電気的特性にばらつ
きのない電界効果型トランジスタにより互いにピンチオ
フ電圧が異なる２種類のトランジスタを同一基板上に搭
載した半導体装置を実現できる効果がある。
【０１６１】また、この発明の第２２の発明に係る半導
体装置によれば、基板側から順にＡｌＧａＡｓ／ＩｎＰ
／ＡｌＧａＡｓとなる同一の層構造を有する複数の電界
効果型トランジスタの下地に形成され、それぞれのゲー
ト電極と接触するＩｎＰ層がエッチングストッパ層とし
て作用するので、エッチングの量が結晶構造により正確
に決定でき、電気的特性にばらつきのない電界効果型ト
ランジスタにより互いにピンチオフ電圧が異なる２種類
のトランジスタを同一基板上に搭載した半導体装置を実
現できる効果がある。
【０１６２】また、この発明の第２３の発明に係る半導
体装置によれば、基板側から順にＧａＡｓ／ＩｎＰ／Ａ
ｌＧａＡｓとなる層構造を有するヘテロ接合バイポーラ
トランジスタにおいて、ベース電極直下に相当する部分
は除去されるＩｎＰ層がエッチングストッパ層として作
用するので、エッチングの量が結晶構造により正確に決
定でき、電気的特性にばらつきのない半導体装置を実現
できる効果がある。
【０１６３】また、この発明の第２４の発明に係る半導
体装置によれば、基板側から順にＧａＡｓ／ＩｎＰ／Ａ
ｌＧａＡｓとなる層構造を有するヘテロ接合バイポーラ
トランジスタにおいて、ベース電極と接触するＩｎＰ層
がエッチングストッパ層として作用するので、エッチン
グの量が結晶構造により正確に決定でき、電気的特性に
ばらつきのない半導体装置を実現できる効果がある。
【図面の簡単な説明】
【図１】図１は請求項１に対応する本発明の第１の実施
例による半導体装置の断面構造を示す図である。
【図２】図２は図１の半導体装置の製造方法を示す図で
ある。
【図３】図３は請求項１に対応する本発明の第２の実施
例による半導体装置の断面構造を示す図である。
【図４】図４は請求項１に対応する本発明の第３の実施
例による半導体装置の断面構造を示す図である。
【図５】図５は請求項２に対応する本発明の第４の実施
例による半導体装置の断面構造を示す図である。
【図６】図６は請求項２に対応する本発明の第５の実施
例による半導体装置の断面構造を示す図である。
【図７】図７は請求項２に対応する本発明の第６の実施
例による半導体装置の断面構造を示す図である。
【図８】図８は請求項３に対応する本発明の第７の実施
例による半導体装置の断面図である。
【図９】図９は請求項４に対応する本発明の第１２の実
施例による半導体装置の断面図である。
【図１０】図１０は請求項３に対応する本発明の第８の
実施例による半導体装置の断面図である。
【図１１】図１１は請求項３に対応する本発明の第９の
実施例による半導体装置の断面図である。
【図１２】図１２は請求項４に対応する本発明の第１０
の実施例による半導体装置の断面図である。
【図１３】図１３は請求項４に対応する本発明の第１１
の実施例による半導体装置の断面図である。
【図１４】図１４は請求項５に対応する本発明の第１３
の実施例による半導体装置の断面図である。
【図１５】図１５は請求項６に対応する本発明の第１４
の実施例による半導体装置の断面図である。
【図１６】図１６は請求項７に対応する本発明の第１５
の実施例による半導体装置の断面図である。
【図１７】図１７は請求項８に対応する本発明の第１６
の実施例による半導体装置の断面図である。
【図１８】図１８は請求項９に対応する本発明の第１７
の実施例による半導体装置の断面図である。
【図１９】図１９は図１８の実施例の製造方法を示す断
面図である。
【図２０】図２０は請求項１０に対応する本発明の第１
８の実施例による半導体装置の断面構造を示す図であ
る。
【図２１】図２１は請求項１０に対応する本発明の第１
９の実施例による半導体装置の断面構造を示す図であ
る。
【図２２】図２２は請求項１１に対応する本発明の第２
０の実施例による半導体装置の断面構造を示す図であ
る。
【図２３】図２３は図２２の実施例の製造方法を示す断
面図である。
【図２４】図２４は請求項１１に対応する本発明の第２
１の実施例による半導体装置の断面構造を示す図であ
る。
【図２５】図２５は請求項１１に対応する本発明の第２
２の実施例による半導体装置の断面構造を示す図であ
る。
【図２６】図２６は請求項１１に対応する本発明の第２
３の実施例による半導体装置の断面構造を示す図であ
る。
【図２７】図２７は請求項１１に対応する本発明の第２
４の実施例による半導体装置の断面構造を示す図であ
る。
【図２８】図２８は請求項１１に対応する本発明の第２
５の実施例による半導体装置の断面構造を示す図であ
る。
【図２９】図２９は請求項１１に対応する本発明の第２
６の実施例による半導体装置の断面構造を示す図であ
る。
【図３０】図３０は請求項１２に対応する本発明の第２
７の実施例による半導体装置の断面構造を示す図であ
る。
【図３１】図３１は請求項１２に対応する本発明の第２
８の実施例による半導体装置の断面構造を示す図であ
る。
【図３２】図３２は請求項１２に対応する本発明の第２
９の実施例による半導体装置の断面構造を示す図であ
る。
【図３３】図３３は請求項１２に対応する本発明の第３
０の実施例による半導体装置の断面構造を示す図であ
る。
【図３４】図３４は請求項１２に対応する本発明の第３
１の実施例による半導体装置の断面構造を示す図であ
る。
【図３５】図３５は請求項１２に対応する本発明の第３
２の実施例による半導体装置の断面構造を示す図であ
る。
【図３６】図３６は請求項１２に対応する本発明の第３
３の実施例による半導体装置の断面構造を示す図であ
る。
【図３７】図３７は請求項１３に対応する本発明の第３
４の実施例による半導体装置の断面構造を示す図であ
る。
【図３８】図３８は請求項１３に対応する本発明の第３
５の実施例による半導体装置の断面構造を示す図であ
る。
【図３９】図３９は請求項１４に対応する本発明の第３
６の実施例による半導体装置の断面構造を示す図であ
る。
【図４０】図４０は請求項１４に対応する本発明の第３
７の実施例による半導体装置の断 面構造を示す図であ
る。
【図４１】図４１は請求項１５に対応する本発明の第３
８の実施例による半導体装置の断面構造を示す図であ
る。
【図４２】図４２は請求項１５に対応する本発明の第３
９の実施例による半導体装置の断面構造を示す図であ
る。
【図４３】図４３は請求項１５に対応する本発明の第４
０の実施例による半導体装置の断面構造を示す図であ
る。
【図４４】図４４は請求項１５に対応する本発明の第４
１の実施例による半導体装置の断面構造を示す図であ
る。
【図４５】図４５は請求項１５に対応する本発明の第４
２の実施例による半導体装置の断面構造を示す図であ
る。
【図４６】図４６は請求項１５に対応する本発明の第４
３の実施例による半導体装置の断面構造を示す図であ
る。
【図４７】図４７は請求項１５に対応する本発明の第４
４の実施例による半導体装置の断面構造を示す図であ
る。
【図４８】図４８は請求項１６に対応する本発明の第４
５の実施例による半導体装置の断面構造を示す図であ
る。
【図４９】図４９は請求項１７に対応する本発明の第４
６の実施例による半導体装置の断面構造を示す図であ
る。
【図５０】図５０は請求項１７に対応する本発明の第４
７の実施例による半導体装置の断面構造を示す図であ
る。
【図５１】図５１は請求項１８に対応する本発明の第４
８の実施例による半導体装置の断面構造を示す図であ
る。
【図５２】図５２は請求項１８に対応する本発明の第４
９の実施例による半導体装置の断面構造を示す図であ
る。
【図５３】図５３は請求項１９に対応する本発明の第５
０の実施例による半導体装置の断面構造を示す図であ
る。
【図５４】図５４は請求項１９に対応する本発明の第５
１の実施例による半導体装置の断面構造を示す図であ
る。
【図５５】図５５は請求項２０に対応する本発明の第５
２の実施例による半導体装置の断面構造を示す図であ
る。
【図５６】図５６は請求項２０に対応する本発明の第５
３の実施例による半導体装置の断面構造を示す図であ
る。
【図５７】図５７は請求項２１に対応する本発明の第５
４の実施例による半導体装置の断面構造を示す図であ
る。
【図５８】図５８は請求項２２に対応する本発明の第５
５の実施例による半導体装置の断面構造を示す図であ
る。
【図５９】図５９は請求項２３に対応する本発明の第５
６の実施例による半導体装置の断面構造を示す図であ
る。
【図６０】図６０は請求項２４に対応する本発明の第５
７の実施例による半導体装置の断面構造を示す図であ
る。
【図６１】図６１は本発明で使用するエッチング液のエ
ッチングレートを示す図である。
【図６２】図６２はＩｎＰ基板を用いた従来のＨＥＭＴ
を示す断面図である。
【図６３】図６３は図６２のトランジスタの製造工程を
示す断面図である。
【図６４】図６４はＩｎＰ基板を用いた従来のＭＩＳＦ
ＥＴを示す断面図である。
【図６５】図６５はＧａＡｓ基板を用いた従来のＨＥＭ
Ｔを示す断面図である。
【図６６】図６６はＧａＡｓ基板を用いた従来のＭＩＳ
ＦＥＴを示す断面図である。
【図６７】図６７はＧａＡｓ基板を用いた従来のＭＥＳ
ＦＥＴを示す断面図である。
【図６８】図６８はＩｎＰ基板を用いた従来のＨＢＴを
示す断面図である。
【図６９】図６９は図６８のトランジスタの製造工程を
示す断面図である。
【符号の説明】
１ ＩｎＰ基板 ２ ＩｎＡｌＡｓバッファ層 ３ ＩｎＧａＡｓチャネル層 ４ ｎ−ＩｎＡｌＡｓ電子供給層 ５ ＩｎＡｌＡｓショットキー接合形成層 ６ ＩｎＰエッチングストッパ層 ７ ｎ−ＩｎＧａＡｓオーミック形成層 ８ ゲート電極 ９ ソース電極 １０ ドレイン電極 １１ ＩｎＡｌＡｓ第２ショットキー接合形成層 １２ ＩｎＰ第２エッチングストッパ層 １３ ｎ−ＩｎＧａＡｓチャネル層 １４ ＧａＡｓ基板 １５ ＧａＡｓバッファ層 １６ ｎ−ＡｌＧａＡｓ電子供給層 １７ ｎ−ＧａＡｓオーミック形成層 １８ ｎ−ＧａＡｓチャネル層 １９ ＡｌＧａＡｓショットキー接合形成層 ２０ ｎ−ＡｌＧａＡｓ第２ショットキー接合形成層 ５０ ゲート形成用レジスト ７０ ｎ−ＩｎＡｌＡｓオーミック形成層 １００ ｎ−ＩｎＧａＡｓコレクタ層 １０１ ｐ−ＩｎＧａＡｓベース層 １０２ ｎ−ＩｎＰエッチングストッパ層 １０３ ｎ−ＩｎＡｌＡｓエミッタ層 １０４ ｎ+ −ＩｎＧａＡｓエミッタコンタクト層 １０５ コレクタ電極 １０６ ベース電極 １０７ エミッタ電極 １０８ ｎ−ＩｎＰコレクタ層 １０９ ｐ−ＩｎＰベース層 １１５ ｐ−ＩｎＰエッチングストッパ層 １２０ ＩｎＧａＡｓＰエッチングストッパ層 １３０ ＡｌＧａＡｓ第２ショットキー接合形成層
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ Ｈ０１Ｌ 29/812 (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/338 H01L 21/331 H01L 29/205 H01L 29/73 H01L 29/778 H01L 29/812

Claims (24)

    (57)【特許請求の範囲】
  1. 【請求項１】 基板の一平面上に形成したIII −Ｖ族化
    合物半導体からなる電界効果型トランジスタにおいて、 構造の一部に基板側から順にＩｎＡｌＡｓ／ＩｎＰ／Ｉ
    ｎＧａＡｓとなる層構造を含み、ゲート電極がこのＩｎ
    Ｐ層に接触して形成されており、しかもこの接触面を延
    長した面がＩｎＰ／ＩｎＧａＡｓの境界面と一致するこ
    とを特徴とする半導体装置。
  2. 【請求項２】 基板の一平面上に形成したIII −Ｖ族化
    合物半導体からなる電界効果型トランジスタにおいて、 構造の一部に基板側から順にＩｎＡｌＡｓ／ＩｎＰ／Ｉ
    ｎＡｌＡｓとなる層構造を含み、ゲート電極がこのＩｎ
    Ｐ層に接触して形成されており、しかもこの接触面を延
    長した面がＩｎＰ／ＩｎＡｌＡｓの境界面と一致するこ
    とを特徴とする半導体装置。
  3. 【請求項３】 基板の一平面上に形成したIII −Ｖ族化
    合物半導体からなる電界効果型トランジスタにおいて、 構造の一部に基板側から順にＩｎＡｌＡｓ／ＩｎＰ／Ｉ
    ｎＧａＡｓとなる層構造を含み、ゲート電極がこのＩｎ
    ＡｌＡｓ層に接触して形成されており、しかもこの接触
    面を延長した面がＩｎＡｌＡｓ／ＩｎＰの境界面と一致
    するように形成した半導体装置および請求項１記載の半
    導体装置を同一基板上に形成してなることを特徴とする
    半導体装置。
  4. 【請求項４】 基板の一平面上に形成したIII −Ｖ族化
    合物半導体からなる電界効果型トランジスタにおいて、 構造の一部に基板側から順にＩｎＡｌＡｓ／ＩｎＰ／Ｉ
    ｎＡｌＡｓとなる層構造を含み、ゲート電極がこの基板
    側のＩｎＡｌＡｓ層に接触して形成されており、しかも
    この接触面を延長した面がＩｎＡｌＡｓ／ＩｎＰの境界
    面と一致するように形成した半導体装置および請求項２
    記載の半導体装置を同一基板上に形成してなることを特
    徴とする半導体装置。
  5. 【請求項５】 基板の一平面上に形成したIII −Ｖ族化
    合物半導体からなる電界効果型トランジスタにおいて、 構造の一部に基板側から順にＩｎＡｌＡｓ／ＩｎＰ／Ｉ
    ｎＧａＡｓとなる層構造を含み、ゲート電極がこのＩｎ
    ＡｌＡｓ層に接触して形成されており、しかもこの接触
    面を延長した面がＩｎＡｌＡｓ／ＩｎＰの境界面と一致
    するように形成した半導体装置および請求項２記載の半
    導体装置を同一基板上に形成してなることを特徴とする
    半導体装置。
  6. 【請求項６】 基板の一平面上に形成したIII −Ｖ族化
    合物半導体からなる電界効果型トランジスタにおいて、 構造の一部に基板側から順にＩｎＡｌＡｓ／ＩｎＰ／Ｉ
    ｎＡｌＡｓとなる層構造を含み、ゲート電極がこの基板
    側のＩｎＡｌＡｓ層に接触して形成されており、しかも
    この接触面を延長した面がＩｎＡｌＡｓ／ＩｎＰの境界
    面と一致するように形成した半導体装置および請求項１
    記載の半導体装置を同一基板上に形成してなることを特
    徴とする半導体装置。
  7. 【請求項７】 請求項１および請求項２記載の半導体装
    置を同一基板上に形成してなることを特徴とする半導体
    装置。
  8. 【請求項８】 基板の一平面上に形成したIII −Ｖ族化
    合物半導体からなり、構造の一部に基板側から順にＩｎ
    ＡｌＡｓ／ＩｎＰ／ＩｎＡｌＡｓとなる層構造を二組以
    上含み、この各々の組に属するＩｎＰ層にゲート電極が
    接触して形成されており、しかもこの接触面を延長した
    仮想面が各々の組に属するＩｎＰ／ＩｎＡｌＡｓの境界
    面と一致する電界効果型トランジスタを含むことを特徴
    とする半導体装置。
  9. 【請求項９】 基板の一平面上に形成したIII −Ｖ族化
    合物半導体からなるヘテロ接合バイポーラトランジスタ
    において、 構造の一部に基板側から順にＩｎＧａＡｓ／ＩｎＰ／Ｉ
    ｎＡｌＡｓとなる層構造を含み、ベース電極がこのＩｎ
    ＧａＡｓ層に接触して形成されており、しかもこの接触
    面を延長した面がＩｎＧａＡｓ／ＩｎＰの境界面と一致
    することを特徴とする半導体装置。
  10. 【請求項１０】 基板の一平面上に形成したIII −Ｖ族
    化合物半導体からなるヘテロ接合バイポーラトランジス
    タにおいて、 構造の一部に基板側から順にＩｎＧａＡｓ／ＩｎＰ／Ｉ
    ｎＡｌＡｓとなる層構造を含み、ベース電極がこのＩｎ
    Ｐ層に接触して形成されており、しかもこの接触面を延
    長した仮想面がＩｎＰ／ＩｎＡｌＡｓの境界面と一致す
    ることを特徴とする半導体装置。
  11. 【請求項１１】 基板の一平面上に形成したIII −Ｖ族
    化合物半導体からなる電界効果型トランジスタにおい
    て、 構造の一部に基板側から順にＡｌＧａＡｓ／ＩｎＰ／Ｇ
    ａＡｓもしくはＡｌＧａＡｓ／ＩｎＰ／ＩｎＧａＡｓま
    たはＧａＡｓ／ＩｎＰ／ＧａＡｓもしくはＧａＡｓ／Ｉ
    ｎＰ／ＩｎＧａＡｓとなる層構造を含み、ゲート電極が
    このＡｌＧａＡｓ層または基板側のＧａＡｓ層に接触し
    て形成されており、しかもこの接触面を延長した面がＡ
    ｌＧａＡｓ／ＩｎＰまたはＧａＡｓ／ＩｎＰの境界面と
    一致することを特徴とする半導体装置。
  12. 【請求項１２】 基板の一平面上に形成したIII −Ｖ族
    化合物半導体からなる電界効果型トランジスタにおい
    て、 構造の一部に基板側から順にＡｌＧａＡｓ／ＩｎＰ／Ｇ
    ａＡｓもしくはＡｌＧａＡｓ／ＩｎＰ／ＩｎＧａＡｓま
    たはＧａＡｓ／ＩｎＰ／ＧａＡｓもしくはＧａＡｓ／Ｉ
    ｎＰ／ＩｎＧａＡｓとなる層構造を含み、ゲート電極が
    このＩｎＰ層に接触して形成されており、しかもこの接
    触面を延長した面がＩｎＰ／ＧａＡｓまたはＩｎＰ／Ｉ
    ｎＧａＡｓの境界面と一致することを特徴とする半導体
    装置。
  13. 【請求項１３】 基板の一平面上に形成したIII −Ｖ族
    化合物半導体からなる電界効果型トランジスタにおい
    て、 構造の一部に基板側から順にＡｌＧａＡｓ／ＩｎＰ／Ａ
    ｌＧａＡｓとなる層構造を含み、ゲート電極がこの基板
    側のＡｌＧａＡｓ層に接触して形成されており、しかも
    この接触面を延長した面がＡｌＧａＡｓ／ＩｎＰの境界
    面と一致することを特徴とする半導体装置。
  14. 【請求項１４】 基板の一平面上に形成したIII −Ｖ族
    化合物半導体からなる電界効果型トランジスタにおい
    て、 構造の一部に基板側から順にＡｌＧａＡｓ／ＩｎＰ／Ａ
    ｌＧａＡｓとなる層構造を含み、ゲート電極がこのＩｎ
    Ｐ層に接触して形成されており、しかもこの接触面を延
    長した面がＩｎＰ／ＡｌＧａＡｓの境界面と一致するこ
    とを特徴とする半導体装置。
  15. 【請求項１５】 請求項１１および請求項１２記載の半
    導体装置を同一基板上に形成してなることを特徴とする
    半導体装置。
  16. 【請求項１６】 請求項１３および請求項１４記載の半
    導体装置を同一基板上に形成してなることを特徴とする
    半導体装置。
  17. 【請求項１７】 請求項１１および請求項１３記載の半
    導体装置を同一基板上に形成してなることを特徴とする
    半導体装置。
  18. 【請求項１８】 請求項１１および請求項１４記載の半
    導体装置を同一基板上に形成してなることを特徴とする
    半導体装置。
  19. 【請求項１９】 請求項１２および請求項１３記載の半
    導体装置を同一基板上に形成してなることを特徴とする
    半導体装置。
  20. 【請求項２０】 請求項１２および請求項１４記載の半
    導体装置を同一基板上に形成してなることを特徴とする
    半導体装置。
  21. 【請求項２１】 基板の一平面上に形成したIII −Ｖ族
    化合物半導体からなり、構造の一部に基板側から順にＡ
    ｌＧａＡｓ／ＩｎＰ／ＡｌＧａＡｓとなる層構造を二組
    以上含み、この各々の組に属する基板側のＡｌＧａＡｓ
    層にゲート電極が接触して形成されており、しかもこの
    接触面を延長した面が各々の組に属するＡｌＧａＡｓ／
    ＩｎＰの境界面と一致する電界効果型トランジスタを含
    むことを特徴とする半導体装置。
  22. 【請求項２２】 基板の一平面上に形成したIII −Ｖ族
    化合物半導体からなり、構造の一部に基板側から順にＡ
    ｌＧａＡｓ／ＩｎＰ／ＡｌＧａＡｓとなる層構造を二組
    以上含み、この各々の組に属するＩｎＰ層にゲート電極
    が接触して形成されており、しかもこの接触面を延長し
    た仮想面が各々の組に属するＩｎＰ／ＡｌＧａＡｓの境
    界と一致する電界効果型トランジスタを含むことを特徴
    とする半導体装置。
  23. 【請求項２３】 基板の一平面上に形成したIII −Ｖ族
    化合物半導体からなるヘテロ接合バイポーラトランジス
    タにおいて、 構造の一部に基板側から順にＧａＡｓ／ＩｎＰ／ＡｌＧ
    ａＡｓとなる層構造を含み、ベース電極がこのＧａＡｓ
    層に接触して形成されており、しかもこの接触面を延長
    した面がＧａＡｓ／ＩｎＰの境界面と一致することを特
    徴とする半導体装置。
  24. 【請求項２４】 基板の一平面上に形成したIII −Ｖ族
    化合物半導体からなるヘテロ接合バイポーラトランジス
    タにおいて、 構造の一部に基板側から順にＧａＡｓ／ＩｎＰ／ＡｌＧ
    ａＡｓとなる層構造を含み、ベース電極がこのＩｎＰ層
    に接触して形成されており、しかもこの接触面を延長し
    た面がＩｎＰ／ＡｌＧａＡｓの境界面と一致することを
    特徴とする半導体装置。
JP05002407A 1992-01-09 1993-01-11 半導体装置 Expired - Fee Related JP3101457B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP4-22108 1992-01-09
JP2210892 1992-01-09

Publications (2)

Publication Number Publication Date
JPH05251472A JPH05251472A (ja) 1993-09-28
JP3101457B2 true JP3101457B2 (ja) 2000-10-23

Family

ID=12073694

Family Applications (1)

Application Number Title Priority Date Filing Date
JP05002407A Expired - Fee Related JP3101457B2 (ja) 1992-01-09 1993-01-11 半導体装置

Country Status (4)

Country Link
US (2) US5508535A (ja)
EP (1) EP0551110B1 (ja)
JP (1) JP3101457B2 (ja)
DE (1) DE69326262T2 (ja)

Families Citing this family (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2550859B2 (ja) * 1993-06-01 1996-11-06 日本電気株式会社 電界効果トランジスタ
DE69511958T2 (de) * 1994-06-29 2000-03-30 Koninklijke Philips Electronics N.V., Eindhoven Verfahren zum Herstellen einer Halbleitervorrichtung mit mindestens zwei feldeffekttransitoren verschiedener Abschnürspannung
US5631477A (en) * 1995-06-02 1997-05-20 Trw Inc. Quaternary collector InAlAs-InGaAlAs heterojunction bipolar transistor
JP3377022B2 (ja) * 1997-01-23 2003-02-17 日本電信電話株式会社 ヘテロ接合型電界効果トランジスタの製造方法
JP3450155B2 (ja) * 1997-06-11 2003-09-22 Ｎｅｃエレクトロニクス株式会社 電界効果トランジスタとその製造方法
US6144048A (en) * 1998-01-13 2000-11-07 Nippon Telegraph And Telephone Corporation Heterojunction field effect transistor and method of fabricating the same
US6087207A (en) * 1998-09-29 2000-07-11 Raytheon Company Method of making pseudomorphic high electron mobility transistors
JP2001044417A (ja) * 1999-07-26 2001-02-16 Fujitsu Ltd 半導体装置
JP2001093913A (ja) * 1999-09-20 2001-04-06 Matsushita Electric Ind Co Ltd 電界効果型トランジスタおよびその製造方法、ならびにバイポーラトランジスタおよびその製造方法
JP3421306B2 (ja) * 2000-07-19 2003-06-30 富士通カンタムデバイス株式会社 化合物半導体装置
US6586113B1 (en) * 2000-07-19 2003-07-01 Agilent Technologies, Inc. Etching heterojunction interfaces
US6376867B1 (en) * 2000-08-03 2002-04-23 Trw Inc. Heterojunction bipolar transistor with reduced thermal resistance
US6525349B2 (en) * 2001-06-18 2003-02-25 Epiworks, Inc. Heterojunction bipolar transistor with tensile graded carbon-doped base layer grown by MOCVD
JP3731569B2 (ja) * 2002-07-24 2006-01-05 住友電気工業株式会社 インジウム含有ウエハの製造方法
GB0413277D0 (en) * 2004-06-15 2004-07-14 Filtronic Plc Pseudomorphic hemt structure compound semiconductor substrate and process for forming a recess therein
JP4284254B2 (ja) * 2004-09-07 2009-06-24 富士通株式会社 電界効果型半導体装置
US8211786B2 (en) * 2008-02-28 2012-07-03 International Business Machines Corporation CMOS structure including non-planar hybrid orientation substrate with planar gate electrodes and method for fabrication
JP5021585B2 (ja) * 2008-08-12 2012-09-12 スタンレー電気株式会社 化合物半導体装置とその製造方法
JP2013131650A (ja) * 2011-12-21 2013-07-04 Fujitsu Ltd 半導体装置及びその製造方法
US9768271B2 (en) * 2013-02-22 2017-09-19 Micron Technology, Inc. Methods, devices, and systems related to forming semiconductor power devices with a handle substrate
JP6022998B2 (ja) * 2013-05-10 2016-11-09 日本電信電話株式会社 半導体装置
JP6562359B2 (ja) * 2014-06-17 2019-08-21 パナソニックＩｐマネジメント株式会社 半導体装置
JP6589291B2 (ja) * 2015-02-19 2019-10-16 富士通株式会社 化合物半導体装置及びその製造方法
JP6589393B2 (ja) * 2015-06-05 2019-10-16 富士通株式会社 化合物半導体装置及びその製造方法
US11309412B1 (en) * 2017-05-17 2022-04-19 Northrop Grumman Systems Corporation Shifting the pinch-off voltage of an InP high electron mobility transistor with a metal ring

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6037784A (ja) * 1983-08-10 1985-02-27 Matsushita Electric Ind Co Ltd 電界効果型トランジスタ
JPH0797634B2 (ja) * 1985-09-11 1995-10-18 住友電気工業株式会社 電界効果トランジスタとその製造方法
JPS6466573A (en) * 1987-09-07 1989-03-13 Anritsu Corp Apparatus for measuring latch-up strength of ic
JPH0622241B2 (ja) * 1987-11-02 1994-03-23 富士通株式会社 半導体装置及びその製造方法
JP2557430B2 (ja) * 1987-12-22 1996-11-27 住友電気工業株式会社 電界効果トランジスタおよびその製造方法
JPH01262663A (ja) * 1988-04-14 1989-10-19 Fujitsu Ltd 共鳴トンネリングヘテロバイポーラトランジスタ
JPH02148740A (ja) * 1988-11-29 1990-06-07 Fujitsu Ltd 半導体装置及びその製造方法
JP2687519B2 (ja) * 1988-12-06 1997-12-08 日本電気株式会社 半導体装置及びその製造方法
US4939562A (en) * 1989-04-07 1990-07-03 Raytheon Company Heterojunction bipolar transistors and method of manufacture
JP2787589B2 (ja) * 1989-05-10 1998-08-20 富士通株式会社 半導体装置
US5001534A (en) * 1989-07-11 1991-03-19 At&T Bell Laboratories Heterojunction bipolar transistor
JPH03229426A (ja) * 1989-11-29 1991-10-11 Texas Instr Inc <Ti> 集積回路及びその製造方法
JP2646795B2 (ja) * 1990-04-03 1997-08-27 日本電気株式会社 速度変調型電界効果トランジスタ
US5172197A (en) * 1990-04-11 1992-12-15 Hughes Aircraft Company Hemt structure with passivated donor layer
US5150185A (en) * 1990-04-18 1992-09-22 Fujitsu Limited Semiconductor device
JPH0499382A (ja) * 1990-08-17 1992-03-31 Mitsubishi Electric Corp ヘテロバイポーラトランジスタ
JPH04101430A (ja) * 1990-08-20 1992-04-02 Matsushita Electric Ind Co Ltd ヘテロ接合バイポーラトランジスタおよびその製造方法
JP2786327B2 (ja) * 1990-10-25 1998-08-13 三菱電機株式会社 ヘテロ接合電界効果トランジスタ

Also Published As

Publication number Publication date
US5477066A (en) 1995-12-19
EP0551110A2 (en) 1993-07-14
US5508535A (en) 1996-04-16
JPH05251472A (ja) 1993-09-28
DE69326262T2 (de) 2000-05-11
EP0551110A3 (en) 1994-09-07
EP0551110B1 (en) 1999-09-08
DE69326262D1 (de) 1999-10-14

Similar Documents

Publication Publication Date Title
JP3101457B2 (ja) 半導体装置
US6573129B2 (en) Gate electrode formation in double-recessed transistor by two-step etching
US5468343A (en) Etching solution and etching method for semiconductors and method for evaluating GaAs surface
EP0283278B1 (en) Compound semiconductor device having nonalloyed ohmic contacts
JPH06224225A (ja) 電界効果半導体装置
EP1131849B1 (en) Pseudomorphic high electron mobility transistors
JP3233207B2 (ja) 電界効果トランジスタの製造方法
US6090649A (en) Heterojunction field effect transistor and method of fabricating the same
US20040115908A1 (en) Sulfide encapsulation passivation technique
JP2004193273A (ja) ヘテロ接合型化合物半導体電界効果トランジスタ及びその製造方法
JPH10199896A (ja) 半導体装置の製造方法および半導体装置
Xu et al. Depletion-and enhancement-mode modulation-doped field-effect transistors for ultrahigh-speed applications: an electrochemical fabrication technology
KR100707325B1 (ko) 헤테로 접합 전계 효과 트랜지스터 및 그 제조방법
JPS60251671A (ja) 電界効果形トランジスタおよびその製造方法
JPS6115375A (ja) ヘテロ接合電界効果トランジスタ
Sato et al. Effect of electro-chemical etching in deionized water on RF performance of 0.1 μm gate pseudomorphic InGaAs/AlGaAs HEMT
JPH0818036A (ja) 半導体装置
JP3077653B2 (ja) 電界効果トランジスタ及びその製造方法
JP3534370B2 (ja) 半導体装置の製造方法
JPH07211730A (ja) 半導体装置及びその製造方法
Xu et al. Electrochemically induced asymmetrical etching in InAlAs/InGaAs heterostructures for MODFET gate-groove fabrication
Xu et al. Electrochemical Etching in the fabrication of short gate-length InAlAs/InGaAs heterojunction FETs
Chang et al. Highly selective etch process for the manufacture of GaAs power MESFET's
Suemitsu et al. High-performance 0.1-/spl mu/m-gate enhancement-mode InAlAs/InGaAs HEMTs using two-step-recessed gate technology
JPH07254614A (ja) 化合物半導体装置

Legal Events

Date Code Title Description
FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20070818

Year of fee payment: 7

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20080818

Year of fee payment: 8

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20080818

Year of fee payment: 8

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090818

Year of fee payment: 9

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090818

Year of fee payment: 9

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100818

Year of fee payment: 10

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110818

Year of fee payment: 11

LAPS Cancellation because of no payment of annual fees