JP6589393B2 - 化合物半導体装置及びその製造方法 - Google Patents

Description

本発明は、化合物半導体装置及びその製造方法に関する。

近年、大容量無線通信を実現させるために、ミリ波又はテラヘルツ波を利用する研究がされている。これら周波数が高い信号を増幅するために、超高周波で動作するＩｎＰ系高電子移動度トランジスタ（high electron mobility transistor：ＨＥＭＴ）が用いられている。従来のＩｎＰ系ＨＥＭＴには、ドーピングを行ったＩｎＡｌＡｓのキャリア供給層、ｉ−ＩｎＧａＡｓのチャネル層、及びｉ−ＩｎＡｌＡｓのバリア層が含まれる。ＩｎＰ系ＨＥＭＴによれば、高周波数信号を低雑音で増幅することができ、高い電力増幅率が得られる。

ＩｎＰ系ＨＥＭＴには、チャネル層がキャリア供給層よりも基板側にある形態、及びキャリア供給層がチャネル層よりも基板側にある形態がある。後者では、前者よりもインパクトイオン化が生じにくく、良好な最大発振周波数（ｆ_max）が得られる。その一方で、後者には、アクセス抵抗が高いという問題がある。高いアクセス抵抗は相互コンダクタンス（ｇ_m）等の特性の低下につながる。チャネル層上にキャップ層を設けることでアクセス抵抗を低減しようとした構造も提案されているが、キャップ層にゲート電極下のリセスを高い精度で形成することが困難である。

特開２００６−８０１５２号公報 特開平８−７８６６７号公報

本発明の目的は、ゲート電極用のリセスが高い精度で形成され、アクセス抵抗をより低減することができる化合物半導体装置及びその製造方法を提供することにある。

化合物半導体装置の一態様には、バッファ層と、前記バッファ層上のキャリア供給層と、前記キャリア供給層上のチャネル層と、前記チャネル層上のエッチングストッパ層と、前記エッチングストッパ層上のキャップ層と、前記チャネル層上方のゲート電極、ソース電極及びドレイン電極と、が含まれる。前記エッチングストッパ層は、前記キャップ層に含まれる各成分及びＰを含み、前記キャップ層にリセスが形成されており、前記ゲート電極は前記リセス内で絶縁膜を介して前記チャネル層上方に形成されており、前記絶縁膜は前記ゲート電極の最下面下のみに形成され、前記絶縁膜の端部と前記リセスの端部とが離間している。

化合物半導体装置の製造方法の一態様では、バッファ層の表面にキャリア供給層を形成し、チャネル層を前記キャリア供給層上に形成し、エッチングストッパ層を前記チャネル層上に形成する。更に、キャップ層を前記エッチングストッパ層上に形成し、前記チャネル層上方にソース電極及びドレイン電極を形成し、前記キャップ層にリセスを形成し、前記リセス内で絶縁膜を介して前記チャネル層上方にゲート電極を形成する。前記エッチングストッパ層は、前記キャップ層に含まれる各成分及びＰを含み、前記絶縁膜は前記ゲート電極の最下面下のみに形成され、前記絶縁膜の端部と前記リセスの端部とが離間している。

上記の化合物半導体装置等によれば、適切なエッチングストッパ層が含まれるため、ゲート電極用のリセスが高い精度で形成され、アクセス抵抗をより低減することができる。

参考例の構成を示す図である。 第１の実施形態に係る化合物半導体装置の構成を示す図である。 第１の実施形態に係る化合物半導体装置の構成を示すバンド図である。 第１の実施形態に係る化合物半導体装置の製造方法を工程順に示す断面図である。 第２の実施形態に係る化合物半導体装置の構成を示す図である。 第３の実施形態に係る化合物半導体装置の構成を示す図である。 第３の実施形態に係る化合物半導体装置の製造方法を工程順に示す断面図である。 図７Ａに引き続き、化合物半導体装置の製造方法を工程順に示す断面図である。 図７Ｂに引き続き、化合物半導体装置の製造方法を工程順に示す断面図である。 第４の実施形態に係る化合物半導体装置の構成を示す図である。 第４の実施形態に係る化合物半導体装置の構成を示すバンド図である。 第４の実施形態に係る化合物半導体装置の製造方法を工程順に示す断面図である。 第５の実施形態に係る化合物半導体装置の構成を示す断面図である。 第５の実施形態に係る化合物半導体装置の製造方法を工程順に示す断面図である。 第６の実施形態に係る化合物半導体装置の構成を示す断面図である。 第６の実施形態に係る化合物半導体装置の製造方法を工程順に示す断面図である。 第５又は第６の実施形態の変形例を示す断面図である。 第７の実施形態に係る化合物半導体装置を示す図である。

本願発明者は、上記課題を解決すべく鋭意検討を行った。この結果、下記の参考例に想到した。図１は、参考例の構成を示す図である。図１（ａ）は断面図であり、図１（ｂ）はバッファ層及びキャップ層間の図１（ａ）中のＩ−Ｉ線に沿った部分におけるバンド図である。

参考例に係る化合物半導体装置５００には、図１（ａ）に示すように、バッファ層５０２、バッファ層５０２上のキャリア供給層５０３、及びキャリア供給層５０３上のチャネル層５０４が含まれる。化合物半導体装置５００には、チャネル層５０４上のエッチングストッパ層５０５、及びエッチングストッパ層５０５上のキャップ層５０６が含まれる。バッファ層５０２は意図的な不純物の導入が行われていないＩｎＡｌＡｓ層（ｉ−ＩｎＡｌＡｓ層）である。チャネル層５０４は意図的な不純物の導入が行われていないＩｎＧａＡｓ層（ｉ−ＩｎＧａＡｓ層）である。エッチングストッパ層５０５はｎ型のＩｎＰ層（ｎ−ＩｎＰ層）である。キャップ層５０６はｎ型のＩｎＧａＡｓ層（ｎ−ＩｎＧａＡｓ層）である。キャリア供給層５０３は、例えば、バッファ層５０２の表面へのデルタドーピング（原子層ドーピング）により形成されている。エッチングストッパ層５０５及びキャップ層５０６にリセス５１６が形成されている。化合物半導体装置５００には、チャネル層５０４上方のゲート電極５１３、ソース電極５１１及びドレイン電極５１２が含まれる。リセス５１６から露出したチャネル層５０４の上面を覆うゲート絶縁膜５１７が化合物半導体装置５００に含まれ、ゲート電極５１３はリセス５１６内でゲート絶縁膜５１７上に形成されている。ゲート絶縁膜５１７はリセス５１６の側面及びキャップ層５０６の上面も覆う。

化合物半導体装置５００では、図１（ａ）に示すように、ゲート電極５１３の下方を通過した電流５２２は、チャネル層５０４からエッチングストッパ層５０５及びキャップ層５０６を介してソース電極５１１に流れる。ｎ−ＩｎＰのエッチングストッパ層５０５の障壁はｉ−ＩｎＡｌＡｓのバリア層の障壁よりも低いため、ｉ−ＩｎＡｌＡｓのバリア層を含むＨＥＭＴと比較すると、アクセス抵抗が低い。

しかしながら、参考例によっても十分に低いアクセス抵抗を得ることは容易ではない。これは、図１（ｂ）に示すように、エッチングストッパ層５０５を構成するｎ−ＩｎＰとキャップ層５０６を構成するｎ−ＩｎＧａＡｓとの間には約０．２３ｅＶもの伝導帯のエネルギ差が存在するからである。

そこで、本願発明者は、この問題を解決すべく更に鋭意検討を行った。この結果、キャップ層に含まれる各成分及びリン（Ｐ）を含む化合物半導体層、好ましくはキャップ層に含まれる各成分及びリン（Ｐ）からなる化合物半導体層をエッチングストッパ層として用いることで、リセスが高い精度で形成可能で、アクセス抵抗がより低減されることが判明した。そして、本願発明者は、この知見に基づき鋭意検討を重ねた結果、以下の実施形態に想到した。

（第１の実施形態）
先ず、第１の実施形態について説明する。第１の実施形態は、ＨＥＭＴの一例である。図２は、第１の実施形態に係る化合物半導体装置の構成を示す図である。図２（ａ）は断面図であり、図２（ｂ）はバッファ層及びキャップ層間の図２（ａ）中のＩ−Ｉ線に沿った部分におけるバンド図である。

第１の実施形態に係る化合物半導体装置１００には、図２（ａ）に示すように、バッファ層１０２、バッファ層１０２上のキャリア供給層１０３、及びキャリア供給層１０３上のチャネル層１０４が含まれる。化合物半導体装置１００には、チャネル層１０４上のエッチングストッパ層１０５、及びエッチングストッパ層１０５上のキャップ層１０６が含まれる。化合物半導体装置１００には、チャネル層１０４上方のゲート電極１１３、ソース電極１１１及びドレイン電極１１２が含まれる。キャップ層１０６にリセス１１６が形成されている。リセス１１６から露出したエッチングストッパ層１０５の上面を覆う絶縁膜１１７が化合物半導体装置１００に含まれ、ゲート電極１１３はリセス１１６内で絶縁膜１１７上に形成されている。絶縁膜１１７はリセス１１６の側面及びキャップ層１０６の上面も覆う。絶縁膜１１７はゲート絶縁膜の一例である。

エッチングストッパ層１０５はキャップ層１０６に含まれる各成分及びＰを含む化合物半導体層、好ましくはキャップ層１０６に含まれる各成分及びＰからなる化合物半導体層である。キャリア供給層１０３のバンドギャップはチャネル層１０４のバンドギャップよりも広い。

第１の実施形態では、チャネル層１０４のキャリア供給層１０３との界面近傍に２次元電子ガス（２ＤＥＧ）が発生する。また、図２（ａ）に示すように、ゲート電極１１３の下方を通過した電流１２２は、チャネル層１０４からエッチングストッパ層１０５及びキャップ層１０６を介してソース電極１１１に流れる。エッチングストッパ層１０５がキャップ層１０６に含まれる各成分を含むため、図２（ｂ）に示すように、エッチングストッパ層１０５とキャップ層１０６との間の伝導帯のエネルギ差は極めて小さく、０．２３ｅＶ未満である。このため、アクセス抵抗が参考例のそれよりも低く、相互コンダクタンス（ｇ_m）が向上する。

また、いわゆる逆ＨＥＭＴ構造の効果、すなわちインパクトイオン化の抑制によるドレインコンダクタンス（ｇ_d）の抑制という効果も得られる。特に、本実施形態では、エッチングストッパ層１０５が厚さ方向でゲート電極１１３とチャネル層１０４との間に介在しているため、その効果が大きい。図３はバッファ層及びゲート電極間の図２（ａ）中のＩＩ−ＩＩ線に沿った部分におけるバンド図である。平衡状態では、図３（ａ）に示すように、電子１２１がチャネル層１０４のキャリア供給層１０３側に偏在する。そして、ゲート電極１１３に低電圧が印加されると、電子はチャネル層１０４内を移動する。ゲート電極１１３に高電圧が印加され、高電界が発生すると、図３（ｂ）に示すように、電子はチャネル層２０４よりもバンドギャップが広いエッチングストッパ層２０５内をも移動するようになる。このため、インパクトイオン化をより一層抑制することができる。

そして、相互コンダクタンス（ｇ_m）の向上及びドレインコンダクタンス（ｇ_d）の抑制により最大発振周波数（ｆ_max）の向上という効果が得られる。

次に、第１の実施形態に係る化合物半導体装置の製造方法について説明する。図４は、第１の実施形態に係る化合物半導体装置の製造方法を工程順に示す断面図である。

先ず、図４（ａ）に示すように、バッファ層１０２上にキャリア供給層１０３、チャネル層１０４、エッチングストッパ層１０５及びキャップ層１０６を形成する。

次いで、図４（ｂ）に示すように、キャップ層１０６上にソース電極１１１及びドレイン電極１１２を形成する。

その後、図４（ｃ）に示すように、ゲート電極１１３用のリセス１１６をソース電極１１１とドレイン電極１１２との間でキャップ層１０６に形成する。キャップ層１０６のエッチングはエッチングストッパ層１０５の表面で停止する。

続いて、図４（ｄ）に示すように、リセス１１６から露出したエッチングストッパ層１０５の上面、リセス１１６の側面及びキャップ層１０６の上面を覆う絶縁膜１１７を形成する。次いで、リセス１１６内で絶縁膜１１７上にゲート電極１１３を形成する。

この製造方法では、エッチングストッパ層１０５がキャップ層１０６に含まれる各成分及びＰを含む化合物半導体層であるため、キャップ層１０６のエッチングをエッチングストッパ層１０５の表面で停止し、高い精度でリセス１１６を形成することができる。そして、このようなエッチングストッパ層１０５を用いたエッチングの制御を行うため、容易に化合物半導体装置１００を形成することができる。従って、化合物半導体装置１００は量産に適している。エッチングストッパ層１０５が含まれていない場合、時間制御によるエッチングを行うと、エッチングのばらつきが生じやすい。エッチングのばらつきを回避するために所望の平面形状のキャップ層１０６を再成長により形成することは不可能ではないが、この方法は再成長のための成長マスクの形成等の煩雑な処理を含むため、量産に適していない。

（第２の実施形態）
次に、第２の実施形態について説明する。第２の実施形態は、ＨＥＭＴの一例である。図５は、第２の実施形態に係る化合物半導体装置の構成を示す図である。図５（ａ）は断面図であり、図５（ｂ）はバッファ層及びキャップ層間の図５（ａ）中のＩ−Ｉ線に沿った部分におけるバンド図である。

第２の実施形態に係る化合物半導体装置１００では、図５（ａ）に示すように、リセス１１６がキャップ層１０６だけでなくエッチングストッパ層１０５にも形成されている。そして、絶縁膜１１７はリセス１１６から露出したチャネル層１０４の上面、リセス１１６の側面及びキャップ層１０６の上面を覆う。他の構成は第１の実施形態と同様である。

第２の実施形態においても、図５（ｂ）に示すように、エッチングストッパ層１０５とキャップ層１０６との間の伝導帯のエネルギ差は極めて小さく、０．２３ｅＶ未満である。このため、アクセス抵抗が参考例のそれよりも低く、相互コンダクタンス（ｇ_m）が向上する。また、インパクトイオン化の抑制によるドレインコンダクタンス（ｇ_d）の抑制という効果も得られる。そして、相互コンダクタンス（ｇ_m）の向上及びドレインコンダクタンス（ｇ_d）の抑制により最大発振周波数（ｆ_max）の向上という効果が得られる。更に、ゲート電極１１３とチャネル層１０４との間の距離が第１の実施形態のそれよりも短いため、より高速の動作が可能である。

（第３の実施形態）
次に、第３の実施形態について説明する。第３の実施形態は、ＩｎＰ系ＨＥＭＴの一例である。図６は、第３の実施形態に係る化合物半導体装置の構成を示す図である。図６（ａ）は断面図であり、図６（ｂ）はバッファ層及びキャップ層間の図６（ａ）中のＩ−Ｉ線に沿った部分におけるバンド図である。

第３の実施形態に係る化合物半導体装置２００には、図６（ａ）に示すように、基板２０１、基板２０１上のバッファ層２０２、バッファ層２０２上のキャリア供給層２０３、及びキャリア供給層２０３上のチャネル層２０４が含まれる。化合物半導体装置２００には、更に、チャネル層２０４上のエッチングストッパ層２０５、及びエッチングストッパ層２０５上のキャップ層２０６が含まれる。バッファ層２０２、キャリア供給層２０３、チャネル層２０４、エッチングストッパ層２０５及びキャップ層２０６に素子分離領域２０８が形成されている。化合物半導体装置２００には、素子分離領域２０８により区画された素子領域内で、チャネル層２０４上方のゲート電極２１３、ソース電極２１１及びドレイン電極２１２が含まれる。ソース電極２１１とドレイン電極２１２との間でエッチングストッパ層２０５及びキャップ層２０６にリセス２１６が形成されている。リセス２１６から露出したチャネル層２０４の上面を覆う絶縁膜２１７が化合物半導体装置２００に含まれ、ゲート電極２１３はリセス２１６内で絶縁膜２１７上に形成されている。絶縁膜２１７はリセス２１６の側面及びキャップ層２０６の上面も覆う。絶縁膜２１７はゲート絶縁膜の一例である。

例えば、基板２０１は半絶縁性ＩｎＰ基板であり、バッファ層２０２は厚さが３００ｎｍ程度の意図的な不純物の導入が行われていないＩｎＡｌＡｓ層（ｉ−ＩｎＡｌＡｓ層）であり、チャネル層２０４は厚さが１０ｎｍ程度の意図的な不純物の導入が行われていないＩｎＧａＡｓ層（ｉ−ＩｎＧａＡｓ層）である。例えば、エッチングストッパ層２０５は厚さが５ｎｍ程度の意図的な不純物の導入が行われていないＩｎＧａＡｓＰ層（ｉ−ＩｎＧａＡｓＰ層）であり、キャップ層２０６は厚さが５０ｎｍ程度のｎ型のＩｎＧａＡｓ層（ｎ−ＩｎＧａＡｓ層）である。キャップ層２０６における不純物、例えばシリコン（Ｓｉ）のドーピング量は２×１０¹⁹ｃｍ^-3程度である。キャリア供給層２０３は、例えば、バッファ層２０２の表面へのデルタドーピング（原子層ドーピング）等の不純物の導入により形成されている。不純物としては、例えばＳｉ、Ｓｎ若しくはＳｅ又はこれらの任意の組み合わせが用いられる。不純物プロファイルのピークはバッファ層２０２の表面から３ｎｍ程度〜５ｎｍ程度の深さにある。

エッチングストッパ層２０５はキャップ層２０６に含まれる各成分及びＰを含む化合物半導体層、好ましくはキャップ層２０６に含まれる各成分及びＰからなる化合物半導体層である。キャリア供給層２０３のバンドギャップはチャネル層２０４のバンドギャップよりも広い。

例えば、絶縁膜２１７は厚さが５ｎｍ程度のアルミニウム酸化膜又はハフニウム酸化膜であり、ソース電極２１１、ドレイン電極２１２及びゲート電極２１３は、厚さが１０ｎｍ程度のＴｉ膜、その上の厚さが３０ｎｍ程度のＰｔ膜及びその上の厚さが３００ｎｍ程度のＡｕ膜を含む。例えば、ゲート電極２１３の断面形状はＴ字型である。化合物半導体装置２００はＭＯＳ（metal-oxide-semiconductor）型ゲートを有する。

第３の実施形態では、チャネル層２０４のキャリア供給層２０３との界面近傍に２次元電子ガス（２ＤＥＧ）が発生する。また、図６（ａ）に示すように、ゲート電極２１３の下方を通過した電流２２２は、チャネル層２０４からエッチングストッパ層２０５及びキャップ層２０６を介してソース電極２１１に流れる。エッチングストッパ層２０５がキャップ層２０６に含まれる各成分を含むため、図６（ｂ）に示すように、エッチングストッパ層２０５とキャップ層２０６との間の伝導帯のエネルギ差は極めて小さく、０．２３ｅＶ未満である。このため、アクセス抵抗が参考例のそれよりも低く、相互コンダクタンス（ｇ_m）が向上する。また、インパクトイオン化の抑制によるドレインコンダクタンス（ｇ_d）の抑制という効果も得られる。そして、相互コンダクタンス（ｇ_m）の向上及びドレインコンダクタンス（ｇ_d）の抑制により最大発振周波数（ｆ_max）の向上という効果が得られる。更に、ゲート電極２１３とチャネル層２０４との間に絶縁膜２１７のみが介在しているため、高速の動作が可能である。

次に、第３の実施形態に係る化合物半導体装置の製造方法について説明する。図７Ａ乃至図７Ｃは、第３の実施形態に係る化合物半導体装置の製造方法を工程順に示す断面図である。

先ず、図７Ａ（ａ）に示すように、基板２０１上にバッファ層２０２を形成する。バッファ層２０２は、例えば有機金属化学気相成長（metal-organic chemical vapor deposition：ＭＯＣＶＤ）法等の結晶成長法により形成することができる。

次いで、図７Ａ（ｂ）に示すように、バッファ層２０２の表面にキャリア供給層２０３を形成する。キャリア供給層２０３は、例えばデルタドーピング（原子層ドーピング）等の不純物の導入により形成することができる。不純物として、例えばシリコンを２×１０¹²ｃｍ^-2程度ドーピングする。不純物はバッファ層２０２とキャリア供給層２０３との界面にシート状にドーピングされ、キャリア供給層２０３の表面から３ｎｍ程度〜５ｎｍ程度の深さとし、このドーピング界面よりも表面側の部分をスペーサ層とみなすこともできる。

その後、図７Ａ（ｃ）に示すように、キャリア供給層２０３上にチャネル層２０４、エッチングストッパ層２０５及びキャップ層２０６を形成する。チャネル層２０４、エッチングストッパ層２０５及びキャップ層２０６は、例えばＭＯＣＶＤ法等の結晶成長法により形成することができる。

続いて、図７Ｂ（ｄ）に示すように、バッファ層２０２、キャリア供給層２０３、チャネル層２０４、エッチングストッパ層２０５及びキャップ層２０６に素子分離領域２０８を形成する。素子分離領域２０８の形成は、例えば次のように行う。先ず、素子分離領域２０８を形成する予定の領域を露出し、他の領域を覆うフォトレジストマスクをキャップ層２０６上に形成し、例えばリン酸及び過酸化水素水の混合液でキャップ層２０６をエッチングする。このエッチングはエッチングストッパ層２０５の表面で停止する。次いで、例えばＡｒイオンミリングによりエッチングストッパ層２０５を除去する。その後、例えばリン酸及び過酸化水素水の混合液でチャネル層２０４、キャリア供給層２０３及びバッファ層２０２をエッチングする。このようにして素子分離領域２０８を形成することができる。素子分離領域２０８の形成後に、フォトレジストマスクを除去する。

次いで、図７Ｂ（ｅ）に示すように、素子分離領域２０８により区画された素子領域内で、キャップ層２０６上にソース電極２１１及びドレイン電極２１２を形成する。ソース電極２１１及びドレイン電極２１２の形成では、ソース電極２１１又はドレイン電極２１２を形成する予定の領域を露出し、他の領域を覆うフォトレジストマスクをキャップ層２０６上に形成し、Ｔｉ膜、Ｐｔ膜及びＡｕ膜を蒸着法により形成し、フォトレジストマスクをその上のＴｉ膜、Ｐｔ膜及びＡｕ膜と共に除去する。このように、ソース電極２１１及びドレイン電極２１２はリフトオフ法により形成することができる。

その後、図７Ｂ（ｆ）に示すように、平面視でソース電極２１１とドレイン電極２１２との間において、キャップ層２０６にゲート電極２１３用のリセス２１６を形成する。リセス２１６は、電子ビームリソグラフィにより、リセス２１６を形成する予定の領域を露出し、他の領域を覆うマスクをキャップ層２０６上に形成し、例えばリン酸及び過酸化水素水の混合液でキャップ層２０６をエッチングすることで形成することができる。このエッチングはエッチングストッパ層２０５の表面で停止する。

続いて、図７Ｃ（ｇ）に示すように、例えば塩酸でエッチングストッパ層２０５をエッチングすることでリセス２１６をエッチングストッパ層２０５の内部まで延ばす。このエッチングはチャネル層２０４の表面で停止する。

次いで、図７Ｃ（ｈ）に示すように、リセス２１６内のチャネル層２０４の上面、リセス２１６の側面及びキャップ層２０６の上面を覆う絶縁膜２１７を形成する。絶縁膜２１７は、例えば原子層堆積（atomic layer deposition：ＡＬＤ）法により形成することができる。

その後、図７Ｃ（ｉ）に示すように、リセス２１６内で絶縁膜２１７上にゲート電極２１３を形成する。ゲート電極２１３の形成では、例えば電子ビームリソグラフィにより、ゲート電極２１３を形成する予定の領域を露出し、他の領域を覆うマスク、例えば多層マスクを絶縁膜２１７上に形成し、Ｔｉ膜、Ｐｔ膜及びＡｕ膜を蒸着法により形成し、マスクをその上のＴｉ膜、Ｐｔ膜及びＡｕ膜と共に除去する。このように、ゲート電極２１３はリフトオフ法により形成することができる。

そして、必要に応じてパッシベーション膜及び配線等を形成して化合物半導体装置を完成させる。

この製造方法では、エッチングストッパ層２０５がキャップ層２０６に含まれる各成分及びＰを含む化合物半導体層であるため、キャップ層２０６のエッチングをエッチングストッパ層２０５の表面で停止し、高い精度でリセス２１６を形成することができる。そして、このようなエッチングストッパ層２０５を用いたエッチングの制御を行うため、容易に化合物半導体装置２００を形成することができる。従って、化合物半導体装置２００は量産に適している。

（第４の実施形態）
次に、第４の実施形態について説明する。第４の実施形態は、ＩｎＰ系ＨＥＭＴの一例である。図８は、第４の実施形態に係る化合物半導体装置の構成を示す図である。図８（ａ）は断面図であり、図８（ｂ）はバッファ層及びキャップ層間の図８（ａ）中のＩ−Ｉ線に沿った部分におけるバンド図である。

第４の実施形態に係る化合物半導体装置２００では、図８（ａ）に示すように、リセス２１６がキャップ層２０６に形成され、エッチングストッパ層２０５には形成されていない。そして、絶縁膜２１７はリセス２１６から露出したエッチングストッパ層２０５の上面、リセス２１６の側面及びキャップ層２０６の上面を覆う。他の構成は第３の実施形態と同様である。

第４の実施形態においても、図８（ｂ）に示すように、エッチングストッパ層２０５とキャップ層２０６との間の伝導帯のエネルギ差は極めて小さく、０．２３ｅＶ未満である。このため、アクセス抵抗が参考例のそれよりも低く、相互コンダクタンス（ｇ_m）が向上する。

また、インパクトイオン化の抑制によるドレインコンダクタンス（ｇ_d）の抑制という効果も得られる。特に、本実施形態では、エッチングストッパ層２０５が厚さ方向でゲート電極２１３とチャネル層２０４との間に介在しているため、その効果が大きい。図９はバッファ層及びゲート電極間の図８（ａ）中のＩＩ−ＩＩ線に沿った部分におけるバンド図である。平衡状態では、図９（ａ）に示すように、電子２２１がチャネル層２０４のキャリア供給層２０３側に偏在する。そして、ゲート電極２１３に低電圧が印加されると、電子はチャネル層２０４内を移動する。ゲート電極２１３に高電圧が印加され、高電界が発生すると、図９（ｂ）に示すように、電子はチャネル層２０４よりもバンドギャップが広いエッチングストッパ層２０５内をも移動するようになる。このため、インパクトイオン化をより一層抑制することができる。

そして、相互コンダクタンス（ｇ_m）の向上及びドレインコンダクタンス（ｇ_d）の抑制により最大発振周波数（ｆ_max）の向上という効果が得られる。

次に、第４の実施形態に係る化合物半導体装置の製造方法について説明する。図１０は、第４の実施形態に係る化合物半導体装置の製造方法を工程順に示す断面図である。

先ず、図１０（ａ）に示すように、第３の実施形態と同様にして、キャップ層２０６へのリセス２１６の形成までの処理を行う。

次いで、図１０（ｂ）に示すように、リセス２１６をエッチングストッパ層２０５の内部まで延ばすことなく、リセス２１６内のエッチングストッパ層２０５の上面、リセス２１６の側面及びキャップ層２０６の上面を覆う絶縁膜２１７を形成する。絶縁膜２１７は、例えばＡＬＤ法により形成することができる。

その後、図１０（ｃ）に示すように、リセス２１６内で絶縁膜２１７上にゲート電極２１３を形成する。ゲート電極２１３は、第３の実施形態と同様に、リフトオフ法により形成することができる。

そして、必要に応じてパッシベーション膜及び配線等を形成して化合物半導体装置を完成させる。

（第５の実施形態）
次に、第５の実施形態について説明する。第５の実施形態は、ＩｎＰ系ＨＥＭＴの一例である。図１１は、第５の実施形態に係る化合物半導体装置の構成を示す断面図である。

第５の実施形態に係る化合物半導体装置２００では、図１１に示すように、絶縁膜２１７がゲート電極２１３の最下面とチャネル層２０４との間のみに形成されている。他の構成は第３の実施形態と同様である。

第５の実施形態によっても第３の実施形態と同様の効果を得ることができる。

次に、第５の実施形態に係る化合物半導体装置の製造方法について説明する。図１２は、第５の実施形態に係る化合物半導体装置の製造方法を工程順に示す断面図である。

先ず、図１２（ａ）に示すように、第３の実施形態と同様にして、キャップ層２０６及びエッチングストッパ層２０５へのリセス２１６の形成までの処理を行う。

次いで、図１２（ｂ）に示すように、リセス２１６内でチャネル層２０４上に絶縁膜２１７及びゲート電極２１３を形成する。絶縁膜２１７及びゲート電極２１３の形成では、例えば電子ビームリソグラフィにより、絶縁膜２１７及びゲート電極２１３を形成する予定の領域を露出し、他の領域を覆うマスク、例えば多層マスクをチャネル層２０４上に形成し、絶縁膜、Ｔｉ膜、Ｐｔ膜及びＡｕ膜を蒸着法により形成し、マスクをその上の絶縁膜、Ｔｉ膜、Ｐｔ膜及びＡｕ膜と共に除去する。このように、絶縁膜２１７及びゲート電極２１３はリフトオフ法により一括して形成することができる。

そして、必要に応じてパッシベーション膜及び配線等を形成して化合物半導体装置を完成させる。

（第６の実施形態）
次に、第６の実施形態について説明する。第６の実施形態は、ＩｎＰ系ＨＥＭＴの一例である。図１３は、第６の実施形態に係る化合物半導体装置の構成を示す断面図である。

第６の実施形態に係る化合物半導体装置２００では、図１３に示すように、絶縁膜２１７がゲート電極２１３の最下面とエッチングストッパ層２０５との間のみに形成されている。他の構成は第４の実施形態と同様である。

第６の実施形態によっても第４の実施形態と同様の効果を得ることができる。

次に、第６の実施形態に係る化合物半導体装置の製造方法について説明する。図１４は、第６の実施形態に係る化合物半導体装置の製造方法を工程順に示す断面図である。

先ず、図１４（ａ）に示すように、第４の実施形態と同様にして、キャップ層２０６へのリセス２１６の形成までの処理を行う。

次いで、図１４（ｂ）に示すように、リセス２１６内でチャネル層２０４上に絶縁膜２１７及びゲート電極２１３を形成する。絶縁膜２１７及びゲート電極２１３は、第５の実施形態と同様に、リフトオフ法により一括して形成することができる。

そして、必要に応じてパッシベーション膜及び配線等を形成して化合物半導体装置を完成させる。

第５又は第６の実施形態において、リセス２１６から露出している化合物半導体層（チャネル層２０４又はエッチングストッパ層２０５）の上面及びキャップ層２０６の上面が絶縁膜２１７とは異なる絶縁膜、例えばパッシベーション膜により覆われていてもよい。すなわち、図１５（ａ）及び（ｂ）に示すように、リセス２１６から露出している化合物半導体層及びキャップ層２０６の上面が絶縁膜２１７とは異なる絶縁膜２２０により覆われていてもよい。絶縁膜２２０としては、例えばシリコン窒化膜を用いることができる。

エッチングストッパ層はＩｎＧａＡｓＰ層に限定されず、キャップ層に含まれる各成分及びＰを含んでいればよい。エッチングストッパ層にＩｎ_1-xＧａ_xＡｓ_yＰ_1-y層（０≦ｘ＜１、０≦ｙ＜１、かつ０＜ｘ＋ｙ）が用いられてもよい。ＩｎＰと格子整合するＩｎＧａＡｓＰの組成はＩｎ_0.72Ｇａ_0.28Ａｓ_0.6Ｐ_0.4であり、例えばＩｎ_0.72Ｇａ_0.28Ａｓ_0.6Ｐ_0.4層をエッチングストッパ層に用いることができる。エッチングストッパ層の厚さは特に限定されないが、電子がトンネル可能な程度に薄いことが好ましい。エッチングストッパ層の厚さは、トンネルの観点からは１０ｎｍ以下であることが好ましい。エッチングストッパとしての機能を確保するという観点からは２ｎｍ以上であることが好ましい。キャップ層はＩｎＧａＡｓ層に限定されない。

電子をチャネル層に十分に供給できる場合、バッファ層の表面へのデルタドーピング（原子層ドーピング）が行われていなくてもよい。チャネル層に不純物が含まれていてもよいが、意図的に不純物が導入されていないことが好ましい。不純物が含まれていると、チャネル層における電子の移動度が低下する虞があるからである。

チャネル層にＩｎＧａＡｓ層が用いられる場合、その組成は特に限定されない。ＩｎＰと格子整合するＩｎＧａＡｓの組成はＩｎ_0.53Ｇａ_0.47Ａｓであるが、これよりもＩｎ組成が高くてもよい。例えばＩｎ_0.65Ｇａ_0.35Ａｓ層がチャネル層に用いられてもよい。Ｉｎ組成が高いほど電子の移動度が高くなりやすい。チャネル層に用いられるＩｎＧａＡｓの組成はＩｎ_aＧａ_1-aＡｓ（０＜ａ＜１）と一般化できる。チャネル層はＩｎＧａＡｓ層に限定されず、Ｉｎ_bＡｓ_1-bＳｂ層（０＜ｂ≦１）がチャネル層に用いられてもよい。

第１〜第６の実施形態における断面形状がＴ字型のゲート電極１１３又はゲート電極２１３はゲート抵抗の低減に有効であるが、ゲート電極１１３又はゲート電極２１３の断面形状がＴ字型でなくてもよい。例えば、ゲート抵抗の影響が小さい用途、例えばデジタル用途であれば、ゲート電極１１３又はゲート電極２１３の断面形状がより単純な形状、例えば矩形状であってもよい。

（第７の実施形態）
次に、第７の実施形態について説明する。第７の実施形態は、受信用モノリシックマイクロ波集積回路（monolithic microwave integrated circuit：ＭＭＩＣ）の一例である。図１６は、第７の実施形態に係る化合物半導体装置を示す図である。

第７の実施形態に係る化合物半導体装置である受信用ＭＭＩＣ４０４には、図１６に示すように、ローノイズアンプ（low noise amplifier：ＬＮＡ）４０１、検波器４０２及びインダクタ４０３が含まれている。ＬＮＡ４０１、検波器４０２及びインダクタ４０３は一つのＩｎＰ基板上に集積されている。ＬＮＡ４０１には、第１〜第６の実施形態のいずれかに係るＨＥＭＴが含まれている。

第７の実施形態では、例えば、ＬＮＡ４０１に含まれるＨＥＭＴのソース電極１１１又は２１１及び検波器４０２のカソード電極が接地され、ＨＥＭＴのドレイン電極１１２又は２１２及び検波器４０２のアノード電極がインダクタ４０３の一端に接続される。そして、ＨＥＭＴのゲート電極１１３又は２１３にミリ波を受信するアンテナ４０５が接続され、インダクタ４０３の他端から検波信号Ｖ_detが出力される。検出信号Ｖ_detとしては、数百ｍＶの電位差ΔＶが出力される。

第７の実施形態に係る受信用ＭＭＩＣ４０４によれば、第１〜第６の実施形態のいずれかに係るＨＥＭＴが含まれているので、優れた特性を得ることができる。

以下、本発明の諸態様を付記としてまとめて記載する。

（付記１）
バッファ層と、
前記バッファ層上のキャリア供給層と、
前記キャリア供給層上のチャネル層と、
前記チャネル層上のエッチングストッパ層と、
前記エッチングストッパ層上のキャップ層と、
前記チャネル層上方のゲート電極、ソース電極及びドレイン電極と、
を有し、
前記エッチングストッパ層は、前記キャップ層に含まれる各成分及びＰを含み、
前記キャップ層にリセスが形成されており、
前記ゲート電極は前記リセス内で絶縁膜を介して前記チャネル層上方に形成されていることを特徴とする化合物半導体装置。

（付記２）
前記エッチングストッパ層を電子がトンネル可能であることを特徴とする付記１に記載の化合物半導体装置。

（付記３）
前記エッチングストッパ層はＩｎ_1-xＧａ_xＡｓ_yＰ_1-y層（０≦ｘ＜１、０≦ｙ＜１、かつ０＜ｘ＋ｙ）であることを特徴とする付記１又は２に記載の化合物半導体装置。

（付記４）
前記キャップ層はＩｎＧａＡｓ層であることを特徴とする付記１乃至３のいずれか１項に記載の化合物半導体装置。

（付記５）
前記チャネル層はＩｎ_aＧａ_1-aＡｓ層（０＜ａ＜１）又はＩｎ_bＡｓ_1-bＳｂ層（０≦ｂ≦１）であることを特徴とする付記１乃至４のいずれか１項に記載の化合物半導体装置。

（付記６）
前記エッチングストッパ層の前記リセスから露出した部分が前記絶縁膜により覆われていることを特徴とする付記１乃至５のいずれか１項に記載の化合物半導体装置。

（付記７）
前記リセスが前記エッチングストッパ層にも形成されていることを特徴とする付記１乃至５のいずれか１項に記載の化合物半導体装置。

（付記８）
前記チャネル層の前記リセスから露出した部分が前記絶縁膜により覆われていることを特徴とする付記７に記載の化合物半導体装置。

（付記９）
前記キャリア供給層は、前記バッファ層への不純物の導入により形成されていることを特徴とする付記１乃至８のいずれか１項に記載の化合物半導体装置。

（付記１０）
前記不純物は、Ｓｉ、Ｓｎ若しくはＳｅ又はこれらの任意の組み合わせであることを特徴とする付記９に記載の化合物半導体装置。

（付記１１）
バッファ層の表面にキャリア供給層を形成する工程と、
チャネル層を前記キャリア供給層上に形成する工程と、
エッチングストッパ層を前記チャネル層上に形成する工程と、
キャップ層を前記エッチングストッパ層上に形成する工程と、
前記チャネル層上方にソース電極及びドレイン電極を形成する工程と、
前記キャップ層にリセスを形成する工程と、
前記リセス内で絶縁膜を介して前記チャネル層上方にゲート電極を形成する工程と、
を有し、
前記エッチングストッパ層は、前記キャップ層に含まれる各成分及びＰを含むことを特徴とする化合物半導体装置の製造方法。

（付記１２）
前記エッチングストッパ層を電子がトンネル可能であることを特徴とする付記１１に記載の化合物半導体装置の製造方法。

（付記１３）
前記エッチングストッパ層はＩｎ_1-xＧａ_xＡｓ_yＰ_1-y層（０≦ｘ＜１、０≦ｙ＜１、かつ０＜ｘ＋ｙ）であることを特徴とする付記１１又は１２に記載の化合物半導体装置の製造方法。

（付記１４）
前記キャップ層はＩｎＧａＡｓ層であることを特徴とする付記１１乃至１３のいずれか１項に記載の化合物半導体装置の製造方法。

（付記１５）
前記チャネル層はＩｎ_aＧａ_1-aＡｓ層（０＜ａ＜１）又はＩｎ_bＡｓ_1-bＳｂ層（０≦ｂ≦１）であることを特徴とする付記１１乃至１４のいずれか１項に記載の化合物半導体装置の製造方法。

（付記１６）
前記絶縁膜を前記エッチングストッパ層の前記リセスから露出した部分を覆うように形成することを特徴とする付記１１乃至１５のいずれか１項に記載の化合物半導体装置の製造方法。

（付記１７）
前記リセスを前記エッチングストッパ層にも形成することを特徴とする付記１１乃至１５のいずれか１項に記載の化合物半導体装置の製造方法。

（付記１８）
前記絶縁膜を前記チャネル層の前記リセスから露出した部分を覆うように形成することを特徴とする付記１７に記載の化合物半導体装置の製造方法。

（付記１９）
前記キャリア供給層を形成する工程は、前記バッファ層へ不純物を導入する工程を有することを特徴とする付記１１乃至１８のいずれか１項に記載の化合物半導体装置の製造方法。

（付記２０）
前記不純物は、Ｓｉ、Ｓｎ若しくはＳｅ又はこれらの任意の組み合わせであることを特徴とする付記１９に記載の化合物半導体装置の製造方法。

１００、２００：化合物半導体装置
１０２、２０２：バッファ層
１０３、２０３：キャリア供給層
１０４、２０４：チャネル層
１０５、２０５：エッチングストッパ層
１０６、２０６：キャップ層
１１１、２１１：ソース電極
１１２、２１２：ドレイン電極
１１３、２１３：ゲート電極
１１６、２１６：リセス
１１７、２１７：絶縁膜

Claims (10)

1. バッファ層と、
   前記バッファ層上のキャリア供給層と、
   前記キャリア供給層上のチャネル層と、
   前記チャネル層上のエッチングストッパ層と、
   前記エッチングストッパ層上のキャップ層と、
   前記チャネル層上方のゲート電極、ソース電極及びドレイン電極と、
   を有し、
   前記エッチングストッパ層は、前記キャップ層に含まれる各成分及びＰを含み、
   前記キャップ層にリセスが形成されており、
   前記ゲート電極は前記リセス内で絶縁膜を介して前記チャネル層上方に形成されており、前記絶縁膜は前記ゲート電極の最下面下のみに形成され、前記絶縁膜の端部と前記リセスの端部とが離間していることを特徴とする化合物半導体装置。
2. 前記エッチングストッパ層を電子がトンネル可能であることを特徴とする請求項１に記載の化合物半導体装置。
3. 前記エッチングストッパ層はＩｎ_1-xＧａ_xＡｓ_yＰ_1-y層（０≦ｘ＜１、０≦ｙ＜１、かつ０＜ｘ＋ｙ）であることを特徴とする請求項１又は２に記載の化合物半導体装置。
4. 前記キャップ層はＩｎＧａＡｓ層であることを特徴とする請求項１乃至３のいずれか１項に記載の化合物半導体装置。
5. 前記チャネル層はＩｎ_aＧａ_1-aＡｓ層（０＜ａ＜１）又はＩｎ_bＡｓ_1-bＳｂ層（０＜ｂ≦１）であることを特徴とする請求項１乃至４のいずれか１項に記載の化合物半導体装置。
6. バッファ層の表面にキャリア供給層を形成する工程と、
   チャネル層を前記キャリア供給層上に形成する工程と、
   エッチングストッパ層を前記チャネル層上に形成する工程と、
   キャップ層を前記エッチングストッパ層上に形成する工程と、
   前記チャネル層上方にソース電極及びドレイン電極を形成する工程と、
   前記キャップ層にリセスを形成する工程と、
   前記リセス内で絶縁膜を介して前記チャネル層上方にゲート電極を形成する工程と、
   を有し、
   前記エッチングストッパ層は、前記キャップ層に含まれる各成分及びＰを含み、
   前記絶縁膜は前記ゲート電極の最下面下のみに形成され、前記絶縁膜の端部と前記リセスの端部とが離間していることを特徴とする化合物半導体装置の製造方法。
7. 前記エッチングストッパ層を電子がトンネル可能であることを特徴とする請求項６に記載の化合物半導体装置の製造方法。
8. 前記エッチングストッパ層はＩｎ_1-xＧａ_xＡｓ_yＰ_1-y層（０≦ｘ＜１、０≦ｙ＜１、かつ０＜ｘ＋ｙ）であることを特徴とする請求項６又は７に記載の化合物半導体装置の製造方法。
9. 前記キャップ層はＩｎＧａＡｓ層であることを特徴とする請求項６乃至８のいずれか１項に記載の化合物半導体装置の製造方法。
10. 前記チャネル層はＩｎ_aＧａ_1-aＡｓ層（０＜ａ＜１）又はＩｎ_bＡｓ_1-bＳｂ層（０＜ｂ≦１）であることを特徴とする請求項６乃至９のいずれか１項に記載の化合物半導体装置の製造方法。

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