JP2550859B2 - 電界効果トランジスタ - Google Patents
電界効果トランジスタInfo
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
- H01L29/7782—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with confinement of carriers by at least two heterojunctions, e.g. DHHEMT, quantum well HEMT, DHMODFET
- H01L29/7783—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with confinement of carriers by at least two heterojunctions, e.g. DHHEMT, quantum well HEMT, DHMODFET using III-V semiconductor material
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/47—Schottky barrier electrodes
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Description
【０００１】
【産業上の利用分野】本発明は、Ｉｎを含む電界効果ト
ランジスタに関し、特にゲート耐圧が高いＩｎを含む電
界効果トランジスタに関するものである。
ランジスタに関し、特にゲート耐圧が高いＩｎを含む電
界効果トランジスタに関するものである。
【０００２】
【従来の技術】ＩｎＰ，ＩｎＧａＡｓ等Ｉｎを含む電界
効果トランジスタは、電子の速度が大きいため、高周波
トランジスタとして開発されている。この材料を用いた
例としてミシュラ（Ｕ．Ｋ．Ｍｉｓｈｒａ）によるアイ
イーイーイー マイクロウェイブ アンド セオリ３７
巻１２７９ページ（ＩＥＥＥ ＴＲＡＮＳＡＣＴＩＯＮ
Ｓ ＯＮ ＭＩＣＲＯＷＡＶＥ ＴＨＥＯＲＹ ＡＮＤ
ＴＥＣＨＮＩＱＵＥＳ，Ｖｏｌ．３７，Ｎｏ．９ １
９８９ ｐ．１２７９）の報告がある。
効果トランジスタは、電子の速度が大きいため、高周波
トランジスタとして開発されている。この材料を用いた
例としてミシュラ（Ｕ．Ｋ．Ｍｉｓｈｒａ）によるアイ
イーイーイー マイクロウェイブ アンド セオリ３７
巻１２７９ページ（ＩＥＥＥ ＴＲＡＮＳＡＣＴＩＯＮ
Ｓ ＯＮ ＭＩＣＲＯＷＡＶＥ ＴＨＥＯＲＹ ＡＮＤ
ＴＥＣＨＮＩＱＵＥＳ，Ｖｏｌ．３７，Ｎｏ．９ １
９８９ ｐ．１２７９）の報告がある。
【０００３】この報告例は、高抵抗ＩｎＰ基板上にＩｎ
ＡｌＡｓバッファ層、ノンドープＩｎＧａＡｓ層、ノン
ドープＩｎＧａＡｓ層と伝導帯の不連続をもってヘテロ
接合を形成するｎ型ＩｎＡｌＡｓ層、アンドープＩｎＡ
ｌＡｓ層、を順次結晶成長した後、アンドープＩｎＡｌ
Ａｓ層上にゲート電極を形成した電界効果トランジスタ
に関するものである。ここでゲート直下のノンドープＩ
ｎＡｌＡｓ層はゲート電極のリーク電流を低減し、ゲー
ト耐圧を上げる働きをもつ層である。
ＡｌＡｓバッファ層、ノンドープＩｎＧａＡｓ層、ノン
ドープＩｎＧａＡｓ層と伝導帯の不連続をもってヘテロ
接合を形成するｎ型ＩｎＡｌＡｓ層、アンドープＩｎＡ
ｌＡｓ層、を順次結晶成長した後、アンドープＩｎＡｌ
Ａｓ層上にゲート電極を形成した電界効果トランジスタ
に関するものである。ここでゲート直下のノンドープＩ
ｎＡｌＡｓ層はゲート電極のリーク電流を低減し、ゲー
ト耐圧を上げる働きをもつ層である。
【０００４】上述した電界効果トランジスタでは、Ｉｎ
ＡｌＡｓ層をゲート電極とのショットキー接合層として
用いているが、そのショットキー障壁高さは０．５５ｅ
Ｖと低い。そのため、ゲートのリーク電流は大きく、耐
圧も低いという問題がある。
ＡｌＡｓ層をゲート電極とのショットキー接合層として
用いているが、そのショットキー障壁高さは０．５５ｅ
Ｖと低い。そのため、ゲートのリーク電流は大きく、耐
圧も低いという問題がある。
【０００５】従来、この問題を解決する構造として特開
昭６４−４１２７３号公報で示されたゲート電極直下に
臨界膜厚以下のＡｌx Ｇａ1-x Ａｓ（０≦ｘ≦１）を挿
入する構造や、特開昭６４−４１２７２号公報で示され
た臨界膜厚以下のＡｌx Ｇａ1-x Ａｓ（０≦ｘ≦１）と
ＩｎＡｌＡｓを複数回繰り返す構造が知られている。
昭６４−４１２７３号公報で示されたゲート電極直下に
臨界膜厚以下のＡｌx Ｇａ1-x Ａｓ（０≦ｘ≦１）を挿
入する構造や、特開昭６４−４１２７２号公報で示され
た臨界膜厚以下のＡｌx Ｇａ1-x Ａｓ（０≦ｘ≦１）と
ＩｎＡｌＡｓを複数回繰り返す構造が知られている。
【０００６】特開昭６４−４１２７３号公報に示された
構造を図３に示す。ここで１は高抵抗基板、２はＩｎを
含む半導体層、３はＩｎＡｌＡｓ層、４はＡｌx Ｇａ
1-x Ａｓ層（０≦ｘ≦１）、６はｎ型ＩｎＧａＡｓ層、
７はゲート電極、８はオーミック電極である。
構造を図３に示す。ここで１は高抵抗基板、２はＩｎを
含む半導体層、３はＩｎＡｌＡｓ層、４はＡｌx Ｇａ
1-x Ａｓ層（０≦ｘ≦１）、６はｎ型ＩｎＧａＡｓ層、
７はゲート電極、８はオーミック電極である。
【０００７】
【発明が解決しようとする課題】しかしながら特開昭６
４−４１２７３号公報に示された構造におけるＡｌx Ｇ
ａ1-x Ａｓ層（０≦ｘ≦１）４の臨界膜厚は、１０ｎｍ
以下と薄いため、ゲート電極７形成工程でｎ型ＩｎＧａ
Ａｓ層６をエッチング除去する際、Ａｌx Ｇａ1-x Ａｓ
層（０≦ｘ≦１）４でエッチングを停止するのが困難で
あり歩留まりが悪い。
４−４１２７３号公報に示された構造におけるＡｌx Ｇ
ａ1-x Ａｓ層（０≦ｘ≦１）４の臨界膜厚は、１０ｎｍ
以下と薄いため、ゲート電極７形成工程でｎ型ＩｎＧａ
Ａｓ層６をエッチング除去する際、Ａｌx Ｇａ1-x Ａｓ
層（０≦ｘ≦１）４でエッチングを停止するのが困難で
あり歩留まりが悪い。
【０００８】また特開昭６４−４１２７２号公報に示さ
れた臨界膜厚以下のＡｌx Ｇａ1-xＡｓ層（０≦ｘ≦
１）とＩｎＡｌＡｓを複数回繰り返す構造では、Ａｌx
Ｇａ1-x Ａｓ層（０≦ｘ≦１）の厚さの和が臨界膜厚を
越えると結晶欠陥を発生し、リーク電流が増加するとい
う問題があった。
れた臨界膜厚以下のＡｌx Ｇａ1-xＡｓ層（０≦ｘ≦
１）とＩｎＡｌＡｓを複数回繰り返す構造では、Ａｌx
Ｇａ1-x Ａｓ層（０≦ｘ≦１）の厚さの和が臨界膜厚を
越えると結晶欠陥を発生し、リーク電流が増加するとい
う問題があった。
【０００９】本発明の目的は、このような問題を解決し
た電界効果トランジスタを提供することにある。
た電界効果トランジスタを提供することにある。
【００１０】
【課題を解決するための手段】上述した問題を解決する
ため、本発明は、ゲート電極に接するＩｎＡｌＡｓ層を
含む電界効果トランジスタにおいて、ＩｎＡｌＡｓ層よ
り電子親和力の小さい第１の半導体層が、ゲート電極に
接したＩｎＡｌＡｓと電子チャネル層より上層のＩｎＡ
ｌＡｓとで上下から挟まれたことを特徴とする。
ため、本発明は、ゲート電極に接するＩｎＡｌＡｓ層を
含む電界効果トランジスタにおいて、ＩｎＡｌＡｓ層よ
り電子親和力の小さい第１の半導体層が、ゲート電極に
接したＩｎＡｌＡｓと電子チャネル層より上層のＩｎＡ
ｌＡｓとで上下から挟まれたことを特徴とする。
【００１１】
【作用】図１は本発明による電界効果トランジスタの構
造断面図である。ここで１は高抵抗基板、２はＩｎを含
む半導体層、３はＩｎＡｌＡｓ層、４は第１の半導体
層、５はＩｎＡｌＡｓ層、６はｎ型ＩｎＧａＡｓ層、７
はゲート電極、８はオーミック電極である。
造断面図である。ここで１は高抵抗基板、２はＩｎを含
む半導体層、３はＩｎＡｌＡｓ層、４は第１の半導体
層、５はＩｎＡｌＡｓ層、６はｎ型ＩｎＧａＡｓ層、７
はゲート電極、８はオーミック電極である。
【００１２】本発明では、厚さ１０ｎｍ以下でかつＩｎ
ＡｌＡｓ層より電子親和力の小さい第１の半導体層４の
上にＩｎＡｌＡｓ層５が存在するため、ゲート電極７の
形成工程でｎ型ＩｎＧａＡｓ層６をエッチング除去する
際、歩留まり、再現性良く、第１の半導体層４を残した
まま上層のＩｎＡｌＡｓ層５でエッチングが停止でき
る。
ＡｌＡｓ層より電子親和力の小さい第１の半導体層４の
上にＩｎＡｌＡｓ層５が存在するため、ゲート電極７の
形成工程でｎ型ＩｎＧａＡｓ層６をエッチング除去する
際、歩留まり、再現性良く、第１の半導体層４を残した
まま上層のＩｎＡｌＡｓ層５でエッチングが停止でき
る。
【００１３】さらに図２に示すゲート電極下のエネルギ
ーバンド図からわかるように、第１の半導体層４はＩｎ
ＡｌＡｓ層５との伝導帯不連続量９として、０．１〜
１．０ｅＶをもつ。この伝導帯不連続量９は、ゲート電
極７に負の電圧を加えたときに電子がゲート電極７から
ＩｎＡｌＡｓ層３に流れ込む量を減少させる。
ーバンド図からわかるように、第１の半導体層４はＩｎ
ＡｌＡｓ層５との伝導帯不連続量９として、０．１〜
１．０ｅＶをもつ。この伝導帯不連続量９は、ゲート電
極７に負の電圧を加えたときに電子がゲート電極７から
ＩｎＡｌＡｓ層３に流れ込む量を減少させる。
【００１４】したがってゲートリーク電流が低減し、ゲ
ート耐圧が向上した電界効果トランジスタが歩留まり、
再現性良く得られる。
ート耐圧が向上した電界効果トランジスタが歩留まり、
再現性良く得られる。
【００１５】
【実施例】次に本発明の実施例について説明する。
【００１６】（実施例１）高抵抗基板１としてＩｎＰ基
板上を用い、Ｉｎを含む半導体層２として、ＩｎＡｌＡ
ｓバッファ層３００ｎｍ、ＩｎＧａＡｓ層３０ｎｍ、Ｉ
ｎＡｌＡｓ高純度層３ｎｍ、ＳｉドープＩｎＡｌＡｓ層
（５×１０18ｃｍ-3）１０ｎｍを、ＩｎＡｌＡｓ層３と
して高純度ＩｎＡｌＡｓ層２０ｎｍを、第１の半導体層
４としてＡｌＡｓ層５ｎｍを、ＩｎＡｌＡｓ層５として
高純度ＩｎＡｌＡｓ層１０ｎｍを、ｎ型ＩｎＧａＡｓ層
６としてＳｉドープＩｎＧａＡｓ（６×１０18ｃｍ-3）
１０ｎｍを順次結晶成長させる。
板上を用い、Ｉｎを含む半導体層２として、ＩｎＡｌＡ
ｓバッファ層３００ｎｍ、ＩｎＧａＡｓ層３０ｎｍ、Ｉ
ｎＡｌＡｓ高純度層３ｎｍ、ＳｉドープＩｎＡｌＡｓ層
（５×１０18ｃｍ-3）１０ｎｍを、ＩｎＡｌＡｓ層３と
して高純度ＩｎＡｌＡｓ層２０ｎｍを、第１の半導体層
４としてＡｌＡｓ層５ｎｍを、ＩｎＡｌＡｓ層５として
高純度ＩｎＡｌＡｓ層１０ｎｍを、ｎ型ＩｎＧａＡｓ層
６としてＳｉドープＩｎＧａＡｓ（６×１０18ｃｍ-3）
１０ｎｍを順次結晶成長させる。
【００１７】ｎ型ＩｎＧａＡｓ層６上にオーミック電極
８をＡｕＧｅとＮｉの蒸着とそれに続くアロイにより形
成し、オーミック電極８間のｎ型ＩｎＧａＡｓ層６をＩ
ｎＡｌＡｓ層５までリセスエッチングにより除去し、ゲ
ート電極７を形成する。
８をＡｕＧｅとＮｉの蒸着とそれに続くアロイにより形
成し、オーミック電極８間のｎ型ＩｎＧａＡｓ層６をＩ
ｎＡｌＡｓ層５までリセスエッチングにより除去し、ゲ
ート電極７を形成する。
【００１８】本実施例の電界効果トランジスタにおいて
ＩｎＡｌＡｓ層５が存在するためｎ型ＩｎＧａＡｓ層６
をリセスエッチングにより除去する際、たとえ基板面内
でエッチングにバラツキがあってもエッチングされた表
面はＩｎＡｌＡｓ層５であり、第１の半導体層４のＡｌ
Ａｓ層５ｎｍはエッチング除去されない。
ＩｎＡｌＡｓ層５が存在するためｎ型ＩｎＧａＡｓ層６
をリセスエッチングにより除去する際、たとえ基板面内
でエッチングにバラツキがあってもエッチングされた表
面はＩｎＡｌＡｓ層５であり、第１の半導体層４のＡｌ
Ａｓ層５ｎｍはエッチング除去されない。
【００１９】したがってゲートリーク電流が低減し、ゲ
ート耐圧が向上した電界効果トランジスタが歩留まり、
再現性良く得られる。
ート耐圧が向上した電界効果トランジスタが歩留まり、
再現性良く得られる。
【００２０】この実験では、第１の半導体層４としてＡ
ｌＡｓ層を用いたが、ＧａＡｓ，ＧａＰ，ＡｌＰ，Ｉｎ
x Ａｌ1-x Ａｓ（０＜ｘ＜０．４），Ａｌx Ｇａ1-x Ａ
ｓ（０＜ｘ＜１），Ａｌx Ｇａ1-x Ｐ（０＜ｘ＜１），
ＧａＡｓy Ｐ1-y （０＜ｙ＜１），ＡｌＡｓ1-y Ｐ
y （０＜ｙ＜１），Ａｌx Ｇａ1-x Ａｓ1-y Ｐy （０＜
ｘ＜１，０＜ｙ＜１），Ａｌx Ｉｎ1-x Ａｓ1-y Ｐ
y （０＜ｘ＜１，０＜ｙ＜１，０．４８＜ｘ＋ｙ＜２）
を用いても同様の効果があった。
ｌＡｓ層を用いたが、ＧａＡｓ，ＧａＰ，ＡｌＰ，Ｉｎ
x Ａｌ1-x Ａｓ（０＜ｘ＜０．４），Ａｌx Ｇａ1-x Ａ
ｓ（０＜ｘ＜１），Ａｌx Ｇａ1-x Ｐ（０＜ｘ＜１），
ＧａＡｓy Ｐ1-y （０＜ｙ＜１），ＡｌＡｓ1-y Ｐ
y （０＜ｙ＜１），Ａｌx Ｇａ1-x Ａｓ1-y Ｐy （０＜
ｘ＜１，０＜ｙ＜１），Ａｌx Ｉｎ1-x Ａｓ1-y Ｐ
y （０＜ｘ＜１，０＜ｙ＜１，０．４８＜ｘ＋ｙ＜２）
を用いても同様の効果があった。
【００２１】（実施例２）高抵抗基板１としてＩｎＰ基
板上を用い、Ｉｎを含む半導体層２として、ＩｎＡｌＡ
ｓバッファ層３００ｎｍ、ＳｉドープＩｎＧａＡｓ層
（２×１０18ｃｍ-3）１０ｎｍを、ＩｎＡｌＡｓ層３と
して高純度ＩｎＡｌＡｓ層２０ｎｍを、第１の半導体層
４としてＡｌＡｓ層５ｎｍを、ＩｎＡｌＡｓ層５として
高純度ＩｎＡｌＡｓ層１０ｎｍを、ｎ型ＩｎＧａＡｓ層
６としてＳｉドープＩｎＧａＡｓ（６×１０18ｃｍ-3）
１０ｎｍを順次結晶成長させる。
板上を用い、Ｉｎを含む半導体層２として、ＩｎＡｌＡ
ｓバッファ層３００ｎｍ、ＳｉドープＩｎＧａＡｓ層
（２×１０18ｃｍ-3）１０ｎｍを、ＩｎＡｌＡｓ層３と
して高純度ＩｎＡｌＡｓ層２０ｎｍを、第１の半導体層
４としてＡｌＡｓ層５ｎｍを、ＩｎＡｌＡｓ層５として
高純度ＩｎＡｌＡｓ層１０ｎｍを、ｎ型ＩｎＧａＡｓ層
６としてＳｉドープＩｎＧａＡｓ（６×１０18ｃｍ-3）
１０ｎｍを順次結晶成長させる。
【００２２】ｎ型ＩｎＧａＡｓ層６上にオーミック電極
８をＡｕＧｅとＮｉの蒸着とそれに続くアロイにより形
成し、オーミック電極８間のｎ型ＩｎＧａＡｓ層６をＩ
ｎＡｌＡｓ層５までリセスエッチングにより除去し、ゲ
ート電極７を形成する。
８をＡｕＧｅとＮｉの蒸着とそれに続くアロイにより形
成し、オーミック電極８間のｎ型ＩｎＧａＡｓ層６をＩ
ｎＡｌＡｓ層５までリセスエッチングにより除去し、ゲ
ート電極７を形成する。
【００２３】本実施例の電界効果トランジスタにおい
て、ＩｎＡｌＡｓ層５が存在するためｎ型ＩｎＧａＡｓ
層６をリセスエッチングにより除去する際、たとえ基板
面内でエッチングにバラツキがあっても、エッチングさ
れた表面はＩｎＡｌＡｓ層５であり、第１の半導体層４
のＡｌＡｓ層５ｎｍはエッチング除去されない。
て、ＩｎＡｌＡｓ層５が存在するためｎ型ＩｎＧａＡｓ
層６をリセスエッチングにより除去する際、たとえ基板
面内でエッチングにバラツキがあっても、エッチングさ
れた表面はＩｎＡｌＡｓ層５であり、第１の半導体層４
のＡｌＡｓ層５ｎｍはエッチング除去されない。
【００２４】したがってゲートリーク電流が低減し、ゲ
ート耐圧が向上した電界効果トランジスタが歩留まり、
再現性良く得られる。
ート耐圧が向上した電界効果トランジスタが歩留まり、
再現性良く得られる。
【００２５】この実験では、第１の半導体層４としてＡ
ｌＡｓ層を用いたが、ＧａＡｓ，ＧａＰ，ＡｌＰ，Ｉｎ
x Ａｌ1-x Ａｓ（０＜ｘ＜０．４），Ａｌx Ｇａ1-x Ａ
ｓ（０＜ｘ＜１），Ａｌx Ｇａ1-x Ｐ（０＜ｘ＜１），
ＧａＡｓy Ｐ1-y （０＜ｙ＜１），ＡｌＡｓ1-y Ｐ
y （０＜ｙ＜１），Ａｌx Ｇａ1-x Ａｓ1-y Ｐy （０＜
ｘ＜１，０＜ｙ＜１），Ａｌx Ｉｎ1-x Ａｓ1-y Ｐ
y （０＜ｘ＜１，０＜ｙ＜１，０．４８＜ｘ＋ｙ＜２）
を用いても同様の効果があった。
ｌＡｓ層を用いたが、ＧａＡｓ，ＧａＰ，ＡｌＰ，Ｉｎ
x Ａｌ1-x Ａｓ（０＜ｘ＜０．４），Ａｌx Ｇａ1-x Ａ
ｓ（０＜ｘ＜１），Ａｌx Ｇａ1-x Ｐ（０＜ｘ＜１），
ＧａＡｓy Ｐ1-y （０＜ｙ＜１），ＡｌＡｓ1-y Ｐ
y （０＜ｙ＜１），Ａｌx Ｇａ1-x Ａｓ1-y Ｐy （０＜
ｘ＜１，０＜ｙ＜１），Ａｌx Ｉｎ1-x Ａｓ1-y Ｐ
y （０＜ｘ＜１，０＜ｙ＜１，０．４８＜ｘ＋ｙ＜２）
を用いても同様の効果があった。
【００２６】（実施例３）高抵抗基板１としてＩｎＰ基
板上を用い、Ｉｎを含む半導体層２として、Ｆｅドープ
ＩｎＰ（１×１０15ｃｍ-3）バッファ層３００ｎｍ、Ｓ
ｉドープＩｎＰ層（２×１０18ｃｍ-3）１０ｎｍを、Ｉ
ｎＡｌＡｓ層３として高純度ＩｎＡｌＡｓ層２０ｎｍ
を、第１の半導体層４としてＡｌＡｓ層５ｎｍを、Ｉｎ
ＡｌＡｓ層５として高純度ＩｎＡｌＡｓ層１０ｎｍを、
ｎ型ＩｎＧａＡｓ層６としてＳｉドープＩｎＧａＡｓ
（６×１０18ｃｍ-3）１０ｎｍを順次結晶成長させる。
板上を用い、Ｉｎを含む半導体層２として、Ｆｅドープ
ＩｎＰ（１×１０15ｃｍ-3）バッファ層３００ｎｍ、Ｓ
ｉドープＩｎＰ層（２×１０18ｃｍ-3）１０ｎｍを、Ｉ
ｎＡｌＡｓ層３として高純度ＩｎＡｌＡｓ層２０ｎｍ
を、第１の半導体層４としてＡｌＡｓ層５ｎｍを、Ｉｎ
ＡｌＡｓ層５として高純度ＩｎＡｌＡｓ層１０ｎｍを、
ｎ型ＩｎＧａＡｓ層６としてＳｉドープＩｎＧａＡｓ
（６×１０18ｃｍ-3）１０ｎｍを順次結晶成長させる。
【００２７】ｎ型ＩｎＧａＡｓ層６上にオーミック電極
８をＡｕＧｅとＮｉの蒸着とそれに続くアロイにより形
成し、オーミック電極８間のｎ型ＩｎＧａＡｓ層６をＩ
ｎＡｌＡｓ層５までリセスエッチングにより除去し、ゲ
ート電極７を形成する。
８をＡｕＧｅとＮｉの蒸着とそれに続くアロイにより形
成し、オーミック電極８間のｎ型ＩｎＧａＡｓ層６をＩ
ｎＡｌＡｓ層５までリセスエッチングにより除去し、ゲ
ート電極７を形成する。
【００２８】本実施例の電界効果トランジスタにおい
て、ＩｎＡｌＡｓ層５が存在するためｎ型ＩｎＧａＡｓ
層６をリセスエッチングにより除去する際、たとえ基板
面内でエッチングにバラツキがあっても、エッチングさ
れた表面はＩｎＡｌＡｓ層５であり、Ａｌx Ｇａ1-x Ａ
ｓ層（０≦ｘ≦１）４のＡｌＡｓ層５ｎｍはエッチング
除去されない。
て、ＩｎＡｌＡｓ層５が存在するためｎ型ＩｎＧａＡｓ
層６をリセスエッチングにより除去する際、たとえ基板
面内でエッチングにバラツキがあっても、エッチングさ
れた表面はＩｎＡｌＡｓ層５であり、Ａｌx Ｇａ1-x Ａ
ｓ層（０≦ｘ≦１）４のＡｌＡｓ層５ｎｍはエッチング
除去されない。
【００２９】したがってゲートリーク電流が低減し、ゲ
ート耐圧が向上した電界効果トランジスタが歩留まり、
再現性良く得られる。
ート耐圧が向上した電界効果トランジスタが歩留まり、
再現性良く得られる。
【００３０】この実験では、第１の半導体層４としてＡ
ｌＡｓ層を用いたが、ＧａＡｓ，ＧａＰ，ＡｌＰ，Ｉｎ
x Ａｌ1-x Ａｓ（０＜ｘ＜０．４），Ａｌx Ｇａ1-x Ａ
ｓ（０＜ｘ＜１），Ａｌx Ｇａ1-x Ｐ（０＜ｘ＜１），
ＧａＡｓy Ｐ1-y （０＜ｙ＜１），ＡｌＡｓ1-y Ｐ
y （０＜ｙ＜１），Ａｌx Ｇａ1-x Ａｓ1-y Ｐy （０＜
ｘ＜１，０＜ｙ＜１），Ａｌx Ｉｎ1-x Ａｓ1-y Ｐ
y （０＜ｘ＜１，０＜ｙ＜１，０．４８＜ｘ＋ｙ＜２）
を用いても同様の効果があった。
ｌＡｓ層を用いたが、ＧａＡｓ，ＧａＰ，ＡｌＰ，Ｉｎ
x Ａｌ1-x Ａｓ（０＜ｘ＜０．４），Ａｌx Ｇａ1-x Ａ
ｓ（０＜ｘ＜１），Ａｌx Ｇａ1-x Ｐ（０＜ｘ＜１），
ＧａＡｓy Ｐ1-y （０＜ｙ＜１），ＡｌＡｓ1-y Ｐ
y （０＜ｙ＜１），Ａｌx Ｇａ1-x Ａｓ1-y Ｐy （０＜
ｘ＜１，０＜ｙ＜１），Ａｌx Ｉｎ1-x Ａｓ1-y Ｐ
y （０＜ｘ＜１，０＜ｙ＜１，０．４８＜ｘ＋ｙ＜２）
を用いても同様の効果があった。
【００３１】（実施例４）高抵抗基板１としてＧａＡｓ
基板、Ｓｉ基板を用いて実施例１，２，３と同様の電界
効果トランジスタを作製した場合も、ゲートリーク電流
が低減し、ゲート耐圧が高い電界効果トランジスタが歩
留まり、再現性良く得られた。
基板、Ｓｉ基板を用いて実施例１，２，３と同様の電界
効果トランジスタを作製した場合も、ゲートリーク電流
が低減し、ゲート耐圧が高い電界効果トランジスタが歩
留まり、再現性良く得られた。
【００３２】
【発明の効果】以上本発明によれば、ゲート電極の下に
ＩｎＡｌＡｓ層を含むトランジスタにおいて、ゲート電
極の下のＩｎＡｌＡｓ層中にＩｎＡｌＡｓ層より電子親
和力の小さい第１の半導体層を含むことによって、ゲー
トリーク電流が低減し、ゲート耐圧が向上した電界効果
トランジスタが歩留まり、再現性良く得られる。
ＩｎＡｌＡｓ層を含むトランジスタにおいて、ゲート電
極の下のＩｎＡｌＡｓ層中にＩｎＡｌＡｓ層より電子親
和力の小さい第１の半導体層を含むことによって、ゲー
トリーク電流が低減し、ゲート耐圧が向上した電界効果
トランジスタが歩留まり、再現性良く得られる。
【図１】本発明による電界効果トランジスタの構造断面
図を示したものである。
図を示したものである。
【図２】本発明の電界効果トランジスタのゲート電極直
下のエネルギーバンド図を示したものである。
下のエネルギーバンド図を示したものである。
【図３】従来例を示すための電界効果トランジスタの構
造断面図を示したものである。
造断面図を示したものである。
１ 高抵抗基板 ２ Ｉｎを含む半導体 ３，５ ＩｎＡｌＡｓ層 ４ 第１の半導体層 ６ ｎ型ＩｎＧａＡｓ層 ７ ゲート電極 ８ オーミック電極 ９ 伝導帯不連続量
Claims (3)
- 【請求項１】ゲート電極に接するＩｎＡｌＡｓ層を含む
電界効果トランジスタにおいて、ＩｎＡｌＡｓ層より電
子親和力の小さい第１の半導体層が、ゲート電極に接し
たＩｎＡｌＡｓと電子チャネル層より上層のＩｎＡｌＡ
ｓとで上下から挟まれたことを特徴とする電界効果トラ
ンジスタ。 - 【請求項２】前記第１の半導体層の厚さが１０ｎｍ以下
であることを特徴とする請求項１記載の電界効果トラン
ジスタ。 - 【請求項３】前記第１の半導体層がＡｌＡｓ、ＧａＡ
ｓ、ＧａＰ、ＡｌＰ、Ｉｎx Ａｌ1-xＡｓ（０＜ｘ＜
０．４）、ＡｌＧａＡｓ、ＡｌＧａＰ、ＧａＡｓＰ、Ａ
ｌＡｓＰ、ＡｌＧａＡｓＰ、Ａｌy Ｉｎ1-y Ａｓ1-z Ｐ
z （０＜ｙ＜１，０＜ｚ＜１，０．４８＜ｙ＋ｚ＜２）
よりなる群から選ばれた１つであることを特徴とする請
求項２記載の電界効果トランジスタ。
Priority Applications (4)
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|---|---|---|---|
| JP5130481A JP2550859B2 (ja) | 1993-06-01 | 1993-06-01 | 電界効果トランジスタ |
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| DE69418091T DE69418091T2 (de) | 1993-06-01 | 1994-06-01 | Feldeffekttransistor mit einem Schottkygate |
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|---|---|---|---|
| JP5130481A JP2550859B2 (ja) | 1993-06-01 | 1993-06-01 | 電界効果トランジスタ |
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|---|---|
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| JP2550859B2 true JP2550859B2 (ja) | 1996-11-06 |
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Country Status (4)
| Country | Link |
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| JP (1) | JP2550859B2 (ja) |
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| RU2578517C1 (ru) * | 2014-10-28 | 2016-03-27 | Открытое акционерное общество "Научно-исследовательский институт полупроводниковых приборов" (ОАО "НИИПП") | Способ изготовления высокочастотного транзистора с нанометровыми затворами |
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| JPH01207920A (ja) * | 1988-02-16 | 1989-08-21 | Oki Electric Ind Co Ltd | ＩｎＰ半導体薄膜の製造方法 |
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-
1993
- 1993-06-01 JP JP5130481A patent/JP2550859B2/ja not_active Expired - Fee Related
-
1994
- 1994-06-01 DE DE69418091T patent/DE69418091T2/de not_active Expired - Fee Related
- 1994-06-01 EP EP94108463A patent/EP0627768B1/en not_active Expired - Lifetime
- 1994-06-01 US US08/252,251 patent/US5635735A/en not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| US5635735A (en) | 1997-06-03 |
| DE69418091D1 (de) | 1999-06-02 |
| EP0627768B1 (en) | 1999-04-28 |
| EP0627768A3 (en) | 1995-06-07 |
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| EP0627768A2 (en) | 1994-12-07 |
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