JP2629647B2 - ヘテロ接合電界効果トランジスタ - Google Patents
ヘテロ接合電界効果トランジスタInfo
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Description
【０００１】
【産業上の利用分野】本発明はヘテロ接合電界効果トラ
ンジスタに関し、特にミリ波マイクロ波送受信システム
や高速ディジタル回路に応用されるヘテロ接合型電界効
果トランジスタ（Field Effect Transistor；「ＦＥ
Ｔ」という）に関する。
ンジスタに関し、特にミリ波マイクロ波送受信システム
や高速ディジタル回路に応用されるヘテロ接合型電界効
果トランジスタ（Field Effect Transistor；「ＦＥ
Ｔ」という）に関する。
【０００２】
【従来の技術】図７は従来のヘテロ接合ＦＥＴの構成を
示す図である。このようなヘテロ接合ＦＥＴは、例えば
赤崎（Ｔ．Ａｋａｚａｋｉ）らによる文献（米国電気電
子技術者学会（ＩＥＥＥ）エレクトロン・デバイス・レ
ターズ（Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅ Ｌｅｔ
ｔ．）、ＥＤＬ−第１３巻、３２５頁、１９９２年）に
報告されている。
示す図である。このようなヘテロ接合ＦＥＴは、例えば
赤崎（Ｔ．Ａｋａｚａｋｉ）らによる文献（米国電気電
子技術者学会（ＩＥＥＥ）エレクトロン・デバイス・レ
ターズ（Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅ Ｌｅｔ
ｔ．）、ＥＤＬ−第１３巻、３２５頁、１９９２年）に
報告されている。
【０００３】図７において、１０は半絶縁性（Semi-Ins
ulating）ＩｎＰ基板、７１はバッファ層を構成するノ
ンドープＩｎＡｌＡｓ層、７２はチャネル層を構成する
ノンドープＩｎＧａＡｓ層である。７３ａ、７３ｂ、７
３ｃは電子供給層を構成し、それぞれノンドープＩｎＡ
ｌＡｓ層、ｎ型ＩｎＡｌＡｓ層、ノンドープＩｎＡｌＡ
ｓショットキー層である。
ulating）ＩｎＰ基板、７１はバッファ層を構成するノ
ンドープＩｎＡｌＡｓ層、７２はチャネル層を構成する
ノンドープＩｎＧａＡｓ層である。７３ａ、７３ｂ、７
３ｃは電子供給層を構成し、それぞれノンドープＩｎＡ
ｌＡｓ層、ｎ型ＩｎＡｌＡｓ層、ノンドープＩｎＡｌＡ
ｓショットキー層である。
【０００４】７５と７６はキャップ層であり、それぞれ
ｎ型ＩｎＡｌＡｓ層、ｎ型ＩｎＧａＡｓ層によって構成
されている。ｎ型ＩｎＧａＡｓキャップ層７６上にはソ
ース電極７Ｓとドレイン電極７Ｄが蒸着により形成され
チャネル層７２とのオーム性接触をとってある。
ｎ型ＩｎＡｌＡｓ層、ｎ型ＩｎＧａＡｓ層によって構成
されている。ｎ型ＩｎＧａＡｓキャップ層７６上にはソ
ース電極７Ｓとドレイン電極７Ｄが蒸着により形成され
チャネル層７２とのオーム性接触をとってある。
【０００５】また、ソース電極７Ｓとドレイン電極７Ｄ
に挾まれた領域にはエピタキシャル層の一部をエッチン
グ除去して露出されたショットキー層７３ｃ上にゲート
電極８が蒸着により形成されている。
に挾まれた領域にはエピタキシャル層の一部をエッチン
グ除去して露出されたショットキー層７３ｃ上にゲート
電極８が蒸着により形成されている。
【０００６】このようなヘテロ接合ＦＥＴにおける伝導
帯プロファイルを図８に示す。
帯プロファイルを図８に示す。
【０００７】図８（ａ）はｎ型ＩｎＧａＡｓキャップ層
７６とノンドープＩｎＧａＡｓチャネル層７２の間にお
ける伝導帯プロファイル（エネルギーバンド構造）であ
り、図８（ｂ）はゲート電極８とノンドープＩｎＧａＡ
ｓチャネル層７２の間における伝導帯プロファイルであ
る。
７６とノンドープＩｎＧａＡｓチャネル層７２の間にお
ける伝導帯プロファイル（エネルギーバンド構造）であ
り、図８（ｂ）はゲート電極８とノンドープＩｎＧａＡ
ｓチャネル層７２の間における伝導帯プロファイルであ
る。
【０００８】キャップ層がｎ型ＩｎＧａＡｓ上層キャッ
プ７６とｎ型ＩｎＡｌＡｓ下層キャップ７５の二層構造
とされている（図７参照）のは、キャップ層／電子供給
層間の接触抵抗率を低減し、ノンアロイで容易にオーム
性接触をとるためである。
プ７６とｎ型ＩｎＡｌＡｓ下層キャップ７５の二層構造
とされている（図７参照）のは、キャップ層／電子供給
層間の接触抵抗率を低減し、ノンアロイで容易にオーム
性接触をとるためである。
【０００９】図８（ａ）に示すように、ｎ型ＩｎＧａＡ
ｓ上層キャップ７６との伝導帯不連続に伴ってｎ型Ｉｎ
ＡｌＡｓ下層キャップ７５中のキャリアは空乏化して、
ポテンシャル障壁は放物線形状になる。このため、ショ
ットキー層７３ｃに接してｎ型ＩｎＧａＡｓキャップ層
７６を形成した場合と比べて、実効的なバリヤ厚さが低
減されＩｎＡｌＡｓ層を介したトンネル電流が流れ易く
なり、ノンアロイでオーミック接触をとることが可能に
なっている。
ｓ上層キャップ７６との伝導帯不連続に伴ってｎ型Ｉｎ
ＡｌＡｓ下層キャップ７５中のキャリアは空乏化して、
ポテンシャル障壁は放物線形状になる。このため、ショ
ットキー層７３ｃに接してｎ型ＩｎＧａＡｓキャップ層
７６を形成した場合と比べて、実効的なバリヤ厚さが低
減されＩｎＡｌＡｓ層を介したトンネル電流が流れ易く
なり、ノンアロイでオーミック接触をとることが可能に
なっている。
【００１０】
【発明が解決しようとする課題】従来技術によるヘテロ
接合ＦＥＴでは、ＩｎＡｌＡｓのショットキー障壁高さ
φBが０．６〜０．７ｅＶと低いため、ゲートリーク電
流が多くゲート・ブレークダウン電圧が低いという問題
があった。
接合ＦＥＴでは、ＩｎＡｌＡｓのショットキー障壁高さ
φBが０．６〜０．７ｅＶと低いため、ゲートリーク電
流が多くゲート・ブレークダウン電圧が低いという問題
があった。
【００１１】その対策として、ノンドープＩｎＡｌＡｓ
ショットキー層７３ｃとゲート電極８の界面近傍にバン
ドギャップの大きい障壁層を挿入することも可能ではあ
るが、その場合オーミック電極下にもポテンシャル障壁
が形成され接触抵抗が増大してしまう。このため、ノン
アロイでオーム性接触をとることができず、素子信頼性
に劣るアロイ・オーミック電極を用いる必要が生じる。
ショットキー層７３ｃとゲート電極８の界面近傍にバン
ドギャップの大きい障壁層を挿入することも可能ではあ
るが、その場合オーミック電極下にもポテンシャル障壁
が形成され接触抵抗が増大してしまう。このため、ノン
アロイでオーム性接触をとることができず、素子信頼性
に劣るアロイ・オーミック電極を用いる必要が生じる。
【００１２】従って、本発明の目的は、上記問題点を解
消し、実効的なショットキー障壁高さを増加しゲート耐
圧を向上すると共に、オーミック電極における接触抵抗
の増大も抑制するようにしたヘテロ接合ＦＥＴを提供す
ることにある。
消し、実効的なショットキー障壁高さを増加しゲート耐
圧を向上すると共に、オーミック電極における接触抵抗
の増大も抑制するようにしたヘテロ接合ＦＥＴを提供す
ることにある。
【００１３】
【課題を解決するための手段】前記目的を達成するため
本発明は、半絶縁性ＩｎＰ基板上に、バッファ層と、２
次元電子ガスが蓄積されるノンドープＩｎＧａＡｓチャ
ネル層と、少なくとも一層のｎ型層を含むＩｎxＡｌ1-x
Ａｓ層（０＜ｘ＜１）と、少なくとも一層のｎ型層を含
むＩｎyＡｌ1-yＡｓ層と、少なくとも一層のｎ型層を含
むＩｎzＡｌ1-zＡｓ層（０＜ｚ＜１）と、ｎ型コンタク
ト層と、が順次形成されてなる多層ヘテロ構造と、前記
ｎ型コンタクト層に当接するソース電極およびドレイン
電極と、前記ＩｎzＡｌ1-zＡｓ層に当接するゲート電極
と、を備え、０≦ｙ＜ｘおよびｙ＜ｚであることを特徴
とするヘテロ接合電界効果トランジスタを提供する。
本発明は、半絶縁性ＩｎＰ基板上に、バッファ層と、２
次元電子ガスが蓄積されるノンドープＩｎＧａＡｓチャ
ネル層と、少なくとも一層のｎ型層を含むＩｎxＡｌ1-x
Ａｓ層（０＜ｘ＜１）と、少なくとも一層のｎ型層を含
むＩｎyＡｌ1-yＡｓ層と、少なくとも一層のｎ型層を含
むＩｎzＡｌ1-zＡｓ層（０＜ｚ＜１）と、ｎ型コンタク
ト層と、が順次形成されてなる多層ヘテロ構造と、前記
ｎ型コンタクト層に当接するソース電極およびドレイン
電極と、前記ＩｎzＡｌ1-zＡｓ層に当接するゲート電極
と、を備え、０≦ｙ＜ｘおよびｙ＜ｚであることを特徴
とするヘテロ接合電界効果トランジスタを提供する。
【００１４】また、本発明は、半絶縁性ＩｎＰ基板上
に、バッファ層と、２次元電子ガスが蓄積されるノンド
ープＩｎＧａＡｓチャネル層と、少なくとも一層のｎ型
層を含むＩｎxＡｌ1-xＡｓ層（０＜ｘ＜１）と、ノンド
ープＩｎy1Ａｌ1-y1Ａｓ層と、少なくとも一層のｎ型層
を含むＩｎy2Ａｌ1-y2Ａｓ層と、少なくとも一層のｎ型
層を含むＩｎzＡｌ1-zＡｓ層（０＜ｚ＜１）と、ｎ型コ
ンタクト層と、が順次形成された多層ヘテロ構造と、前
記ｎ型コンタクト層に当接するソース電極およびドレイ
ン電極と、前記ノンドープＩｎy1Ａｌ1-y1Ａｓ層に当接
するゲート電極と、を備え、０≦ｙ1＜ｘ、ｙ1＜ｚ、０
≦ｙ2＜ｘ、ｙ2＜ｚであることを特徴とするヘテロ接合
電界効果トランジスタを提供する。
に、バッファ層と、２次元電子ガスが蓄積されるノンド
ープＩｎＧａＡｓチャネル層と、少なくとも一層のｎ型
層を含むＩｎxＡｌ1-xＡｓ層（０＜ｘ＜１）と、ノンド
ープＩｎy1Ａｌ1-y1Ａｓ層と、少なくとも一層のｎ型層
を含むＩｎy2Ａｌ1-y2Ａｓ層と、少なくとも一層のｎ型
層を含むＩｎzＡｌ1-zＡｓ層（０＜ｚ＜１）と、ｎ型コ
ンタクト層と、が順次形成された多層ヘテロ構造と、前
記ｎ型コンタクト層に当接するソース電極およびドレイ
ン電極と、前記ノンドープＩｎy1Ａｌ1-y1Ａｓ層に当接
するゲート電極と、を備え、０≦ｙ1＜ｘ、ｙ1＜ｚ、０
≦ｙ2＜ｘ、ｙ2＜ｚであることを特徴とするヘテロ接合
電界効果トランジスタを提供する。
【００１５】
【作用】本発明においては、ＩｎxＡｌ1-xＡｓ電子供給
層（０＜ｘ＜１）とＩｎzＡｌ1 -zＡｓ下層キャップ（０
＜ｚ＜１）の界面に少なくとも一層のｎ型層を含むＩｎ
yＡｌ1-yＡｓ（０≦ｙ＜ｘおよびｙ＜ｚ）からなる障壁
層を挿入し、ＩｎzＡｌ1 -zＡｓ下層キャップの一部まで
エッチング除去したリセス表面上にゲート電極を形成す
る。
層（０＜ｘ＜１）とＩｎzＡｌ1 -zＡｓ下層キャップ（０
＜ｚ＜１）の界面に少なくとも一層のｎ型層を含むＩｎ
yＡｌ1-yＡｓ（０≦ｙ＜ｘおよびｙ＜ｚ）からなる障壁
層を挿入し、ＩｎzＡｌ1 -zＡｓ下層キャップの一部まで
エッチング除去したリセス表面上にゲート電極を形成す
る。
【００１６】オーミック電極下では、ｎ型ＩｎyＡｌ1-y
Ａｓ障壁層の電子親和力は隣接するＩｎxＡｌ1-xＡｓ層
及びＩｎzＡｌ1-zＡｓ層と比べて小さいため、ヘテロ界
面近傍に電子蓄積層が形成される。このため、ｎ型Ｉｎ
yＡｌ1-yＡｓ障壁層のつくるポテンシャル障壁が低下し
てトンネル電流が流れ易くなり、接触抵抗が低減され
る。
Ａｓ障壁層の電子親和力は隣接するＩｎxＡｌ1-xＡｓ層
及びＩｎzＡｌ1-zＡｓ層と比べて小さいため、ヘテロ界
面近傍に電子蓄積層が形成される。このため、ｎ型Ｉｎ
yＡｌ1-yＡｓ障壁層のつくるポテンシャル障壁が低下し
てトンネル電流が流れ易くなり、接触抵抗が低減され
る。
【００１７】一方、ゲート電極下では、ＩｎＡｌＡｓ層
中に電子蓄積層は形成されず、ＩｎyＡｌ1-yＡｓ障壁層
の小さい電子親和力のために、電子に対するポテンシャ
ル障壁が上昇し、ゲートリーク電流が抑制され耐圧が向
上する。
中に電子蓄積層は形成されず、ＩｎyＡｌ1-yＡｓ障壁層
の小さい電子親和力のために、電子に対するポテンシャ
ル障壁が上昇し、ゲートリーク電流が抑制され耐圧が向
上する。
【００１８】また、ＩｎＡｌＡｓ障壁層をノンドープＩ
ｎy1Ａｌ1-y1Ａｓ層と少なくとも一層のｎ型層を含むＩ
ｎy2Ａｌ1-y2Ａｓ層の積層構造とし、ノンドープＩｎy1
Ａｌ1-y1Ａｓ障壁層の一部までエッチング除去したリセ
ス表面上にゲート電極を形成してもよい。この場合にも
オーミック電極下でｎ型Ｉｎy2Ａｌ1-y2Ａｓ層内のギャ
ップが空乏化して接触抵抗が低減されるのは同様である
が、ゲート電極の接触するＩｎy1Ａｌ1-y1Ａｓ障壁層は
ノンドープであるためゲート耐圧が更に向上する。
ｎy1Ａｌ1-y1Ａｓ層と少なくとも一層のｎ型層を含むＩ
ｎy2Ａｌ1-y2Ａｓ層の積層構造とし、ノンドープＩｎy1
Ａｌ1-y1Ａｓ障壁層の一部までエッチング除去したリセ
ス表面上にゲート電極を形成してもよい。この場合にも
オーミック電極下でｎ型Ｉｎy2Ａｌ1-y2Ａｓ層内のギャ
ップが空乏化して接触抵抗が低減されるのは同様である
が、ゲート電極の接触するＩｎy1Ａｌ1-y1Ａｓ障壁層は
ノンドープであるためゲート耐圧が更に向上する。
【００１９】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。
て説明する。
【００２０】
【実施例１】図１は本発明によるヘテロ接合ＦＥＴの第
一の実施例の構造図である。図１において、１０は半絶
縁性Ｉｎｐ基板、１はバッファ層を構成するノンドープ
ＩｎＡｌＡｓ層、２はチャネル層を構成するノンドープ
ＩｎＧａＡｓ層である。３ａ、３ｂ、３ｃは電子供給層
を構成し、それぞれノンドープＩｎxＡｌ1-xＡｓ層、ｎ
型ＩｎxＡｌ1-xＡｓ層、ノンドープＩｎxＡｌ1-xＡｓ層
である。４はｎ型ＩｎyＡｌ1-yＡｓ障壁層である。５は
ｎ型ＩｎzＡｌ1-zＡｓからなる下層キャップ、６は上層
キャップでありｎ型ＩｎＧａＡｓ層から構成される。７
Ｓ、７Ｄ、８はそれぞれソース電極、ドレイン電極、ゲ
ート電極である。
一の実施例の構造図である。図１において、１０は半絶
縁性Ｉｎｐ基板、１はバッファ層を構成するノンドープ
ＩｎＡｌＡｓ層、２はチャネル層を構成するノンドープ
ＩｎＧａＡｓ層である。３ａ、３ｂ、３ｃは電子供給層
を構成し、それぞれノンドープＩｎxＡｌ1-xＡｓ層、ｎ
型ＩｎxＡｌ1-xＡｓ層、ノンドープＩｎxＡｌ1-xＡｓ層
である。４はｎ型ＩｎyＡｌ1-yＡｓ障壁層である。５は
ｎ型ＩｎzＡｌ1-zＡｓからなる下層キャップ、６は上層
キャップでありｎ型ＩｎＧａＡｓ層から構成される。７
Ｓ、７Ｄ、８はそれぞれソース電極、ドレイン電極、ゲ
ート電極である。
【００２１】本実施例の特徴は、ＩｎxＡｌ1-xＡｓ電子
供給層３ａ、３ｂ、３ｃとｎ型ＩｎzＡｌ1-zＡｓ下層キ
ャップ５の界面にｎ型ＩｎyＡｌ1-yＡｓ層４（ｙ＜ｘ、
ｙ＜ｚ）を挿入すると共に、下層キャップ５に接触して
ゲート電極８を形成したことである。以下では、組成比
ｘ＝ｚ＝０．５２、ｙ＝０の場合を例に本実施例を説明
する。
供給層３ａ、３ｂ、３ｃとｎ型ＩｎzＡｌ1-zＡｓ下層キ
ャップ５の界面にｎ型ＩｎyＡｌ1-yＡｓ層４（ｙ＜ｘ、
ｙ＜ｚ）を挿入すると共に、下層キャップ５に接触して
ゲート電極８を形成したことである。以下では、組成比
ｘ＝ｚ＝０．５２、ｙ＝０の場合を例に本実施例を説明
する。
【００２２】このようなヘテロ接合ＦＥＴは以下のよう
にして作製される。（１００）半絶縁性ＩｎＰ基板１０
上に、例えば分子線エピタキシャル（Molecular Beam E
pitaxy、「ＭＢＥ」という）成長法により下記表１に示
す順及び膜厚で順次成長させる。
にして作製される。（１００）半絶縁性ＩｎＰ基板１０
上に、例えば分子線エピタキシャル（Molecular Beam E
pitaxy、「ＭＢＥ」という）成長法により下記表１に示
す順及び膜厚で順次成長させる。
【００２３】
【表１】
【００２４】次に、ｎ型ＩｎＧａＡｓ層６上に、例えば
ＡｕＧｅ−Ｎｉ−Ａｕ等の金属（ＡｕＧｅ・Ｎｉ合金
等）を蒸着することによりソース電極７Ｓとドレイン電
極７Ｄを形成する。
ＡｕＧｅ−Ｎｉ−Ａｕ等の金属（ＡｕＧｅ・Ｎｉ合金
等）を蒸着することによりソース電極７Ｓとドレイン電
極７Ｄを形成する。
【００２５】さらに、ソース電極７Ｓとドレイン電極７
Ｄによって挾まれた領域には、例えば電子ビーム（Elec
tron Beam、「ＥＢ」という）露光法により形成したレ
ジストパターンをマスクとしてエピタキシャル層の一部
をエッチング除去することによりｎ型ＩｎＡｌＡｓ層５
を露出し、例えばＴｉ−Ｐｔ−ＡｕやＴｉ−Ａｌ等の金
属を蒸着することによりゲート電極８を形成する。この
ようにして、図１に示すようなヘテロ接合ＦＥＴが作製
される。
Ｄによって挾まれた領域には、例えば電子ビーム（Elec
tron Beam、「ＥＢ」という）露光法により形成したレ
ジストパターンをマスクとしてエピタキシャル層の一部
をエッチング除去することによりｎ型ＩｎＡｌＡｓ層５
を露出し、例えばＴｉ−Ｐｔ−ＡｕやＴｉ−Ａｌ等の金
属を蒸着することによりゲート電極８を形成する。この
ようにして、図１に示すようなヘテロ接合ＦＥＴが作製
される。
【００２６】図２に、本実施例における伝導帯プロファ
イルを示す。
イルを示す。
【００２７】図２（ａ）はｎ型ＩｎＧａＡｓ上層キャッ
プ６とノンドープＩｎＧａＡｓチャネル層２の間におけ
る伝導帯プロファイルであり、図２（ｂ）はゲート電極
８とノンドープＩｎＧａＡｓチャネル層２の間における
伝導帯プロファイルである。
プ６とノンドープＩｎＧａＡｓチャネル層２の間におけ
る伝導帯プロファイルであり、図２（ｂ）はゲート電極
８とノンドープＩｎＧａＡｓチャネル層２の間における
伝導帯プロファイルである。
【００２８】オーミック電極下では、図２（ａ）に示す
ように、ｎ型ＩｎyＡｌ1-yＡｓ層４（「ｎ型ＡｌＡｓ障
壁層」ともいう）の電子親和力は隣接するＩｎＡｌＡｓ
層３ｃ、５と比べて小さいため、ヘテロ界面近傍に電子
蓄積層が形成される。そのため、ｎ型ＡｌＡｓ障壁層４
がつくるポテンシャル障壁が低下してトンネル電流が流
れ易くなり、接触抵抗が低減される。
ように、ｎ型ＩｎyＡｌ1-yＡｓ層４（「ｎ型ＡｌＡｓ障
壁層」ともいう）の電子親和力は隣接するＩｎＡｌＡｓ
層３ｃ、５と比べて小さいため、ヘテロ界面近傍に電子
蓄積層が形成される。そのため、ｎ型ＡｌＡｓ障壁層４
がつくるポテンシャル障壁が低下してトンネル電流が流
れ易くなり、接触抵抗が低減される。
【００２９】一方、ゲート電極下では、図２（ｂ）に示
すようにＩｎＡｌＡｓ層中に電子蓄積層は形成されな
い。ｎ型ＡｌＡｓ障壁層４の小さい電子親和力のために
電子に対するポテンシャル障壁φB′は、ｎ型ＡｌＡｓ
層が存在しない場合よりも上昇し、ゲートリーク電流が
抑制され耐圧が向上する。
すようにＩｎＡｌＡｓ層中に電子蓄積層は形成されな
い。ｎ型ＡｌＡｓ障壁層４の小さい電子親和力のために
電子に対するポテンシャル障壁φB′は、ｎ型ＡｌＡｓ
層が存在しない場合よりも上昇し、ゲートリーク電流が
抑制され耐圧が向上する。
【００３０】図３に、ｎ型ＡｌＡｓ障壁層４の不純物濃
度Ｎdを変えたときのオーミック電極部分のノンアロイ
接触抵抗率ρC（室温）の変化を実線にて示す。
度Ｎdを変えたときのオーミック電極部分のノンアロイ
接触抵抗率ρC（室温）の変化を実線にて示す。
【００３１】本実施例においては、ＡｌＡｓ障壁層４の
膜厚ｔを３ｎｍ、及び６ｎｍとした。図３中破線で示し
たのは、図７に示す従来例におけるノンアロイ接触抵抗
率ρCの値である。ＡｌＡｓ障壁層のない場合（従来
例）には、ノンアロイ接触抵抗率ρC＝７．８×１０-6
Ωｃｍ2と良好な接触抵抗率が得られている。
膜厚ｔを３ｎｍ、及び６ｎｍとした。図３中破線で示し
たのは、図７に示す従来例におけるノンアロイ接触抵抗
率ρCの値である。ＡｌＡｓ障壁層のない場合（従来
例）には、ノンアロイ接触抵抗率ρC＝７．８×１０-6
Ωｃｍ2と良好な接触抵抗率が得られている。
【００３２】ノンドープＡｌＡｓ層（不純物濃度Ｎd＝
０）を挿入した場合、ノンアロイ接触抵抗率ρCの値は
ＡｌＡｓ層厚ｔが３ｎｍの時に２．５×１０-3Ωｃ
ｍ2、ｔ＝６ｎｍの時にはρC＝６．０×１０-2Ωｃｍ2
と増大してしまい、ノンアロイでオーム性接触をとるこ
とが困難になる。
０）を挿入した場合、ノンアロイ接触抵抗率ρCの値は
ＡｌＡｓ層厚ｔが３ｎｍの時に２．５×１０-3Ωｃ
ｍ2、ｔ＝６ｎｍの時にはρC＝６．０×１０-2Ωｃｍ2
と増大してしまい、ノンアロイでオーム性接触をとるこ
とが困難になる。
【００３３】しかしながら、ＡｌＡｓ障壁層４の不純物
濃度Ｎdを増加することによりノンアロイ接触抵抗率ρ
C は低減され、Ｎd＝１×１０19／ｃｍ3、膜厚ｔ＝３ｎ
ｍの時にはρC＝５．９×１０-4Ωｃｍ2となる。
濃度Ｎdを増加することによりノンアロイ接触抵抗率ρ
C は低減され、Ｎd＝１×１０19／ｃｍ3、膜厚ｔ＝３ｎ
ｍの時にはρC＝５．９×１０-4Ωｃｍ2となる。
【００３４】更に、不純物濃度Ｎd＝１×１０19／ｃ
ｍ3、膜厚ｔ＝６ｎｍの時にはノンアロイ接触抵抗率ρC
＝１．６×１０-5Ωｃｍ2となり、ＡｌＡｓ層がない従
来技術と比べても遜色のない抵抗値が実現され、ノンア
ロイでオーム性接触をとることが可能になる。
ｍ3、膜厚ｔ＝６ｎｍの時にはノンアロイ接触抵抗率ρC
＝１．６×１０-5Ωｃｍ2となり、ＡｌＡｓ層がない従
来技術と比べても遜色のない抵抗値が実現され、ノンア
ロイでオーム性接触をとることが可能になる。
【００３５】ここで、膜厚ｔ＝３ｎｍの場合におけるノ
ンアロイ接触抵抗率ρCの低減割合は膜厚ｔ＝６ｎｍの
場合と比較して小さい。これは、膜厚ｔ＝３ｎｍの場合
にはＡｌＡｓ障壁層４内のシート不純物濃度（Ｎd×
ｔ）が低く、ＩｎＡｌＡｓ層中の電子蓄積層の形成が少
ないためと考えられる。
ンアロイ接触抵抗率ρCの低減割合は膜厚ｔ＝６ｎｍの
場合と比較して小さい。これは、膜厚ｔ＝３ｎｍの場合
にはＡｌＡｓ障壁層４内のシート不純物濃度（Ｎd×
ｔ）が低く、ＩｎＡｌＡｓ層中の電子蓄積層の形成が少
ないためと考えられる。
【００３６】図４に、本実施例における順方向ゲートリ
ーク電流密度Ｊgのゲート−ソース間電圧Ｖgs依存性を
示す。図中、本発明の実施例に対応する特性曲線を実線
にて示す。なお、図４において例えば１Ｅ＋０１の表記
は１×１０1を表わす。
ーク電流密度Ｊgのゲート−ソース間電圧Ｖgs依存性を
示す。図中、本発明の実施例に対応する特性曲線を実線
にて示す。なお、図４において例えば１Ｅ＋０１の表記
は１×１０1を表わす。
【００３７】ＡｌＡｓ障壁層４の膜厚ｔを３ｎｍ及び６
ｎｍとし、ＡｌＡｓ障壁層４の不純物濃度Ｎdは１×１
０19／ｃｍ3に固定した（ｎ型のＡｌＡｓ障壁層）。図
中破線で示したのは図７に示す前記従来例における結果
である。
ｎｍとし、ＡｌＡｓ障壁層４の不純物濃度Ｎdは１×１
０19／ｃｍ3に固定した（ｎ型のＡｌＡｓ障壁層）。図
中破線で示したのは図７に示す前記従来例における結果
である。
【００３８】図４から明かなように、ｎ型ＡｌＡｓ障壁
層４の挿入により、リーク電流値を前記従来例よりも１
桁乃至２桁程度低減出来ることが分かる。
層４の挿入により、リーク電流値を前記従来例よりも１
桁乃至２桁程度低減出来ることが分かる。
【００３９】ここで、膜厚ｔ＝３ｎｍの方がｔ＝６ｎｍ
の場合よりゲート耐圧が向上しているのは、ＡｌＡｓが
間接遷移形半導体であるためと考えられる。即ち、障壁
厚ｔが３ｎｍと、電子のド・ブロイ（ｄｅ Ｂｒｏｇｌ
ｉｅ）波長（１０ｎｍ程度）に比べて十分薄い場合には
よりポテンシャル障壁の高いΓ谷を介したトンネル電流
が支配的になるのに対して、ｔ＝６ｎｍと比較的厚い場
合には、よりポンシャル障壁の低いΧ谷を介したトンネ
ル電流の寄与が無視できなくなるためである。
の場合よりゲート耐圧が向上しているのは、ＡｌＡｓが
間接遷移形半導体であるためと考えられる。即ち、障壁
厚ｔが３ｎｍと、電子のド・ブロイ（ｄｅ Ｂｒｏｇｌ
ｉｅ）波長（１０ｎｍ程度）に比べて十分薄い場合には
よりポテンシャル障壁の高いΓ谷を介したトンネル電流
が支配的になるのに対して、ｔ＝６ｎｍと比較的厚い場
合には、よりポンシャル障壁の低いΧ谷を介したトンネ
ル電流の寄与が無視できなくなるためである。
【００４０】このように、本実施例に依れば、前記従来
例のヘテロ接合ＦＥＴと比べて、ゲート耐圧が向上する
にもかかわらず、オーミック電極における接触抵抗の増
大を抑制することができる。
例のヘテロ接合ＦＥＴと比べて、ゲート耐圧が向上する
にもかかわらず、オーミック電極における接触抵抗の増
大を抑制することができる。
【００４１】
【実施例２】図５は本発明の第２の実施例の構造を示す
図である。図５において、１０は半絶縁性Ｉｎｐ基板、
５１はバッファ層を構成するノンドープＩｎＡｌＡｓ
層、５２はチャネル層を構成するノンドープＩｎＧａＡ
ｓ層である。５３ａ、５３ｂ、５３ｃは電子供給層を構
成し、それぞれノンドープＩｎxＡｌ1-xＡｓ層、ｎ型Ｉ
ｎxＡｌ1-xＡｓ層、ノンドープＩｎxＡｌ1-xＡｓ層であ
る。
図である。図５において、１０は半絶縁性Ｉｎｐ基板、
５１はバッファ層を構成するノンドープＩｎＡｌＡｓ
層、５２はチャネル層を構成するノンドープＩｎＧａＡ
ｓ層である。５３ａ、５３ｂ、５３ｃは電子供給層を構
成し、それぞれノンドープＩｎxＡｌ1-xＡｓ層、ｎ型Ｉ
ｎxＡｌ1-xＡｓ層、ノンドープＩｎxＡｌ1-xＡｓ層であ
る。
【００４２】５４ａはノンドープＩｎy1Ａｌ1-y1Ａｓ障
壁層、５４ｂはｎ型Ｉｎy2Ａｌ1-y2Ａｓ障壁層である。
５５はｎ型ＩｎzＡｌ1-zＡｓからなる下層キャップ、５
６は上層キャップでありｎ型ＩｎＧａＡｓ層によって構
成される。７Ｓ、７Ｄ、８は各々ソース電極、ドレイン
電極、ゲート電極である。
壁層、５４ｂはｎ型Ｉｎy2Ａｌ1-y2Ａｓ障壁層である。
５５はｎ型ＩｎzＡｌ1-zＡｓからなる下層キャップ、５
６は上層キャップでありｎ型ＩｎＧａＡｓ層によって構
成される。７Ｓ、７Ｄ、８は各々ソース電極、ドレイン
電極、ゲート電極である。
【００４３】本実施例の特徴は、ＩｎxＡｌ1-xＡｓ電子
供給層５３ａ、５３ｂ、５３ｃとｎ型ＩｎzＡｌ1-zＡｓ
下層キャップ５５の界面にノンドープＩｎy1Ａｌ1-y1Ａ
ｓ障壁層５４ａ（ｙ1＜ｘ、ｙ1＜ｚ）とｎ型Ｉｎy2Ａｌ
1-y2Ａｓ障壁層５４ｂ（ｙ2＜ｘ、ｙ2＜ｚ）の積層構造
からなる障壁層を挿入すると共に、ノンドープＩｎy 1Ａ
ｌ1-y1Ａｓ障壁層５４ａに接触してゲート電極８を形成
したことである。
供給層５３ａ、５３ｂ、５３ｃとｎ型ＩｎzＡｌ1-zＡｓ
下層キャップ５５の界面にノンドープＩｎy1Ａｌ1-y1Ａ
ｓ障壁層５４ａ（ｙ1＜ｘ、ｙ1＜ｚ）とｎ型Ｉｎy2Ａｌ
1-y2Ａｓ障壁層５４ｂ（ｙ2＜ｘ、ｙ2＜ｚ）の積層構造
からなる障壁層を挿入すると共に、ノンドープＩｎy 1Ａ
ｌ1-y1Ａｓ障壁層５４ａに接触してゲート電極８を形成
したことである。
【００４４】以下では、組成ｘ＝ｚ＝０．５２、ｙ1＝
ｙ2＝０の場合を例に本実施例を説明する。
ｙ2＝０の場合を例に本実施例を説明する。
【００４５】このようなヘテロ接合ＦＥＴは以下のよう
にして作製される。（１００）半絶縁性ＩｎＰ基板１０
上に例えば、ＭＢＥ成長法により、下記表２に示す順及
び膜厚で順次成長させる。
にして作製される。（１００）半絶縁性ＩｎＰ基板１０
上に例えば、ＭＢＥ成長法により、下記表２に示す順及
び膜厚で順次成長させる。
【００４６】
【表２】
【００４７】次に、ｎ型ＩｎＧａＡｓ上層キャップ層５
６上に例えばＡｕＧｅ−Ｎｉ−Ａｕ等の金属を蒸着する
ことによりソース電極７Ｓとドレイン電極７Ｄを形成す
る。
６上に例えばＡｕＧｅ−Ｎｉ−Ａｕ等の金属を蒸着する
ことによりソース電極７Ｓとドレイン電極７Ｄを形成す
る。
【００４８】さらに、ソース電極７Ｓとドレイン電極７
Ｄによって挾まれた領域には、例えば、ＥＢ露光法によ
り形成したレジストパターンをマスクとしてエピタキシ
ャル層の一部をエッチング除去することによりノンドー
プＡｌＡｓ障壁層５４ａを露出し、例えばＴｉ−Ｐｔ−
ＡｕやＴｉ−Ａｌなどの金属を蒸着することによってゲ
ート電極８を形成する。このようにして、図５に示すよ
うなヘテロ接合ＦＥＴが作製される。
Ｄによって挾まれた領域には、例えば、ＥＢ露光法によ
り形成したレジストパターンをマスクとしてエピタキシ
ャル層の一部をエッチング除去することによりノンドー
プＡｌＡｓ障壁層５４ａを露出し、例えばＴｉ−Ｐｔ−
ＡｕやＴｉ−Ａｌなどの金属を蒸着することによってゲ
ート電極８を形成する。このようにして、図５に示すよ
うなヘテロ接合ＦＥＴが作製される。
【００４９】図６に本実施例における伝導帯プロファイ
ルを示す。
ルを示す。
【００５０】図６（ａ）はｎ型ＩｎＧａＡｓ上層キャッ
プ層５６とノンドープＩｎＧａＡｓチャネル層５２の間
における伝導帯プロファイルであり、図６（ｂ）はゲー
ト電極８とノンドープＩｎＧａＡｓチャネル層５２の間
における伝導帯プロファイルである。
プ層５６とノンドープＩｎＧａＡｓチャネル層５２の間
における伝導帯プロファイルであり、図６（ｂ）はゲー
ト電極８とノンドープＩｎＧａＡｓチャネル層５２の間
における伝導帯プロファイルである。
【００５１】オーミック電極下では、図６（ａ）に示す
ように、ＡｌＡｓ障壁層５４ａ、５４ｂの電子親和力は
隣接するＩｎＡｌＡｓ層５３ｃ、５５と比べて小さいた
め、ヘテロ界面近傍に電子蓄積層が形成される。そのた
め、ＡｌＡｓ障壁層５４ａ、５４ｂがつくるポテンシャ
ル障壁が低下してトンネル電流が流れ易くなり、接触抵
抗が低減される。
ように、ＡｌＡｓ障壁層５４ａ、５４ｂの電子親和力は
隣接するＩｎＡｌＡｓ層５３ｃ、５５と比べて小さいた
め、ヘテロ界面近傍に電子蓄積層が形成される。そのた
め、ＡｌＡｓ障壁層５４ａ、５４ｂがつくるポテンシャ
ル障壁が低下してトンネル電流が流れ易くなり、接触抵
抗が低減される。
【００５２】一方、ゲート電極下では、図６（ｂ）に示
すようにＩｎＡｌＡｓ層中に電子蓄積層は形成されず、
ＡｌＡｓ障壁層５４ａの小さな電子親和力のために電子
に対するポテンシャル障壁φB″が上昇する。更に、ゲ
ート電極８が接触するＡｌＡｓ障壁層５４ａはノンドー
プであるので、ゲートリーク電流が抑制される効果がよ
り顕著になる。
すようにＩｎＡｌＡｓ層中に電子蓄積層は形成されず、
ＡｌＡｓ障壁層５４ａの小さな電子親和力のために電子
に対するポテンシャル障壁φB″が上昇する。更に、ゲ
ート電極８が接触するＡｌＡｓ障壁層５４ａはノンドー
プであるので、ゲートリーク電流が抑制される効果がよ
り顕著になる。
【００５３】以上の実施例では、障壁層４、５４ｂとし
て一様にドープしてｎ型ＩｎＡｌＡｓ層を採用している
が、これを少なくとも一層のｎ型不純物プレーナドープ
層を含有するＩｎＡｌＡｓ層で置き換えてもよい。
て一様にドープしてｎ型ＩｎＡｌＡｓ層を採用している
が、これを少なくとも一層のｎ型不純物プレーナドープ
層を含有するＩｎＡｌＡｓ層で置き換えてもよい。
【００５４】また、チャネル層２、５２や上層キャップ
６、５６を構成するＩｎＧａＡｓの結晶組成はＩｎＰ基
板に格子整合するＩｎ0.53Ｇａ0.47Ａｓであってもよい
し、Ｉｎ0.53+uＧａ0.47-uＡｓ歪層（−０．５３＜ｕ≦
０．４７）を採用してもよい。同様に、電子供給層３
ａ、３ｂ、３ｃ、５３ａ、５３ｂ、５３ｃや下層キャッ
プ５、５５を構成するＩｎＡｌＡｓの結晶組成もＩｎＰ
基板に格子整合するＩｎ0. 52Ａｌ0.48Ａｓであってもよ
いし、Ｉｎ0.52+vＡｌ0.48-vＡｓ歪層（−０．５２＜ｖ
＜０．４８）であっもよい。
６、５６を構成するＩｎＧａＡｓの結晶組成はＩｎＰ基
板に格子整合するＩｎ0.53Ｇａ0.47Ａｓであってもよい
し、Ｉｎ0.53+uＧａ0.47-uＡｓ歪層（−０．５３＜ｕ≦
０．４７）を採用してもよい。同様に、電子供給層３
ａ、３ｂ、３ｃ、５３ａ、５３ｂ、５３ｃや下層キャッ
プ５、５５を構成するＩｎＡｌＡｓの結晶組成もＩｎＰ
基板に格子整合するＩｎ0. 52Ａｌ0.48Ａｓであってもよ
いし、Ｉｎ0.52+vＡｌ0.48-vＡｓ歪層（−０．５２＜ｖ
＜０．４８）であっもよい。
【００５５】以上、本発明を上記実施例に即して説明し
たが、本発明は上記態様にのみ限定されず、本発明の原
理に準ずる各種態様を含むことは勿論である。
たが、本発明は上記態様にのみ限定されず、本発明の原
理に準ずる各種態様を含むことは勿論である。
【００５６】
【発明の効果】以上説明したように、本発明によれば、
ＩｎＰ基板上のヘテロ接合ＦＥＴにおいてＩｎxＡｌ1-x
Ａｓ電子供給層とＩｎzＡｌ1-zＡｓキャップ層の界面に
ＩｎyＡｌ1-yＡｓ障壁層（０≦ｙ＜ｘおよび０≦ｙ＜
ｚ）を挿入することにより、ゲート耐圧が向上すると共
に、オーミック電極における接触抵抗も低減されノンア
ロイでオーム性接触をとることが容易になる。このた
め、素子信頼性が向上し、より一層の低雑音化及び高出
力化が可能になる。また、本発明（請求項２）によれ
ば、ゲート電極が接触するＡｌＡｓ障壁層はノンドープ
であるので、ゲートリーク電流の抑制効果がより一層顕
著になる。
ＩｎＰ基板上のヘテロ接合ＦＥＴにおいてＩｎxＡｌ1-x
Ａｓ電子供給層とＩｎzＡｌ1-zＡｓキャップ層の界面に
ＩｎyＡｌ1-yＡｓ障壁層（０≦ｙ＜ｘおよび０≦ｙ＜
ｚ）を挿入することにより、ゲート耐圧が向上すると共
に、オーミック電極における接触抵抗も低減されノンア
ロイでオーム性接触をとることが容易になる。このた
め、素子信頼性が向上し、より一層の低雑音化及び高出
力化が可能になる。また、本発明（請求項２）によれ
ば、ゲート電極が接触するＡｌＡｓ障壁層はノンドープ
であるので、ゲートリーク電流の抑制効果がより一層顕
著になる。
【図１】本発明の第１の実施例の構成を示す図である。
【図２】本発明の第１の実施例に係るヘテロ接合ＦＥＴ
におけるポテンシャルバンド図である。
におけるポテンシャルバンド図である。
【図３】本発明の第１の実施例におけるノンアロイ接触
抵抗率とＡｌＡｓ層不純物濃度の関係を示す図である。
抵抗率とＡｌＡｓ層不純物濃度の関係を示す図である。
【図４】本発明の第１の実施例における順方向ゲートリ
ーク電流のゲート−ソース間電圧依存性を示す図であ
る。
ーク電流のゲート−ソース間電圧依存性を示す図であ
る。
【図５】本発明の第２の実施例の構成を示す図である。
【図６】本発明の第２の実施例に係るヘテロ接合ＦＥＴ
におけるポテンシャルバンドを示す図である。
におけるポテンシャルバンドを示す図である。
【図７】従来のヘテロ接合ＦＥＴの構成を示す図であ
る。
る。
【図８】従来のヘテロ接合ＦＥＴにおけるポテンシャル
バンドを示す図である。
バンドを示す図である。
１、３ａ、３ｃ、５１、５３ａ、５３ｃ、５４ａ、７
１、７３ａ、７３ｃ ノンドープＩｎＡｌＡｓ層 ２、５２、７２ ノンドープＩｎＧａＡｓ層 ３ｂ、４、５、５３ｂ、５４ｂ、５５、７３ｂ、７５
ｎ型ＩｎＡｌＡｓ層 ６、５６、７６ ｎ型ＩｎＧａＡｓ層 ７Ｓ、７Ｄ オーム性電極（ソース、ドレイン電極） ８ 電極（ゲート電極） １０ 半絶縁性ＩｎＰ基板
１、７３ａ、７３ｃ ノンドープＩｎＡｌＡｓ層 ２、５２、７２ ノンドープＩｎＧａＡｓ層 ３ｂ、４、５、５３ｂ、５４ｂ、５５、７３ｂ、７５
ｎ型ＩｎＡｌＡｓ層 ６、５６、７６ ｎ型ＩｎＧａＡｓ層 ７Ｓ、７Ｄ オーム性電極（ソース、ドレイン電極） ８ 電極（ゲート電極） １０ 半絶縁性ＩｎＰ基板
Claims (4)
- 【請求項１】半絶縁性ＩｎＰ基板上に、 バッファ層と、 ２次元電子ガスが蓄積されるノンドープＩｎＧａＡｓチ
ャネル層と、 少なくとも一層のｎ型層を含むＩｎxＡｌ1-xＡｓ層（０
＜ｘ＜１）と、 少なくとも一層のｎ型層を含むＩｎyＡｌ1-yＡｓ層と、 少なくとも一層のｎ型層を含むＩｎzＡｌ1-zＡｓ層（０
＜ｚ＜１）と、 ｎ型コンタクト層と、が順次形成されてなる多層ヘテロ
構造と、 前記ｎ型コンタクト層に当接するソース電極およびドレ
イン電極と、 前記ＩｎzＡｌ1-zＡｓ層に当接するゲート電極と、 を備え、 ０≦ｙ＜ｘおよびｙ＜ｚであることを特徴とするヘテロ
接合電界効果トランジスタ。 - 【請求項２】半絶縁性ＩｎＰ基板上に、 バッファ層と、 ２次元電子ガスが蓄積されるノンドープＩｎＧａＡｓチ
ャネル層と、 少なくとも一層のｎ型層を含むＩｎxＡｌ1-xＡｓ層（０
＜ｘ＜１）と、 ノンドープＩｎy1Ａｌ1-y1Ａｓ層と、 少なくとも一層のｎ型層を含むＩｎy2Ａｌ1-y2Ａｓ層
と、 少なくとも一層のｎ型層を含むＩｎzＡｌ1-zＡｓ層（０
＜ｚ＜１）と、 ｎ型コンタクト層と、が順次形成された多層ヘテロ構造
と、 前記ｎ型コンタクト層に当接するソース電極およびドレ
イン電極と、 前記ノンドープＩｎy1Ａｌ1-y1Ａｓ層に当接するゲート
電極と、 を備え、 ０≦ｙ1＜ｘ、ｙ1＜ｚ、０≦ｙ2＜ｘ、ｙ2＜ｚであるこ
とを特徴とするヘテロ接合電界効果トランジスタ。 - 【請求項３】前記ゲート電極がｎ型ＩｎzＡｌ1-zＡｓ下
層キャップ層のリセス表面と当接することを特徴とする
請求項１記載のヘテロ接合電界効果トランジスタ。 - 【請求項４】前記ゲート電極が、電子供給層を形成する
ＩｎxＡｌ1-xＡｓ層とＩｎzＡｌ1-zＡｓ下層キャップ層
の間に挿入されたｎ型層を含む積層構造のＩｎy1Ａｌ
1-y1Ａｓ障障層のうちノンドープＩｎy1Ａｌ1-y1Ａｓ層
のリセス表面と当接することを特徴とする請求項２記載
のヘテロ接合電界効果トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11359695A JP2629647B2 (ja) | 1995-04-14 | 1995-04-14 | ヘテロ接合電界効果トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11359695A JP2629647B2 (ja) | 1995-04-14 | 1995-04-14 | ヘテロ接合電界効果トランジスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08288310A JPH08288310A (ja) | 1996-11-01 |
| JP2629647B2 true JP2629647B2 (ja) | 1997-07-09 |
Family
ID=14616222
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11359695A Expired - Fee Related JP2629647B2 (ja) | 1995-04-14 | 1995-04-14 | ヘテロ接合電界効果トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2629647B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5925410B2 (ja) * | 2010-03-19 | 2016-05-25 | 富士通株式会社 | 半導体装置 |
-
1995
- 1995-04-14 JP JP11359695A patent/JP2629647B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH08288310A (ja) | 1996-11-01 |
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