JPH0622248B2 - 電界効果トランジスタ - Google Patents
電界効果トランジスタInfo
- Publication number
- JPH0622248B2 JPH0622248B2 JP2092987A JP2092987A JPH0622248B2 JP H0622248 B2 JPH0622248 B2 JP H0622248B2 JP 2092987 A JP2092987 A JP 2092987A JP 2092987 A JP2092987 A JP 2092987A JP H0622248 B2 JPH0622248 B2 JP H0622248B2
- Authority
- JP
- Japan
- Prior art keywords
- effect transistor
- field effect
- inp
- gate
- layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 230000005669 field effect Effects 0.000 title claims description 24
- 239000010408 film Substances 0.000 claims description 13
- 150000001875 compounds Chemical class 0.000 claims description 8
- 239000004065 semiconductor Substances 0.000 claims description 8
- 239000010409 thin film Substances 0.000 claims description 4
- 230000004888 barrier function Effects 0.000 description 6
- 229910004298 SiO 2 Inorganic materials 0.000 description 5
- 239000000758 substrate Substances 0.000 description 5
- 238000010586 diagram Methods 0.000 description 3
- 238000000034 method Methods 0.000 description 3
- 230000015556 catabolic process Effects 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 229910000530 Gallium indium arsenide Inorganic materials 0.000 description 1
- 241001435619 Lile Species 0.000 description 1
- 238000004891 communication Methods 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000002349 favourable effect Effects 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/432—Heterojunction gate for field effect devices
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Junction Field-Effect Transistors (AREA)
Description
【発明の詳細な説明】 （産業上の利用分野） 本発明は、超高周波、超高速な電界効果トランジスタ、
特にInを含む化合物半導体を動作層とする電界効果トラ
ンジスタに関するものである。
特にInを含む化合物半導体を動作層とする電界効果トラ
ンジスタに関するものである。
（従来の技術） Inp、InGaAs等Inを含む化合物半導体は、電子の飽和速
度、ピーク速度が大きいなど、すぐれた性質を有し、超
高速・高周波素子材料として注目されこれを用いた電界
効果トランジスタの検討がいくつか行なわれている。
度、ピーク速度が大きいなど、すぐれた性質を有し、超
高速・高周波素子材料として注目されこれを用いた電界
効果トランジスタの検討がいくつか行なわれている。
例えばInP を用いた従来技術としてはショットキーゲー
トを用いた電界効果トランジスタ(MESFET)があり、例え
ばバレラ(Borrera) 及びアーチャー(Archer)によりアイ
・トリプルイー・トランザクション・オン・エレクトロ
ン・デバイスイズ（IEEE Trans. on Electron Devices
volED-22 No.11 Nov. 1975) に報告されている。第５図
はこの基本構造を示す断面図である。同図では、半絶縁
性InP 基板11上に、InP動作層12を設け、さらにその上
にドレイン電極14、ソース電極15、ゲート電極16を設け
た構造のMESFETである。
トを用いた電界効果トランジスタ(MESFET)があり、例え
ばバレラ(Borrera) 及びアーチャー(Archer)によりアイ
・トリプルイー・トランザクション・オン・エレクトロ
ン・デバイスイズ（IEEE Trans. on Electron Devices
volED-22 No.11 Nov. 1975) に報告されている。第５図
はこの基本構造を示す断面図である。同図では、半絶縁
性InP 基板11上に、InP動作層12を設け、さらにその上
にドレイン電極14、ソース電極15、ゲート電極16を設け
た構造のMESFETである。
また、SiO2膜をゲート絶縁膜に用いた電界効果トランジ
スタ(MISFET)では、例えばライル(Lile)等によってエレ
クトロンクスレター(Electron.Lett. vol.14 P.657-659
Sept. 1978)に報告されている。この構造断面図を第６
図に示した。尚図において61はSiO2膜、62はN+InP コン
タクト層であり、第１図と同一部分は同一番号をつけて
ある。
スタ(MISFET)では、例えばライル(Lile)等によってエレ
クトロンクスレター(Electron.Lett. vol.14 P.657-659
Sept. 1978)に報告されている。この構造断面図を第６
図に示した。尚図において61はSiO2膜、62はN+InP コン
タクト層であり、第１図と同一部分は同一番号をつけて
ある。
（発明が解決しようとする問題点） しかしながら従来の前記のようなゲート構造を用いたIn
P 電界効果トランジスタではまず MES構造においては、
InPに対するショットキーのバリアハイトが 0.3〜0.4eV
程度しかないため、逆方向リーク電流が大きい、ゲー
ト耐圧が小さいなどの問題がある。また、MIS構造にお
いては、InP表面にｎチャネルは容易に形成されるもの
の界面変成層の存在による電流等のドリフトが生じるこ
と、また多数の界面順位の存在により表面ポランシャル
の曲がりが小さく従ってＮチャネルのディプレッション
モードの素子には適応しにくい等実用上大きな問題があ
った。これはInを含む化合物半導体についても同じよう
に言える。
P 電界効果トランジスタではまず MES構造においては、
InPに対するショットキーのバリアハイトが 0.3〜0.4eV
程度しかないため、逆方向リーク電流が大きい、ゲー
ト耐圧が小さいなどの問題がある。また、MIS構造にお
いては、InP表面にｎチャネルは容易に形成されるもの
の界面変成層の存在による電流等のドリフトが生じるこ
と、また多数の界面順位の存在により表面ポランシャル
の曲がりが小さく従ってＮチャネルのディプレッション
モードの素子には適応しにくい等実用上大きな問題があ
った。これはInを含む化合物半導体についても同じよう
に言える。
本発明は、上述の問題点を解消し良好な特性を有する超
高周波、超高速電界効果トランジスタを提供することで
ある。
高周波、超高速電界効果トランジスタを提供することで
ある。
（問題点を解決するための手段） 本発明によればInを含む化合物半導体層を電子チャネル
とする電界効果トランジスタにおいて、該チャネル層の
表面上にInを含む化合物半導体に格子整合する AｌxIn
1-xAs薄膜を設け、さらにその上に AｌyIn1-yAs薄膜を
設けた構造を n(n≧1)回繰り返した(AｌyGa1-yAs/AｌxI
n1-xAs)nの多層膜を形成し該(AｌyGa1-yAs/AｌxIn1-xA
s)nの多層膜上に前記電子チャネル層を制御するゲート
電極と前記チャネル層にオム性接触するソース電極及び
ドレイン電極を具備したことを特徴とする電界効果トラ
ンジスタが得られる。
とする電界効果トランジスタにおいて、該チャネル層の
表面上にInを含む化合物半導体に格子整合する AｌxIn
1-xAs薄膜を設け、さらにその上に AｌyIn1-yAs薄膜を
設けた構造を n(n≧1)回繰り返した(AｌyGa1-yAs/AｌxI
n1-xAs)nの多層膜を形成し該(AｌyGa1-yAs/AｌxIn1-xA
s)nの多層膜上に前記電子チャネル層を制御するゲート
電極と前記チャネル層にオム性接触するソース電極及び
ドレイン電極を具備したことを特徴とする電界効果トラ
ンジスタが得られる。
（作用） 以下、本発明の作用を説明する。
第１図は動作層にInP を用いた本発明による電界効果ト
ランジスタの構造断面図である。第５図、第６図と同一
構成部分には、同じ番号を付してある。第２図は本発明
による電界効果トランジスタの熱平衡状態でのゲート電
極下のエネルギー帯図である。ここで、21はゲート電極
領域、22は(AｌyGa1-yAs/AｌxIn1-xAs)nの多層構造領
域、23は InP動作層領域、24は半絶縁性InP 基板領域で
ある。第２図に示すように(AｌyGa1-yAs/AｌxIn1-xAs)n
層とInP との界面には、AｌxInAとInP との間に0.5eV
程度の伝導帯不連続が存在し、InP中の電子は、この障
壁によって(AｌyGa1-yAs/AｌxIn1-xAs)nの層への拡散は
少ない。一方(AｌyGa1-yAs/AｌxIn1-xAs)n層のゲートメ
タルに対する障壁の高さは、AｌyGa1-yAsが高いバリア
ハイトをもつので 0.8〜1.2eV あり、従ってゲートリー
ク電流についてもこの大きな障壁によって十分小さくす
ることができる。すなわち上述のことから明らかな様に
本発明によりInP に対する実効的なショットキーゲート
の障壁の高さを高くすることができ、かつ、伝導帯不連
続の存在により、ゲートをある程度順方向にバイアスし
てもゲートを流れる電流を十分小さくすることができ
る。また(AｌyGa1-yAs/AｌxIn1-xAs)nと InP界面は、エ
ピタキシャル成長された、格子整合したAｌxIn1-xAsとI
nP のヘテロ接合とすることができ、界面準位密度の小
さい良好なものが得られる。さらに格子不整による結晶
の劣下を、超格子構造により緩和することができるの
で、良質なゲート絶縁膜の形成が可能である。これは、
Inを含む化合物半導体についても適用できる。以上よ
り、界面特性の良好でゲートリーク電流の小さい電界効
果トランジスタが得られる。
ランジスタの構造断面図である。第５図、第６図と同一
構成部分には、同じ番号を付してある。第２図は本発明
による電界効果トランジスタの熱平衡状態でのゲート電
極下のエネルギー帯図である。ここで、21はゲート電極
領域、22は(AｌyGa1-yAs/AｌxIn1-xAs)nの多層構造領
域、23は InP動作層領域、24は半絶縁性InP 基板領域で
ある。第２図に示すように(AｌyGa1-yAs/AｌxIn1-xAs)n
層とInP との界面には、AｌxInAとInP との間に0.5eV
程度の伝導帯不連続が存在し、InP中の電子は、この障
壁によって(AｌyGa1-yAs/AｌxIn1-xAs)nの層への拡散は
少ない。一方(AｌyGa1-yAs/AｌxIn1-xAs)n層のゲートメ
タルに対する障壁の高さは、AｌyGa1-yAsが高いバリア
ハイトをもつので 0.8〜1.2eV あり、従ってゲートリー
ク電流についてもこの大きな障壁によって十分小さくす
ることができる。すなわち上述のことから明らかな様に
本発明によりInP に対する実効的なショットキーゲート
の障壁の高さを高くすることができ、かつ、伝導帯不連
続の存在により、ゲートをある程度順方向にバイアスし
てもゲートを流れる電流を十分小さくすることができ
る。また(AｌyGa1-yAs/AｌxIn1-xAs)nと InP界面は、エ
ピタキシャル成長された、格子整合したAｌxIn1-xAsとI
nP のヘテロ接合とすることができ、界面準位密度の小
さい良好なものが得られる。さらに格子不整による結晶
の劣下を、超格子構造により緩和することができるの
で、良質なゲート絶縁膜の形成が可能である。これは、
Inを含む化合物半導体についても適用できる。以上よ
り、界面特性の良好でゲートリーク電流の小さい電界効
果トランジスタが得られる。
（実施例） 本実施例の FETの製造方法の１例を第１図を用いて説明
する。
する。
まず、半絶縁性InP 基板11上に VPE法により不純物濃度
１×1017cm-3のＮ形の InP動作層12を2000Å成長する。
次に MBE法により、InPに格子整合するノンドープ Aｌ
0.48In0.52Asを40Åつけ、さらに Aｌ0.4Ga0.6Asを40Å
つけ、これを10回繰り返し(Aｌ0.4Ga0.6As／ Aｌ0.48In
0.52As)10 多層構造膜13を形成し、オーミックコンタク
ト部のノンドープ(Aｌ0.4Ga0.6As／ Aｌ0.48In0.52As)
10 層をエッチング除去する。最後に通常の方法でゲー
ト電極及びソース・ドレイン電極を形成して電界効果ト
ランジスタを実現する。本実施例では AｌxIn1-xAs層と
AｌyGa1-yAs層をともに40Åとしたが、２つの膜厚を変
化させたり、繰り返しの回数を変えることも可能であ
る。また、組成比を変化させてもよい。
１×1017cm-3のＮ形の InP動作層12を2000Å成長する。
次に MBE法により、InPに格子整合するノンドープ Aｌ
0.48In0.52Asを40Åつけ、さらに Aｌ0.4Ga0.6Asを40Å
つけ、これを10回繰り返し(Aｌ0.4Ga0.6As／ Aｌ0.48In
0.52As)10 多層構造膜13を形成し、オーミックコンタク
ト部のノンドープ(Aｌ0.4Ga0.6As／ Aｌ0.48In0.52As)
10 層をエッチング除去する。最後に通常の方法でゲー
ト電極及びソース・ドレイン電極を形成して電界効果ト
ランジスタを実現する。本実施例では AｌxIn1-xAs層と
AｌyGa1-yAs層をともに40Åとしたが、２つの膜厚を変
化させたり、繰り返しの回数を変えることも可能であ
る。また、組成比を変化させてもよい。
第３図は、本発明による電界効果トランジスタのゲート
・ソース間の電流−電圧特性を示したもので、図には従
来技術によるショットキゲートの電界効果トランジスタ
における電流−電圧特性も示してある。図に示すように
従来技術に比べて本発明による電界効果トランジスタの
ソース・ゲート間の電流−電圧特性は実効的な立上り電
圧が大きく、しかも逆方向のリーク電流も小さく耐圧も
きわめて大きく良好な特性が得られた。
・ソース間の電流−電圧特性を示したもので、図には従
来技術によるショットキゲートの電界効果トランジスタ
における電流−電圧特性も示してある。図に示すように
従来技術に比べて本発明による電界効果トランジスタの
ソース・ゲート間の電流−電圧特性は実効的な立上り電
圧が大きく、しかも逆方向のリーク電流も小さく耐圧も
きわめて大きく良好な特性が得られた。
また、第４図は、本発明にる電界効果トランジスタのゲ
ートソース間のＣ−Ｖ特性を示したもので図において、
従来のSiO2絶縁膜を用いたMIS 構造の電界効果トランジ
スタのＣ−Ｖ特性も示してある。本発明による電界効果
トランジスタは、従来のものに比べ静特性におけるヒス
テリシスが小さく電流のドリフトもない良好な特性を示
した。
ートソース間のＣ−Ｖ特性を示したもので図において、
従来のSiO2絶縁膜を用いたMIS 構造の電界効果トランジ
スタのＣ−Ｖ特性も示してある。本発明による電界効果
トランジスタは、従来のものに比べ静特性におけるヒス
テリシスが小さく電流のドリフトもない良好な特性を示
した。
（発明の効果） 本発明（第１図に示すもの）と従来の MES構造（第５図
に示すもの）のＩ−Ｖ特性を第３図に示す。図からも明
らかなように逆方向リーク電流は大きく減少し、高いゲ
ート耐圧を得ることが可能となり、順方向バイアス時の
ターンオフ電圧も大きくなる。また本発明（第１図に示
すもの）と従来の MIS構造（第６図に示すもの）のＣ−
Ｖ特性を第４図に示す。ヒステリシスは小さくなり界面
特性の良好なものが得られる。
に示すもの）のＩ−Ｖ特性を第３図に示す。図からも明
らかなように逆方向リーク電流は大きく減少し、高いゲ
ート耐圧を得ることが可能となり、順方向バイアス時の
ターンオフ電圧も大きくなる。また本発明（第１図に示
すもの）と従来の MIS構造（第６図に示すもの）のＣ−
Ｖ特性を第４図に示す。ヒステリシスは小さくなり界面
特性の良好なものが得られる。
以上より本発明によればゲートリークの小さい良好な界
面特性を有する、良好な超高周波特性を有するInP FET
が実現でき今後の通信情報技術に寄与するところが極め
て大きい。
面特性を有する、良好な超高周波特性を有するInP FET
が実現でき今後の通信情報技術に寄与するところが極め
て大きい。
第１図は本発明による電界効果トランジスタの構造断面
図、第２図はゲート電極下のエネルギー帯図、第３図は
本発明及び従来ショットキー接合を用いた電界効果トラ
ンジスタのＩ−Ｖ特性、第４図は本発明及び従来SiO2絶
縁膜を用いた電界効果トランジスタのＣ−Ｖ特性を示す
図である。第５図、第６図は従来技術によるFET の構造
断面図である。 図において、 11……半絶縁性InP基板 12……InP動作層 13……(AｌyGa1-yAs/AｌxIn1-xAs)n層 14……ドレイン電極 15……ソース電極 16……ゲート電極 21……ゲート金属領域 22……(AｌyGa1-yAs/AｌxIn1-xAs)n層領域 23……InP動作層領域 24……半絶縁性InP基板領域 61……SiO2膜 62……N+-InPコンタクト層 である。
図、第２図はゲート電極下のエネルギー帯図、第３図は
本発明及び従来ショットキー接合を用いた電界効果トラ
ンジスタのＩ−Ｖ特性、第４図は本発明及び従来SiO2絶
縁膜を用いた電界効果トランジスタのＣ−Ｖ特性を示す
図である。第５図、第６図は従来技術によるFET の構造
断面図である。 図において、 11……半絶縁性InP基板 12……InP動作層 13……(AｌyGa1-yAs/AｌxIn1-xAs)n層 14……ドレイン電極 15……ソース電極 16……ゲート電極 21……ゲート金属領域 22……(AｌyGa1-yAs/AｌxIn1-xAs)n層領域 23……InP動作層領域 24……半絶縁性InP基板領域 61……SiO2膜 62……N+-InPコンタクト層 である。
Claims (1)
- 【請求項１】Inを含む化合物半導体層を電子チャネルと
する電界効果トランジスタにおいて該チャネル層の表面
上にInを含む化合物半導体に格子整合する AｌxIn1-xAs
薄膜を設け、さらにその上に AｌyGa1-yAs薄膜を設けた
構造を n(n≧1)回繰り返した(AｌyGa1-yAs/AｌxIn1-xA
s)nの多層膜を形成し該(AｌyGa1-yAs/AｌxIn1-xAs)nの
多層膜上に前記電子チャネル層を制御するゲート電極
と、前記チャネル層にオーム性接触するソース電極及び
ドレイン電極を具備したことを特徴とする電界効果トラ
ンジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2092987A JPH0622248B2 (ja) | 1987-01-30 | 1987-01-30 | 電界効果トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2092987A JPH0622248B2 (ja) | 1987-01-30 | 1987-01-30 | 電界効果トランジスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63188972A JPS63188972A (ja) | 1988-08-04 |
| JPH0622248B2 true JPH0622248B2 (ja) | 1994-03-23 |
Family
ID=12040903
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2092987A Expired - Fee Related JPH0622248B2 (ja) | 1987-01-30 | 1987-01-30 | 電界効果トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0622248B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2548801B2 (ja) * | 1989-07-17 | 1996-10-30 | 工業技術院長 | 電界効果トランジスタおよびその製造方法 |
| DE69202554T2 (de) * | 1991-12-25 | 1995-10-19 | Nec Corp | Tunneltransistor und dessen Herstellungsverfahren. |
-
1987
- 1987-01-30 JP JP2092987A patent/JPH0622248B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63188972A (ja) | 1988-08-04 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5705827A (en) | Tunnel transistor and method of manufacturing same | |
| US5504353A (en) | Field effect transistor | |
| JPH05110086A (ja) | トンネルトランジスタ | |
| JP2604349B2 (ja) | 半導体装置 | |
| US5596211A (en) | Field effect transistor having a graded bandgap InGaAsP channel formed of a two-dimensional electron gas | |
| JPS5922367A (ja) | 半導体装置 | |
| JPS62274783A (ja) | 半導体装置 | |
| US4652896A (en) | Modulation doped GaAs/AlGaAs field effect transistor | |
| Wu et al. | Enhanced resonant tunneling real-space transfer in/spl delta/-doped GaAs/InGaAs gated dual-channel transistors grown by MOCVD | |
| US4903091A (en) | Heterojunction transistor having bipolar characteristics | |
| JPH0622248B2 (ja) | 電界効果トランジスタ | |
| JPS61147577A (ja) | 相補型半導体装置 | |
| JPS6242569A (ja) | 電界効果型トランジスタ | |
| JP3094500B2 (ja) | 電界効果トランジスタ | |
| JPH0261149B2 (ja) | ||
| JPS6214105B2 (ja) | ||
| JP2792295B2 (ja) | トンネルトランジスタ | |
| JP2616634B2 (ja) | 電界効果トランジスタ | |
| JPH0797638B2 (ja) | 電界効果トランジスタ | |
| JPS609174A (ja) | 半導体装置 | |
| JP2658934B2 (ja) | トンネルトランジスタ | |
| JPH0620142B2 (ja) | 半導体装置 | |
| JPH025438A (ja) | 絶縁ゲート型電界効果トランジスタ | |
| JP2659181B2 (ja) | 半導体装置 | |
| JP2695832B2 (ja) | ヘテロ接合型電界効果トランジスタ |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |