JPH05251472A - 半導体装置 - Google Patents
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Abstract
V族化合物半導体である甲種半導体としてのInAlA
sショットキー接合形成層5と、V族元素としてPを主
体として含むIII −V族化合物半導体である乙種半導体
としてのInPエッチングストッパ層6と、n−InG
aAsオーミック形成層7の多層構造を設けるようにし
た。 【効果】 甲種半導体のみを選択的にエッチングできる
溶液でリセスエッチングを行なう際に、正確に乙種半導
体の表面でエッチングを終了できる。
Description
体からなる半導体装置に関するものであり、特にウエッ
トエッチングのエッチングレートの差を利用してリセス
の面出しを再現性よく行なえるものに関する。
半導体からなる半絶縁性基板上に電界効果トランジスタ
やヘテロバイポーラトランジスタ等を形成したもので、
例えば電界効果トランジスタの中でもHEMT(High El
ectron Mobility Transistor:高電子移動度トランジス
タ)と呼ばれるものでは電子がその移動度が高い2次元
電子ガス層を走行するため、例えば40GHz以上の高
周波領域でトランジスタ動作を実行することが可能であ
る。この種の装置はゲート耐圧が低いという欠点がある
が、リセス構造を形成することによりシリコンデバイス
並みのゲート耐圧を得ることができる。
明する。まず電界効果トランジスタについて説明する。
電界効果トランジスタにおいてはソースとドレイン間に
流れる電流をゲートにかける電圧で制御することが可能
で、ゲートに入力信号を入力し、ドレインに流れる電流
を出力することで信号を増幅できる。
Tを示す。図において、1はInP基板であり、基板1
上にはInAlAsバッファ層2、InGaAsチャネ
ル層3、n−InAlAs電子供給層4、InAlAs
ショットキー接合形成層5、n−InGaAsオーミッ
ク形成層7がこの順で順次積層され、InAlAsショ
ットキー接合形成層5、n−InGaAsオーミック形
成層7の一部にはゲート電極8用のリセスが形成されて
いる。またn−InGaAsオーミック形成層7の上に
はソース電極9およびドレイン電極10が形成されてい
る。このInP基板を用いたHEMTではソースとドレ
イン間を流れる電流(以下これをドレイン電流と呼ぶ)
は主としてInGaAsチャネル層3中を流れることに
なる。
MISFETを示す。図において、1はInP基板であ
り、基板1上にはInAlAsバッファ層2、n−In
GaAsチャネル層13、InAlAsショットキー接
合形成層5、n−InGaAsオーミック形成層7がこ
の順で順次積層され、InAlAsショットキー接合形
成層5、n−InGaAsオーミック形成層7の一部に
はゲート電極8用のリセスが形成されている。またn−
InGaAsオーミック形成層7の上にはソース電極9
およびドレイン電極10が形成されている。このInP
基板を用いたMISFETではドレイン電流はn−In
GaAsチャネル層13中を流れることになる。
のHEMTを示す。図において、14はGaAs基板で
あり、基板14上にはGaAsバッファ層15、n−A
lGaAs電子供給層16、n−GaAsオーミック形
成層17がこの順で順次積層され、n−AlGaAs電
子供給層16、n−GaAsオーミック形成層17の一
部にはゲート電極8用のリセスが形成されている。ま
た、n−GaAsオーミック形成層17の上にはソース
電極9およびドレイン電極10が形成されている。この
GaAs基板を用いたHEMTではドレイン電流はGa
Asバッファ層15のn−AlGaAs電子供給層16
と接している近傍を流れることになる。
のMISFETを示す。図において、14はGaAs基
板であり、基板14上にはGaAsバッファ層15、n
−GaAsチャネル層18、AlGaAsショットキー
接合形成層19、n−GaAsオーミック形成層17が
この順で順次積層され、AlGaAsショットキー接合
形成層19、n−GaAsオーミック形成層17の一部
にはゲート電極8用のリセスが形成されている。また、
n−GaAsオーミック形成層17の上にはソース電極
9およびドレイン電極10が形成されている。このGa
As基板を用いたMISFETではドレイン電流はn−
GaAsチャネル層18中を流れることになる。
SFETを示す。図において、14はGaAs基板であ
り、基板14上にはGaAsバッファ層15、n−Ga
Asチャネル層18、n−GaAsオーミック形成層1
7がこの順で順次積層され、n−GaAsチャネル層1
8、n−GaAsオーミック形成層17の一部にはゲー
ト電極8用のリセスが形成されている。また、n−Ga
Asオーミック形成層17の上にはソース電極9および
ドレイン電極10が形成されている。このGaAs基板
を用いたMESFETでも同じくn−GaAsチャネル
層18中をそれぞれ流れる。
程について図72を用いて説明する。ここでは図71に
示した、InP基板を用いたHEMTの場合を例にとっ
て説明する。図72において、1はInP基板で、この
InP基板1上に、InAlAsバッファ層2、InG
aAsチャネル層3、n−InAlAs電子供給層4、
InAlAsショットキー接合形成層5、n−InGa
Asオーミック形成層7を結晶成長技術を用いて順に堆
積させる(図72(a) の状態)。次にn−InGaAs
オーミック形成層7上に蒸着・リフトオフ技術を用いて
ソース9およびドレイン10を形成する(図72(b) の
状態)。さらにレジストを表面に塗布しパターニングを
行いゲート形成用レジスト50を形成し、その後、この
レジストをマスクにしてリセスエッチングを行う(図7
2(c) の状態)。最後にゲート金属を蒸着・リフトオフ
してゲート8を形成して完成する(図71の状態)。
Tでは通常のバイポーラトランジスタと同様にコレクタ
からエミッタに流れる電流をベースに流れる電流で制御
する。ベースに流れる微小な電流でエミッタに流れる電
流を制御することで増幅動作を行う。特にHBTではエ
ミッタ層にベース層よりもバンドギャップの大きな材料
を用いることで大きな増幅率を得ることが可能である。
を示す。図において、1はInP基板であり、この基板
1の上にはn−InGaAsコレクタ層100が形成さ
れ、その一部にはコレクタ電極105が形成されてい
る。n−InGaAsコレクタ層100のコレクタ電極
形成領域およびその近傍を除く領域上にはp−InGa
Asベース層101が形成され、その一部にはベース電
極106が形成されている。p−InGaAsベース層
101のベース電極形成領域およびその近傍を除く領域
上にはn−InAlAsエミッタ層103、n+ −In
GaAsエミッタコンタクト層104がこの順で順次積
層されており、n+ −InGaAsエミッタコンタクト
層104上にはエミッタ電極107が形成されている。
について図78を用いて説明する。
タ層100,p−InGaAsベース層101,n−I
nAlAsエミッタ層103,n+ −InGaAsエミ
ッタコンタクト層104を結晶成長技術を用いて堆積さ
せる(図78(a) の状態)。n+ −InGaAsエミッ
タコンタクト層104上にリソグラフィ技術を用いてベ
ース面出し用レジスト150を形成の後、これをマスク
にしてエッチングを行いn+ −InGaAsエミッタコ
ンタクト層104とn−InAlAsエミッタ層103
を除去する。この時n−InAlAsエミッタ層103
を完全に除去しなければならないので、安全のため多い
めにエッチングを行うため、p−InGaAsベース層
101の上部も一部エッチングされる(図78(b) の状
態)。さらにリソグラフィ技術を用いコレクタ面出しレ
ジスト151を形成し、これをマスクにしてエッチング
を行い、p−InGaAsベース層101を除去する。
この時p−InGaAsベース層101を完全に除去し
なければならないので、安全のため多いめにエッチング
を行うため、n−InGaAsコレクタ層100の上部
も一部エッチングされる(図78(c) の状態)。この後
コレクタ電極105、ベース電極106、エミッタ電極
107を蒸着・リフトオフ技術を用いて形成し装置を完
成する(図77の状態)。
ンジスタの電気的特性に重大な影響を及ぼすのはゲート
とドレイン電流が流れる経路(以下、これをチャネルと
呼ぶ)の距離である。そしてこれを決めているのはリセ
スエッチングの量である。そしてこの量は通常エッチャ
ントのエッチング速度とエッチング時間から割出すため
エッチング速度にばらつきがあるとそれがそのままトラ
ンジスタ特性にばらつきを生じるという問題点があっ
た。
を行う時、その上のn型エミッタ層を除去するが、やは
りエッチング量にばらつきがあることを計算に入れ安全
のため多めにエッチングを行う。このためp型ベース層
の一部もエッチングされてしまうが、元々p型ベース層
は通常0.1μm程度の厚さしかないため、このわずか
にエッチングされることでも、実効的なベース層厚に対
する影響が大きいためHBTの電気的特性が大きく変化
するという問題点があった。
ためになされたもので、半導体物質の違いによるエッチ
ング特性の差を利用して、電気的特性のそろった半導体
装置を得ることを目的とする。
係る半導体装置は、基板の一平面上に形成したIII −V
族化合物半導体からなる電界効果型トランジスタにおい
て、構造の一部に基板側から順にInAlAs/InP
/InGaAsとなる層構造を含み、ゲート電極がこの
InAlAs層に接触して形成されており、しかもこの
接触面を延長した面がInAlAs/InPの境界面と
一致するように装置を構成したものである。
装置は、基板の一平面上に形成したIII −V族化合物半
導体からなる電界効果型トランジスタにおいて、構造の
一部に基板側から順にInAlAs/InP/InGa
Asとなる層構造を含み、ゲート電極がこのInP層に
接触して形成されており、しかもこの接触面を延長した
面がInP/InGaAsの境界面と一致するように装
置を構成したものである。
装置は、基板の一平面上に形成したIII −V族化合物半
導体からなる電界効果型トランジスタにおいて、構造の
一部に基板側から順にInAlAs/InP/InAl
Asとなる層構造を含み、ゲート電極がこの基板側のI
nAlAs層に接触して形成されており、しかもこの接
触面を延長した面がInAlAs/InPの境界面と一
致するように装置を構成したものである。
装置は、基板の一平面上に形成したIII −V族化合物半
導体からなる電界効果型トランジスタにおいて、構造の
一部に基板側から順にInAlAs/InP/InAl
Asとなる層構造を含み、ゲート電極がこのInP層に
接触して形成されており、しかもこの接触面を延長した
面がInP/InAlAsの境界面と一致するように装
置を構成したものである。
装置は、本発明の第1の発明および第2の発明に係る半
導体装置を同一基板上に形成したものである。
装置は、本発明の第3の発明および第4の発明に係る半
導体装置を同一基板上に形成したものである。
装置は、本発明の第1の発明および第3の発明に係る半
導体装置を同一基板上に形成したものである。
装置は、本発明の第1の発明および第4の発明に係る半
導体装置を同一基板上に形成したものである。
装置は、本発明の第2の発明および第3の発明に係る半
導体装置を同一基板上に形成したものである。
体装置は、本発明の第2の発明および第4の発明に係る
半導体装置を同一基板上に形成したものである。
体装置は、基板の一平面上に形成したIII −V族化合物
半導体からなり、構造の一部に基板側から順にInAl
As/InP/InAlAsとなる層構造を二組以上含
み、この各々の組に属する基板側のInAlAs層にゲ
ート電極が接触して形成されており、しかもこの接触面
を延長した仮想面が各々の組に属するInAlAs/I
nPの境界面と一致する電界効果型トランジスタを含む
ように装置を構成したものである。
体装置は、基板の一平面上に形成したIII −V族化合物
半導体からなり、構造の一部に基板側から順にInAl
As/InP/InAlAsとなる層構造を二組以上含
み、この各々の組に属する基板側のInP層にゲート電
極が接触して形成されており、しかもこの接触面を延長
した仮想面が各々の組に属するInP/InAlAsの
境界面と一致する電界効果型トランジスタを含むように
装置を構成したものである。
体装置は、基板の一平面上に形成したIII −V族化合物
半導体からなるヘテロ接合バイポーラトランジスタにお
いて、構造の一部に基板側から順にInGaAs/In
P/InAlAsとなる層構造を含み、ベース電極がこ
のInGaAs層に接触して形成されており、しかもこ
の接触面を延長した面がInGaAs/InPの境界面
と一致するように装置を構成したものである。
体装置は、基板の一平面上に形成したIII −V族化合物
半導体からなるヘテロ接合バイポーラトランジスタにお
いて、構造の一部に基板側から順にInGaAs/In
P/InAlAsとなる層構造を含み、ベース電極がこ
のInP層に接触して形成されており、しかもこの接触
面を延長した仮想面がInP/InAlAsの境界面と
一致するように装置を構成したものである。
体装置は、基板の一平面上に形成したIII −V族化合物
半導体からなる電界効果型トランジスタにおいて、構造
の一部に基板側から順にAlGaAs/InP/GaA
sもしくはAlGaAs/InP/InGaAsまたは
GaAs/InP/GaAsもしくはGaAs/InP
/InGaAsとなる層構造を含み、ゲート電極がこの
AlGaAs層または基板側のGaAs層に接触して形
成されており、しかもこの接触面を延長した面がAlG
aAs/InPまたはGaAs/InPの境界面と一致
するように装置を構成したものである。
体装置は、基板の一平面上に形成したIII −V族化合物
半導体からなる電界効果型トランジスタにおいて、構造
の一部に基板側から順にAlGaAs/InP/GaA
sもしくはAlGaAs/InP/InGaAsまたは
GaAs/InP/GaAsもしくはGaAs/InP
/InGaAsとなる層構造を含み、ゲート電極がこの
InP層に接触して形成されており、しかもこの接触面
を延長した面がInP/GaAsまたはInP/InG
aAsの境界面と一致するように装置を構成したもので
ある。
体装置は、基板の一平面上に形成したIII −V族化合物
半導体からなる電界効果型トランジスタにおいて、構造
の一部に基板側から順にAlGaAs/InP/AlG
aAsとなる層構造を含み、ゲート電極がこの基板側の
AlGaAs層に接触して形成されており、しかもこの
接触面を延長した面がAlGaAs/InPの境界面と
一致するように装置を構成したものである。
体装置は、基板の一平面上に形成したIII −V族化合物
半導体からなる電界効果型トランジスタにおいて、構造
の一部に基板側から順にAlGaAs/InP/AlG
aAsとなる層構造を含み、ゲート電極がこのInP層
に接触して形成されており、しかもこの接触面を延長し
た面がInP/AlGaAsの境界面と一致するように
装置を構成したものである。
体装置は、本発明に係る第15の発明および第16の発
明の半導体装置を同一基板上に形成したものである。
体装置は、本発明に係る第17の発明および第18の発
明の半導体装置を同一基板上に形成したものである。
体装置は、本発明に係る第15の発明および第17の発
明の半導体装置を同一基板上に形成したものである。
体装置は、本発明に係る第15の発明および第18の発
明の半導体装置を同一基板上に形成したものである。
体装置は、本発明に係る第16の発明および第17の発
明の半導体装置を同一基板上に形成したものである。
体装置は、本発明に係る第16の発明および第18の発
明の半導体装置を同一基板上に形成したものである。
体装置は、基板の一平面上に形成したIII −V族化合物
半導体からなり、構造の一部に基板側から順にAlGa
As/InP/AlGaAsとなる層構造を二組以上含
み、この各々の組に属する基板側のAlGaAs層にゲ
ート電極が接触して形成されており、しかもこの接触面
を延長した面が各々の組に属するAlGaAs/InP
の境界面と一致する電界効果型トランジスタを含むよう
に装置を構成したものである。
体装置は、基板の一平面上に形成したIII −V族化合物
半導体からなり、構造の一部に基板側から順にAlGa
As/InP/AlGaAsとなる層構造を二組以上含
み、この各々の組に属するInP層にゲート電極が接触
して形成されており、しかもこの接触面を延長した仮想
面が各々の組に属するInP/AlGaAsの境界と一
致する電界効果型トランジスタを含むように装置を構成
したものである。
体装置は、基板の一平面上に形成したIII −V族化合物
半導体からなるヘテロ接合バイポーラトランジスタにお
いて、構造の一部に基板側から順にGaAs/InP/
AlGaAsとなる層構造を含み、ベース電極がこのG
aAs層に接触して形成されており、しかもこの接触面
を延長した面がGaAs/InPの境界面と一致するよ
うに装置を構成したものである。
体装置は、基板の一平面上に形成したIII −V族化合物
半導体からなるヘテロ接合バイポーラトランジスタにお
いて、構造の一部に基板側から順にGaAs/InP/
AlGaAsとなる層構造を含み、ベース電極がこのI
nP層に接触して形成されており、しかもこの接触面を
延長した面がInP/AlGaAsの境界面と一致する
ように装置を構成したものである。
基板側から順にInAlAs/InP/InGaAsと
なる層構造を有する電界効果型トランジスタにおいて、
ゲート電極直下に相当する部分は除去されるInP層が
エッチングストッパ層として作用するので、エッチング
の量が結晶構造により正確に決定でき、電気的特性にば
らつきのない半導体装置を得ることができる。
体装置は、基板側から順にInAlAs/InP/In
GaAsとなる層構造を有する電界効果型トランジスタ
において、ゲート電極と接触するInP層がエッチング
ストッパ層として作用するので、エッチングの量が結晶
構造により正確に決定でき、電気的特性にばらつきのな
い半導体装置を得ることができる。
体装置は、基板側から順にInAlAs/InP/In
AlAsとなる層構造を有する電界効果型トランジスタ
において、ゲート電極直下に相当する部分は除去される
InP層がエッチングストッパ層として作用するので、
エッチングの量が結晶構造により正確に決定でき、電気
的特性にばらつきのない半導体装置を得ることができ
る。
体装置は、基板側から順にInAlAs/InP/In
AlAsとなる層構造を有する電界効果型トランジスタ
において、ゲート電極と接触するInP層がエッチング
ストッパ層として作用するので、エッチングの量が結晶
構造により正確に決定でき、電気的特性にばらつきのな
い半導体装置を得ることができる。
体装置は、本発明の第1の発明および第2の発明による
半導体装置を同一基板上に形成したので、電気的特性に
ばらつきのない電界効果型トランジスタにより互いにピ
ンチオフ電圧が異なる2種類のトランジスタを同一基板
上に搭載した半導体装置を実現できる。
体装置は、本発明の第3の発明および第4の発明による
半導体装置を同一基板上に形成したので、電気的特性に
ばらつきのない電界効果型トランジスタにより互いにピ
ンチオフ電圧が異なる2種類のトランジスタを同一基板
上に搭載した半導体装置を実現できる。
体装置は、本発明の第1の発明および第3の発明による
半導体装置を同一基板上に形成したので、電気的特性に
ばらつきのない電界効果型トランジスタにより互いにピ
ンチオフ電圧が異なる2種類のトランジスタを同一基板
上に搭載した半導体装置を実現できる。
体装置は、本発明の第1の発明および第4の発明による
半導体装置を同一基板上に形成したので、電気的特性に
ばらつきのない電界効果型トランジスタにより互いにピ
ンチオフ電圧が異なる2種類のトランジスタを同一基板
上に搭載した半導体装置を実現できる。
体装置は、本発明の第2の発明および第3の発明による
半導体装置を同一基板上に形成したので、電気的特性に
ばらつきのない電界効果型トランジスタにより互いにピ
ンチオフ電圧が異なる2種類のトランジスタを同一基板
上に搭載した半導体装置を実現できる。
導体装置は、本発明の第2の発明および第4の発明によ
る半導体装置を同一基板上に形成したので、電気的特性
にばらつきのない電界効果型トランジスタにより互いに
ピンチオフ電圧が異なる2種類のトランジスタを同一基
板上に搭載した半導体装置を実現できる。
導体装置は、基板側から順にInAlAs/InP/I
nAlAsとなる同一の層構造を有する複数の電界効果
型トランジスタの下地に形成され、それぞれのゲート電
極直下に相当する部分は除去されるInP層がエッチン
グストッパ層として作用するので、エッチングの量が結
晶構造により正確に決定でき、電気的特性にばらつきの
ない電界効果型トランジスタにより互いにピンチオフ電
圧が異なる2種類のトランジスタを同一基板上に搭載し
た半導体装置を実現できる。
導体装置は、基板側から順にInAlAs/InP/I
nAlAsとなる同一の層構造を有する複数の電界効果
型トランジスタの下地に形成され、それぞれのゲート電
極とそれぞれ接触するInP層がエッチングストッパ層
として作用するので、エッチングの量が結晶構造により
正確に決定でき、電気的特性にばらつきのない電界効果
型トランジスタにより互いにピンチオフ電圧が異なる2
種類のトランジスタを同一基板上に搭載した半導体装置
を実現できる。
導体装置は、基板側から順にInGaAs/InP/I
nAlAsとなる層構造を有するヘテロ接合バイポーラ
トランジスタにおいて、ベース電極直下に相当する部分
は除去されるInP層がエッチングストッパ層として作
用するので、エッチングの量が結晶構造により正確に決
定でき、電気的特性にばらつきのない半導体装置を得る
ことができる。
導体装置は、基板側から順にInGaAs/InP/I
nAlAsとなる層構造を有するヘテロ接合バイポーラ
トランジスタにおいて、ベース電極と接触するInP層
がエッチングストッパ層として作用するので、エッチン
グの量が結晶構造により正確に決定でき、電気的特性に
ばらつきのない半導体装置を実現できる。
導体装置は、基板側から順にAlGaAs/InP/G
aAsもしくはAlGaAs/InP/InGaAsま
たはGaAs/InP/GaAsもしくはGaAs/I
nP/InGaAsとなる層構造を有する電界効果型ト
ランジスタにおいて、ゲート電極直下に相当する部分は
除去されるInP層がエッチングストッパ層として作用
するので、エッチングの量が結晶構造により正確に決定
でき、電気的特性にばらつきのない半導体装置を実現で
きる。
導体装置は、基板側から順にAlGaAs/InP/G
aAsもしくはAlGaAs/InP/InGaAsま
たはGaAs/InP/GaAsもしくはGaAs/I
nP/InGaAsとなる層構造を有する電界効果型ト
ランジスタにおいて、ゲート電極と接触するInP層が
エッチングストッパ層として作用するので、エッチング
の量が結晶構造により正確に決定でき、電気的特性にば
らつきのない半導体装置を実現できる。
導体装置は、基板側から順にAlGaAs/InP/A
lGaAsとなる層構造を有する電界効果型トランジス
タにおいて、ゲート電極直下に相当する部分は除去され
るInP層がエッチングストッパ層として作用するの
で、エッチングの量が結晶構造により正確に決定でき、
電気的特性にばらつきのない半導体装置を実現できる。
導体装置は、基板側から順にAlGaAs/InP/A
lGaAsとなる層構造を有する電界効果型トランジス
タにおいて、ゲート電極と接触するInP層がエッチン
グストッパ層として作用するので、エッチングの量が結
晶構造により正確に決定でき、電気的特性にばらつきの
ない半導体装置を実現できる。
導体装置は、本発明の第15の発明および第16の発明
による半導体装置を同一基板上に形成したので、電気的
特性にばらつきのない電界効果型トランジスタにより互
いにピンチオフ電圧が異なる2種類のトランジスタを同
一基板上に搭載した半導体装置を実現できる。
導体装置は、本発明の第17の発明および第18の発明
による半導体装置を同一基板上に形成したので、電気的
特性にばらつきのない電界効果型トランジスタにより互
いにピンチオフ電圧が異なる2種類のトランジスタを同
一基板上に搭載した半導体装置を実現できる。
導体装置は、本発明の第15の発明および第17の発明
による半導体装置を同一基板上に形成したので、電気的
特性にばらつきのない電界効果型トランジスタにより互
いにピンチオフ電圧が異なる2種類のトランジスタを同
一基板上に搭載した半導体装置を実現できる。
導体装置は、本発明の第15の発明および第18の発明
による半導体装置を同一基板上に形成したので、電気的
特性にばらつきのない電界効果型トランジスタにより互
いにピンチオフ電圧が異なる2種類のトランジスタを同
一基板上に搭載した半導体装置を実現できる。
導体装置は、本発明の第16の発明および第17の発明
による半導体装置を同一基板上に形成したので、電気的
特性にばらつきのない電界効果型トランジスタにより互
いにピンチオフ電圧が異なる2種類のトランジスタを同
一基板上に搭載した半導体装置を実現できる。
導体装置は、本発明の第16の発明および第18の発明
による半導体装置を同一基板上に形成したので、電気的
特性にばらつきのない電界効果型トランジスタにより互
いにピンチオフ電圧が異なる2種類のトランジスタを同
一基板上に搭載した半導体装置を実現できる。
導体装置は、基板側から順にAlGaAs/InP/A
lGaAsとなる同一の層構造を有する複数の電界効果
型トランジスタの下地に形成され、それぞれのゲート電
極直下に相当する部分は除去されるInP層がエッチン
グストッパ層として作用するので、エッチングの量が結
晶構造により正確に決定でき、電気的特性にばらつきの
ない電界効果型トランジスタにより互いにピンチオフ電
圧が異なる2種類のトランジスタを同一基板上に搭載し
た半導体装置を実現できる。
導体装置は、基板側から順にAlGaAs/InP/A
lGaAsとなる同一の層構造を有する複数の電界効果
型トランジスタの下地に形成され、それぞれのゲート電
極と接触するInP層がエッチングストッパ層として作
用するので、エッチングの量が結晶構造により正確に決
定でき、電気的特性にばらつきのない電界効果型トラン
ジスタにより互いにピンチオフ電圧が異なる2種類のト
ランジスタを同一基板上に搭載した半導体装置を実現で
きる。
導体装置は、基板側から順にGaAs/InP/AlG
aAsとなる層構造を有するヘテロ接合バイポーラトラ
ンジスタにおいて、ベース電極直下に相当する部分は除
去されるInP層がエッチングストッパ層として作用す
るので、エッチングの量が結晶構造により正確に決定で
き、電気的特性にばらつきのない半導体装置を実現でき
る。
導体装置は、基板側から順にGaAs/InP/AlG
aAsとなる層構造を有するヘテロ接合バイポーラトラ
ンジスタにおいて、ベース電極と接触するInP層がエ
ッチングストッパ層として作用するので、エッチングの
量が結晶構造により正確に決定でき、電気的特性にばら
つきのない半導体装置を実現できる。
る。図1は請求項1に対応する本発明の第1の実施例に
よる半導体装置の断面構造を示すものであり、本実施例
はInP基板を用いたHEMTを示している。図におい
て、1はInP基板であり、その上にInAlAsバッ
ファ層2,InGaAsチャネル層3,n−InAlA
s電子供給層4,InAlAsショットキー接合形成層
5がこの順でそれぞれ形成されている。また、8はゲー
ト電極で、InAlAsショットキー接合形成層5上に
形成されており、このゲート電極8の両側にはInPエ
ッチングストッパ層6,n−InGaAsオーミック形
成層7がInAlAsショットキー接合形成層5上にこ
の順で形成されている。またn−InGaAsオーミッ
ク形成層7上にはソース電極9およびドレイン電極10
が形成されている。
図2を用いて説明する。まず、InP基板1上に、混晶
比が例えばIn0.52Ga0.48AsのInAlAsバッフ
ァ層2を約300nm、混晶比が例えばIn0.53Ga0.
47AsのInGaAsチャネル層3を約50nm程度、
約4×1018cm-3程度の不純物濃度を有するInAl
As電子供給層4を約15nm、InAlAsショット
キー接合形成層5を約20nm、InPエッチングスト
ッパ層6を約5nm、混晶比が約In0.52Ga0.48As
の約4×1018cm-3程度の不純物濃度を有するn−I
nGaAsオーミック形成層7を約50nm程度、順に
MBE,MOCVD等の結晶成長技術を用いて堆積する
(図2(a) の状態)。
7上に蒸着・リフトオフ技術を用いて、ともに金・ゲル
マニウム・ニッケルからなるソース電極9およびドレイ
ン電極10をそれぞれ約100nm程度形成する(図2
(b) の状態)。
ングを行いゲート形成用レジスト50を形成した後、こ
のレジスト50をマスクにしてリセスエッチングを行
う。この時、20℃〜25℃にて例えば50:1の体積
比を有する酒石酸と過酸化水素水の混合溶液、燐酸と過
酸化水素水の混合溶液、あるいは、硫酸と過酸化水素水
の混合溶液をエッチング液として用いると、この液はV
族元素としてAsを主体として含むIII −V族化合物半
導体であるInGaAs(甲種半導体)をエッチング
し、V族元素としてPを主体として含むIII −V族化合
物半導体であるInP(乙種半導体)はエッチングしな
い性質があるため、リセスエッチングされた底面がIn
Pエッチングストッパ層6に達した時点でエッチングが
自動的に止まる(図2(c) の状態)。なお、このエッチ
ング条件は以下の全ての実施例についても同様である。
ングする様子を図70(a) 〜図70(c) にグラフで示し
た。これはInP基板上に堆積した0.2μm厚のIn
GaAs層を上記の3種類のエッチング液を用いてエッ
チングしていった様子を示している。図に示すように、
どのエッチャントを用いてもエッチング量が0.2μm
に達したところでエッチングがそれ以上進行しなくなっ
ている。
トッパ層6を塩酸によって除去する(図2(d) の状
態)。塩酸は乙種半導体にのみエッチング作用があり、
甲種半導体はエッチングされないことがよく知られてい
る。
を約400nm程度全面に蒸着し、リフトオフ法によ
り、リセス開口部に露出しているInAlAsショット
キー接合形成層5に接してゲート電極を設けることによ
り、図1の素子を完成する(図1の状態)。
してAsを主体として含むIII −V族化合物半導体であ
る甲種半導体と、V族元素としてPを主体として含むII
I −V族化合物半導体である乙種半導体の多層構造を設
け、これに対し、甲種半導体のみを選択的にエッチング
できる酒石酸・リン酸・硫酸のいづれか1種以上および
過酸化水素を含む溶液でリセスエッチングを行うように
したので、正確に乙種半導体の表面でエッチングを終了
でき、リセスエッチングに際してエッチング量のばらつ
きをなくすことができ、素子の電気特性のばらつきを小
さくできるという効果がある。なお、以下の全ての実施
例において、その効果は同様である。
第2の実施例による半導体装置の断面構造を示すもので
あり、図において、図1と同一符号は同一または相当部
分を示している。図において、13は約10nm程度で
1×1018cm-3程度の不純物濃度を有するn−InGa
Asチャネル層である。本実施例はInP基板を用いた
MISFETの例であり、結晶構造は異なるが、製造工
程は図1のHEMTの場合と同様である。なお、以下の
全ての実施例においても、エッチングストッパ層より下
の各層は、本実施例と同様に、MBE,MOCVD等の
結晶成長技術を用いて堆積するようにしている。また、
以下の全ての実施例において、同一符号であればその層
厚、キャリア濃度は同一であるとする。
第3の実施例による半導体装置の断面構造を示すもので
あり、図において、図1と同一符号は同一部分を示す。
11は約10nm程度のInAlAs第2ショットキー
接合形成層、12は約5nm程度のInP第2エッチン
グストッパ層である。本実施例は図1と同様のInP基
板を用いたHEMTを示しており、図1のInPエッチ
ングストッパ層6の上にさらにInAlAs第2ショッ
トキー接合形成層11とInP第2エッチングストッパ
層12が、InGaAsオーミック形成層7との間に形
成されているので、リセスエッチッグは先ずInP第2
エッチングストッパ層12で停止する。
層12を除去した後、ゲート電極8の形成を行なったも
のであり、結晶構造は異なるが、製造工程は図1のHE
MTの場合と同様である。
第4の実施例による半導体装置の断面構造を示してお
り、図において、図1と同一符号は同一部分を示す。1
20は約10nm以下のInGaAsPエッチングスト
ッパ層、6はInPエッチングストッパ層である。本実
施例は図1と同様のInP基板を用いたHEMTを示し
ており、図1のInAlAsショットキー接合形成層5
の上に、InPエッチングストッパ層6を形成する点は
第1の実施例と同様であるが、その際、このエッチング
ストッパ層は完全に純粋な層である必要はなく、この図
5に示すように、InPに類似した結晶であるInGa
AsPエッチングストッパ層120が含まれていてもよ
い。なお、このInGaAsPエッチングストッパ層1
20とInPエッチングストッパ層6とはその層の上下
が逆になっていてもよいし、InGaAsPエッチング
ストッパ層の代りに、InAlAsPエッチングストッ
パ層を用いてもよく、また、その層の位置もInGaA
sPの場合と同様、InPエッチングストッパ層の上,
下のどちらの側に位置していてもよい。また、このよう
な4元のエッチングストッパ層は以下の全ての実施例に
おいて、存在しうるものである。また、本実施例は結晶
構造は異なるが、その製造工程は図1のHEMTの場合
と同様である。
第5の実施例による半導体装置の断面構造を示してお
り、図において、図1と同一符号は同一部分を示してい
る。本実施例は図1と同様のInP基板を用いたHEM
Tを示すものであるが、酒石酸・リン酸・硫酸のいづれ
か1種以上および過酸化水素を含む溶液でリセスエッチ
ングした後、塩酸でInPエッチングストッパ層6を除
去する工程を実行することなく、InPエッチングスト
ッパ層6上にゲート電極8を形成したものである。
除去しないでゲートを設けるか、除去してゲートを設け
るかでピンチオフ電圧が変化するので、この2つの組合
せでコンプリメンタリICと同様に消費電力を削減で
き、かつ回路を構成するトランジスタ数を低減でき、回
路が簡単になる半導体装置を構成できるという効果があ
る。なお、図1のようにInP層を除去した方がピンチ
オフ電圧が浅く、マイナス電圧が低いところでピンチオ
フが生じる。なお、HBTを除く以下の全ての実施例に
ついても、同一の種類のトランジスタ同士でエッチング
ストッパ層を除去しないものと除去するものとを組み合
わせることにより、このような低消費電力の半導体装置
を構成でき、上記実施例と同様の効果を奏する。
実施例による半導体装置の断面構造を示すものであり、
図において、図6と同一符号は同一部分を示している。
本実施例は図6と同様のInP基板を用いたMISFE
Tを示すものであるが、酒石酸・リン酸・硫酸のいづれ
か1種以上および過酸化水素を含む溶液でリセスエッチ
ングした後、塩酸でInPエッチングストッパ層6を除
去する工程なしに、InPエッチングストッパ層6上に
ゲート電極8を形成したものである。
実施例による半導体装置の断面構造を示しており、図に
おいて、図6と同一符号は同一部分を示している。11
はInAlAs第2ショットキー接合形成層、12はI
nP第2エッチングストッパ層である。本実施例は図6
と同様のInP基板を用いたHEMTを示しており、図
6のInPエッチングストッパ層6の上にさらにInA
lAs第2ショットキー接合形成層11とInP第2エ
ッチングストッパ層12が、InGaAsオーミック形
成層7との間に形成されているので、エセスエッチッグ
は先ずInP第2エッチングストッパ層12で停止す
る。そしてこのInP第2エッチングストッパ層12と
接触するようにゲート電極8の形成を行なったものであ
り、結晶構造は異なるが、製造工程は図6のHEMTの
場合と同様である。
実施例による半導体装置の断面構造を示すものであり、
図において、図1と同一符号は同一部分を示す。11は
InAlAs第2ショットキー接合形成層、12はIn
P第2エッチングストッパ層である。本実施例は図1と
同様のInP基板を用いたHEMTを示しており、図1
のInPエッチングストッパ層6の上にさらにInAl
As第2ショットキー接合形成層11とInP第2エッ
チングストッパ層12がInGaAsオーミック形成層
7との間に形成されているので、リセスエッチッグは先
ずInP第2エッチングストッパ層12で停止する。そ
してこのInP第2エッチングストッパ層12の除去
後、さらにInAlAs第2ショットキー接合形成層1
1,InPエッチングストッパ層6を除去してゲート電
極8の形成を行なったものであり、結晶構造は異なる
が、製造工程は図1のHEMTの場合と同様である。
の第9の実施例による半導体装置の断面構造を示すもの
であり、図において、図3と同一符号は同一部分を示
す。70はn−InAlAsオーミック形成層である。
本実施例は図3と同様のInP基板を用いたMISFE
Tを示しており、図3のn−InGaAsオーミック形
成層7に代えてn−InAlAsオーミック形成層70
を約50nm程度で、約4×1018cm-3程度の不純物
濃度を有するように形成し、InPエッチングストッパ
層6の除去後ゲート電極8の形成を行なったものであ
り、結晶構造は異なるが、製造工程は図9のHEMTの
場合と同様である。
の第10の実施例による半導体装置の断面構造を示すも
のであり、図において、図1と同一符号は同一部分を示
す。
である。本実施例は図1と同様のInP基板を用いたH
EMTを示しており、図1のn−InGaAsオーミッ
ク形成層7に代えてn−InAlAsオーミック形成層
70を形成し、InPエッチングストッパ層6の除去後
ゲート電極8の形成を行なったものであり、結晶構造は
異なるが、製造工程は図9のHEMTの場合と同様であ
る。
の第11の実施例による半導体装置の断面構造を示すも
のであり、図において、図9と同一符号は同一部分を示
している。本実施例は図9と同様のInP基板を用いた
HEMTを示すものであるが、酒石酸・リン酸・硫酸の
いづれか1種以上および過酸化水素を含む溶液でリセス
エッチングした後、塩酸でInPエッチングストッパ層
6を除去する工程を実行することなく、InPエッチン
グストッパ層6上にゲート電極8を形成したものであ
る。
の第12の実施例による半導体装置の断面構造を示すも
のであり、図において、図3と同一符号は同一部分を示
している。本実施例は図3と同様のInP基板を用いた
MISFETを示しており、図3のn−InGaAsオ
ーミック形成層7に代えてn−InAlAsオーミック
形成層70を形成し、酒石酸・リン酸・硫酸のいづれか
1種以上および過酸化水素を含む溶液でリセスエッチン
グした後、塩酸でInPエッチングストッパ層6を除去
する工程を実行することなく、InPエッチングストッ
パ層6上にゲート電極8を形成したものである。
の第13の実施例による半導体装置の断面構造を示すも
のであり、図において、図12と同一符号は同一部分を
示している。本実施例は図12と同様のInP基板を用
いたHEMTを示すものであるが、酒石酸・リン酸・硫
酸のいづれか1種以上および過酸化水素を含む溶液でリ
セスエッチングした後、塩酸でInPエッチングストッ
パ層6を除去する工程を実行することなく、InPエッ
チングストッパ層6上にゲート電極8を形成したもので
ある。
の第14の実施例による半導体装置の断面図を示してお
り、図において、図1と同一符号は同一部分を示す。本
実施例は、図1と同様のInP基板を用いたHEMTを
示しており、図1に示すHEMTと図6に示すHEMT
を同一半導体基板上に形成したものである。この2つの
HEMTはリソグラフィ→エッチング→ゲート蒸着→リ
フトオフの工程によるそのリセスの形成を全く別々に行
なうものであり、従って、どちらのリセスの形成を先に
行なってもよいものである。これは、同一基板上に相異
なるピンチオフ電圧を有する2種類のトランジスタを形
成する場合の以下の全ての実施例に関しても同様であ
る。そして、このように相異なるピンチオフ電圧を有す
るFETを同一基板上に形成することにより、回路を構
成するトランジスタの個数を低減でき、回路が簡単にな
り、同時に消費電力を低減することができる。
の第15の実施例による半導体装置の断面図を示してお
り、図において、図1と同一符号は同一部分を示す。本
実施例は、図1と同様のInP基板を用いたMISFE
Tを示しており、図3に示すMISFETと図7に示す
MISFETを同一基板上に形成したものである。
の第16の実施例による半導体装置の断面図を示してお
り、図において、図1と同一符号は同一部分を示す。本
実施例は、図1と同様のInP基板を用いたHEMTを
示しており、図4に示すHEMTと図8に示すHEMT
を同一基板上に形成したものである。
の第17の実施例による半導体装置の断面図を示してお
り、図において、図9と同一符号は同一部分を示す。本
実施例は図13と同様のInP基板を用いたHEMTを
示しており、図9に示すHEMTと図13に示すHEM
Tを同一基板上に形成したものである。
の第18の実施例による半導体装置の断面図を示してお
り、図において、図10と同一符号は同一部分を示す。
本実施例は図11と同様のInP基板を用いたMISF
ETを示しており、図10に示すMISFETと図11
に示すMISFETを同一基板上に形成したものであ
る。
の第19の実施例による半導体装置の断面図を示してお
り、図において、図12と同一符号は同一部分を示す。
本実施例は図14と同様のInP基板を用いたHEMT
を示しており、図12に示すHEMTと図14に示すH
EMTを同一基板上に形成したものである。
の第20の実施例による半導体装置の断面図を示してお
り、図において、図9と同一符号は同一部分を示す。本
実施例は図4と同様のInP基板を用いたHEMTを示
しており、図4に示すHEMTと図9に示すHEMTを
同一基板上に形成したものである。
の第21の実施例による半導体装置の断面図を示してお
り、図において、図13と同一符号は同一部分を示す。
本実施例は図4と同様のInP基板を用いたHEMTを
示しており、図4に示すHEMTと図13に示すHEM
Tを同一基板上に形成したものである。
の第22の実施例による半導体装置の断面図を示してお
り、図において、図9と同一符号は同一部分を示す。本
実施例は図8と同様のInP基板を用いたHEMTを示
しており、図8に示すHEMTと図9に示すHEMTを
同一基板上に形成したものである。
明の第23の実施例による半導体装置の断面図を示して
おり、図において、図13と同一符号は同一部分を示
す。本実施例は図8と同様のInP基板を用いたHEM
Tを示しており、図8に示すHEMTと図13に示すH
EMTを同一基板上に形成したものである。
明の第24の実施例による半導体装置の断面図を示して
おり、図において、6はInPエッチングストッパ層、
11はInAlAs第2ショットキー接合形成層、12
はInP第2エッチングストッパ層、19は約50nm
の厚さのn−InAlAsオーミック形成層である。
たHEMTを示しており、図1のInPエッチングスト
ッパ層6の上にさらにInAlAs第2ショットキー接
合形成層11とInP第2エッチングストッパ層12
が、InGaAsオーミック形成層7との間に形成され
ているので、リセスエッチッグは先ずInP第2エッチ
ングストッパ層12で停止する。そして図中左側のトラ
ンジスタのゲート電極に相当する部分のInP第2エッ
チングストッパ層12を除去した後、そのゲート電極8
の形成を行なうとともに、InAlAs第2ショットキ
ー接合形成層11のリセスエッチッグを行なうようにし
たものであり、そのリセスエッチッグはInPエッチン
グストッパ層6で停止する。そして図中右側のトランジ
スタのゲート電極に相当する部分のInPエッチングス
トッパ層6を除去した後、そのゲート電極8の形成を行
なうよにしたもので、図1に相当するHEMT同士を同
一基板上に形成したものであり、結晶構造は異なるが、
各トランジスタの製造工程は図1のHEMTの場合と同
様である。また、この実施例もどちらのトランジスタの
リセスを先に形成してもよいものである。
25の実施例による半導体装置の断面図を示しており、
図において、6はInPエッチングストッパ層、11は
InAlAs第2ショットキー接合形成層、12はIn
P第2エッチングストッパ層、19はn−InAlAs
オーミック形成層である。本実施例は図6と同様のIn
P基板を用いたHEMTを示しており、図6のInPエ
ッチングストッパ層6の上にさらにInAlAs第2シ
ョットキー接合形成層11とInP第2エッチングスト
ッパ層12が、InGaAsオーミック形成層7との間
に形成されているので、リセスエッチッグは先ずInP
第2エッチングストッパ層12で停止する。そして図中
左側のトランジスタのゲート電極の形成を行なうととも
に、InAlAs第2ショットキー接合形成層11のリ
セスエッチッグを行なうようにしたものであり、そのリ
セスエッチッグはInPエッチングストッパ層6で停止
する。そして図中右側のトランジスタのゲート電極8の
形成を行なうようにしたもので、図6に相当するHEM
T同士を同一基板上に形成したものであり、結晶構造は
異なるが、製造工程は図6のHEMTの場合と同様であ
る。
26の実施例による半導体装置の断面図を示しており、
図において、1はInP基板、100はn−InGaA
sコレクタ層、101はp−InGaAsベース層、1
02はn−InPエッチングストッパ層、103はn−
InAlAsエミッタ層、104はn+ −InGaAs
エミッタコンタクト層、105はコレクタ電極、106
はベース電極、107はエミッタ電極である。本実施例
はInP基板を用いたHBTを示しており、ベース電極
106がp−InGaAsベース層101に接触して形
成されており、しかもこの接触面を延長した面がp−I
nGaAsベース層101とn−InPエッチングスト
ッパ層102の境界となっている。
を用いて説明する。まず、InP基板1上に、約1μm
の厚さで5×1016cm-3程度の不純物濃度を有するn−
InGaAsコレクタ層100、約100nmの厚さで
1×1019cm-3程度の不純物濃度を有するp−InGa
Asベース層101、約10nmの厚さを有するn−I
nPエッチングストッパ層102、約150nmの厚さ
で5×1017cm-3程度の不純物濃度を有するn−InA
lAsエミッタ層103、約100nmの厚さで1×1
019cm-3程度の不純物濃度を有するn+ −InGaAs
エミッタコンタクト層104の順に結晶成長技術を用い
て堆積させる(図28(a) 参照)。
に、20℃〜25℃にて例えば50:1の体積比を有す
る酒石酸と過酸化水素水の混合溶液、燐酸と過酸化水素
水の混合溶液、あるいは、硫酸と過酸化水素水の混合溶
液をエッチング液として用いてにてエッチングを行う
と、n+ −InGaAsエミッタコンタクト層104お
よびn−InAlAsエミッタ層103のみをエッチン
グで除去できる(図28(b) 参照)。
パ層102のみを除去する。この後、コレクタ層面出し
レジスト151の形成を行い、これをマスクにコレクタ
層までエッチングしてその後、それぞれ約100nmの
厚みを有するコレクタ電極105,ベース電極106,
エミッタ電極107の形成を行なう。なお、この実施例
において、コレクタ電極105は下からAuGe/Ni
/Auの三層構造で構成し、ベース電極106およびエ
ミッタ電極107はそれぞれ下からTi/Mo/Auの
三層構造でこれを形成する。
おいて、V族元素としてAsを主体として含むIII −V
族化合物半導体である甲種半導体と、V族元素としてP
を主体として含むIII −V族化合物半導体である乙種半
導体の多層構造を設け、これに対し、甲種半導体のみを
選択的にエッチングできる酒石酸・リン酸・硫酸のいづ
れか1種以上および過酸化水素を含む溶液でベース電極
およびコレクタ電極を形成する際の面出しのためのエッ
チングを行うようにしたので、正確に乙種半導体の表面
でエッチングを終了でき、リセスエッチングに際してエ
ッチング量のばらつきをなくすことができ、素子の電気
特性のばらつきを小さくできるという効果がある。
明の第27の実施例による半導体装置の断面構造を示し
ており、図において、図27と同一符号は同一部分を示
している。105はコレクタ電極、109は約100n
m程度の厚さで1×1019cm-3程度の不純物濃度を有す
るp−InPベース層、106はベース電極、103は
n−InAlAsエミッタ層、104はn+ −InGa
Asエミッタコンタクト層、107はエミッタ電極であ
る。
いたHBTを示すものであるが、酒石酸・リン酸・硫酸
のいづれか1種以上および過酸化水素を含む溶液でエッ
チング後、塩酸でp−InPベース層109を除去する
工程なしに、コレクタ層面出しレジスト形成を行い、こ
れをマスクにコレクタ層までエッチングしてその後、コ
レクタ電極105,ベース電極106,エミッタ電極1
07の形成を行ったものである。
明の第28の実施例による半導体装置の断面構造を示し
ており、図において、図27と同一符号は同一部分を示
している。115は約10nm程度の厚さで1×10-3
cm程度の不純物濃度を有するp−InPエッチングスト
ッパ層である。
いたHBTを示すものであるが、酒石酸・リン酸・硫酸
のいづれか1種以上および過酸化水素を含む溶液でエッ
チング後、塩酸で、コレクタ層面出しレジスト形成を行
い、p−InPエッチングストッパ層115を除去する
工程なしにこれをマスクにコレクタ層までエッチングし
てその後、コレクタ電極105,ベース電極106,エ
ミッタ電極107の形成を行ったものである。
29の実施例による半導体装置の断面構造を示してお
り、図において、図23と同一符号は同一または相当部
分を示しており、14はGaAs基板、15はGaAs
バッファ層、16はn−AlGaAs供給層、6はIn
Pエッチングストッパ層、17はn−GaAsオーミッ
ク形成層、8はゲート、9はソース、10はドレインで
ある。本実施例はGaAs基板を用いたHEMTであ
り、結晶構造は異なるが、製造工程は図1のHEMTの
場合とほぼ同じである。
用いて説明する。まず、GaAs基板14上に、GaA
sバッファ層15を約1μmの厚さで形成し、約2×1
018cm-3程度の不純物濃度を有するn−AlGaAs
電子供給層16を約40nm程度形成する。その上に約
2×1018cm-3程度の不純物濃度を有するInPエッ
チングストッパ層6を約5nm、約2×1018cm-3程
度の不純物濃度を有するn−GaAsオーミック形成層
17を約100nm程度、順にMBE,MOCVD等の
結晶成長技術を用いて堆積する(図32(a) の状態)。
上に蒸着・リフトオフ技術を用いて、ともに金・ゲルマ
ニウム・ニッケルからなるソース電極9およびドレイン
電極10をそれぞれ約100nm程度形成する(図32
(b) の状態)。
ングを行いゲート形成用レジスト50を形成した後、こ
のレジスト50をマスクにしてリセスエッチングを行
う。この時、20℃〜25℃にて例えば50:1の体積
比を有する酒石酸と過酸化水素水の混合溶液、燐酸と過
酸化水素水の混合溶液、あるいは、硫酸と過酸化水素水
の混合溶液をエッチング液として用いると、この液はV
族元素としてAsを主体として含むIII −V族化合物半
導体であるGaAs(甲種半導体)をエッチングし、V
族元素としてPを主体として含むIII −V族化合物半導
体であるInP(乙種半導体)はエッチングしない性質
があるため、リセスエッチングされた底面がInPエッ
チングストッパ層6に達した時点でエッチングが自動的
に止まる(図32(c) の状態)。
ストッパ層6を塩酸によって除去する(図32(d) の状
態)。塩酸は乙種半導体にのみエッチング作用があり、
甲種半導体はエッチングされないことがよく知られてい
る。
を約400nm程度全面に蒸着し、リフトオフ法によ
り、リセス開口部に露出しているn−AlGaAs電子
供給層16に接してゲート電極を設けることにより、図
31の素子を完成する(図31の状態)。
30の実施例による半導体装置の断面構造を示してお
り、図において、14はGaAs基板、15はGaAs
バッファ層、18は約10nm程度の厚さで1×1018
cm-3程度の不純物濃度を有するn−GaAsチャネル
層、19は約10nm程度の厚さを持つAlGaAsシ
ョットキー接合形成層、6はInPエッチングストッパ
層、17はn−GaAsオーミック形成層、8はゲート
電極、9,10はソース電極,ドレイン電極である。本
実施例はGaAs基板を用いたMISFETを示してお
り、結晶構造は異なるが製造工程は図31のHEMTの
場合と同様である。
31の実施例による半導体装置の断面構造を示してお
り、図において、図31と同一符号は同一部分を示して
いる。
を用いたMESFETであり、図31のn−AlGaA
s電子供給層16の代わりにn−GaAsチャネル層1
8を用いたものである。
32の実施例による半導体装置の断面構造を示してい
る。図において、図31と同一符号は同一部分を示して
いる。
を用いたHEMTであり、図31のn−GaAsオーミ
ック形成層17の代わりにn−InGaAsオーミック
形成層7を用いたものである。
33の実施例による半導体装置の断面構造を示してい
る。図において、図33と同一符号は同一部分を示して
いる。
を用いたMISFETであり、図33のInPエッチン
グストッパ層6のうえに約50nm程度で、約4×10
18cm-3程度の不純物濃度を有するように、AlGaA
s第2ショットキー接合形成層130を形成し、その上
に形成したInP第2エッチングストッパ層12をリセ
スエッチのストッパ層として使用し、このInP第2エ
ッチングストッパ層12を除去して露出したAlGaA
s第2ショットキー接合形成層130上にゲート電極8
を形成するようにしたものである。
34の実施例による半導体装置の断面構造を示してい
る。図において、図33と同一符号は同一部分を示して
いる。
を用いたMISFETであり、図33のn−GaAsオ
ーミック形成層17の代わりにn−InGaAsオーミ
ック形成層7を用いたものである。
35の実施例による半導体装置の断面構造を示してい
る。図において、図34と同一符号は同一部分を示して
いる。
を用いたMESFETであり、図34のn−GaAsオ
ーミック形成層17の代わりにn−InGaAsオーミ
ック形成層7を用いたものである。
36の実施例による半導体装置の断面構造を示してお
り、図において、図31と同一符号は同一部分を示して
いる。
を用いたHEMTであり、酒石酸・リン酸・硫酸のいづ
れか1種以上および過酸化水素を含む溶液でリセスエッ
チングした後、塩酸でInPエッチングストッパ層6を
除去する工程なしに、InPエッチングストッパ層6上
にゲート電極8を形成したものである。
37の実施例による半導体装置の断面構造を示してお
り、図において、図33と同一符号は同一部分を示して
いる。
ISFETであるが、InPエッチングストッパ層6を
除去する工程を行わず、InPエッチングストッパ層6
上にゲート電極8を形成したものである。
38の実施例による半導体装置の断面構造を示してお
り、図において、図31と同一符号は同一部分を示して
いる。
を用いたMESFETであり、図31のn−AlGaA
s電子供給層16の代わりにn−GaAsチャネル層1
8を用いたものであり、塩酸でInPエッチングストッ
パ層6を除去する工程なしに、InPエッチングストッ
パ層6上にゲート電極8を形成したものである。
39の実施例による半導体装置の断面構造を示してお
り、図において、図35と同一符号は同一部分を示して
いる。
を用いたHEMTであり、塩酸でInPエッチングスト
ッパ層6を除去する工程なしに、InPエッチングスト
ッパ層6上にゲート電極8を形成したものである。
40の実施例による半導体装置の断面構造を示してお
り、図において、図41と同一符号は同一部分を示して
いる。
を用いたMISFETであり、図41のInPエッチン
グストッパ層6のうえにAlGaAs第2ショットキー
接合形成層130を形成し、その上に形成したInP第
2エッチングストッパ層12をリセスエッチのストッパ
層として使用し、このInP第2エッチングストッパ層
12上にゲート電極8を形成するようにしたものであ
る。
41の実施例による半導体装置の断面構造を示してお
り、図において、図41と同一符号は同一部分を示して
いる。
を用いたMISFETであり、図41のn−GaAsオ
ーミック形成層17の代わりにn−InGaAsオーミ
ック形成層7を用いたものである。
42の実施例による半導体装置の断面構造を示してお
り、図において、図42と同一符号は同一部分を示して
いる。
を用いたMESFETであり、図42のn−GaAsオ
ーミック形成層17の代わりにn−InGaAsオーミ
ック形成層7を用いたものである。
43の実施例による半導体装置の断面構造を示してお
り、図において、図31と同一符号は同一部分を示して
いる。
層6とn−GaAsオーミック形成層17との間にn−
AlGaAs第2ショットキー接合形成層20とInP
第2エッチングストッパ層12とを形成し、ゲート電極
8直下に相当する領域のInPエッチングストッパ層6
を除去してゲート電極8を形成したものである。
44の実施例による半導体装置の断面構造を示してお
り、図において、図33と同一符号は同一部分を示して
いる。
層6とn−GaAsオーミック形成層17との間にAl
GaAs第2ショットキー接合形成層130とInP第
2エッチングストッパ層12とを形成し、ゲート電極8
直下に相当する領域のInPエッチングストッパ層6を
除去してゲート電極8を形成したものである。
45の実施例による半導体装置の断面構造を示してお
り、図において、図31と同一符号は同一部分を示して
いる。
を有しているが、InPエッチングストッパ層6を除去
する工程を行わず、InPエッチングストッパ層6上に
ゲート電極8を形成したものである。
46の実施例による半導体装置の断面構造を示してお
り、図において、図33と同一符号は同一部分を示して
いる。
を有しているが、InPエッチングストッパ層6を除去
する工程を行わず、InPエッチングストッパ層6上に
ゲート電極8を形成したものである。
47の実施例による半導体装置の断面構造を示してお
り、この実施例は、図31および図40に相当する半導
体装置を組合せることにより、同一基板上に相異なるピ
ンチオフ電圧を有する2種類のトランジスタを形成した
装置を実現したものである。
48の実施例による半導体装置の断面構造を示してお
り、この実施例は図35および図39に相当する半導体
装置を組合せることにより、同一基板上に相異なるピン
チオフ電圧を有する2種類のトランジスタを形成した装
置を実現したものである。
49の実施例による半導体装置の断面構造を示してお
り、この実施例は図33および図41に相当する半導体
装置を組合せることにより、同一基板上に相異なるピン
チオフ電圧を有する2種類のトランジスタを形成した装
置を実現したものである。
50の実施例による半導体装置の断面構造を示してお
り、この実施例は図34および図42に相当する半導体
装置を組合せることにより、同一基板上に相異なるピン
チオフ電圧を有する2種類のトランジスタを形成した装
置を実現したものである。
51の実施例による半導体装置の断面構造を示してお
り、この実施例は図36および図43に相当する半導体
装置を組合せることにより、同一基板上に相異なるピン
チオフ電圧を有する2種類のトランジスタを形成した装
置を実現したものである。
52の実施例による半導体装置の断面構造を示してお
り、この実施例は図37および図44に相当する半導体
装置を組合せることにより、同一基板上に相異なるピン
チオフ電圧を有する2種類のトランジスタを形成した装
置を実現したものである。
53の実施例による半導体装置の断面構造を示してお
り、この実施例は図38および図45に相当する半導体
装置を組合せることにより、同一基板上に相異なるピン
チオフ電圧を有する2種類のトランジスタを形成した装
置を実現したものである。
54の実施例による半導体装置の断面構造を示してお
り、この実施例は、図46および図48に相当する半導
体装置を組合せることにより、同一基板上に相異なるピ
ンチオフ電圧を有する2種類のトランジスタを形成した
装置を実現したものである。
55の実施例による半導体装置の断面構造を示してお
り、この実施例は、図31および図46に相当する半導
体装置を組合せることにより、同一基板上に相異なるピ
ンチオフ電圧を有する2種類のトランジスタを形成した
装置を実現したものである。
56の実施例による半導体装置の断面構造を示してお
り、この実施例は、図36および図47に相当する半導
体装置を組合せることにより、同一基板上に相異なるピ
ンチオフ電圧を有する2種類のトランジスタを形成した
装置を実現したものである。
57の実施例による半導体装置の断面構造を示してお
り、この実施例は、図31および図48に相当する半導
体装置を組合せることにより、同一基板上に相異なるピ
ンチオフ電圧を有する2種類のトランジスタを形成した
装置を実現したものである。
58の実施例による半導体装置の断面構造を示してお
り、この実施例は、図36および図49に相当する半導
体装置を組合せることにより、同一基板上に相異なるピ
ンチオフ電圧を有する2種類のトランジスタを形成した
装置を実現したものである。
59の実施例による半導体装置の断面構造を示してお
り、この実施例は、図39および図46に相当する半導
体装置を組合せることにより、同一基板上に相異なるピ
ンチオフ電圧を有する2種類のトランジスタを形成した
装置を実現したものである。
60の実施例による半導体装置の断面構造を示してお
り、この実施例は、図43および図47に相当する半導
体装置を組合せることにより、同一基板上に相異なるピ
ンチオフ電圧を有する2種類のトランジスタを形成した
装置を実現したものである。
61の実施例による半導体装置の断面構造を示してお
り、この実施例は、図39および図48に相当する半導
体装置を組合せることにより、同一基板上に相異なるピ
ンチオフ電圧を有する2種類のトランジスタを形成した
装置を実現したものである。
62の実施例による半導体装置の断面構造を示してお
り、この実施例は、図43および図49に相当する半導
体装置を組合せることにより、同一基板上に相異なるピ
ンチオフ電圧を有する2種類のトランジスタを形成した
装置を実現したものである。
63の実施例による半導体装置の断面構造を示してお
り、この実施例は、図58の実施例のn−GaAsオー
ミック形成層17に代えて約50nmの厚さのn−Al
GaAsオーミック形成層21を用いることにより、同
一基板上に相異なるピンチオフ電圧を有する2種類のト
ランジスタを形成した装置を実現したものである。
64の実施例による半導体装置の断面構造を示してお
り、この実施例は、図64の実施例のn−GaAsオー
ミック形成層17に代えてn−AlGaAsオーミック
形成層21を用いることにより、同一基板上に相異なる
ピンチオフ電圧を有する2種類のトランジスタを形成し
た装置を実現したものである。
65の実施例による半導体装置の断面構造を示してお
り、この実施例は、GaAs基板を用いたHBTを示し
ており、GaAs基板14上にn−GaAsコレクタ層
110,p−GaAsベース層111,n−InPエッ
チングストッパ層102,n−AlGaAsエミッタ層
113,n+ −GaAsエミッタコンタクト層114を
順に堆積し、n−InPエッチングストッパ層102を
利用してp−GaAsベース層111のベース層の面出
しを行ない、n−GaAsコレクタ層110の面出しを
行なった後、各層に対しコレクタ電極105,ベース電
極106,エミッタ電極107を形成したもので、正確
に乙種半導体の表面でエッチングを終了でき、ベース面
出しエッチングに際してエッチング量のばらつきをなく
すことができ、素子の電気特性のばらつきを小さくでき
るという効果がある。
66の実施例による半導体装置の断面構造を示してお
り、この実施例は、図68に示したGaAs基板を用い
たHBTにおいて、n−InPエッチングストッパ層1
02をp−InPエッチングストッパ層115に変更し
たもので、n+ −GaAsエミッタコンタクト層11
4,n−AlGaAsエミッタ層113をエッチングし
た後、p−InPエッチングストッパ層115を除去せ
ずに、p−InPエッチングストッパ層115上にベー
ス電極106を形成するようにしたもので、正確に乙種
半導体の表面でエッチングを終了でき、リセスエッチン
グに際してエッチング量のばらつきをなくすことがで
き、素子の電気特性のばらつきを小さくできるという効
果がある。
置によれば、甲種半導体と乙種半導体の多層構造に対し
酒石酸・リン酸・硫酸のいづれか1種以上および過酸化
水素を含む溶液でエッチングを行うようにしたので、エ
ッチング深さのばらつきがなくなり、素子の電気特性の
ばらつきが小さくなる効果がある。
係る半導体装置によれば、基板側から順にInAlAs
/InP/InGaAsとなる層構造を有する電界効果
型トランジスタにおいて、ゲート電極直下に相当する部
分は除去されるInP層がエッチングストッパ層として
作用するので、エッチングの量が結晶構造により正確に
決定でき、電気的特性にばらつきのない半導体装置を得
ることができる効果がある。
装置によれば、基板側から順にInAlAs/InP/
InGaAsとなる層構造を有する電界効果型トランジ
スタにおいて、ゲート電極と接触するInP層がエッチ
ングストッパ層として作用するので、エッチングの量が
結晶構造により正確に決定でき、電気的特性にばらつき
のない半導体装置を得ることができる効果がある。
装置によれば、基板側から順にInAlAs/InP/
InAlAsとなる層構造を有する電界効果型トランジ
スタにおいて、ゲート電極直下に相当する部分は除去さ
れるInP層がエッチングストッパ層として作用するの
で、エッチングの量が結晶構造により正確に決定でき、
電気的特性にばらつきのない半導体装置を得ることがで
きる効果がある。
装置によれば、基板側から順にInAlAs/InP/
InAlAsとなる層構造を有する電界効果型トランジ
スタにおいて、ゲート電極と接触するInP層がエッチ
ングストッパ層として作用するので、エッチングの量が
結晶構造により正確に決定でき、電気的特性にばらつき
のない半導体装置を得ることができる効果がある。
装置によれば、本発明の第1の発明および第2の発明に
よる半導体装置を同一基板上に形成したので、電気的特
性にばらつきのない電界効果型トランジスタにより互い
にピンチオフ電圧が異なる2種類のトランジスタを同一
基板上に搭載した半導体装置を実現できる効果がある。
装置によれば、本発明の第3の発明および第4の発明に
よる半導体装置を同一基板上に形成したので、電気的特
性にばらつきのない電界効果型トランジスタにより互い
にピンチオフ電圧が異なる2種類のトランジスタを同一
基板上に搭載した半導体装置を実現できる効果がある。
装置によれば、本発明の第1の発明および第3の発明に
よる半導体装置を同一基板上に形成したので、電気的特
性にばらつきのない電界効果型トランジスタにより互い
にピンチオフ電圧が異なる2種類のトランジスタを同一
基板上に搭載した半導体装置を実現できる効果がある。
装置によれば、本発明の第1の発明および第4の発明に
よる半導体装置を同一基板上に形成したので、電気的特
性にばらつきのない電界効果型トランジスタにより互い
にピンチオフ電圧が異なる2種類のトランジスタを同一
基板上に搭載した半導体装置を実現できる効果がある。
装置によれば、本発明の第2の発明および第3の発明に
よる半導体装置を同一基板上に形成したので、電気的特
性にばらつきのない電界効果型トランジスタにより互い
にピンチオフ電圧が異なる2種類のトランジスタを同一
基板上に搭載した半導体装置を実現できる効果がある。
体装置によれば、本発明の第2の発明および第4の発明
による半導体装置を同一基板上に形成したので、電気的
特性にばらつきのない電界効果型トランジスタにより互
いにピンチオフ電圧が異なる2種類のトランジスタを同
一基板上に搭載した半導体装置を実現できる効果があ
る。
体装置によれば、基板側から順にInAlAs/InP
/InAlAsとなる同一の層構造を有する複数の電界
効果型トランジスタの下地に形成され、それぞれのゲー
ト電極直下に相当する部分は除去されるInP層がエッ
チングストッパ層として作用するので、エッチングの量
が結晶構造により正確に決定でき、電気的特性にばらつ
きのない電界効果型トランジスタにより互いにピンチオ
フ電圧が異なる2種類のトランジスタを同一基板上に搭
載した半導体装置を実現できる効果がある。
体装置によれば、基板側から順にInAlAs/InP
/InAlAsとなる同一の層構造を有する複数の電界
効果型トランジスタの下地に形成され、それぞれのゲー
ト電極とそれぞれ接触するInP層がエッチングストッ
パ層として作用するので、エッチングの量が結晶構造に
より正確に決定でき、電気的特性にばらつきのない電界
効果型トランジスタにより互いにピンチオフ電圧が異な
る2種類のトランジスタを同一基板上に搭載した半導体
装置を実現できる効果がある。
体装置によれば、基板側から順にInGaAs/InP
/InAlAsとなる層構造を有するヘテロ接合バイポ
ーラトランジスタにおいて、ベース電極直下に相当する
部分は除去されるInP層がエッチングストッパ層とし
て作用するので、エッチングの量が結晶構造により正確
に決定でき、電気的特性にばらつきのない半導体装置を
得ることができる効果がある。
体装置によれば、基板側から順にInGaAs/InP
/InAlAsとなる層構造を有するヘテロ接合バイポ
ーラトランジスタにおいて、ベース電極と接触するIn
P層がエッチングストッパ層として作用するので、エッ
チングの量が結晶構造により正確に決定でき、電気的特
性にばらつきのない半導体装置を実現できる効果があ
る。
体装置によれば、基板側から順にAlGaAs/InP
/GaAsもしくはAlGaAs/InP/InGaA
sまたはGaAs/InP/GaAsもしくはGaAs
/InP/InGaAsとなる層構造を有する電界効果
型トランジスタにおいて、ゲート電極直下に相当する部
分は除去されるInP層がエッチングストッパ層として
作用するので、エッチングの量が結晶構造により正確に
決定でき、電気的特性にばらつきのない半導体装置を実
現できる効果がある。
体装置によれば、基板側から順にAlGaAs/InP
/GaAsもしくはAlGaAs/InP/InGaA
sまたはGaAs/InP/GaAsもしくはGaAs
/InP/InGaAsとなる層構造を有する電界効果
型トランジスタにおいて、ゲート電極と接触するInP
層がエッチングストッパ層として作用するので、エッチ
ングの量が結晶構造により正確に決定でき、電気的特性
にばらつきのない半導体装置を実現できる効果がある。
体装置によれば、基板側から順にAlGaAs/InP
/AlGaAsとなる層構造を有する電界効果型トラン
ジスタにおいて、ゲート電極直下に相当する部分は除去
されるInP層がエッチングストッパ層として作用する
ので、エッチングの量が結晶構造により正確に決定で
き、電気的特性にばらつきのない半導体装置を実現でき
る効果がある。
体装置によれば、基板側から順にAlGaAs/InP
/AlGaAsとなる層構造を有する電界効果型トラン
ジスタにおいて、ゲート電極と接触するInP層がエッ
チングストッパ層として作用するので、エッチングの量
が結晶構造により正確に決定でき、電気的特性にばらつ
きのない半導体装置を実現できる効果がある。
体装置によれば、本発明の第15の発明および第16の
発明による半導体装置を同一基板上に形成したので、電
気的特性にばらつきのない電界効果型トランジスタによ
り互いにピンチオフ電圧が異なる2種類のトランジスタ
を同一基板上に搭載した半導体装置を実現できる効果が
ある。
体装置によれば、本発明の第17の発明および第18の
発明による半導体装置を同一基板上に形成したので、電
気的特性にばらつきのない電界効果型トランジスタによ
り互いにピンチオフ電圧が異なる2種類のトランジスタ
を同一基板上に搭載した半導体装置を実現できる効果が
ある。
体装置によれば、本発明の第15の発明および第17の
発明による半導体装置を同一基板上に形成したので、電
気的特性にばらつきのない電界効果型トランジスタによ
り互いにピンチオフ電圧が異なる2種類のトランジスタ
を同一基板上に搭載した半導体装置を実現できる効果が
ある。
体装置によれば、本発明の第15の発明および第18の
発明による半導体装置を同一基板上に形成したので、電
気的特性にばらつきのない電界効果型トランジスタによ
り互いにピンチオフ電圧が異なる2種類のトランジスタ
を同一基板上に搭載した半導体装置を実現できる効果が
ある。
体装置によれば、本発明の第16の発明および第17の
発明による半導体装置を同一基板上に形成したので、電
気的特性にばらつきのない電界効果型トランジスタによ
り互いにピンチオフ電圧が異なる2種類のトランジスタ
を同一基板上に搭載した半導体装置を実現できる効果が
ある。
体装置によれば、本発明の第16の発明および第18の
発明による半導体装置を同一基板上に形成したので、電
気的特性にばらつきのない電界効果型トランジスタによ
り互いにピンチオフ電圧が異なる2種類のトランジスタ
を同一基板上に搭載した半導体装置を実現できる効果が
ある。
体装置によれば、基板側から順にAlGaAs/InP
/AlGaAsとなる同一の層構造を有する複数の電界
効果型トランジスタの下地に形成され、それぞれのゲー
ト電極直下に相当する部分は除去されるInP層がエッ
チングストッパ層として作用するので、エッチングの量
が結晶構造により正確に決定でき、電気的特性にばらつ
きのない電界効果型トランジスタにより互いにピンチオ
フ電圧が異なる2種類のトランジスタを同一基板上に搭
載した半導体装置を実現できる効果がある。
体装置によれば、基板側から順にAlGaAs/InP
/AlGaAsとなる同一の層構造を有する複数の電界
効果型トランジスタの下地に形成され、それぞれのゲー
ト電極と接触するInP層がエッチングストッパ層とし
て作用するので、エッチングの量が結晶構造により正確
に決定でき、電気的特性にばらつきのない電界効果型ト
ランジスタにより互いにピンチオフ電圧が異なる2種類
のトランジスタを同一基板上に搭載した半導体装置を実
現できる効果がある。
体装置によれば、基板側から順にGaAs/InP/A
lGaAsとなる層構造を有するヘテロ接合バイポーラ
トランジスタにおいて、ベース電極直下に相当する部分
は除去されるInP層がエッチングストッパ層として作
用するので、エッチングの量が結晶構造により正確に決
定でき、電気的特性にばらつきのない半導体装置を実現
できる効果がある。
体装置によれば、基板側から順にGaAs/InP/A
lGaAsとなる層構造を有するヘテロ接合バイポーラ
トランジスタにおいて、ベース電極と接触するInP層
がエッチングストッパ層として作用するので、エッチン
グの量が結晶構造により正確に決定でき、電気的特性に
ばらつきのない半導体装置を実現できる効果がある。
例による半導体装置の断面構造を示す図である。
ある。
例による半導体装置の断面構造を示す図である。
例による半導体装置の断面構造を示す図である。
例による半導体装置の断面構造を示す図である。
例による半導体装置の断面構造を示す図である。
例による半導体装置の断面構造を示す図である。
例による半導体装置の断面構造を示す図である。
例による半導体装置の断面構造を示す図である。
実施例による半導体装置の断面構造を示す図である。
の実施例による半導体装置の断面構造を示す図である。
の実施例による半導体装置の断面構造を示す図である。
の実施例による半導体装置の断面構造を示す図である。
の実施例による半導体装置の断面構造を示す図である。
の実施例による半導体装置の断面図である。
の実施例による半導体装置の断面図である。
の実施例による半導体装置の断面図である。
の実施例による半導体装置の断面図である。
の実施例による半導体装置の断面図である。
の実施例による半導体装置の断面図である。
の実施例による半導体装置の断面図である。
の実施例による半導体装置の断面図である。
の実施例による半導体装置の断面図である。
3の実施例による半導体装置の断面図である。
4の実施例による半導体装置の断面図である。
5の実施例による半導体装置の断面図である。
6の実施例による半導体装置の断面図である。
面図である。
7の実施例による半導体装置の断面構造を示す図であ
る。
8の実施例による半導体装置の断面構造を示す図であ
る。
9の実施例による半導体装置の断面構造を示す図であ
る。
面図である。
0の実施例による半導体装置の断面構造を示す図であ
る。
1の実施例による半導体装置の断面構造を示す図であ
る。
2の実施例による半導体装置の断面構造を示す図であ
る。
3の実施例による半導体装置の断面構造を示す図であ
る。
4の実施例による半導体装置の断面構造を示す図であ
る。
5の実施例による半導体装置の断面構造を示す図であ
る。
9の実施例による半導体装置の断面構造を示す図であ
る。
6の実施例による半導体装置の断面構造を示す図であ
る。
7の実施例による半導体装置の断面構造を示す図であ
る。
8の実施例による半導体装置の断面構造を示す図であ
る。
0の実施例による半導体装置の断面構造を示す図であ
る。
1の実施例による半導体装置の断面構造を示す図であ
る。
2の実施例による半導体装置の断面構造を示す図であ
る。
3の実施例による半導体装置の断面構造を示す図であ
る。
4の実施例による半導体装置の断面構造を示す図であ
る。
5の実施例による半導体装置の断面構造を示す図であ
る。
6の実施例による半導体装置の断面構造を示す図であ
る。
7の実施例による半導体装置の断面構造を示す図であ
る。
8の実施例による半導体装置の断面構造を示す図であ
る。
9の実施例による半導体装置の断面構造を示す図であ
る。
0の実施例による半導体装置の断面構造を示す図であ
る。
1の実施例による半導体装置の断面構造を示す図であ
る。
2の実施例による半導体装置の断面構造を示す図であ
る。
3の実施例による半導体装置の断面構造を示す図であ
る。
4の実施例による半導体装置の断面構造を示す図であ
る。
5の実施例による半導体装置の断面構造を示す図であ
る。
6の実施例による半導体装置の断面構造を示す図であ
る。
7の実施例による半導体装置の断面構造を示す図であ
る。
8の実施例による半導体装置の断面構造を示す図であ
る。
9の実施例による半導体装置の断面構造を示す図であ
る。
0の実施例による半導体装置の断面構造を示す図であ
る。
1の実施例による半導体装置の断面構造を示す図であ
る。
2の実施例による半導体装置の断面構造を示す図であ
る。
3の実施例による半導体装置の断面構造を示す図であ
る。
4の実施例による半導体装置の断面構造を示す図であ
る。
5の実施例による半導体装置の断面構造を示す図であ
る。
6の実施例による半導体装置の断面構造を示す図であ
る。
ッチングレートを示す図である。
を示す断面図である。
示す断面図である。
ETを示す断面図である。
Tを示す断面図である。
FETを示す断面図である。
FETを示す断面図である。
示す断面図である。
示す断面図である。
Claims (28)
- 【請求項1】 基板の一平面上に形成したIII −V族化
合物半導体からなる電界効果型トランジスタにおいて、 構造の一部に基板側から順にInAlAs/InP/I
nGaAsとなる層構造を含み、ゲート電極がこのIn
AlAs層に接触して形成されており、しかもこの接触
面を延長した面がInAlAs/InPの境界面と一致
することを特徴とする半導体装置。 - 【請求項2】 基板の一平面上に形成したIII −V族化
合物半導体からなる電界効果型トランジスタにおいて、 構造の一部に基板側から順にInAlAs/InP/I
nGaAsとなる層構造を含み、ゲート電極がこのIn
P層に接触して形成されており、しかもこの接触面を延
長した面がInP/InGaAsの境界面と一致するこ
とを特徴とする半導体装置。 - 【請求項3】 基板の一平面上に形成したIII −V族化
合物半導体からなる電界効果型トランジスタにおいて、 構造の一部に基板側から順にInAlAs/InP/I
nAlAsとなる層構造を含み、ゲート電極がこの基板
側のInAlAs層に接触して形成されており、しかも
この接触面を延長した面がInAlAs/InPの境界
面と一致することを特徴とする半導体装置。 - 【請求項4】 基板の一平面上に形成したIII −V族化
合物半導体からなる電界効果型トランジスタにおいて、 構造の一部に基板側から順にInAlAs/InP/I
nAlAsとなる層構造を含み、ゲート電極がこのIn
P層に接触して形成されており、しかもこの接触面を延
長した面がInP/InAlAsの境界面と一致するこ
とを特徴とする半導体装置。 - 【請求項5】 請求項1および請求項2記載の半導体装
置を同一基板上に形成してなることを特徴とする半導体
装置。 - 【請求項6】 請求項3および請求項4記載の半導体装
置を同一基板上に形成してなることを特徴とする半導体
装置。 - 【請求項7】 請求項1および請求項3記載の半導体装
置を同一基板上に形成してなることを特徴とする半導体
装置。 - 【請求項8】 請求項1および請求項4記載の半導体装
置を同一基板上に形成してなることを特徴とする半導体
装置。 - 【請求項9】 請求項2および請求項3記載の半導体装
置を同一基板上に形成してなることを特徴とする半導体
装置。 - 【請求項10】 請求項2および請求項4記載の半導体
装置を同一基板上に形成してなることを特徴とする半導
体装置。 - 【請求項11】 基板の一平面上に形成したIII −V族
化合物半導体からなり、構造の一部に基板側から順にI
nAlAs/InP/InAlAsとなる層構造を二組
以上含み、この各々の組に属する基板側のInAlAs
層にゲート電極が接触して形成されており、しかもこの
接触面を延長した仮想面が各々の組に属するInAlA
s/InPの境界面と一致する電界効果型トランジスタ
を含むことを特徴とする半導体装置。 - 【請求項12】 基板の一平面上に形成したIII −V族
化合物半導体からなり、構造の一部に基板側から順にI
nAlAs/InP/InAlAsとなる層構造を二組
以上含み、この各々の組に属する基板側のInP層にゲ
ート電極が接触して形成されており、しかもこの接触面
を延長した仮想面が各々の組に属するInP/InAl
Asの境界面と一致する電界効果型トランジスタを含む
ことを特徴とする半導体装置。 - 【請求項13】 基板の一平面上に形成したIII −V族
化合物半導体からなるヘテロ接合バイポーラトランジス
タにおいて、 構造の一部に基板側から順にInGaAs/InP/I
nAlAsとなる層構造を含み、ベース電極がこのIn
GaAs層に接触して形成されており、しかもこの接触
面を延長した面がInGaAs/InPの境界面と一致
することを特徴とする半導体装置。 - 【請求項14】 基板の一平面上に形成したIII −V族
化合物半導体からなるヘテロ接合バイポーラトランジス
タにおいて、 構造の一部に基板側から順にInGaAs/InP/I
nAlAsとなる層構造を含み、ベース電極がこのIn
P層に接触して形成されており、しかもこの接触面を延
長した仮想面がInP/InAlAsの境界面と一致す
ることを特徴とする半導体装置。 - 【請求項15】 基板の一平面上に形成したIII −V族
化合物半導体からなる電界効果型トランジスタにおい
て、 構造の一部に基板側から順にAlGaAs/InP/G
aAsもしくはAlGaAs/InP/InGaAsま
たはGaAs/InP/GaAsもしくはGaAs/I
nP/InGaAsとなる層構造を含み、ゲート電極が
このAlGaAs層または基板側のGaAs層に接触し
て形成されており、しかもこの接触面を延長した面がA
lGaAs/InPまたはGaAs/InPの境界面と
一致することを特徴とする半導体装置。 - 【請求項16】 基板の一平面上に形成したIII −V族
化合物半導体からなる電界効果型トランジスタにおい
て、 構造の一部に基板側から順にAlGaAs/InP/G
aAsもしくはAlGaAs/InP/InGaAsま
たはGaAs/InP/GaAsもしくはGaAs/I
nP/InGaAsとなる層構造を含み、ゲート電極が
このInP層に接触して形成されており、しかもこの接
触面を延長した面がInP/GaAsまたはInP/I
nGaAsの境界面と一致することを特徴とする半導体
装置。 - 【請求項17】 基板の一平面上に形成したIII −V族
化合物半導体からなる電界効果型トランジスタにおい
て、 構造の一部に基板側から順にAlGaAs/InP/A
lGaAsとなる層構造を含み、ゲート電極がこの基板
側のAlGaAs層に接触して形成されており、しかも
この接触面を延長した面がAlGaAs/InPの境界
面と一致することを特徴とする半導体装置。 - 【請求項18】 基板の一平面上に形成したIII −V族
化合物半導体からなる電界効果型トランジスタにおい
て、 構造の一部に基板側から順にAlGaAs/InP/A
lGaAsとなる層構造を含み、ゲート電極がこのIn
P層に接触して形成されており、しかもこの接触面を延
長した面がInP/AlGaAsの境界面と一致するこ
とを特徴とする半導体装置。 - 【請求項19】 請求項15および請求項16記載の半
導体装置を同一基板上に形成してなることを特徴とする
半導体装置。 - 【請求項20】 請求項17および請求項18記載の半
導体装置を同一基板上に形成してなることを特徴とする
半導体装置。 - 【請求項21】 請求項15および請求項17記載の半
導体装置を同一基板上に形成してなることを特徴とする
半導体装置。 - 【請求項22】 請求項15および請求項18記載の半
導体装置を同一基板上に形成してなることを特徴とする
半導体装置。 - 【請求項23】 請求項16および請求項17記載の半
導体装置を同一基板上に形成してなることを特徴とする
半導体装置。 - 【請求項24】 請求項16および請求項18記載の半
導体装置を同一基板上に形成してなることを特徴とする
半導体装置。 - 【請求項25】 基板の一平面上に形成したIII −V族
化合物半導体からなり、構造の一部に基板側から順にA
lGaAs/InP/AlGaAsとなる層構造を二組
以上含み、この各々の組に属する基板側のAlGaAs
層にゲート電極が接触して形成されており、しかもこの
接触面を延長した面が各々の組に属するAlGaAs/
InPの境界面と一致する電界効果型トランジスタを含
むことを特徴とする半導体装置。 - 【請求項26】 基板の一平面上に形成したIII −V族
化合物半導体からなり、構造の一部に基板側から順にA
lGaAs/InP/AlGaAsとなる層構造を二組
以上含み、この各々の組に属するInP層にゲート電極
が接触して形成されており、しかもこの接触面を延長し
た仮想面が各々の組に属するInP/AlGaAsの境
界と一致する電界効果型トランジスタを含むことを特徴
とする半導体装置。 - 【請求項27】 基板の一平面上に形成したIII −V族
化合物半導体からなるヘテロ接合バイポーラトランジス
タにおいて、 構造の一部に基板側から順にGaAs/InP/AlG
aAsとなる層構造を含み、ベース電極がこのGaAs
層に接触して形成されており、しかもこの接触面を延長
した面がGaAs/InPの境界面と一致することを特
徴とする半導体装置。 - 【請求項28】 基板の一平面上に形成したIII −V族
化合物半導体からなるヘテロ接合バイポーラトランジス
タにおいて、 構造の一部に基板側から順にGaAs/InP/AlG
aAsとなる層構造を含み、ベース電極がこのInP層
に接触して形成されており、しかもこの接触面を延長し
た面がInP/AlGaAsの境界面と一致することを
特徴とする半導体装置。
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