DE69326262T2 - Verbindungshalbleiterbauelemente - Google Patents

Verbindungshalbleiterbauelemente

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Description

    Gebiet der Erfindung
  • Die vorliegende Erfindung bezieht sich auf III-V-Verbindungshalbleiteranordnungen und insbesondere auf Feldeffekttransistoren, welche III-V-Verbindungshalbleiter aufweisen.
    • Hintergrund der Erfindung
  • Bei Feldeffekttransistoren (hiernach als FET's bezeichnet) wird der Strom, welcher zwischen Source- und Drainelektroden fließt, durch eine an eine Gateelektrode angelegte Spannung gesteuert, d. h. es wird ein der Gateelektrode angelegtes Eingangssignal verstärkt, und es wird ein Strom, der dem verstärkten Signal äquivalent ist, an der Drainelektrode ausgegeben. Ein FET, in welchem sich Elektronen mit einer hohen Beweglichkeit durch eine zweidimensionale Elektronengasschicht bewegen, wird als Transistor mit hoher Elektronenbeweglichkeit bezeichnet (hiernach als HEMT (high electron mobility transistor), und der HEMT arbeitet in einem Gebiet einer hohen Frequenz von 40 GHz oder mehr. Obwohl der HEMT einen Nachteil bezüglich seiner niedrigen Gateverbindungsdurchbruchspannung besitzt, erzielt ein HEMT mit einer Aussparungsstruktur eine Gateverbindungsdurchbruchspannung einer Größe wie eine Siliziumanordnung.
  • Die JP-A-01166573 offenbart einen Transistor mit hoher Elektronenbeweglichkeit (HEMT), bei welchem ein Feldeffekttransistor einschließlich einer geschichteten Struktur von III-V-Verbindungshalbleiterschichten verwendet wird. Die Struktur besteht aus einer InAlAs-Schicht, einer InP- Schicht und einer InGaAs-Schicht, welche in dieser Reihen folge auf eine GaInAs-Schicht geschichtet sind. Eine Gateaussparung durchdringt sowohl die InGaAs-Schicht als auch die InP-Schicht.
  • Die JP-A-02295135 offenbart eine weitere Transistorstruktur, welche zwei Feldeffekttransistoren aufweist, wobei ein FET ebenfalls eine geschichtete Struktur einer InAlAs-Schicht, einer InP-Schicht und einer InGaAs-Schicht aufweist, welche in dieser Reihenfolge auf eine InGaAs- Schicht geschichtet sind. Jedoch durchdringt ebenfalls bei dieser Druckschrift die Gateaussparung sowohl die InGaAs- Schicht als auch die InP-Schicht, wodurch die InAlAs- Schicht bloßgelegt wird.
  • Fig. 27 zeigt eine Querschnittsansicht, welche einen herkömmlichen HEMT veranschaulicht, bei dem ein InP- Substrat verwendet wird. Entsprechend der Figur bezeichnet Bezugszeichen 1 ein InP-Substrat. Eine InAlAs-Pufferschicht 2, eine InGaAs-Kanalschicht 3, eine n-Typ InAlAs-Elektronenzuführungsschicht 4, eine InAlAs-Schottkyverbindungsbildungsschicht 5 und eine ohmsche n-Typ InGaAs-Kontaktschicht 7 sind aufeinanderfolgend auf dem InP-Substrat 1 angeordnet. Eine Gateaussparung durchdringt die ohmsche n-Typ InGaAs-Kontaktschicht 7 und reicht in die InAlAs-Schottkyverbindungsbildungsschicht 5, und eine Gateelektrode 8 ist in der Aussprarung angeordnet. Eine Sourceelektrode 9 und eine Drainelektrode 10 sind auf der ohmschen n-Typ InGaAs- Kontaktschicht 7 voneinander getrennt angeordnet. In diesem HEMT fließt Strom durch die InGaAs-Kanalschicht 3 zwischen den Source- und Drainelektroden. Dieser Strom wird hiernach als Drainstrom bezeichnet.
  • Fig. 29 zeigt eine Querschnittsansicht eines herkömmlichen MISFET's (Metal Insulator Semiconductor FET), bei welchem ein InP-Substrat verwendet wird. Entsprechend der Figur bezeichnet Bezugszeichen 1 ein InP-Substrat. Eine InAlAs-Pufferschicht 2, eine n-Typ InGaAs-Kanalschicht 13, eine InAlAs-Schottkyverbindungsbildungsschicht 5 und eine ohmsche n-Typ InGaAs-Kontaktschicht 7 sind aufeinanderfolgend auf dem InP-Substrat 1 angeordnet. Eine Gateaussparung durchdringt die ohmsche n-Typ InGaAs-Kontaktschicht 7 und reicht in die InAlAs-Schottkyverbindungsbildungsschicht 5, und eine Gateelektrode 8 ist in der Aussparung angeordnet. Eine Sourceelektrode 9 und eine Drainelektrode 10 sind auf der ohmschen n-Typ InGaAs-Kontaktschicht 7 voneinander getrennt angeordnet. In diesem MISFET fließt ein Drainstrom durch die n-Typ InGaAs-Kanalschicht 13.
  • Fig. 30 zeigt eine Querschnittsansicht, welche einen herkömmlichen HEMT veranschaulicht, bei welchem ein GaAs- Substrat verwendet wird. Entsprechend der Figur bezeichnet Bezugszeichen 14 ein GaAs-Substrat. Eine GaAs-Pufferschicht 15, eine n-Typ AlGaAs-Elektronenzuführungsschicht 16, eine ohmsche n-Typ GaAs-Kontaktschicht 13 sind aufeinanderfolgend auf dem GaAs-Substrat 14 angeordnet. Eine Sourceelektrode 9 und eine Drainelektrode 10 sind auf der ohmschen n- Typ GaAs-Kontaktschicht 17 voneinander getrennt angeordnet. In diesem HEMT fließt ein Drainstrom durch die GaAs-Pufferschicht 15 in der Nähe der Grenze zwischen der Pufferschicht 15 und der n-Typ AlGaAs-Elektronenzuführungsschicht 16.
  • Fig. 31 zeigt eine Querschnittsansicht, welche einen herkömmlichen MISFET veranschaulicht, bei welchem ein GaAs- Substrat verwendet wird. Entsprechend der Figur bezeichnet Bezugszeichen 14 ein GaAs-Substrat. Eine GaAs-Pufferschicht 15, eine n-Typ GaAs-Kanalschicht 18, eine AlGaAs-Schottkyverbindungsbildungsschicht 19 und eine ohmsche n-Typ GaAs- Kontaktschicht 17 sind aufeinanderfolgend auf dem GaAs- Substrat 14 angeordnet. Eine Gateaussparung durchdringt die ohmsche n-Typ GaAs-Kontaktschicht 17 und reicht in die AlGaAs-Schottkyverbindungsbildungsschicht 19, und eine Gateelektrode 8 ist in der Ausparung angeordnet. Eine Sourceelektrode 9 und eine Drainelektrode 10 sind auf der ohmschen n-Typ GaAs-Kontaktschicht 17 voneinander getrennt angeordnet. In diesem MISFET fließt ein Drainstrom durch die n-Typ GaAs-Kanalschicht 18.
  • Fig. 32 zeigt eine Querschnittsansicht, welche einen herkömmlichen MESFET (Metal Semiconductor FET) veranschaulicht, bei welchem ein GaAs-Substrat verwendet wird. Entsprechend der Figur bezeichnet Bezugszeichen 14 ein GaAs- Substrat. Eine GaAs-Pufferschicht 15, eine n-Typ GaAs-Kanalschicht 18, eine ohmsche n-Typ GaAs-Kontaktschicht 17 sind aufeinanderfolgend auf dem GaAs-Substrat 14 angeordnet. Eine Gateaussparung durchdringt die ohmsche n-Typ GaAs-Kontaktschicht und reicht in die n-Typ GaAs-Kanalschicht 18, und eine Gateelektrode 8 ist in der Aussparung angeordnet. Eine Sourceelektrode 9 und eine Draineelektrode 10 sind auf der ohmschen n-Typ GaAs-Kontaktschicht 17 voneinander getrennt angeordnet. In diesem MESFET fließt ein Drainstrom durch die n-Typ GaAs-Kanalschicht 18.
  • Fig. 28(a)-28(c) veranschaulichen ein Verfahren zur Herstellung des in Fig. 27 dargestellten HEMT's auf dem InP-Substrat.
  • Zu Beginn läßt man auf dem InP-Substrat 1 die InAlAs- Pufferschicht 2, die InGaAs-Kanalschicht 3, die n-Typ InAlAs-Elektronenzuführungsschicht 4, die InAlAs-Schottkyverbindungsbildungsschicht 5 und die ohmsche n-Typ InGaAs- Kontaktschicht 7 aufeinanderfolgend durch ein Kristallaufwachsverfahren aufwachsen (Fig. 28(a)). Danach werden werden die Source- und Drainelektroden 9 und 10 auf der ohmschen n-Typ InGaAs-Kontaktschicht 7 unter Verwendung einer Aufdampfung und einer Ablösung gebildet (Fig. 28(b)). Danach wird ein Fotoresist auf der gesamten Oberfläche aufgetragen und strukturiert, um eine Fotoresistmaske 50 zu bilden. Danach werden Teile der ohmschen n-Typ InGaAs-Kontaktschicht 7 und der InAlAs-Schottkyverbindungsbildungsschicht unter Verwendung der Fotoresistmaske 50 weggeätzt, wodurch die Gateaussparung gebildet wird (Fig. 28(c)). Danach wird ein Gatemetall auf der Oberfläche aufgetragen, und es werden die Fotoresistmaske 50 und überlappende Teile des Gatemetalls durch Ablösen entfernt, um die Gateelektrode 8 zu bilden, wodurch sich der HEMT von Fig. 27 ergibt.
  • Bei den oben beschriebenen FET's beeinflusst die Länge des Kanals, durch welchen der Strom von dem Source zu dem Drain fließt, stark die elektrische Charakteristik des FET's, und die Kanallänge wird durch die Tiefe der Gateaussparung bestimmt. Da die Tiefe der Gateaussparung üblicherweise aus der Ätzgeschwindigkeit und der Ätzzeit berechnet wird, rufen Änderungen der Ätzzeit direkt Änderungen der Transistorcharakteristik hervor.
    • Kurzfassung der Erfindung
  • Aufgabe der vorliegenden Erfindung ist es einen Feldeffekttransistor mit einer verbesserten und gleichförmigen elektrischen Charakteristik bereitzustellen.
  • Die Lösung der vorliegenden Erfindung erfolgt durch die in Ansprüchen 1, 2 und 4 angezeigten Merkmale.
  • Die Vorteile der Erfindung werden ersichtlich und ergeben sich für den Fachmann aus der folgenden Beschreibung in Verbindung mit den zugehörigen Figuren.
    • Kurze Beschreibung der Figuren
  • Fig. 1 zeigt eine Querschnittsansicht, welche eine Halbleiteranordnung eines Beispiels darstellt, das nicht ein Teil der vorliegenden Erfindung bildet;
  • Fig. 2(a)-2(d) zeigen Querschnittsansichten, welche ein Verfahren zur Herstellung der Halbleiteranordnung von Fig. 1 veranschaulichen;
  • Fig. 3 zeigt eine Querschnittsansicht, welche eine Halbleiteranordnung eines weiteren Beispiels veranschaulicht, das nicht ein Teil der vorliegenden Erfindung bildet;
  • Fig. 4 zeigt eine Querschnittsansicht, welche eine Halbleiteranordnung eines weiteren Beispiels veranschaulicht, das nicht ein Teil der vorliegenden Erfindung bildet;
  • Fig. 5 zeigt eine Querschnittsansicht, welche eine Halbleiteranordnung einer ersten Ausführungsform der vorliegenden Erfindung veranschaulicht;
  • Fig. 6 zeigt eine Querschnittsansicht, welche eine Halbleiteranordnung einer zweiten Ausführungsform der vorliegenden Erfindung veranschaulicht;
  • Fig. 7 zeigt eine Querschnittsansicht, welche eine Halbleiteranordnung einer dritten Ausführungsform der vorliegenden Erfindung veranschaulicht;
  • Fig. 8 zeigt eine Querschnittsansicht, welche eine Halbleiteranordnung eines weiteren Beispiels veranschaulicht, das nicht ein Teil der vorliegenden Erfindung bildet;
  • Fig. 9 zeigt eine Querschnittsansicht, welche eine Halbleiteranordnung eines weiteren Beispiels veranschaulicht, das nicht ein Teil der vorliegenden Erfindung bildet;
  • Fig. 10 zeigt eine Querschnittsansicht, welche eine Halbleiteranordnung einer fünften Ausführungsform der vorliegenden Erfindung veranschaulicht;
  • Fig. 11 zeigt eine Querschnittsansicht, welche eine Halbleiteranordnung eines weiteren Beispiels veranschaulicht, das nicht ein Teil der vorliegenden Erfindung bildet;
  • Fig. 12 zeigt eine Querschnittsansicht, welche eine Halbleiteranordnung einer vierten Ausführungsform der vorliegenden Erfindung veranschaulicht;
  • Fig. 13 zeigt eine Querschnittsansicht, welche eine Halbleiteranordnung einer sechsten Ausführungsform der vorliegenden Erfindung veranschaulicht;
  • Fig. 14 zeigt eine Querschnittsansicht, welche eine Halbleiteranordnung einer siebenten Ausführungsform der vorliegenden Erfindung veranschaulicht;
  • Fig. 15 zeigt eine Querschnittsansicht, welche eine Halbleiteranordnung einer achten Ausführungsform der vorliegenden Erfindung veranschaulicht;
  • Fig. 16 zeigt eine Querschnittsansicht, welche eine Halbleiteranordnung einer neunten Ausführungsform der vorliegenden Erfindung veranschaulicht;
  • Fig. 17 zeigt eine Querschnittsansicht, welche eine Halbleiteranordnung einer zehnten Ausführungsform der vorliegenden Erfindung veranschaulicht;
  • Fig. 18 zeigt eine Querschnittsansicht, welche eine Halbleiteranordnung einer elften Ausführungsform der vorliegenden Erfindung veranschaulicht;
  • Fig. 19 zeigt eine Querschnittsansicht, welche eine Halbleiteranordnung einer zwölften Ausführungsform der vorliegenden Erfindung veranschaulicht;
  • Fig. 20 zeigt eine Querschnittsansicht, welche eine Halbleiteranordnung eines weiteren Beispiels veranschaulicht, das nicht ein Teil der vorliegenden Erfindung bildet;
  • Fig. 21 zeigt eine Querschnittsansicht, welche eine Halbleiteranordnung einer dreizehnten Ausführungsform der vorliegenden Erfindung veranschaulicht;
  • Fig. 22 zeigt eine Querschnittsansicht, welche eine Halbleiteranordnung einer vierzehnten Ausführungsform der vorliegenden Erfindung veranschaulicht;
  • Fig. 23" zeigt eine Querschnittsansicht, welche eine Halbleiteranordnung einer fünfzehnten Ausführungsform der vorliegenden Erfindung veranschaulicht;
  • Fig. 24 zeigt eine Querschnittsansicht, welche eine Halbleiteranordnung eines Beispiels veranschaulicht, das nicht ein Teil der vorliegenden Erfindung bildet;
  • Fig. 25 zeigt eine Querschnittsansicht, welche eine Halbleiteranordnung einer sechszehnten Ausführungsform der vorliegenden Erfindung veranschaulicht;
  • Fig. 26(a)-26(c) zeigen Diagramme, welche Ätzprofile verschiedener Ätzmittel veranschaulichen;
  • Fig. 27 zeigt eine Querschnittsansicht, welche einen HEMT nach dem Stand der Technik veranschaulicht, bei welchem ein InP-Substrat verwendet wird;
  • Fig. 28(a)-28(c) zeigen Querschnittsansichten, welche ein Verfahren zur Herstellung des HEMT's von Fig. 27 veranschaulicht;
  • Fig. 29 zeigt eine Querschnittsansicht, welche einen MISFET nach dem Stand der Technik veranschaulicht, bei welchem ein InP-Substrat verwendet wird;
  • Fig. 30 zeigt eine Querschnittsansicht, welche einen HEMT nach dem Stand der Technik veranschaulicht, bei welchem ein GaAs-Substrat verwendet wird;
  • Fig. 31 zeigt eine Querschnittsansicht, welche einen MISFET nach dem Stand der Technik veranschaulicht, bei welchem ein GaAs-Substrat verwendet wird;
  • Fig. 32 zeigt eine Querschnittsansicht, bei welcher ein MESFET nach "dem Stand der Technik veranschaulicht, bei welchem ein GaAs-Substrat verwendet wird.
    • Detaillierte Beschreibung der bevorzugten Ausführungsformen
  • Fig. 1 zeigt eine Querschnittsansicht, welche einen HEMT, bei welchem ein InP-Substrat verwendet wird, eines Beispiel veranschaulicht, welches nicht ein Teil der vorliegenden Erfindung Erfindung bildet. Entsprechend der Figur bezeichnet Bezugszeichen 1 ein InP-Substrat. Eine InAlAs-Pufferschicht 2, eine InGaAs-Kanalschicht 3, eine n- Typ InAlAs-Elektronenzuführungsschicht 4 und eine InAlAs- Schottkyverbindungsbildungsschicht 5 sind auf dem InP- Substrat 1 angeordnet. Eine Gateelektrode 8 ist auf der InAlAs-Schottkyverbindungsbildungsschicht 5 angeordnet. InP Ätzstoppschichten 6 sind auf der InAlAs-Schottkyverbindungsbildungsschicht 5 an gegenüberliegenden Seiten der Gateelektrode 8 angeordnet. Ohmsche n-Typ InGaAs-Kontaktschichten 7 sind auf den InP-Ätzstoppschichten 6 angeordnet. Eine Sourceelektrode 9 und eine Drainelektrode 10 sind auf den ohmschen n-Typ InGaAs-Kontaktschichten 7 getrennt voneinander angeordnet.
  • In Figuren (2a)-2(d) ist ein Verfahren zur Herstellung des HEMT's veranschaulicht.
  • Zu Beginn läßt man auf dem InP-Substrat 1 die In0,52Al0,48As-Pufferschicht 2 auf eine Dicke von etwa 300 nm, die In0,53Ga0,47As-Kanalschicht auf eine Dicke von etwa 50 nm, die InAlAs-Elektronenzuführungsschicht 4 auf eine Dicke von etwa 15 nm mit einer Dotierungskonzentration von etwa 4 · 10 cm, die InAlAs-Schottkyverbindungsbildungsschicht 5 auf eine Dicke von etwa 20 nm, die InP-Ätzstoppschicht 6 auf eine Dicke von etwa Snm, die ohmsche n- Typ In0,52Ga0,48As-Kontaktschicht 7 auf eine Dicke von etwa 50 nm mit einer Dotierungskonzentration von etwa 4 · 10¹&sup8; cm&supmin;³ (Figur (2(a)) aufwachsen. Vorzugsweise läßt man diese Schichten durch MBE (Molecular Beam Epitaxy) oder durch MOCVD (Metal Organic Chemical Vapor Deposition) aufwachsen. Danach werden Source- und Drainelektroden 9 und 10 auf eine Dicke von etwa 100 nm auf der ohmschen n-Typ InGaAs- Kontaktschicht 7 durch Aufdampfung und Ablösen gebildet. Vorzugsweise weisen die Source- und Drainelektroden Au/Ge/Ni auf, wobei Au sich im Kontakt mit der ohmschen Kontaktschicht 7 befindet (Fig. 2(b)).
  • Danach wird ein Fotoresist auf der Oberfläche aufgetragen und strukturiert, um eine Fotoresistmaske 50 zu bilden, worauf ein Ätzen der Aussparung unter Verwendung der Fotoresistmaske 50 folgt. Das Ätzen der Aussparung wird bei 20 bis 25ºC unter Verwendung eines Ätzmittels einer Mischung aus Wasserstoffperoxidwasser und wenigstens eines Stoffes durchgeführt, welcher aus Wein- bzw. Traubensäure, Phosphorsäure und Schwefelsäure ausgewählt wird, wobei die Mischung einem Verhältnis von 1 : 50 entspricht. Während des Ätzens ätzt dieses Ätzmittel InGaAs als III-V-Verbindungshalbleiter, welcher As als Hauptbestandteil eines Elements der Gruppe V enthält, es ätzt jedoch nicht InP als III-V- Verbindungshalbleiter, welcher P als Hauptbestandteil eines Elements der Gruppe V enthält, so dass das Ätzen automatisch stoppt, wenn der Boden der Aussparung die InP-Ätzstoppschicht 6 erreicht (Fig. 2(c)). Die oben beschriebenen Ätzbedingungen gelten gemeinsam für alle Ausführungsformen der vorliegenden Erfindung.
  • Fig. 26(a)-26(c) veranschaulichen Ätzraten der oben beschriebenen drei Arten von Ätzmitteln auf die InGaAs- Schicht einer Dicke von etwa 0,2 um, die auf dem InP- Substrat aufgewachsen ist. Welches Ätzmittel auch immer verwendet wird, es ist wie in den Figuren dargestellt möglich das Ätzen genau zu stoppen, wenn die Tiefe der Aussparung 0,2 um erreicht.
  • Nach dem Aussparungsätzen wird die an dem Boden der Aussparung blossgelegte InP-Ätzstoppschicht 6 unter Verwendung von Salzsäure wie in Fig. 2(d) dargestellt weggeätzt. Es ist bekannt, dass Salzsäure InP ätzt, jedoch nicht InAlAs ätzt.
  • Danach wird ein Gatemetall wie Aluminium auf die gesamte Oberfläche auf eine Dicke von etwa 400 nm aufgetragen, und es werden die Fotoresistmaske 50 und die überlappenden Teile des Gatemetalls durch Ablösen entfernt, wodurch eine Gateelektrode gebildet wird, die sich in Kontakt mit der InAlAs-Schottkyverbindungsbildungsschicht 5 befindet. Somit ist der in Fig. 1 dargestellte HEMT fertiggestellt.
  • Entsprechend diesem Beispiel, welches nicht ein Teil der vorliegenden Erfindung bildet, werden die InGaAs- und InAlAs-Schichten als III-V-Verbindungshalbleiterschichten (hiernach als erste Verbindungshalbleiterschichten bezeichnet), welche As als Hauptbestandteil eines Elements der Gruppe V enthalten, und die InP-Schicht als III-V-Verbindungshalbleiterschicht (hiernach als zweiter Verbindungshalbleiter bezeichnet), welche P als Hauptbestandteil eines Elements der Gruppe V enthält, aufgeschichtet, und es wird das Aussparungsätzen auf die geschichtete Struktur unter Verwendung des Ätzmittels angewandt, welches Wasserstoffperoxidwasser und wenigstens Wein- bzw. Traubensäure, Phosphorsäure oder Schwefelsäure enthält, wobei das Ätzmittel die ersten Verbindungshalbleiterschichten selektiv ätzt. Daher ist es möglich das Ätzen an der Oberfläche der zweiten Verbindungshalbleiterschicht genau zu stoppen, wodurch Änderungen der Tiefe der Aussparung reduziert werden. Als Ergebnis werden Änderungen der elektrischen Charakteristik des HEMTs reduziert.
  • Fig. 3 zeigt eine Querschnittsansicht, welche einen MISFET eines weiteren Beispiels veranschaulicht, welches nicht ein Teil der vorliegenden Erfindung bildet. Entsprechend Fig. 3 bezeichnen dieselben Bezugszeichen wie in Fig. 1 dieselben Teile. Dieser MISFET enthält eine n-Typ InGaAs- Kanalschicht 13 einer Dicke von etwa 10 nm mit einer Dotierungskonzentration von etwa 1 · 10¹&sup8; cm&supmin;³ anstelle der InGaAs-Kanalschicht 3 und der InAlAs-Elektronenzuführungsschicht 4 von Fig. 1.
  • Bei allen hiernach beschriebenen Ausführungsformen läßt man Schichten unter der Ätzstoppschicht mit einem Kristallaufwachsverfahren wie MBE, MOCVD und dergleichen aufwachsen, und die mit demselben Bezugszeichen bezeichneten Schichten besitzen dieselbe Dicke und Ladungskonzentration.
  • Fig. 4 zeigt eine Querschnittsansicht, welche einen HEMT eines weiteren Beispiels veranschaulicht, welches nicht ein Teil der vorliegenden Erfindung bildet und bei welchem ein InP-Substrat verwendet wird. In diesem Beispiel sind eine zweite InAlAs-Schottkyverbindungsbildungsschicht 11 einer Dicke von etwa 10 nm und eine zweite InP-Ätzstoppschicht 12 einer Dicke von nm zwischen der InP-Ätzstoppschicht 6 und der ohmschen InGaAs-Kontaktschicht 7 eingesetzt. Daher stoppt das Aussparungsätzen unter Verwendung des oben beschriebenen Ätzmittels, welches Wasserstoff peroxidwasser und Säure aufweist, an der zweiten InP-Ätzstoppschicht 12. Daher wird die zweite Ätzstoppschicht 12, welche an dem Boden der Aussparung blossgelegt ist, durch Salzsäure entfernt, und es wird die Gateelektrode 8 auf der zweiten Schottkyverbindungsbildungsschicht 11 gebildet.
  • Fig. 5 zeigt eine Querschnittsansicht, welche einen HEMT, bei welchem ein InP-Substrat verwendet wird, einer ersten Ausführungsform der vorliegenden Erfindung veranschaulicht. Bei dieser Ausführungsform wird nach dem in Fig. 2(c) dargestellten Aussparungsätzen die InP-Ätzstoppschicht 6 nicht entfernt, und es wird die Gateelektrode 8 auf der InP-Ätzstoppschicht 6 gebildet.
  • Fig. 6 zeigt eine Querschnittsansicht, welche einen MISFET, bei welchem ein InP-Substrat verwendet wird, einer zweiten Ausführungsform der vorliegenden Erfindung veranschaulicht. Bei dieser Ausführungsform wird nach dem Aussparungsätzen unter Verwendung des oben beschriebenen Ätzmittels, welches Wasserstoffperoxidwasser und Säure aufweist, die InP-Ätzstoppschicht 6 nicht entfernt, und es wird die Gateelektrode 8 auf der InP-Ätzstoppschicht 6 gebildet.
  • Fig. 7 zeigt eine Querschnittsansicht, welche einen HEMT, bei welchem ein InP-Substrat verwendet wird, einer dritten Ausführungsform der vorliegenden Erfindung veranschaulicht. Bei dieser Ausführungsform sind eine zweite InAlAs-Schottkyverbindungsbildungsschicht 11 einer Dicke von etwa 10 nm und eine zweite InP-Ätzstoppschicht 12 einer Dicke von etwa 5 nm zwischen der InP-Ätzstoppschicht 6 und der ohmschen InGaAs-Kontaktschicht 7 eingesetzt. Daher stoppt das Aussparungsätzen unter Verwendung des Ätzmittels, welches Wasserstoffperoxidwasser und Säure aufweist, an der zweiten InP-Ätzstoppschicht 12. Danach wird die Gateelektrode 8 auf der zweiten Ätzstoppschicht 12 eingesetzt.
  • Fig. 8 zeigt eine Querschnittsansicht, welche einen HEMT, bei welchem ein InP-Substrat verwendet wird, eines weiteren Beispiels veranschaulicht, welches nicht ein Teil der vorliegenden Erfindung darstellt. In diesem Beispiel sind eine zweite InAlAs-Schottkyverbindungsbildungsschicht 11 einer Dicke von etwa 10 nm und eine zweite InP-Ätzstoppschicht 12 einer Dicke von etwa 5 nm zwischen der InP-Ätzstoppschicht 6 und der ohmschen InGaAs-Kontaktschicht 7 eingesetzt. Daher stoppt das Aussparungsätzen unter Verwendung des Ätzmittels, welches Wasserstoffperoxidwasser und Säure enthält, an der zweiten InP-Ätzstoppschicht 12. Danach wird die zweite Ätzstoppschicht 12 in der Aussparung durch Salzsäure entfernt. Danach werden die zweite InAlAs- Schottkyverbindungsbildungsschicht 11 und die InP-Ätzstoppschicht 6 unter Verwendung der oben beschriebenen Ätzmittel geätzt, und es wird die Gateelektrode 8 auf der InAlAs- Schottkyverbindungsbildungsschicht 5 gebildet.
  • Fig. 9 zeigt eine Querschnittsansicht, welche einen MISFET, bei welchem ein InP-Substrat verwendet wird, eines weiteren Beispiels veranschaulicht, welches nicht ein Teil der vorliegenden Erfindung bildet. Entsprechend Fig. 9 bezeichnen dieselben Bezugszeichen wie in Fig. 3 dieselben Teile. Dieser MISFET enthält eine ohmsche n-Typ InAlAs-Kontaktschicht 70 einer Dicke von etwa 50 nm mit einer Dotierungskonzentration von etwa 4 · 10¹&sup8; cm&supmin;³ anstelle der ohmschen n-Typ InGaAs-Kontaktschicht 7 von Fig. 1. Die Gateelektrode 8 wird gebildet, nachdem die InP-Ätzstoppschicht 6 in der Aussparung entfernt worden ist.
  • Fig. 11 zeigt eine Querschnittsansicht, welche einen HEMT, bei welchem ein InP-Substrat verwendet wird, eines weiteren Beispiels veranschaulicht, welches nicht ein Teil der vorliegenden Erfindung bildet. Entsprechend Fig. 11 bezeichnen dieselben Bezugszeichen wie in Fig. 1 dieselben Teile. Dieser HEMT enthält eine ohmsche n-Typ InAlAs-Kon taktschicht 70 einer Dicke von etwa 50 nm mit einer Dotierungskonzentration von etwa 4 · 10¹&sup8; cm&supmin;³ anstelle der ohmschen n-Typ InGaAs-Kontaktschicht 7 von Fig. 1. Die Gateelektrode 8 wird gebildet, nachdem die InP-Ätzstoppschicht 6 in der Aussparung entfernt worden ist.
  • Fig. 12 zeigt eine Querschnittsansicht, welche einen HEMT, bei welchem ein InP-Substrat verwendet wird, einer vierten Ausführungsform der vorliegenden Erfindung veranschaulicht. Entsprechend Fig. 12 bezeichnen dieselben Bezugszeichen wie in Fig. 8 dieselben Teile. Bei dieser Ausführungsform wird nach dem Aussparungsätzen unter Verwendung des Ätzmittels, welches Wasserstoffperoxidwasser und Säure aufweist, die InP-Ätzstoppschicht 6 nicht entfernt, und es wird die Gateelektrode 8 auf der InP-Ätzstoppschicht 6 gebildet.
  • Fig. 10 zeigt eine Querschnittsansicht, welche einen MISFET, bei welchem ein InP-Substrat verwendet wird, einer fünften Ausführungsform der vorliegenden Erfindung veranschaulicht. Entsprechend der Figur bezeichnen dieselben Bezugszeichen wie in Fig. 3 dieselben Teile. Dieser MISFET enthält einen ohmsche n-Typ InAlAs-Kontaktschicht 70 anstelle der ohmschen n-Typ InGaAs-Kontaktschicht 7 von Fig. 3. Nach dem Aussparungsätzen unter Verwendung des Ätzmittels, welches Wasserstoffperoxidwasser und Säure enthält, wird die InP-Ätzstoppschicht 6 in der Aussparung nicht entfernt, und es wird die Gateelektrode 8 auf der InP-Ätzstoppschicht 6 gebildet.
  • Fig. 13 zeigt eine Querschnittsansicht, welche einen HEMT, bei welchem ein InP-Substrat verwendet wird, einer sechsten Ausführungsform der vorliegenden Erfindung veranschaulicht. Entsprechend Fig. 13 bezeichnen dieselben Bezugszeichen wie in Fig. 11 dieselben Teile. Bei dieser Ausführungsform wird nach dem Aussparungsätzen unter Verwendung des Ätzmittels, welches Wasserstoffperoxidwasser und Säure aufweist, die InP-Ätzstoppschicht 6 in der Aussparung nicht entfernt, und es wird die Gateelektrode 8 auf der InP-Ätzstoppschicht 6 entfernt.
  • Fig. 14 zeigt eine Querschnittsansicht, welche eine Halbleiteranordnung, die zwei HEMT's aufweist, einer siebenten Ausführungsform der vorliegenden Erfindung veranschaulicht. Bei dieser Ausführungsform sind der HEMT von Fig. 1 und der HEMT von Fig. 5 auf demselben Substrat gebildet. Bei der Herstellung kann einer der zwei HEMT's zuerst gebildet werden.
  • Die Abschnürspannung des HEMT's von Fig. 1, bei welchem die InP-Ätzstoppschicht unter dem Gate fehlt, unterscheidet sich von der Abschnürspannung des HEMT's von Fig. 5, bei welchem die InP-Ätzstoppschicht unter dem Gate vorhanden ist. Wenn diese zwei Transistoren auf einem Substrat wie komplementäre Transistoren kombiniert werden, wird der Energieverbrauch reduziert. Da darüber hinaus die Anzahl von Transistoren, welche eine Schaltung bilden, reduziert ist, ist die Schaltungstruktur vereinfacht. Bei dem HEMT von Fig. 1 ohne die InP-Schicht 6 unter dem Gate tritt die Abschnürung bei einer niedrigeren negativen Spannung als bei dem HEMT von Fig. 5 auf.
  • Fig. 16 zeigt eine Querschnittsansicht, welche eine Halbleiteranordnung, die zwei MISFET's aufweist, einer neunten Ausführungsform der vorliegenden Erfindung veranschaulicht. Bei dieser Ausführungsform sind der MISFET von Fig. 3 und der MISFET von Fig. 6 auf demselben Substrat gebildet.
  • Fig. 17 zeigt eine Querschnittsansicht, welche eine Halbleiteranordnung, die zwei HEMT's aufweist, einer zehnten Ausführungsform der vorliegenden Erfindung veranschaulicht. Bei dieser Ausführungsform sind der HEMT von Fig. 4 und der HEMT von Fig. 7 auf demselben Substrat gebildet.
  • Fig. 18 zeigt eine Querschnittsansicht, welche eine Halbleiteranordnung, die zwei HEMT's aufweist, einer elften Ausführungsform der vorliegenden Erfindung veranschaulicht. Bei dieser Ausführungsform sind der HEMT von Fig. 8 und der HEMT von Fig. 12 auf demselben Substrat gebildet.
  • Fig. 19 zeigt eine Querschnittsansicht, welche eine Halbleiteranordnung, die zwei MISFET's aufweist, einer zwölften Ausführungsform der vorliegenden Erfindung veranschaulicht. Bei dieser Ausführungsform sind der MTSFET von Fig. 9 und der MISFET von Fig. 10 auf demselben Substrat gebildet.
  • Fig. 15 zeigt eine Querschnittsansicht, welche eine Halbleiteranordnung, die zwei HEMTs aufweist, einer achten Ausführungsform der vorliegenden Erfindung veranschaulicht. Bei dieser Ausführungsform sind der HEMT von Fig. 11 und der HEMT von Fig. 13 auf demselben Substrat gebildet.
  • Fig. 20 zeigt eine Querschnittsansicht, welche eine Halbleiteranordnung, die zwei HEMTs aufweist, eines weiteren Beispiels veranschaulicht, welches nicht ein Teil der vorliegenden Erfindung bildet. Bei dieser Ausführungsform sind der HEMT von Fig. 4 und der HEMT von Fig. 8 auf demselben Substrat gebildet.
  • Fig. 21 zeigt eine Querschnittsansicht, welche eine Halbleiteranordnung, die zwei HEMT's aufweist, einer dreizehnten Ausführungsform der vorliegenden Erfindung veranschaulicht. Bei dieser Ausführungsform sind der HEMT von Fig. 4 und der HEMT von Fig. 12 auf demselben Substrat gebildet.
  • Fig. 22 zeigt eine Querschnittsansicht, welche eine Halbleiteranordnung, die zwei HEMT's aufweist, einer vierzehnten Ausführungsform der vorliegenden Erfindung veran schaulicht. Bei dieser Ausführungsform sind der HEMT von Fig. 7 und der HEMT von Fig. 8 auf demselben Substrat gebildet.
  • Fig. 23 zeigt eine Querschnittsansicht, welche eine Halbleiteranordnung, die zwei HEMT's aufweist, einer fünfzehnten Ausführungsform der vorliegenden Erfindung veranschaulicht. Bei dieser Ausführungsform sind der HEMT von Fig. 7 und der HEMT von Fig. 12 auf demselben Substrat gebildet.
  • Fig. 24 zeigt eine Querschnittsansicht, welche eine Halbleiteranordnung, die zwei HEMT's aufweist, eines Beispiels veranschaulicht, welches nicht ein Teil der vorliegenden Erfindung bildet. Bei dieser Halbleiteranordnung sind eine erste InAlAs-Schottkyverbindungsbildungsschicht 5, eine erste InP-Ätzstoppschicht 6, eine zweite InAlAs- Schottkyverbindungsbildungsschicht 11 und eine zweite InP- Ätzstoppschicht 12 aufeinanderfolgend auf der n-Typ InAlAs- Elektronenzuführungsschicht 4 gebildet. Beim Herstellen der Gateaussparungen der zwei HEMT's 200a und 200b werden zuerst die vorgeschriebenen Teile der ohmschen n-Typ InAlAs- Kontaktschicht 19 unter Verwendung des Ätzmittels geätzt, welches Wasserstoffperoxidwasser und wenigstens Wein- bzw. Traubensäure, Phosphorsäure oder Schwefelsäure aufweist, um die Oberfläche der zweiten InP-Ätzstoppschicht 12 bloßzulegen. Danach wird die zweite InP-Ätzstoppschicht 12 in dem Gategebiet des HEMT's 200a entfernt, um die zweite InAlAs- Schottkyverbindungsbildungsschicht 11 bloßzulegen, und es wird die Gateelektrode 8a auf der zweiten Schottkyverbindungsbildungsschicht 11 gebildet. Danach wird die zweite InAlAs-Schottkyverbindungsbildungsschicht 11 in dem Gategebiet des HEMT's 200b unter Verwendung des oben beschriebenen Ätzmittels geätzt, um die Oberfläche der ersten InP- Ätzstoppschicht 6 bloßzulegen. Danach wird die erste InP- Ätzstoppschicht 6 in dem Gategebiet des HEMT's 200b durch Salzsäure geätzt, um die Oberfläche der ersten InAlAs- Schottkyverbindungsbildungsschicht 5 bloßzulegen, und es wird die Gateelektrode 8b auf der ersten Schottkyverbindungsbildungsschicht 5 gebildet. Ebenfalls kann in diesem Fall einer der HEMT's 200a und 200b zuerst gebildet werden.
  • Fig. 25 zeigt eine Querschnittsansicht, welche eine Halbleiteranordnung, die zwei HEMT's aufweist, einer sechzehnten Ausführungsform der vorliegenden Erfindung veranschaulicht. Entsprechend der Figur bezeichnen dieselben Bezugszeichen wie in Fig. 21 dieselben Teile. Bei der Herstellung von Gateaussparungen der zwei HEMT's 300a und 300b werden zuerst vorgeschriebene Teile der ohmschen n-Typ InAlAs-Kontaktschicht 70 unter Verwendung des oben beschriebenen Ätzmittels, welches Wasserstoffperoxidwasser und Säure aufweist, geätzt, um die Oberfläche der zweiten InP-Ätzstoppschicht 12 bloßzulegen. Danach wird die Gateelektrode 8a des HEMT's 300a auf der zweiten InP-Ätzstoppschicht 12 gebildet. Danach werden die zweite InP-Ätzstoppschicht 12 und die zweite InAlAs-Schottkyverbindungsbildungsschicht 11 in dem Gategebiet des HEMTs 300b weggeätzt, um die Oberfläche der ersten InP-Ätzstoppschicht 6 bloßzulegen, und es wird die Gateelektrode 8b des HEMT's 300b auf der ersten InP-Schicht 6 gebildet.

Claims (4)

1. Feldeffekttransistor, welcher eine Mehrzahl von III-V- Verbindungshalbleiterschichten enthält, die aufeinanderfolgend auf einer Oberfläche eines III-V-Verbindungshalbleitersubstrats (1) angeordnet sind, mit:
einer übereinandergeschichteten Struktur, welche von unten an eine InAlAs-Schicht (5), eine InP-Schicht (6) und eine InGaAs-Schicht (7) aufweist;
einer Gateausnehmung, welche die InGaAs-Schicht (7) durchdringt;
einer Gateelektrode (8), welche in der Gateausnehmung gebildet ist und sich in Kontakt mit der InP-Schicht (6) befindet; und
wobei sich die Kontaktoberfläche der Gateelektrode (8) mit der InP-Schicht (6) auf demselben Niveau wie die Schnittstelle zwischen der InGaAs-Schicht (7) und der InP- Schicht (6) befindet.
2. Feldeffekttransistor, welcher eine Mehrzahl von III-V- Verbindungshalbleiterschichten enthält, die aufeinanderfolgend auf einer Oberfläche eines III-V-Verbindungshalbleitersubstrats (1) angeordnet sind, mit
einer übereinandergeschichteten Struktur, welche eine untere InAlAs-Schicht (5), eine InP-Schicht (6) und eine obere InAlAs-Schicht (11) aufweist;
einer Gateausnehmung, welche die obere InAlAs-Schicht (11) durchdringt;
einer Gateelektrode (8), welche in der Gateausnehmung gebildet ist und sich in Kontakt mit der InP-Schicht (6) befindet; und
wobei sich die Kontaktoberfläche der Gateelektrode (8) mit der InP-Schicht (6) auf demselben Niveau wie die Schnittstelle zwischen der oberen InAlAs-Schicht (11) und der InP-Schicht (6) befindet.
3. Halbleiteranordnung mit dem Feldeffekttransistor von Anspruch 1 und dem Feldeffekttransistor von Anspruch 2, die auf demselben Substrat gebildet sind.
4. Halbleiteranordnung, welche eine Mehrzahl von III-V- Verbindungshalbleiterschichten enthält, die aufeinanderfolgend auf einer Oberfläche eines III-V-Verbindungshalbleitersubstrats (1) angeordnet sind, mit:
einer übereinandergeschichteten Struktur, welche eine untere InAlAs-Schicht (5), eine untere InP-Schicht (6), eine obere InAlAs-Schicht (11), eine obere InP-Schicht (12) und eine oberste InAlAs-Schicht (70) aufweist;
einem Feldeffekttransistor (300b), welcher eine Gateelektrode (8b) enthält, die in einer Ausnehmung gebildet ist und sich in Kontakt mit der unteren InP-Schicht (6) befindet, wobei sich die Kontaktoberfläche der Gateelektrode (8b) mit der unteren InP-Schicht (6) auf demselben Niveau wie die Schnittstelle zwischen der oberen InAlAs- Schicht (11) und der unteren InP-Schicht (6) befindet; und
einem Feldeffekttransistor (300a), welcher eine Gateelektrode (8a) enthält, die in einer Ausnehmung gebildet ist und sich in Kontakt mit der oberen InP-Schicht (12) befindet, wobei sich die Kontaktoberfläche der Gateelektrode (8a) mit der oberen InP-Schicht (12) auf demselben Niveau wie die Schnittstelle zwischen der obersten InAlAs- Schicht (70) und der oberen InP-Schicht (12) befindet.
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