DE68924132T2 - Halbleiterbauteil und Verfahren zur dessen Herstellung. - Google Patents

Halbleiterbauteil und Verfahren zur dessen Herstellung.

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Description

    HINTERGRUND DER ERFINDUNG 1 Umfeld der Erfindung
  • Die vorliegende Erfindung bezieht sich auf eine Halbleitervorrichtung, welche einen Feldeffekttransistor (FET) vom Anreicherungsmodus (E-Modus) und einen FET vom Verarmungsmodus (D-Modus) aufweist, die bei einer hohen Geschwindigkeit unter Verwendung eines zweidimensionalen Elektronengases (2-DEG) betrieben werden, sowie auf ein Verfahren zur Herstellung der Halbleitervorrichtung.
    • 2. Beschreibung des relevanten Standes der Technik
  • Jeder der vorstehend genannten FETS besitzt einen Heteroübergang und ist als sogenannter Transistor mit hoher Elektronenbeweglichkeit (HEMT = high electron mobility transistor) an sich bekannt.
  • Im allgemeinen besitzen solche FETs ein semiisolierendes Galliumarsenid-(GaAs)-Substrat, eine nichtdotierte GaAs- Kanalschicht, eine Aluminium-Galliumarsenid-(AlGaAs)- Elektronenversorgungsschicht vom n-Typ, sowie eine GaAs- Deckschicht vom n-Typ, welche Schichten aufeinanderfolgend auf dem Substrat gebildet sind. Die Schwellenspannung Vth hängt von der Dicke einer Halbleiterschicht einschließlich der AlGaAs-Elektronenversorgungsschicht vom n-Typ zwischen der nichtdotierten GaAs-Schicht und einem kontaktierenden Boden der Gateelektrode ab. Diese Dicke wird bis zu einer Tiefe einer in den Halbleiterschichten vermittels eines Ätzprozesses gebildeten Gateelektrodenvertiefung gesteuert.
  • Des weiteren werden, wo eine integrierte Schaltungsvorrichtung aus HEMTs zusammengesetzt ist, DCFL-(direkt gekoppelte FET-Logik)-Schaltungen weithin als Basisinverterschaltungen verwendet. Die Inverterschaltung besitzt eine Anreicherungs-/Verarmungs-(E/D)-Konstitution bestehend aus einem HEMT vom E-Modus bei der Treiberseite und einem HEMT vom D-Modus bei einer Lastseite, wobei es bei einer Halbleitervorrichtung mit einer E/D-Konstitution für die Inverterschaltung notwendig ist, den HEMT vom E-Modus mit einer Schwellenspannung und den HEMT vom D-Modus mit einer anderen Schwellenspannung in demselben Halbleitersubstrat zu bilden.
  • Kürzliche Nachfragen nach einem Anstieg der Geschwindigkeit von Computersystemen haben zur Entwicklung von integrierten Verbindungshalbleiterschaltungsvorrichtungen geführt, die bei sehr hoher Geschwindigkeit arbeiten.
  • Um dieser Nachfrage zu begegnen, ist es nicht nur notwendig, die Hochgeschwindigkeitsbetriebsweise zu verbessern, sondern auch die Zuverlässigkeit dieser Vorrichtungen zu verbessern, und demzufolge wird bei den die integrierten Schaltungsvorrichtung konstituierenden HEMTs die Gate-Länge des HEMT gekürzt, um die Betriebsweise bei einer größeren Geschwindigkeit zu verbessern. Des weiteren ist es notwendig, die folgenden Eigenschaften vorzusehen:
  • (a) geringer Source-Widerstand Rs;
  • (b) kleine parasitäre Kapazität Cp; und
  • (c) ausgezeichnete Gate-Eigenschaften einschließlich einer hohen Gate-Durchbruchsspannung.
  • Des weiteren ist es notwendig, aufleichte Weise und gleichzeitig die HEMTs vom E-Modus und D-Modus mit den obigen Eigenschaften auf demselben Halbleitersubstrat zu bilden.
  • Ein Verfahren zur Herstellung der Halbleitervorrichtung mit einer E/D-Konstitution, bei der die HEMTs vom E-Nodus und D-Modus gleichzeitig auf demselben Substrat gebildet werden, wurde beispielsweise in dem U.S. Patent Nr. 4,615,102 vorgeschlagen. Gemäß diesem U.S. Patent wird die Halbleitervorrichtung auf die folgende Weise hergestellt (es wird auf die Fig. 1 bis 8 Bezug genommen.)
  • Wie es in Fig. 1 dargestellt ist, werden auf einem semiisolierenden GaAs-Substrat 1 eine nichtdotierte GaAs-Kanalschicht (eine erste Halbleiterschicht) 2, eine AlGaAs- Elektronenversorgungsschicht vom n-Typ (eine zweite Halbleiterschicht mit einer kleineren Elektronenaffinität als derjenigen der GaAs-Schicht 2) 3, eine GaAs-Schwellenspannungsjustierschicht vom n-Typ für den HEMT vom D-Modus (eine dritte Halbleiterschicht) 4f eine erste AlGaAs- Stoppschicht vom n-Typ (eine vierte Halbleiterschicht) 5, eine ohmkontaktierbare GaAs-Schicht vom n-Typ (eine fünfte Halbleiterschicht) 6, eine zweite AlGaAs-Ätzstoppschicht vom n-Typ (eine sechste Halbleiterschicht) 7, und eine ohmkontaktierbare GaAs-Schicht vom n-Typ (eine siebte Halbleiterschicht) 8 aufeinanderfolgend vermittels eines Molekular-Strahl-Epitaxie-Verfahrens (MBE) oder eines metallorganischen chemischen Dampfabscheideverfahrens (MOCVD) gebildet (d.h. epitaktisch aufgewachsen).
  • Wie es in Fig. 2 dargestellt ist, werden zur Trennung des HEMTs vom E-Modus und des HEMTs vom D-mouds voneinander die Halbleiterschichten 8 bis 2 und das Halbleitersubstrat 1 selektiv durch ein Naß-Ätzverfahren unter Verwendung eines geeigneten Ätzmittels, beispielsweise Fluorsäure (HF) zur Bildung eines Grabens 9, einer E-Modus-Transistorbereichs-"E"-Insel, sowie einer D-Modus-Transistorbereichs- "D"-Insel geätzt. Dieser Graben 9 erstreckt sich in das Substrat 1. Anstelle der Ätzbehandlung kann eine Ionenimplantationsbehandlung angewendet werden, wobei in diesem Fall Sauerstoff ionen oder -Protonen in den Abschnitt entsprechend dem Graben 9 zur Bildung eines isolierenden Bereichs dotiert werden.
  • Wie es in Fig. 3 dargestellt ist, werden Abschnitte der GaAs-Schicht 8 vom n-Typ und der AlGaAs-Schicht 7 vom n-Typ entsprechend einem Gate-Bereich des Transistors vom E-Modus selektiv durch ein geeignetes Ätzverfahren (beispielsweise eines Naß-Ätzverfahrens unter Verwendung einer HF-Lösung) zur Bildung eines Grabens 9 in dem E-Bereich geätzt. Ein Abschnitt der GaAs-Schicht 6 vom n-Typ wird in dem Graben 10 freigelegt und kann gleichzeitig geätzt werden.
  • Wie es in Fig. 4 dargestellt ist, wird eine beispielsweise aus Siliziumdioxid (SiO&sub2;) bestehende Isolierschicht 11 über die gesamte der freiliegenden Oberfläche durch ein chemisches Dampfabscheide-(CVD)-Verfahren gebildet. Die Isolierschicht 11 (SiO&sub2;) wird mit einer (nicht näher dargestellten) Abdeckschicht, welche Öffnungen besitzt, bedeckt, und wird daran anschließend selektiv beispielsweise durch ein Naß-Ätzverfahren unter Verwendung einer HF-Lösung zur Bildung von Kontaktöffnungen geätzt. Unter Stehenlassen der Abdeckschicht wird ein Metallfilm aus AuGe/Au, AuGe/Ni/Au, AuGe/Ni oder dergleichen auf der Abdeckschicht und den freiliegenden Abschnitten der siebten GaAs-Schicht 8 vom n- Typ in den Öffnungen durch ein Dampfabscheideverfahren gebildet. Die Abdeckschicht wird daran anschließend durch ein geeignetes Lösungsmittel entfernt, wodurch ein Abschnitt des Metallfilmes auf der Abdeckschicht ebenfalls entfernt wird. Als Ergebnis eines solchen Abhebeverfahrens bleiben Elektrodenmetallabschnitte 12, 13, 14 und 15 auf der siebten GaAs-Schicht 8 vom n-Typ stehen, und es wird eine Wärmebehandlung zur Legierungsbildung ohmkontaktierbarer Elektroden 12 bis 15 der Source- und Drain-Elektroden der HEMTs vom E-Modus und D-Modus durchgeführt.
  • Wie es in Fig. 5 dargestellt ist, wird eine Abdeckschicht (eine Maskierschicht) 16 abgeschieden, belichtet, und zur Bildung von Öffnungen 17E und 17D für die Ausbildung von Gräben für Gate-Elektroden der jeweiligen Transistoren vom E-Modus und D-Modus entwickelt Unter Verwendung der Abdeckschicht 16 als eine Maske wird die SiO&sub2;-Schicht 11 durch die Öffnungen 17E und 17D durch beispielsweise ein Naß-Ätzverfahren unter Verwendung einer HF-Lösung geätzt, so daß Öffnungen 18E und 18D in der SiO&sub2;-Schicht 11 gebildet werden. Daran anschließend wird eine selektive TrockenÄtz-Behandlung, in diesem Fall eine reaktive Ionen Ätz(RIE) -Behandlung unter Verwendung eines Ätzgases mit CCl&sub2;F&sub2; zum anisotropen Ätzen der fünften GaAs-Schicht 6 vom n-Typ in dem E-Bereich über die Öffnung 17E und die siebte GaAs- Schicht 8 vom n-Typ in dem D-Bereich zur jeweiligen Bildung von Öffnungen 19E und 19D durchgeführt. Die vierte AlGaAs- Schicht 5 vom n-Typ in dem E-Bereich und die sechste Al-GaAs-7 vom n-Typ in dem E-Bereich dienen als Ätzstoppschichten.
  • Bei dem vorstehend erwähnten RIE-Verfahren unter Verwendung von CCl&sub2;F&sub2;-Gas kann GaAs etwa 200 mal schneller als AlGaAs geätzt werden. Das Ätzen wird automatisch bei den Oberflächen der AlGaAs-Schicht 5 und 7 vom n-Typ gestoppt.
  • Wie es in Fig. 6 dargestellt ist, werden die freiliegenden Abschnitte der AlGaAs-Schichten 5 und 7 in den Öffnungen 17E bis lge und 17D bis 19D durch beispielsweise ein Naß-Ätzverfahren unter Verwendung einer HF-Lösung zur Freilegung der dritten GaAs-Schicht 4 vom n-Typ in dem E- Bereich und der fünften GaAs-Schicht 6 in dem D-Bereich vom n-Typ geätzt. Da diese Ätz-Behandlung zum Zwecke des Entfernens einer AlGaAs-Schicht durchgeführt wird, und da die dicke der AlGaAs-Schicht in 5 und 7 gering ist, ist es leicht, das Ätzen der AlGaAs-Schichten 5 und 7 zu steuern, ohne die dritten und fünften GaAs-Schichten 4 und 6 vollständig zu entfernen. Als Ergebnis der Ätzung werden Öffnungen 20E und 20D in den AlGaAs-Schichten 5 und 7 und Abschnitten der GaAs-Schichten 4 und 6 gebildet. Es ist möglich, die Ätz-Behandlung durch ein Trockenätzverfahren durchzuführen.
  • Wie es in Fig. 7 dargestellt ist, wird eine selektive Trocken-Atz-Behandlung (in diesem Fall RIE) unter Verwendung eines CCl&sub2;F&sub2;-Gases durchgeführt, so daß die dritte GaAs-Schicht 4 in dem E-Bereich über die Öffnung 17E und die fünfte GaAs-Schicht 6 in dem D-Bereich über die Öffnung 17d geätzt wird, so daß jeweils Öffnungen 21E und 21D gebildet werden. Die zweite AlGaAs-Schicht 3 vom n-Typ in dem E-Bereich und die vierte AlGaAs-Schicht vom n-Typ in dem D- Bereich dienen als Ätzstoppschichten. Als Ergebnis der vorstehend erwähnten Ätz-Behandlungen werden Gräben 22E und 22D vervollständigt, die jeweils aus den Öffnungen 18E bis 21E und 18D bis 21D bestehen.
  • Wie es in Fig. 8 dargestellt ist, wird eine Metallschicht für eine Schottky-Barriere aus beispielsweise Aluminium (Al) beispielsweise vermittels eines Dampfabscheideverfahrens auf der verbleibenden Abdeckschicht 16 und den Gräben 22E und 22D gebildet. Die Abdeckschicht 16 wird anschließend vermittels eines geeigneten Lösungsmittels entfernt, wodurch ein Abschnitt des Metallfilmes auf der Abdeckschicht 16 ebenfalls entfernt wird. Als Ergebnis werden jeweils Metallabschnitteg d.h. Gate-Elektroden 23 und 24 der HEMTs vom E-Modus und D-Modus gebildet. Demzufolge wird eine Halbleitervorrichtung mit HEMTs vom E-Modus und D- Modus erhalten.
  • Entsprechend dem vorstehend erwähnten Herstellungsverfahren gemäß dem Stand der Technik werden die Ätzbehandlungen und die Bildung der Gate-Elektrode über die Öffnungen 18E und 18D der Isolierschicht 11 in einem selbstjustierendem System durchgeführt, und es ist möglich, aufleichte Weise eine Halbleitervorrichtung mit HEMTs vom E-Modus und D-Modus herzustellen, die darüberhinaus exakt steuerbare Schwellenspannungen Vth besitzen.
  • Um die Betriebsgeschwindigkeit einer aus HEMTs vom E- Modus und D-Modus zusammengesetzten DCFL-Schaltung gemäß Fig. 8 zu vergrößern ist es notwendige bei dem treiberseitigen Transistor, d.h. dem HEMT vom E-Modus eine Betriebsweise bei höherer Geschwindigkeit zu ermöglichen. Als Versuch in diese Richtung wird die Gate-Länge des HEMT vom E- Modus bis auf 1 um oder weniger gekürzt, d.h. in der Größenordnung sub-um. Jedoch zieht in diesem Fall eine Verringerung des Source-Widerstandes Rs und die parasitäre Kapazität Cp ernste Nachteile nach sich.
  • Gemäß der in Fig. 8 dargestellten Halbleitervorrichtung kann die Regulierung der Dicke der GaAs-Ohmkontaktschicht 6 vom n-Typ zur Behebung der Nachteile verwendet werden. Da die GaAs-Schicht 4 vom n-Typ zur Justierung der Schwellenspannung Vth dient, wird die Dicke dieser Schicht entsprechend den Schaltungseigenschaftsbedingungen der integrierten Schaltungshalbleitervorrichtung bestimmt, und kann nicht einfach geändert werden. Des weiteren sind die Al-GaAs-Ätzstoppschichten vom n-Typ 5 und 7 im wesentlichen in einem dünnen Zustand gebildet, und somit können diese Schichten nicht in die Parameter zur Behebung der Nachteile einbezogen werden.
  • Um den Source-Widerstand Rs des Transistors vom E-Modus zu verringern, kann die Dicke der GaAs-Schicht 6 vom n-Typ vergrößert werden; aus Fig. 8 ist jedoch offensichtlich, daß eine vergrößerte Schichtdicke eine Vergrößerung der Kontaktfläche zwischen der Schicht 6 und den Gate-Elektroden 23 und 24 nach sich zieht, mit dem Ergebnis, daß die parasitäre Kapazität Cp vergrößert wird, und der Leckstrom zwischen den Elektroden 23 und 24 und der Schicht 6 ebenfalls vergrößert wird, wodurch die Gate-Durchbruchsspannung der Transistoren vom E-Modus und D-Modus verringert wird. Auf der anderen Seite wird zur Vergrößerung der Gate-Durchbruchsspannung und zur Verringerung der parasitären Kapazität Cp der Transistoren vorzugsweise die GaAs-Schicht 6 vom n-Typ dünner ausgebildet. Die gedünnte Schicht 6 zieht jedoch einen Anstieg des Source-Widerstandes Rs und eine Verringerung der Transconduktanz gm der Transistoren nach sich.
  • Es wurde eine verbesserte Gate-Struktur für die E/D- Konstitutionshalbleitervorrichtung vorgeschlagen, bei der die vorstehend erwähnte Antinomie eliminiert ist. Diese verbesserte Gate-Struktur ist unter Bezugnahme auf Fig. 9 und 10 auf die folgende Weise gebildet, wobei die bereits in Fig. 1 bis 8 verwendeten Bezugsziffern und Symbole die gleichen Abschnitte oder entsprechende Abschnitte in der Vorrichtung gemäß Fig. 1 bis 8 bezeichnen.
  • Fig. 9 zeigt eine Herstellungsstufe entsprechend der in Fig. 5 gezeigten herkömmlichen Art. In disem Fall wird der gleichzeitige Ätzschritt der n-GaAs-Schicht 6 in dem Abschnitt vom E-Modus und der n-GaAs-Schicht 8 in dem Abschnitt vom D-Modus in einer isotropen Weise anstelle der gemäß Fig. 5 verwendeten anisotropen Weise durchgeführt. Demgemäß erstrecken sich die gebildeten Öffnungen 19E und lgd in einer transversalen Richtung. Das isotrope Ätzen kann durch Steuern des Gasdrucks und der Vorspannung in einem RIE-Verfahren unter Verwendung eines CCl&sub2;F&sub2;-Gases unter Aufrechterhaltung der hohen Selektivität von GaAs zu AlGaAs durchgeführt werden.
  • Fig. 10 zeigt eine Herstellungsstufe entsprechend der in Fig. 8 gezeigten. Die Herstellungsstufen bis zu dieser Stufe sind dieselben wie die gemäß den in Fig. 6 bis Fig. 8 durchgeführten.
  • Bei der hergestellten Halbleitervorrichtung mit der verbesserten Gate-Struktur kommen die Gate-Elektroden 23 und 24 nicht in Kontakt mit den jeweiligen GaAs-Schichten 6 und 8 von n-Typ, wie es in Fig. 10 dargestellt ist. Demzufolge zeigt die erhaltene Halbleitervorrichtung eine geringere parasitäre Kapazität Cp und einen kleineren Betrag des Leckstromes, so daß die Gate-Durchbruchsspannung im Vergleich zur Halbleitervorrichtung, welche unter Bezugnahme auf Fig. 1 bis 8 erläutert wurde, verbessert ist. Da des weiteren die Gate-Elektrode 23 des Bereiches vom E-Modus nicht in Kontakt tritt mit der GaAs-Schicht 6 vom n-Typ, bewirkt eine Vergrößerung der Dicke der Schicht 6 zur Verringerung des Source-Widerstandes Rs keine Vergrößerung der parasitären Kapazität des Transistors vom E-Modus.
  • Nichtsdestoweniger verursacht die Vergrößerung der Dicke der GaAs-Schicht 6 vom n-Typ nach wie vor eine Vergrößerung der Kontaktfläche zwischen der Gate-Elektrode 24 und der Schicht 6 in dem Bereich vom D-Modus, was eine Vergrößerung des Gate-Leckstromes und eine Verringerung der Gate- Durchbruchsspannung des Transistors vom D-Modus wie vorstehend erwähnt bewirkt. Demzufolge bewirkt eine Verschlechterung der Gate-Eigenschaften des Transistors vom D-Modus eine Verhinderung der Bildung von Schottky-Dioden zwischen der Gate-Elektrode 24 und der Source- und Drain-Elektroden 14 und 15, eine Verhinderung des Entwurfes einer integrierten Schaltung, und eine Verringerung der Zuverlässigkeit der Halbleitervorrichtung.
  • Um den vorstehend erwähnten Nachteil bei dem Transistor vom D-Modus zu beheben, wurde ein gleichzeitiges Ätzen der GaAs-Schicht 4 vom n-Typ in dem Bereich vom E-Modus und der GaAs-Schicht vom n-Typ in dem Bereich vom D-Modus zur Bildung der Öffnungen 21E und 21D gemäß Fig. 7 auf isotrope Weise anstelle der anisotropen Weise in Betracht gezogen, so daß die Öffnungen 21E und 21D sich in transversaler Richtung erstrecken, wie es in Fig. 11 dargestellt ist. In diesem Fall ist die Gate-Elektrode 24 derart gebildet, daß sie nicht in Kontakt tritt mit der GaAs-Schicht vom n-Typ, sondern eine Oberflächenverarmungsschicht des Transistors vom E-Modus die nichtdotierte GaAs-Kanalschicht 2 erreicht, um dem Betrieb des Transistors vom E-Modus zu verhindern. Demzufolge sollte der letzte Ätzschritt für die Bildung von Vertiefungen (Gräben) für die Gate-Elektroden anisotrop durchgeführt werden, um einen Abschnitt der Elektrode 23 in Kontakt mit der Schicht 4 zu bringen.
  • Bei der vorstehend erwähnten Erläuterung der Transistoren vom E-Modus und vom D-Modus, welche HEMTs darstellen, die ein zweidimensionales Elektronengas verwenden, ist es ebenfalls möglich, Transistoren unter Verwendung eines zweidimensionalen Lochgases anstelle des Elektronengases zu verwenden. Ein "zweidimensionales Trägergas" umfaßt ein zweidimensionales Elektronengas und ein zweidimensionales Lochgas.
  • Die DE-A-3706274 offenbart ein weiteres Verfahren zur Überwindung der vorstehend genannten Nachteile. Gemäß dieser Druckschrift wird die Gate-Elektrode eines FET in einer Vertiefung gebildet und von den Seitenwänden der Vertiefung durch eine Isolierschicht separiert. Auf diese Weise wird die parasitäre Kapazität der Vorrichtung verringert, und deren Durchbruchsspannung vergrößert.
  • Der Erfindung liegt die Aufgabe zugrunde, eine Halbleitervorrichtung mit einer E/D-Konstitution, welche ein zweidimensionales Trägergas, einen Transistor vom Anreicherungsmodus mit einem kleinen Source-Widerstand Rs, einer kleinen parasitären Kapazität Cp, und einer hohen Durchbruchsspannung, sowie einen Transistor vom Verarmungsmodus, der ebenfalls eine hohe Durchbruchsspannung besitzt, verwendet zur Verfügung zu stellen.
  • Es ist des weiteren Aufgabe der vorliegenden Erfindung, ein Verfahren zur Herstellung der vorstehnd erwähnten verbesserten Halbleitervorrichtung mit einer E/D-Konstitution zur Verfügung zu stellen.
  • Es ist ferner Aufgabe der vorliegenden Erfindung, eine Halbleitervorrichtung mit einer E/D-Konstitution zur Verfügung zu stellen, die aus Transistoren vom E-Modus und D- Modus mit Gate-Längen von 1 um oder weniger zusammengesetzt ist.
  • Gemäß einem ersten Aspekt der vorliegenden Erfindung weist eine Halbleitervorrichtung auf dem gleichen Substrat gebildete und voneinander getrennte Transistoren vom Anreicherungsmodus und vom Verarmungsmodus auf, wobei die Halbleitervorrichtung aufweist:
  • ein semiisolierendes Halbleitersubstrat;
  • eine erste Halbleiterschicht, die eine Kanalschicht darstellt, in der das zweidimensionales Trägergas erzeugt wird;
  • eine zweite Halbleiterschicht, die einen Heteroübergang zu der ersten Halbleiterschicht bildet;
  • eine dritte Halbleiterschicht, die eine Schwellenspannungsjustierschicht für den Transistor vom Verarmungsmodus darstellt, und die für ein vorbestimmtes Ätzmittel eine größere Ätzrate als diejenige der zweiten Halbleiterschicht besitzt;
  • eine vierte Halbleiterschicht, die eine erste Ätzstoppschicht besitzt;
  • eine fünfte Halbleiterschicht, die eine ohmkontaktierbare Schicht darstellt und für das vorbestimmte Ätzmittel eine größere Ätzrate als diejenige der vierten Halbleiterschicht besitzt;
  • eine sechste Halbleiterschicht, die eine zweite Ätzstoppschicht darstellt;
  • eine siebte Halbleiterschicht, die eine Kontaktdeckschicht darstellt und für das vorbestimmte Ätzmittel eine größere Ätzrate als diejenige der sechsten Halbleiterschicht besitzt, wobei die ersten bis siebten Halbleiterschichten aufeinanderfolgend auf dem Substrat gebildet sind;
  • Source- und Drainelektroden, die teilweise auf der siebten Halbleiterschicht liegen;
  • eine erste Gateelektrode für den Transistor vom Anreicherungsmodus, der auf einer ersten Vertiefung gebildet ist, die sich zur zweiten Halbleiterschicht erstreckt;
  • eine zweite Gateelektrode für den Transistor vom Verarmungsmodus, der in einer zweiten Vertiefung ausgebildet ist, die sich zur vierten Halbleiterschicht erstreckt;
  • dadurch gekennzeichnet, daß die Halbleitervorrichtung des weiteren eine achte Halbleiterschicht aufweist, die eine dritte Ätzstoppschicht mit einer für das vorbestimmte Ätzmittel kleineren Ätzrate als diejenige der fünften Halbleiterschicht darstellt, und in der fünften Halbleiterschicht gebildet ist, um die Schicht in eine obere Abschnittsschicht und eine untere Abschnittsschicht, die dünner ist als die obere Abschnittsschicht, zu unterteilen, welche erste Gateelektrode in Kontakt ist mit der dritten Halbleiterschicht und nicht in Kontakt tritt mit irgendeiner der vierten bis siebten Halbleiterschichten, und die zweite Gateelektrode in Kontakt ist mit der unteren Abschnittsschicht und nicht in Kontakt tritt mit der achten Halbleiterschicht, der oberen Abschnittsschicht oder den sechsten bis siebten Halbleiterschichten.
  • Gemäß einem zweiten Aspekt der vorliegenden Erfindung weist ein Verfahren zur Herstellung einer Halbleitervorrichtung mit auf dem gleichen Substrat gebildeten und voneinander getrennten Transistoren vom Anreicherungsmodus und vom Verarmungsmodus, wobei die Vorrichtung ein zweidimensionales Trägergas verwendet, die Schritte auf:
  • epitaktisches und aufeinanderfolgendes Bilden auf einem semiisolierenden Halbleitersubstrat;
  • (a) einer ersten Halbleiterschicht, die eine Kanalschicht darstellt, in der das zweidimensionales Trägergas erzeugt wird;
  • (b) einer zweiten Halbleiterschicht, die einen Heteroübergang zu der ersten Halbleiterschicht bildet, und die als Trägerversorgungsschicht dient;
  • (c) einer dritten Halbleiterschicht, die eine Schwellenspannungsjustierschicht für den Transistor vom Verarmungsmodus darstellt, und die für ein vorbestimmtes Ätzmittel eine größere Ätzrate als diejenige der zweiten Halbleiterschicht besitzt;
  • (d) einer vierten Halbleiterschicht, die eine erste Ätzstoppschicht darstellt;
  • (e) einer unteren Abschnittsschicht einer fünften Halbleiterschicht mit einer Ätzrate, die größer ist als diejenige der vierten Halbleiterschicht für das vorbestimmte Ätzmittel;
  • (f) einer achten Halbleiterschicht, die eine dritte Ätzstoppschicht darstellt;
  • (g) einer oberen Abschnittsschicht der fünften Halbleiterschicht, die dicker ist als die untere Abschnittsschicht, die eine größere Ätzrate als diejenige der achten Halbleiterschicht für das vorbestimmte Ätzmittel aufweist, wobei die fünfte Halbleiterschicht eine ohmkonktaktierbare Schicht darstellt;
  • (h) einer sechsten Halbleiterschicht, die eine zweite Ätzstoppschicht darstellt; und,
  • (i) einer siebten Halbleiterschicht, die eine Kontaktdeckschicht darstellt und eine Ätzrate besitzt, die größer ist als diejenige der sechsten Halbleiterschicht für das vorbestimmte Ätzmittel;
  • selektives Ätzen der siebten und sechsten Halbleiterschichten bei einem ersten Bereich entsprechend der Gateelektrode des Transistors vom Anreicherungsmodus;
  • Bedecken der Oberfläche mit einer Maskierschicht und Bilden von Öffnungen in den Maskierschichten bei dem ersten Bereich und bei einem zweiten Bereich, der jeweils einer Gateelektrode der Transistoren vom Anreicherungsmodus und Verarmungsmodus entspricht;
  • isotropes Ätzen der oberen Abschnittsschicht der fünften Halbleiterschicht zur Bildung einer ersten Öffnung bei dem ersten Bereich und der siebten Halbleiterschicht zur Bildung einer zweiten Öffnung bei dem zweiten Bereich, wobei die achte Halbleiterschicht bei dem ersten Bereich und die sechste Halbleiterschicht bei dem zweiten Bereich als Ätzstopper dienen;
  • Ätzen der achten Halbleiterschicht bei dem ersten Bereich und der sechsten Halbleiterschicht bei dem zweiten Bereich, hierdurch Ausdehnen der ersten und zweiten Öffnung;
  • isotropes Ätzen der unteren Abschnittsschicht der fünften Halbleiterschicht, um die erste Öffnung bei dem ersten Bereich und die obere Abschnittsschicht der fünften Halbleiterschicht zur Ausdehnung der zweiten Öffnung bei dem zweiten Bereich, die vierte Halbleiterschicht bei dem ersten Bereich und die achte Halbleiterschicht bei dem zweiten Bereich, welche als Ätzstopper dienen, auszudehnen;
  • Ätzen der vierten Halbleiterschicht bei dem ersten Bereich und der achten Halbleiterschicht bei dem zweiten Bereich;
  • anisotropes Ätzen der dritten Halbleiterschicht zur Bildung einer ersten Vertiefung bei dem ersten Bereich und der unteren Abschnittsschicht der fünften Halbleiterschicht zur Bildung einer zweiten Vertiefung bei dem zweiten Bereich, wobei die zweite Halbleiterschicht bei dem ersten Bereich und die vierte Halbleiterschicht bei dem zweiten Bereich als Ätzstopper dienten; und
  • gleichzeitiges Bilden der ersten Gateelektrode innerhalb der ersten Vertiefung auf der zweiten Halbleiterschicht, die mit der dritten Halbleiterschicht verbunden ist, jedoch mit der fünften Halbleiterschicht nicht in Kontakt tritt, und der zweiten Gateelektrode innerhalb der zweiten Vertiefung auf der vierten Halbleiterschicht in Kontakt mit der unteren Abschnittsschicht der fünften Halbleiterschicht, die jedoch nicht in Kontakt mit der oberen Abschnittsschicht der fünften Halbleiterschicht tritt.
  • Gemäß der vorliegenden Erfindung wird eine Lücke zwischen der Gate-Ele,ktrode des Transistors vom E-Modus und der unteren Abschnittsschicht und der oberen Abschnittsschicht der fünften Halbleiterschicht gebildet, wodurch die parasitäre Kapazität Cp verringert und die Gate-Durchbruchsspannung vergrößert wird. Desweiteren wird die obere Abschnittsschicht bis zu einer ausreichend großen Dicke ausgebildet, um den Source-Widerstand Rs des Transistors vom E-Modus zu verringern. Da eine weitere Lücke zwischen der Gate-Elektrode des Transistors vom D-Modus und der oberen Abschnittsschicht der fünften Halbleiterschicht gebildet wird, bewirkt die Bildung der unteren Abschnittsschicht mit einer benötigten kleinen Dicke eine Vergrößerung der Gate-Durchbruchsspannung des Transistors vom D-Modus. Es wird nämlich gleichzeitig eine Verringerung des Source- Widerstandes Rs des Transistors vom E-Modus und eine Vergrößerung der Gate-Durchbruchsspannung durch Unterteilen der fünften Halbleiterschicht in die dünne untere Abschnittsschicht und die dicke obere Abschnittsschicht bewirkt.
    • KURZBESCHREIBUNG DER ZEICHNUNG
  • Unter Bezugnahme auf die beigefügte Zeichnung erfolgt nun eine genauere Beschreibung von bevorzugten Ausführungsbeispielen gemäß der vorliegenden Erfindung, wobei in der Zeichnung zeigt:
  • Fig. 1 bis 8 schematische Schnittansichten einer Halbleitervorrichtung mit einer E/D-Konstitution in verschiedenen Stufen der Herstellung entsprechend einer vorbekannten Technik;
  • Fig. 9 und 10 schematische Schnittansichten einer Halbleitervorrichtung mit einer E/D-Konstitution, welche entsprechend einer vorgeschlagenen Technik hergestellt wird;
  • Fig. 11 eine schematische Schnittansicht einer Halbleitervorrichtung mit einer E/D-Konstitution mit einer weiteren Gate-Struktur; und
  • Fig. 12 bis 22 schematische Schnittansichten einer Halbleitervorrichtung mit einer E/D-Konstitution bei verschiedenen Stufen der Herstellung entsprechend eines Verfahrens gemäß der vorliegenden Erfindung.
    • BESCHREIBUNG VON BEVORZUGTEN ANFÜHRUNGSBEISPIELEN
  • Unter Bezugnahme auf die Fig. 12 bis 22 wird im folgenden ein Verfahren zur Herstellung einer Halbleitervorrichtung mit einer E/D-Konstitution entsprechend einem bevorzugten Ausführungsbeispiel der vorliegenden Erfindung erläutert.
  • Wie es in Fig. 12 dargestellt ist, wird auf einem semiisolierenden Substrat 41 eine nichtdotierte GaAs-Kanalschicht (eine erste Halbleiterschicht) 42, eine AlGaAs- Elektronenversorgungsschicht (eine zweite Halbleiterschicht) 43 vom n-Typ, eine GaAs-Schwellenspannungsjustierschicht (eine dritte Halbleiterschicht) 44 vom n-Typ für einen Transistor vom D-Modus, eine erste Ätzstoppschicht (eine vierte Halbleiterschicht) 45 vom n-Typ, eine GaAs-untere Abschnittsschicht 46 vom n-Typ, eine AlGaAs- dritte Ätzstoppschicht (eine achte Halbleiterschicht) 47 vom n-Typ, eine GaAs-obere Abschnittsschicht 48 vom n-Typ, eine AlGaAs-zweite Ätzstoppschicht (eine sechste Halbleiterschicht) 49 vom n-Typ und eine GaAs-Kontaktdeckschicht (eine siebte Halbleiterschicht) 50 vom n-Typ aufeinanderfolgend durch ein geeignetes Verfahren wie beispielsweise ein MBE-Verfahren oder ein MOCVD-Verfahren gebildet (d.h. epitaktisch aufgewachsen). Die untere Abschnittsschicht 46 und die obere Abschnittsschicht 48 und die achte Halbleiterschicht 47 entspricht einer fünften Halbleiterschicht einer ohmkontaktierbaren GaAs-Schicht vom n-Typ. Vorzugsweise ist die Dicke der unteren Abschnittsschicht 46 dünner als die Hälfte, vorzugsweise ein Viertel derjenigen der oberen Abschnittsschicht 48 ausgebildet. Je dünner die untere Abschnittsschicht ist, desto kleiner ist der Gate- Leckstrom des Transistors vom D-Modus, mit dem Ergebnis, daß die Gate-Durchbruchsspannung verbessert (vergrößert) wird.
  • Beispielsweise besitzt jede der aufgewachsenen Halbleiterschichten die folgende Dicke und Donor-Konzentration:
  • (a) Nichtdotierte GaAs-Schicht 42:
  • Dicke: 500 nm
  • (b) AlGaAs-Schicht 43 vom n-Typ:
  • Dicke: 30 nm
  • Donor-Konzentration: 2 x 10¹&sup8; cm&supmin;³
  • (c) GaAs-Schicht 44 vom n-Typ:
  • Dicke: 10 nm
  • Donor-Konzentration: 2 x 10¹&sup8; cm&supmin;³
  • (d) AlGaAs-Schicht vom n-Typ 45:
  • Dicke: 5 nm
  • Donor-Konzentration: 2 x 10¹&sup8; cm&supmin;³
  • (e) GaAs-Schicht 46 vom n-Typ:
  • Dicke: 15 nm
  • Donor-Konzentration: 2 x 10¹&sup8; cm&supmin;³
  • (f) AlGaAs-Schicht 47 vom n-Typ:
  • Dicke: 5 nm
  • Donor-Konzentration: 2 x 10¹&sup8; cm&supmin;³
  • (g) GaAs-Schicht 48 vom n-Typ:
  • Dicke: 60 nm
  • Donor-Konzentration: 2 x 10¹&sup8; cm&supmin;³
  • (h) AlGaAs-Schicht 49 vom n-Typ:
  • Dicke: 5 nm
  • Donor-Konzentration: 2 x 10¹&sup8; cm&supmin;³
  • (i) GaAs-Schicht 50 vom n-Typ:
  • Dicke: 40 nm
  • Donor-Konzentration: 2 x 10¹&sup8; cm&supmin;³
  • Um den FET vom E-Modus und den FET vom D-Modus voneinander zu trennen, werden gemäß der Darstellung in Fig. 13 die Halbleiterschichten 50 bis 42 und das Halbleitersubstrat 41 selektiv durch ein Naß-Ätzverfahren unter Verwendung eines geeigneten Ätzmittels, beispielsweise Flußsäure (HF) zur Bildung eines Grabens 51, einer E-Modus FET-Bereichs-"E"- Insel, und einer D-Modus FET-Bereichs-"D"-Insel geätzt. Dieser Graben 51 erstreckt sich in das Substrat 41. Anstelle der Ätzbehandlung kann eine Ionenimplantationsbehandlung durchgeführt werden. In diesem Fall werden Sauerstoffionen oder -protonen in den Abschnitt entsprechend des Grabens 51 zur Bildung eines Trennbereiches dotiert.
  • Wie es in Fig. 14 dargestellt ist, werden Abschnitte der GaAs-Schicht 50 vom n-Typ und der AlGaAs-Schicht 49 vom n- Typ entsprechend einem Gate-Bereich des FET vom E-Modus durch ein geeignetes Ätzverfahren (beispielsweise ein Naß- Ätzverfahren unter Verwendung einer HF-Lösung) zur Bildung einer Vertiefung 52 in dem E-Bereich geätzt. Ein Abschnitt der GaAs-oberen Abschnittsschicht 48 vom n-Typ in der Vertiefung 52 wird freigelegt und kann gleichzeitig geätzt werden.
  • Anstelle des vorstehend erwähnten Ätzschrittes kann die Vertiefung 52 durch ein Trockenätzverfahren, beispielsweise ein RIE-Verfahren unter Verwendung eines Ätz-Gases mit CCl&sub2;F&sub2; gebildet werden, um die GaAs-Schicht 50 vom n-Typ selektiv zu ätzen, und anschließend ein Naß-Ätzverfahren unter Verwendung einer HF-Lösung zur Ätzung der AlGaAs- (zweiten Ätzstopp-)Schicht 49 vom n-Typ durchgeführt werden.
  • Wie es in Fig. 15 dargestellt ist, wird eine Isolierschicht 53 aus beispielsweise Siliziumdioxid (SiO&sub2;) über die gesamte der freigelegten Oberfläche durch ein chemisches Dampfabscheide-(CVD)-Verfahren gebildet. Die SiO&sub2;- Schicht 53 besitzt eine Dicke von beispielsweise etwa 300 nm. Die Isolier-(SiO&sub2;)-Schicht 53 ist mit einer (nicht näher dargestellten> Abdeckschicht überzogen, welche Öffnungen besitzt, und wird anschließend selektiv durch beispielsweise ein Naß-Ätzverfahren unter Verwendung einer HF- Lösung zur Bildung von Kontaktöffnungen darin geätzt. Unter Stehenlassen der Abdeckschicht kann ein Metallfilm aus Au- Ge/Au, AuGe/Ni/Au, AuGe/Ni oder dergleichen auf der Abdeckschicht und den freigelegten Abschnitten der siebten GaAs- Schicht 50 vom n-Typ in der Öffnungen durch ein Dampfabscheideverfahren gebildet werden. Beispielsweise besteht der AuGe/Au-Film aus einer AuGe-Schicht mit einer Dicke von etwa 30 nm und einer Au-Schicht mit einer Dicke von 270 nm. Die Abdeckschicht wird anschließend durch ein geeignetes Lösungsmittel entfernt, wodurch ein Abschnitt des Metallfilmes auf der Abdeckschicht ebenfalls entfernt wird. Als Ergebnis eines derartigen Abhebeprozesses verbleiben Elektrodenmetallabschnitte 60, 61, 62 und 63 auf der siebten GaAs-Schicht 50 vom n-Typ. Es wird eine Wärmebehandlung zur Legierungsbildung (beispielsweise bei etwa 450ºC für 1 Minute) zur Bildung von ohmschen Kontaktelektroden 60 bis 63 der Source- und Drain-Elektroden der FETs vom E-Modus und D-Modus durchgeführt.
  • Wie es in Fig. 16 dargestellt ist, wird eine Abdeckschicht (eine Maskierschicht) abgeschieden, belichtet, und entwickelt, um Öffnungen 54E und 54D für die Bildung von Gräben für Gate-Elektroden der jeweiligen FETs vom E-Modus und D-Modus zu bilden.
  • Wie es in Fig. 17 dargestellt ist, wird durch Verwenden der Abdeckschicht 64 als eine Maske die SiO&sub2;-Schicht 53 über die Öffnungen 54E und 54D durch beispielsweise ein Naß-Ätzverfahren unter Verwendung einer HF-Lösung geätzt, so daß Öffnungen 55E und 55D in der SiO&sub2;-Schicht 53 gebildet werden. Das Ätzen des SiO&sub2; kann durch ein RIE-Verfahren unter Verwendung eines Ätz-Gases wie beispielsweise CF&sub4;, CHF&sub3;, C&sub2;F&sub6; und C&sub3;F&sub8; durchgeführt werden.
  • Anschließend wird eine selektive Trocken-Ätz-Behandlung, in diesem Fall eine reaktive Ionen-Ätz-(RIE)-Behandlung unter Verwendung eines Ätzgases mit CCI&sub2;F&sub2; bei einem Druck von 20 Pa und einer Vorspannung von 30 V durchgeführt, so daß die GaAs-obere Abschnittsschicht 48 vom n-Typ in dem E- Bereich über die Öffnung 54E und die siebte GaAs-Schicht 50 vom n-Typ in dem D-Bereich über die Öffnung 54E zur jeweiligen Bildung von Öffnungen 56E und 56D isotrop geätzt werden. Die achte AlGaAs-Schicht 47 vom n-Typ in dem E-Bereich und die sechste AlGaAs-Schicht 49 vom n-Typ in dem D- Bereich dienen als Ätzstoppschichten.
  • Falls das RIE-Verfahren unter Verwendung des CCl&sub2;F&sub2; Gases unter den Bedingungen eines Druckes von 5 Pa und einer Vorspannung von 100 V durchgeführt wird, kann das GaAs anisotrop geätzt werden. Die Bildung der Öffnungen 56E und 56D kann durch den anisotropen Ätz-Prozess durchgeführt werden.
  • Wie es in Fig. 18 dargestellt ist, werden die freiliegenden Abschnitte der AlGaAs-Schichten 47 und 49 in den Öffnungen 54E bis 56E und 54D bis 56D durch beispielsweise ein Naß-Ätzverfahren unter Verwendung einer HF-Lösung zur Freilegung der GaAs-unteren Abschnittsschicht 46 vom n-Typ in dem E-Bereich und der GaAs-oberen Abschnittsschicht 48 vom n-Typ in dem D-Bereich geätzt. Da diese Ätz-Behandlung zum Zwecke des Entfernens einer AlGaAs-Schicht durchgeführt wird, und da die Dicke der AlGaAs-Schichten 47 und 49 sehr klein (5 nm) ist, ist es leicht, das Ätzen der AlGaAs- Schichten 47 und 49 zu steuern, ohne die unteren und oberen GaAs-Schichten 46 und 48 vollständig zu entfernen. Als Ergebnis dieser Ätzung erstrecken sich Öffnungen 56E und 56D über die AlGaAs-Schichten 47 und 49 und in Abschnitte der GaAs-Schicht 46 und 48. Es ist möglich, die Ätz-Behandlung durch ein Trockenätzverfahren unter Verwendung eines Ätz- Gases, beispielsweise Ar, He, H&sub2;, oder BCl&sub3; anstelle der Naß-Ätzverfahren durchzuführen. Des weiteren ist es möglich, eine Naß-Ätzung mit einer Mischung von I&sub2; und KI zu verwenden. Diese Mischung kann AlGaAs um etwa 30 bis 40 mal schneller als GaAs ätzen.
  • Wie es in Fig. 19 dargestellt ist, werden die freiliegenden Abschnitte der GaAs-unteren Abschnittsschicht 46 vom n-Typ in dem E-Bereich und die GaAs-obere Abschnittsschicht 48 vom n-Typ isotrop durch ein RIE-Verfahren unter Verwendung eines CCl&sub2;F&sub2;-Gases bei einem Druck von 20 Pa und einer Vorspannung von 30 V geätzt, und somit werden die Öffnungen 56E und 56D weiterhin ausgedehnt, wobei die vierte AlGaAs- Schicht 45 in dem E-Bereich und die achte AlGaAs-Schicht 47 in dem D-Bereich als Ätzstopp-Schichten dienen.
  • Wie es in Fig. 20 dargestellt ist, werden die AlGaAs- (erste und dritte Ätzstopp-)-Schichten 45 und 47 selektiv durch ein Naß-Ätzverfahren unter Verwendung einer HF-Lösung zur Freilegung der dritten GaAs-Schicht 44 vom n-Typ in dem E-Bereich und der GaAs-unteren Abschnittsschicht 46 vom n- Typ in dem D-Bereich geätzt, und somit werden die Öffnungen 56E und 56D weiterhin ausgedehnt. Ein geeignetes Trokkenätzverfahren kann anstelle des Naß-Ätzverfahrens verwendet werden.
  • Wie es in Fig. 21 dargestellt ist, wird eine selektive Trocken-Ätz-(in diesem Fall RIE-)-Behandlung unter Verwendung von CCl&sub2;F&sub2; Gas bei einem Druck von 5 Pa und einer Vorspannung von 100 V zur anisotropen Ätzung der dritten GaAs- Schicht 44 in dem E-Bereich über die Öffnung 56E und die GaAs-untere Abschnittsschicht 46 vom n-Typ in dem D-Bereich über die Öffnung 56D jeweils durchgeführt. Die zweite Al-GaAs-Schicht 43 vom n-Typ in dem E-Bereich und die vierte AlGaAs-Schicht vom n-Typ in dem D-Bereich dienen als Ätzstopp-Schichten. Die Öffnungen 56E und 56D werden bis zu den vollständigen Vertiefungen (Gräben) 57E und 57D ausgedehnt, die die Distanzen (Halbleiterschichtdicke) zwischen der nichtdotierten GaAs-Kanalschichtoberfläche und dem Boden der Vertiefungen definieren, welche Distanzen jeweils die vorbestimmten Schwellenspannungen der Transistoren vom E-Modus und vom D-Modus ergeben.
  • Falls es notwendig ist, die Schwellenspannung Vth präzise zu steuern, werden die freiliegenden zweiten und vierten AlGaAs-Schichten 43 und 45 etwas durch ein geeignetes Ätzverfahren geätzt. Selbst falls die vierte AlGaAs-Schicht (erste Ätzstopp-Schicht) 45 in dem D-Bereich zum Freilegen der dritten GaAs-(Schwellenspannungjustierschicht)-Schicht 44 entfernt wird, verursacht dies keine Probleme bei der Betriebsweise des Transistors vom D-Modus.
  • Wie es in Fig. 22 dargestellt ist, wird eine Metallschicht für eine Schottkybarriere aus beispielsweise Aluminium (Al) durch beispielsweise ein Dampfabscheideverfahren auf der verbleibenden Abdeckschicht 64 und in den Vertiefungen 57E und 57D gebildet. Die Dicke der Metallschicht beträgt beispielsweise etwa 400 nm. Die Abdeckschicht 64 wird anschließend durch ein geeignetes Lösungsmittel entfernt, wodurch ein Abschnitt des Metallfilmes auf der Abdeckschicht 64 ebenfalls entfernt wird. Als Ergebnis werden Metallabschnitte, d.h. Gate-Elektroden 66 und 67 der jeweiligen Transistoren vom E-Modus und D-Modus gebildet, und somit wird eine Halbleitervorrichtung mit den HEMTs vom E- Modus und D-Modus erhalten.
  • Jeder der Transistoren vom E-Modus und D-Modus der erhaltenen Halbleitervorrichtung mit einer E/D-Konstitution besitzt eine genau gesteuerte Schwellenspannung Vth, eine hohe Gate-Durchbruchsspannung, und einen geringen Source- Widerstand Rs. Die Gate-Elektrode 66 des Transistors vom E- Modus wird derart gebildet, daß die Seite der Elektrode 66 nicht in Kontakt tritt mit den GaAs-Schichten 46 und 48 entsprechend der fünften ohmkontaktierbaren Schicht eines herkömmlichen Transistors vom E-Modus, sondern tritt in Kontakt mit der Schwellenspannungjustier-GaAs-Schicht 44, gleichzeitig wird die Gate-Elektrode 67 des Transistors vom D-Modus derart gebildet, daß die Seite der Elektrode 67 nicht in Kontakt tritt mit der oberen Abschnittsschicht (GaAs-Schicht) 48, sondern in Kontakt tritt mit der unteren Abschnittsschicht (GaAs-Schicht) 46, die dünner ist als die Schicht 48. Wenn demzufolge die Gate-Länge jedes Transistors vom E-Modus und vom D-Modus bis 1 um oder weniger gekürzt wird, um die Betriebsgeschwindigkeit zu vergrößern, wird der Source-Widerstand Rs des Transistors vom E-Modus durch Vergrößern der Gesamtdicke der GaAs-Schichten 46 und 48 verringert, ohne die parasitäre Kapazität zu vergrößern und ohne eine Ausdehnung einer Oberflächenverarmungsschicht bis zur Kanalschicht 42 auszubilden, und gleichzeitig wird der Gate-Leckstrom des Transistors vom D-Modus verringert, um die Gate-Durchbruchsspannung zu vergrößern. Es kann nämlich die Gate-Durchbruchsspannung des Transistors vom D- Modus verbessert werden, ohne die Eigenschaften des Transistors vom E-Modus zu verschlechtern. Des weiteren werden die Transistoren vom E-Modus und vom D-Modus aufleichte Weise, gleichzeitig und selbstjustierend auf demselben Substrat auf eine ähnliche Weise wie im herkömmlichen Fall gebildet.
  • Der Leitungstyp der aufgewachsenen Halbleiterschichten 44 bis 50 kann vom n-Typ zum p-Typ geändert werden. In diesem Fall wird in der Kanalschicht 42 ein zweidimensionales Lochgas erzeugt. Falls die Elektronenaffinität der zweiten (Elektronenversorgungs)-Schicht kleiner ist als diejenige der ersten (Kanal) -Schicht 42 und die Gitterkonstante der Elektronenversorgungsschicht 43 gleich oder ähnlich ist mit derjenigen der Kanalschicht 42, kann Germanium (Ge), Indiumantimonid (InSb), oder Indiumarsenid (InAs) für die Kanalschicht 42 verwendet, und AlGaAs, GaAs, Cadmiumtellurid (CdTe), oder Galliumantimonid (GaSb) für die Elektronenversorgungsschicht 43 verwendet werden. Es ist möglich, Kombinationen von Ge (erste Schicht) und AlGaAs (zweite Schicht), Ge und GaAs, InSb und CdTe, und InAS und GaSb zusätzlich zur Kombination von GaAs und AlGaAs zu verwenden. Die Schichten 44, 46, 48 und 50 können aus Ge, InSb oder InAs und die Ätzstopp-Schichten 45, 47 und 49 können aus AlGaAs, CdTe oder GaSb hergestellt sein. Es ist möglich, ein geeignetes Ätzmittel entsprechend mit Verbundhalbleitermaterialien für eine Halbleitervorrichtung entsprechend der vorliegenden Erfindung zu verwenden.

Claims (15)

1. Halbleitervorrichtung, welche auf dem gleichen Substrat gebildet und voneinander isolsiert einen Transistor vom Anreicherungsmodus und und einen Transistor vom Verarmungsmodus aufweist, wobei die Vorrichtung ein zweidimensionales Trägergas verwendet, und die Halbleitervorrichtung aufweist:
ein semiisolierendes Halbleitersubstrat (41);
eine erste Halbleiterschicht (42), die eine Kanalschicht darstellt, in der das zweidimensionale Trägergas erzeugt wird;
eine zweite Halbleiterschicht (43), die einen Heteroübergang zu der ersten Halbleiterschicht (42) bildet;
eine dritte Halbleiterschicht (44), die eine Schwellenspannungsjustierschicht für den Transistor vom Verarmungsmodus darstellt, und die für ein vorbestimmtes Ätzmittel eine größere Ätzrate als diejenige der zweiten Halbleiterschicht (43) besitzt;
eine vierte Halbleiterschicht (45), die eine erste Ätzstoppschicht besitzt;
eine fünfte Halbleiterschicht (46, 48), die eine ohmkontaktierbare Schicht darstellt und für das vorbestimmte Ätzmittel eine größere Ätzrate als diejenige der vierten Halbleiterschicht (45) besitzt;
eine sechste Halbleiterschicht (49), die eine zweite Ätzstoppschicht darstellt;
eine siebte Halbleiterschicht (50), die eine Kontakt deckschicht darstellt und für das vorbestiinmte Ätzmittel eine größere Ätzrate als diejenige der sechsten Halbleiterschicht (49) besitzt, wobei die ersten bis siebten Halbleiterschichten aufeinanderfolgend auf dem Substrat (41) gebildet sind;
Source- und Drainelektroden (60 bis 63), die teilweise auf der siebten Halbleiterschicht (50) liegen;
eine erste Gateelektrode (66) für den Transistor vom Anreicherungsmodus, der auf einer ersten Vertiefung (57E) gebildet ist, die sich zur zweiten Halbleiterschicht (43) erstreckt;
eine zweite Gateelektrode (67) für den Transistor vom Verarmungsmodus, der in einer zweiten Vertiefung (57D) gebildet ist, die sich zur vierten Halbleiterschicht (45) erstreckt;
dadurch gekennzeichnet, daß die Halbleitervorrichtung des weiteren eine achte Halbleiterschicht (47) aufweist, die eine dritte Ätzstoppschicht mit einer für das vorbestimmte Ätzmittel kleineren Ätzrate als diejenige der fünften Halbleiterschicht darstellt, und in der fünften Halbleiterschicht gebildet ist, um die Schicht in eine obere Abschnittsschicht (48) und eine untere Abschnittsschicht (46), die dünner ist als die obere Abschnittsschicht (48), zu unterteilen, welche erste Gateelektrode (66) in Kontakt ist mit der dritten Halbleiterschicht und nicht in Kontakt tritt mit irgendeiner der vierten bis siebten Halbleiterschichten (45 bis 50), und die zweite Gateelektrode (67) in Kontakt ist mit der unteren Abschnittsschicht (46) und nicht in Kontakt tritt mit der achten Halbleiterschicht (47), der oberen Abschnittsschicht (48) oder den sechsten bis siebten Halbleiterschichten (49, 50).
2. Halbleitervorrichtung nach Anspruch 1, bei der jede der ersten und zweiten Gateelektroden (66, 67) eine Gatelänge von 1 um oder weniger besitzt.
3. Halbleitervorrichtung nach Anspruch 1 oder 2, bei der die Dicke der unteren Abschnittsschicht (46) kleiner ist als die Hälfte der Dicke der oberen Abschnittsschicht (48).
4. Halbleitervorrichtung nach Anspruch 3, bei der die Dicke der unteren Abschnittsschicht (46) kleiner ist als ein Viertel der Dicke der oberen Abschnittsschicht.
5. Halbleitervorrichtung nach einem der vorhergehenden Ansprüche, bei der das zweidimensionale Trägergas ein zweidimensionales Elektronengas darstellt.
6. Halbleitervorrichtung nach Anspruch 5, bei der die Transistoren Transistoren mit hoher Elektronenbeweglichkeit darstellen.
7. Halbleitervorrichtungen nach einem der vorhergehenden Ansprüche, bei der die ersten, dritten, fünften und siebten Halbleiterschichten aus GaAs, und die zweiten, vierten, sechsten und achten Halbleiterschichten aus AlGaAs hergestellt sind.
8. Verfahren zur Herstellung einer Halbleitervorrichtung, die einen Transistor vom Anreicherungsmodus und einen Transistor vom Verarmungsmodus auf dem gleichen Substrat gebildeten und voneinander isoliert aufweist, wobei die Vorrichtung ein zweidimensionales einen Transistor vom Anreicherungsmodus und einen Transistor vom Verarmungsmodus Trägergas verwendet, und das Verfahren die Schritte aufweist:
epitaktisches und aufeinanderfolgendes Bilden auf einem semiisolierenden Halbleitersubstrat (41);
(a) einer ersten Halbleiterschicht (42), die eine Kanalschicht darstellt, in der das zweidimensionales Trägergas erzeugt wird;
(b) einer zweiten Halbleiterschicht (43), die einen Heteroübergang zu der ersten Halbleiterschicht (42) bildet und die als Trägerversorgungsschicht dient;
(c) einer dritten Halbleiterschicht (44), die eine Schwellenspannungsjustierschicht für den Transistor vom Verarmungsmodus darstellt, und die für ein vorbestimmtes ätzmittel eine größere Ätzrate als diejenige der zweiten Halbleiterschicht (43) besitzt;
(d) einer vierten Halbleiterschicht (45), die eine erste Ätzstoppschicht besitzt;
(e) einer unteren Abschnittsschicht einer fünften Halbleiterschicht mit einer Ätzrate, die größer ist als diejenige der vierten Halbleiterschicht für das vorbestimmte Ätzmittel;
(f) einer achten Halbleiterschicht, die eine dritte Ätzstoppschicht darstellt;
(g) einer oberen Abschnittsschicht der fünften Halbleiterschicht, die dicker ist als die untere Abschnittsschicht, die eine größere Ätzrate als diejenige der achten Halbleiterschicht für das vorbestimmte Ätzmittel aufweist, wobei die fünfte Halbleiterschicht eine ohmkonktaktierbare Schicht darstellt;
(h) einer sechsten Halbleiterschicht, die eine zweite Ätzstoppschicht darstellt; und,
(i) einer siebten Halbleiterschicht (50), die eine Kontaktdeckschicht darstellt und eine Ätzrate besitzt, die größer ist als diejenige der sechsten Halbleiterschicht (49)für das vorbestimmte Ätzmittel; und
selektives Ätzen der siebten und sechsten Halbleiterschichten (50,49) bei einem ersten Bereich entsprechend der Gateelektrode des Transistors vom Anreicherungsmodus;
Bedecken der Oberfläche mit einer Maskierschicht (64) und Bilden von Öffnungen (54E,54D) in den Maskierschichten (64) bei dem ersten Bereich und bei einem zweiten Bereich, der jeweils einer Gateelektrode der Transistoren vom Anreicherungsmodus und Verarmungsmodus entspricht;
isotropes Ätzen der oberen Abschnittsschicht (48) der fünften Halbleiterschicht (46,48) zur Bildung einer ersten Öffnung (56E) bei dem ersten Bereich und der siebten Halbleiterschicht (50) zur Bildung einer zweiten Öffnung 5(56D) bei dem zweiten Bereich, wobei die achte Halbleiterschicht (47) bei dem ersten Bereich und die sechste Halbleiterschicht (46) bei dem zweiten Bereich als Ätzstopper dienen;
Ätzen der achten Halbleiterschicht (47) bei dem ersten Bereich und der sechsten Halbleiterschicht (59) bei dem zweiten Bereich, hierdurch Ausdehnen der ersten und zweiten Öffnung (56E, 56D);
isotropes Ätzen der unteren Abschnittsschicht (46) der fünften Halbleiterschicht (46,48), um die erste Öffnung (56E) bei dem ersten Bereich und die obere Abschnittschicht (48) der fünften Halbleiterschicht (46,48) zur Ausdehnung der zweiten Öffnung (56D) bei dem zweiten Bereich, die vierte Halbleiterschicht (45) bei dem ersten Bereich und die achte Halbleiterschicht (47) bei dem zweiten Bereich, welche als Ätzstopper dienen, ausdehnen;
Ätzen der vierten Halbleiterschicht bei dem ersten Bereich und der achten Halbleiterschicht bei dem zweiten Bereich;
anisotropes Ätzen der dritten Halbleiterschicht (44) zur Bildung einer ersten Vertiefung (57E) bei dem ersten Bereich und der unteren Abschnittsschicht (46) der fünften Halbleiterschicht (46, 48) zur Bildung einer zweiten Vertiefung (57D) bei dem zweiten Bereich, wobei die zweite Halbleiterschicht (43) bei dem ersten Bereich und die vierte Halbleiterschicht (45) bei dem zweiten Bereich als Ätzstopper dienen; und
gleichzeitiges Bilden der ersten Gateelektrode (66) innerhalb der ersten Vertiefung (57E) auf der zweiten Halbleiterschicht (43), die mit der dritten Halbleiterschicht (44) verbunden ist, jedoch mit der fünften Halbleiterschicht (46, 48) nicht in Kontakt tritt, und der zweiten Gateelektrode (67) innerhalb der zweiten Vertiefung (57D) auf der vierten Halbleiterschicht (45) in Kontakt mit der unteren Abschnittsschicht (46) der fünften Halbleiterschicht (46,48), die jedoch nicht in Kontakt mit der oberen Abschnittsschicht (48) der fünften Halbleiterschicht (46,48) tritt.
9. Verfahren nach Anspruch 8, bei dem jede der ersten und zweiten Gateelektroden (66,67) durch Abscheiden eines Metalles zur Herstellung einer Gatelänge von 1 um oder weniger gebildet wird.
10. Verfahren nach Anspruch 8 und 9, bei dem die untere Abschnittsschicht (46) eine Dicke von kleiner als die Hälfte der Dicke der oberen Abschnittsschicht (48) besitzt.
11. Verfahren nach Anspruch 10, bei dem die untere Abschnittsschicht (46) eine Dicke von kleiner als ein Viertel der Dicke der oberen Abschnittsschicht (48) besitzt.
12. Verfahren nach Anspruch 8, 9, 10 oder 11, bei dem die dritte Halbleiterschicht (44) mit einer Leitfähigkeit vom n-Typ versehen ist, so daß das zweidimensionale Trägergas ein zweidimensionales Elektronengas darstellt.
13. Verfahren nach Anspruch 12, bei dem die Transistoren Transistoren mit hoher Elektronenbeweglicheit darstellen.
14. Verfahren nach einem der Ansprüche 8 bis 13, bei dem die ersten, dritten und siebten Halbleiterschichten und die unteren und oberen Abschnittsschichten aus GaAs hergestellt sind, und die zweiten, vierten, sechsten und achten Halbleiterschichten aus AlGaAs hergestellt sind.
15. Verfahren nach einem der Ansprüche 8 bis 14, bei dem die zweiten und vierten Halbleiterschichten zur Justierung der Schwellenspannungen der Transistoren leicht geätzt werden.
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