DE3706274A1 - Halbleiterelement und verfahren zu dessen herstellung - Google Patents

Halbleiterelement und verfahren zu dessen herstellung

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Toshiyuki Usagawa
Yoshinori Imamura
Hidekazu Okuhira
Shigeo Goto
Masayoshi Kobayashi
Shinichiro Takatani
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Description

Die Erfindung betrifft ein Halbleiterelement mit vertiefter Elektrodenstruktur, insbesondere einen Feldeffekttransistor mit einer vertieften Gate-Elektrodenstruktur, und ein Verfahren zu dessen Herstellung.
Mit der kürzlichen Entwicklung von hochpräzisen Techniken des Kristallwachstums wie der MBE (Molekular Beam Epitaxy; Molekularstrahlepitaxie) und der MOCVD (Metal Organic Chemical Vapour Deposition; Metall-Organisch-chemische Abscheidung aus der Gasphase) wird an der Verwirklichung von Höchstgeschwindigkeits-Bauelementen (z. B. der in der JP-OS 1 32 074/1980 beschriebenen Elemente) unter Verwendung eines Galliumarsenid- (GaAs)- und Aluminiumgalliumarsenid- (AlGaAs)- -Heteroüberganges gearbeitet. Da bis jetzt noch kein gutes Isoliermaterial für GaAs/AlGaAs-Heteroübergänge gefunden wurde, werden Schottky-Übergänge, die durch Metalle und Verbindungshalbleiter gebildet werden, verwendet, um die Gate-Strukturen für verschiedene Arten von Feldeffekttransistoren (FET) auszubilden.
Die Fig. 1 bis 4 der Zeichnung zeigen den Stand der Technik anhand schematischer Querschnitte herkömmlicher Feldeffekttransistoren.
Die Fig. 1 ist ein Querschnitt eines selektiv dotierten FET mit einem Heteroübergang als Beispiel für die oben genannten konventionellen FET. In der Fig. 1 kennzeichnet das Bezugszeichen 100 ein halbisolierendes GaAs-Substrat, 11 eine undotierte GaAs-Schicht, 12 eine undotierte AlGaAs-Schicht (die keine absichtlich eingebrachten Dotierstoffe enthält und die sich in vielen Fällen als n--Schicht mit einer Dotierstoffkonzentration von 1015 cm-3 ergibt), die als Zwischenschicht bekannt ist, wobei die Schicht 12 im allgemeinen eine Schichtdicke e von etwa 60 Å hat. Mit 13 ist eine n-AlGaAs-Schicht und mit 14 eine n-GaAs-Schicht bezeichnet. Die Gesamtdicke der AlGaAs-Schichten 12 und 13 ist im allgemeinen etwa 500 Å. Das Bezugszeichen 31 bezeichnet eine Gate-Metallisierung eines Anreicherungstyp-FET (Schwellenspannung V th etwa 0,1 V), 30 eine Gate-Metallisierung eines Verarmungstyp-FET (Schwellenspannung V th etwa -0,8 V; Gate-Spannung V G = 0 V, bei der der Kanal offen ist). Wenn die Dotierungsdichte der n-AlGaAs-Schicht 13 zur einfachen Berechnung durch N D dargestellt wird, kann die Schwellenspannung V th im Hauptterm wie folgt angegeben werden: wobei ϕ Bn die Höhe der Schottky-Barriere zwischen der Gate- Metallisierung und der AlGaAs-Schicht, Δ E c die Größe der Diskontinuität der Leitungsbandkante zwischen der GaAs- Schicht 11 und der AlGaAs-Schicht 12, q die Einheitsladung und ε die Dielektrizitätskonstante von AlGaAs bezeichnet.
Ein kritischer Punkt bei der Verbesserung solcher FET liegt in der Erniedrigung des störenden Widerstandes R sg der Lücke zwischen der Source 32 und dem Gate 30 und der zwischen der Source 34 und dem Gate 31. Der störende Widerstand R sg ist im allgemeinen wie folgt darzustellen: wobei L sg den Abstand zwischen der Source und dem Gate, w die Breite des Transistors, γ c den Kontaktwiderstand der Source-Elektrode und ρ s den Ladungsträger-Schichtwiderstand des Abschnittes zwischen der Source und dem Gate bezeichnet. Der minimale Source-Gate-Abstand L sg , der mit einer Photolithographie oder einer Elektronenstrahllithographie erhalten werden kann, ist im allgemeinen etwa 0,5 bis 0,8 µm. Der Schichtwiderstand ρ s beträgt etwa 1 kΩ/ bis 100 Ω/. Es ist charakteristisch für Verbindungshalbleiter-FET, daß ein bemerkenswert hoher Schichtwiderstand ρ s damit verbunden ist (der Schichtwiderstand von Si-MOSFETs beträgt im allgemeinen etwa 1 bis 5 Ω/). Der Grund liegt hauptsächlich darin, daß der obere Grenzwert der Ladungsträgerdichte in Verbindungshalbleitern mit z. B. 2 × 1018 cm-3 relativ niedrig liegt.
Andererseits ist ein GaAs-MESFET (Metal-Semiconductor Field Effect Transistor; Metall-Halbleiter-Feldeffekttransistor) mit Verbindungshalbleitern wie Galliumarsenid (GaAs) und eine weitere Art von FET bekannt, wobei als aktive Schicht ein zweidimensionales Elektronengas (2-DEG) verwendet wird, das an der Heteroübergangs-Grenzfläche zwischen Aluminiumgalliumarsenid (AlGaAs) und GaAs ausgebildet wird (diese FET sind als 2-DEG-FET bekannt). Diese FET werden als rauscharme Hochfrequenz-FET verwendet. Die Fig. 2 ist ein Querschnitt durch einen FET des beschriebenen Typs. Eine n⁺-GaAs-Schicht 15 (Dotierungsdichte 2 × 1018 cm-3; Schichtdicke etwa 2000 Å) wird zum Zwecke der Erniedrigung des störenden Widerstandes zwischen der Source und dem Gate ausgebildet. Eine Gate-Elektrode 30 ist unter Anwendung einer sogenannten vertieften Struktur angeordnet. Eine solche vertiefte Struktur wird im allgemeinen dadurch geschaffen, daß ein chemischer Ätzvorgang so angewendet wird, daß sie eine Tiefe von 3000 bis 4000 Å aufweist, und ein Abstand mit einer Größe von im allgemeinen 0,1 bis 0,2 µm und einem Schichtwiderstand von etwa 1 kΩ/ wird zwischen der n⁺-GaAs-Schicht 15 und der Gate-Elektrode 30 ausgebildet, wie es die Fig. 2 zeigt, was einen Anstieg des störenden Widerstandes verursacht.
Um einen solchen Anstieg des störenden Widerstandes zu verhindern, wurden verbesserte vertiefte Strukturen vorgeschlagen und ausgeführt, wie die in der Fig. 3 gezeigte Art, bei der die Gate-Metallisierung 30 bezüglich der Vertiefung selbstjustierend ist, und wie die in der Fig. 4 gezeigte Art, bei der eine Seitenisolationsschicht 5 zwischen der Gate-Metallisierung 30 und der n⁺-GaAs-Schicht 15 vorgesehen ist.
Rauscharme Hochfrequenz-FET des beschriebenen Typs sind beispielsweise in IEEE, ED 27 (1980), Seite 1029 dargestellt. In den obigen Figuren bezeichnet das Bezugszeichen 9 eine aktive n-GaAs-Schicht, 32 eine Source-Elektrode, 33 eine Drain-Elektrode und 35 einen überstehenden Abschnitt der Gate-Metallisierung 30, der über die n⁺-GaAs-Schicht 15 vorspringt. Die gestrichelte Linie unter der aktiven n-GaAs- Schicht stellt die Grenzlinie zwischen dem Substrat und der aktiven Schicht dar.
Der in den Fig. 3 und 4 gezeigte Stand der Technik bewirkt eine Erniedrigung des störenden Widerstandes. Bei dem in der Fig. 3 gezeigten, bezüglich einer Vertiefung selbstjustierenden Vorgang ist jedoch die Gate-Metallisierung 30 mit der n⁺-GaAs-Schicht 15 in direktem Kontakt, und die Source-Gate- Durchbruchspannung (die Spannung, ab der ein Leckstrom fließt, wenn Source und Gate in Sperrichtung vorgespannt sind) beträgt etwa 1,5 bis 3 V, was in nachteiliger Weise weit unter einem praktisch brauchbaren Wert von z. B. 7 bis 10 V liegt. Andererseits beinhaltet die Struktur, bei der zur Vermeidung einer Verschlechterung der Source-Gate-Durchbruchspannung die Isolierung 5 zwischen der Gate-Metallisierung 30 und der n⁺-GaAs-Schicht 15 liegt, das Problem, daß die Gate-Metallisierung 30, die über die n⁺-GaAs-Schicht 15 vorsteht (d. h. der mit 35 bezeichnete Abschnitt der Gate- Metallisierung) die Gate-Kapazitanz im wesentlichen verdoppelt.
Bei einem FET mit dem in der Fig. 2 gezeigten Aufbau beträgt selbst dann, wenn die n⁺-GaAs-Schicht 15 dick gemacht wird, der Schichtwiderstand p s zwischen der Source und dem Gate etwa 100 Ω/.
Der Kontaktwiderstand γ c der Source-Elektrode ist etwa 0,2 Ωmm, und der untere Grenzwert davon wird durch die Tatsache vorgegeben, daß die Dotierungsdichte der n⁺-GaAs-Schicht, die mit den Source- und Drain-Elektrodenmetallisierungen in Kontakt steht, etwa 2 × 1018 cm-3 beträgt. Wenn der Schichtwiderstand ρ s auf einige Ω/ oder weniger und der Kontaktwiderstand γ c auf 0,02 Ωmm oder weniger erniedrigt werden kann, ist eine große Verbesserung des Verhaltens der FET zu erwarten.
Bei dem beschriebenen Stand der Technik wird der störende Widerstand hauptsächlich dadurch erhöht, daß der Abstand L sg zwischen der Source und dem Gate 0,5 µm oder größer ist und der Abschnitt des Halbleiters, der den Abstand zwischen der Source und dem Gate bildet, einen Schichtwiderstand von etwa 100 Ω/ aufweist.
Die Aufgabe der Erfindung ist es, ein Hochleistungs-Halbleiterelement zu schaffen, besonders ein Halbleiterelement mit Verbindungshalbleitern und insbesondere einen Feldeffekttransistor unter Verwendung von Verbindungshalbleitern, das bzw. der so gestaltet ist, daß der störende Widerstand oder Schichtwiderstand zwischen einer vertieften ersten Elektrode und einer zweiten Elektrode beträchtlich verringert ist, wobei der Kontaktwiderstand zwischen der zweiten Elektrode und einer Halbleiterschicht erniedrigt und des weiteren die Kapazitanz der vertieften Elektrode verringert und die Source-Gate-Durchbruchspannung erhöht ist, wodurch die Nachteile der herkömmlichen Halbleiterelemente mit vertieften Elektrodenstrukturen überwunden werden. Es soll des weiteren auch ein Verfahren geschaffen werden, das es ermöglicht, ein solches Halbleiterelement einfach herzustellen.
Zur Lösung dieser Aufgabe ist erfindungsgemäß ein Halbleiterelement vorgesehen, bei dem eine Elektrodenmetallisierung, die direkt mit einer bestimmten der aktiven Halbleiterschichten, die ein Halbleiterelement wie einen Transistor bilden, verbunden ist, durch eine Seitenisolationsschicht von wenigstens einer der auf der bestimmten aktiven Schicht angeordneten anderen Schichten isoliert ist, wobei die Elektrodenmetallisierung in einem Ausschnitt, das heißt in einer Vertiefung ausgebildet ist, die in dieser auf der bestimmten aktiven Schicht angeordneten Schicht ausgebildet ist. Es ist besonders vorteilhaft, die Elektrodenmetallisierung nur innerhalb der Vertiefung vorzusehen. Dementsprechend kann die Elektrodenmetallisierung als vertiefte Elektrode angesehen werden. Die genannten aktiven Halbleiterschichten schließen in der Praxis die Kanalschicht eines Feldeffekttransistors oder Emitter, Basis und Kollektor eines bipolaren Transistors usw. ein. Die auf der bestimmten aktiven Schicht angeordneten anderen Schichten müssen wenigstens eine Schicht aufweisen, bei der es erforderlich ist, sie von der vertieften Elektrodenmetallisierung zu isolieren. Genauer schließen diese anderen Schichten zum Beispiel eine Halbleiterschicht mit hoher Dotierstoffkonzentration und weitere Elektrodenmetallisierungsschichten ein.
Die vorliegende Erfindung ist hauptsächlich auf Feldeffekttransistoren gerichtet, jedoch sind die erfindungsgemäßen Halbleiterelemente nicht notwendigerweise darauf beschränkt. Im Falle eines Feldeffekttransistors ist die vertiefte Elektrode eine Gate-Elektrodenmetallisierung.
Die genannten anderen Schichten, die auf der aktiven Schicht angeordnet sind, mit der die Elektrodenmetallisierung direkt verbunden ist und die an die Seitenisolationsschicht angrenzen, schließen eine hochdotierte Halbleiterschicht und/oder eine von der vertieften Elektrode verschiedene Elektrodenmetallisierung (im folgenden als "zweite Elektrodenmetallisierung" bezeichnet) zum Zwecke der Verringerung des störenden Widerstandes oder des Schichtwiderstandes ein. Wenn eine von der vertieften Elektrode verschiedene Elektrodenmetallisierung vorgesehen ist, die direkt mit der hochdotierten Halbleiterschicht verbunden ist, bewirkt diese Halbleiterschicht vorteilhafterweise eine Erniedrigung des Kontaktwiderstandes der zweiten Elektrodenmetallisierung. Im Falle eines Feldeffekttransistors ist die zweite Elektrodenmetallisierung eine Source-Elektrodenmetallisierung oder eine Source- und Drain-Elektrodenmetallisierung.
Die Dicke der Seitenisolationsschicht ist auf 100 bis 3000 Å, vorzugsweise auf 100 bis 1000 Å eingestellt. Eine Dicke unterhalb dieses Bereiches ist in den Isolationseigenschaften nicht befriedigend, während eine diesen Bereich überschreitende Dicke den Widerstand zwischen der vertieften Elektrodenmetallisierung und der zweiten Elektrodenmetallisierung ungünstig erhöht. Beispiele von Isolationen, die erfindungsgemäß angewendet werden können, sind in der Form dünner Schichten einfach herstellbare Isolationsmaterialien wie SiN, Si3N4, SiO2 und amorphes Si. Auch Luft kann als Isolierung verwendet werden.
Bei dem beschriebenen Transistortyp wird im allgemeinen ein Verbindungshalbleiter wie eine GaAs-Verbindung verwendet.
Ein erfindungsgemäßes Halbleiterelement kann in einfacher Weise durch die Ausbildung einer Elektrodenmetallisierung erhalten werden, die direkt mit einer der aktiven Halbleiterschichten, die einen Transistor bilden, verbunden ist, z. B. einer Gate-Elektrodenmetallisierung eines Feldeffekttransistors, wobei die Elektrodenmetallisierung bezüglich eines vertieften Abschnittes selbstjustierend ausgestaltet ist. Genauer wird ein erfindungsgemäßes Halbleiterelement beispielsweise durch ein Herstellungsverfahren erhalten, das die folgenden Schritte aufweist:
  • 1.) Aufeinanderfolgendes Abscheiden von Schichten zur Bildung eines Transistors auf einem Substrat;
  • 2.) Erzeugung einer Vertiefung zur Ausformung einer Elektrodenmetallisierung durch eine Photoätztechnik, so daß eine bestimmte aktive Halbleiterschicht, mit der eine bestimmte Elektrodenmetallisierung zu verbinden ist, am Boden der Vertiefung freigelegt wird;
  • 3.) Herstellung einer Isolationsschicht über den inneren Oberflächen der Vertiefung bei einer solchen Temperatur, daß der bei der Photoätzung des 2. Schrittes verwendete Photolack nicht verformt wird;
  • 4.) Festlegung einer Seitenisolationsschicht durch Entfernen des Teiles der beim 3. Schritt entstandenen Isolationsschicht, der sich am Boden der Vertiefung befindet, und des Teiles der Isolationsschicht, der sich über der Photolackschicht befindet; und
  • 5.) Ausbilden einer Elektrodenmetallisierung in der Vertiefung unter Verwendung der Photolackschicht als Maske und Abheben des auf der Maske abgeschiedenen Metalls durch eine Abhebe- bzw. Lift-Off- Technik.
Mit diesem Herstellungsverfahren kann die Elektrodenmetallisierung in der Vertiefung mit nur einem Photolackschritt ausgebildet werden.
Ausführungsformen der Erfindung werden im folgenden beispielhaft anhand der Fig. 5 bis 15 der Zeichnung näher beschrieben. Es zeigen:
Fig. 5a und 5b Querschnitte eines ersten Beispiels eines erfindungsgemäßen Feldeffekttransistors, die Verfahrensschritte bei dessen Herstellung veranschaulichen;
Fig. 6a einen Querschnitt eines zweiten Beispiels;
Fig. 6b einen Querschnitt eines dritten Beispiels;
Fig. 7a bis 7c Querschnitte einer ersten Ausführungsform des erfindungsgemäßen Feldeffekttransistors, die Verfahrensschritte bei deren Herstellung veranschaulichen;
Fig. 8a und 8b Querschnitte einer zweiten Ausführungsform, die Verfahrensschritte bei deren Herstellung veranschaulichen;
Fig. 9 einen Querschnitt einer dritten Ausführungsform, der einen Verfahrensschritt bei deren Herstellung veranschaulicht;
Fig. 10 einen Querschnitt einer vierten Ausführungsform;
Fig. 11a und 11b Querschnitte einer fünften Ausführungsform, die Verfahrensschritte bei deren Herstellung veranschaulichen;
Fig. 12a bis 12c Querschnitte einer sechsten Ausführungsform, die Verfahrensschritte bei deren Herstellung veranschaulichen;
Fig. 13a bis 13c Querschnitte einer siebten Ausführungsform, die Verfahrensschritte bei deren Herstellung veranschaulichen;
Fig. 14a bis 14e Querschnitte einer achten Ausführungsform, die Verfahrensschritte bei deren Herstellung veranschaulichen; und
Fig. 15 einen Querschnitt einer neunten Ausführungsform, der einen Verfahrensschritt bei deren Herstellung veranschaulicht.
Zuerst soll die vorliegende Erfindung anhand eines Überblicks erläutert werden.
In den Fig. 5a und 5b ist der Aufbau eines (im allgemeinen Sinne) Feldeffekttransistors gemäß der Erfindung im Querschnitt dargestellt. Eine Schicht 1, die als eine aktive Schicht eines Transistors dient oder die einer solchen aktiven Schicht entspricht, ist zur Erniedrigung des störenden Widerstandes mit einer hochdotierten (ungefähr im Bereich von 2 × 1018 cm-3 bis 1021 cm-3) Halbleiterschicht 2 versehen. Des weiteren sind Source- und Drain-Elektrodenmetallisierungen 10 vorgesehen. Eine Gate-Elektrodenmetallisierung 30 ist so ausgebildet, daß sie bezüglich der Source- und Drain-Elektrodenmetallisierungen 10 durch die Anwendung einer Abhebetechnik selbstjustierend ist, wodurch die oben beschriebene Lösung erhalten wird. Genauer wird eine Isolierung 20 für das Abheben, z. B. CVD-SiO2, über der ganzen Oberfläche ausgebildet, ein Photolack 40 zur Bildung einer Gate-Elektrode aufgetragen, und dann die Isolierung 20 und die Source- und Drain-Elektrodenmetallisierungen 10 sowie die hochdotierte Halbleiterschicht 2 selektiv durch Trockenätzen oder chemisches Ätzen entfernt, um einen Abschnitt der Halbleiterschicht 1, mit dem die Gate-Elektrode in Kontakt zu bringen ist, freizulegen. Dann werden durch ein Niedertemperaturverfahren (ein Verfahren, das keine Auswirkungen wie starke Verformungen auf den Photolack 40 hat), z. B. ein Photo-CVD-Verfahren, Isolierungen 21 und 22 abgeschieden.
Wesentlich an dieser Abscheidung ist, daß die Isolierungen 21 und 22 an den Seitenwänden der Vertiefung zur Ausbildung der Gate-Elektrode aufgebracht werden. Dann wird die Isolierung 21 am Boden 41 des Gate-Vertiefungsabschnittes und die Isolierung 22 auf dem Photolack 40 durch Trockenätzen oder ein ähnliches Verfahren entfernt. Nachdem Ätzrückstände beseitigt worden sind, wird eine Gate-Elektrodenmetallisierung 30 durch Aufdampfen über der ganzen Oberfläche aufgebracht, wie es in der Fig. 5b gezeigt ist. Dann wird die Metallisierung 30 auf dem Photolack 40 durch eine Abhebetechnik abgehoben. Zu diesem Zeitpunkt ist die Zwischenschicht für die Abhebetechnik durch den Photolack 40 und die Zwischen- Isolationsschicht 20 gegeben. Genauer: Das wesentliche Merkmal der Erfindung liegt darin, daß, nachdem die Seitenisolationsschichten 21 und 22 durch ein Niedertemperaturverfahren so ausgebildet wurden, daß die Source- und Drain- Metallisierungen 10 und der Gate-Photolack 40 abgedeckt sind, die Isolationsschichten 21 und 22 selektiv durch Ätzen entfernt werden, so daß die Seitenisolationsschicht 21 verbleibt, und eine Gate-Metallisierung durch Aufdampfen abgeschieden und ein Gate durch eine Abhebetechnik ausgebildet wird.
Die Isolierung zwischen der Source- (Drain-) Metallisierung 10 und der Gate-Metallisierung 30 wird durch die Anwendung eines einzigen Gate-Photolackschrittes und eines Niedertemperatur- Isolationsschichtherstellungsprozesses bewirkt, kann jedoch auch anders erreicht werden. Es ist wesentlich, daß im fertigen Zustand die Source- (Drain-) Metallisierung 10 und die Gate-Metallisierung 30 voneinander durch die Seitenisolationsschicht 21 wie in der Fig. 5b gezeigt isoliert sind.
Die beschriebene vertiefte Elektrodenstruktur, bei der der Abstand zwischen der Source und dem Gate bis zum äußersten verringert ist, unterscheidet sich grundlegend von den in den Fig. 1 bis 4 gezeigten Strukturen. Bei den herkömmlichen Verfahren liegt, auch wenn eine vertiefte Elektrodenstruktur mittels Selbstjustierung oder Maskenjustierung hergestellt wird, die untere Grenze des Abstandes L sg zwischen der Source und dem Gate bei einem Wert von 0,5 µm. Der Grund, warum die obige Struktur erhalten werden kann, liegt darin, daß es möglich ist, ein Niedertemperaturverfahren zur Bildung einer Isolierung anzuwenden, das es ermöglicht, eine Isolierung mit einer ausgezeichneten Abdeckung bei relativ niedrigen Temperaturen im Bereich der Raumtemperatur auszubilden.
Die beschriebene Ausbildung von Source- und Gate-Elektroden unter Anwendung eines selbstjustierenden Verfahrens für die Seitenisolationen ermöglicht es, den Abstand zwischen der Source 10 und dem Gate 30 auf 0,15 µm oder weniger zu reduzieren. Bei dieser vertieften Elektrodenstruktur ist die Source-Elektrodenmetallisierung 10 mit der hochdotierten Schicht 2 verbunden. Es kann daher, wenn die Dotierstoffkonzentration der hochdotierten Schicht 2 bei einem Wert von 1020 cm-3 liegt, der Kontaktwiderstand γ c auf 0,02 Ωmm oder weniger erniedrigt werden.
Da zum Zwecke der gegenseitigen Isolierung von Source-Metallisierung 10 und Gate-Metallisierung 30 die Seitenisolierung 21 vorhanden ist, kann die Isolierung 21 nach der Entfernung des Photolacks 40 in dem in der Fig. 5b gezeigten Zustand entfernt werden. Es ist in diesem Fall notwendig, nach dem Entfernen der Isolierung 21 eine Passivierungsschicht aufzubringen.
Wenn eine extrem niedrige Abscheiderate (um 30 Å/min) bei der Photo-CVD-Abscheidung angewendet wird, kann der Abstand L sg zwischen der Source und dem Gate mit sehr hoher Genauigkeit gesteuert werden.
In den Fig. 6a und 6b werden Beispiele eines Aufbaues eines erfindungsgemäßen Feldeffekttransistors gezeigt, der so gestaltet ist, daß die Nachteile der in der Fig. 2 bis 4 gezeigten herkömmlichen Feldeffekttransistoren überwunden werden und der störende Widerstand verringert ist, ohne daß dadurch ein Ansteigen der Gate-Kapazitanz oder eine Verschlechterung der Source-Gate-Durchbruchspannung hervorgerufen wird. Die abgebildeten Aufbauten sind für GaAs-MESFET vorgesehen. Im Gegensatz zu dem in der Fig. 4 gezeigten herkömmlichen Aufbau sind die in den Fig. 6a und 6b gezeigten Strukturen dadurch ausgezeichnet, daß nur an den Seitenwänden der n⁺-GaAs-Abdeckschicht 15 eine Isolierung ausgebildet ist und daß nur innerhalb einer vertieften Struktur eine Gate-Metallisierung vorhanden ist. Bei einem solchen Aufbau eines FET wird der störende Widerstand zwischen der n⁺-GaAs-Schicht 15 und der Gate-Metallisierung 30 nur durch den Widerstand des Abstandes gebildet, der durch die Dicke der Schicht (ungefähr 1000 Å oder weniger) der Seitenisolation 21 festgelegt ist und daher extrem klein ist, was bedeutet, daß hier der störende Widerstand nicht ansteigt. Da die Gate-Metallisierung 30 und die n⁺-GaAs-Schicht 15 voneinander durch die Seitenisolationsschicht 21 isoliert sind, gibt es auch keine Verschlechterung der Source-Gate- Durchbruchspannung. Zusätzlich gibt es, da die Gate-Metallisierung 30 nur innerhalb der vertieften Struktur ausgebildet ist, auch keinen Anstieg in der Source-Gate-Kapazitanz. Diese Struktur wird durch Ausbilden der Gate-Metallisierung 30 mit Selbstjustierung bezüglich der vertieften Struktur erhalten.
In den Fig. 6a und 6b bezeichnet das Bezugszeichen 5′ eine Oberflächen-Schutzschicht (eine Isolationsschicht zur Passivierung), 11 eine undotierte GaAs-Schicht, 1 eine aktive Halbleiterschicht, 32 eine Source-Elektrodenmetallisierung, 33 eine Drain-Elektrodenmetallisierung und 100 ein halbisolierendes GaAs-Substrat.
Ausführungsform 1
Die Fig. 7a bis 7c zeigen Querschnitte, die Verfahrensschritte bei der Herstellung eines erfindungsgemäßen, sogenannten selektiv dotierten Heteroübergang-FET mit einem zweidimensionalen Elektronengas als Kanalschicht darstellen.
Gemäß Fig. 7a ist eine p--GaAs-Schicht 11 (etwa 5 × 1014 cm-3) mit einer Dicke von 1 µm auf einem halbisolierenden GaAs-Substrat 100 mittels MBE (Molekularstrahlepitaxie) aufgebracht. Darauf wird eine undotierte n--Al x Ga1-x As-Schicht 12 (mit x im allgemeinen gleich 0,3 oder größer) in einer Dicke von 60 Å abgeschieden. Dann wird eine n-Al y Ga 1-y As-Schicht 13 (mit y im allgmeinen im Bereich von 0,05 bis 0,25), die Si als n-Dotierstoff in einer Konzentration von 2 × 1018 cm-3 enthält und eine Dicke von 150 Å hat, auf der Schicht 12 abgeschieden, und es wird eine undotierte n--Al z Ga1-z As-Schicht 18 (mit z im allgemeinen etwa 0,3) mit einer Dicke von 100 Å als Trennschicht aufwachsen gelassen. Weiter wird eine undotierte n--GaAs-Schicht 19 mit einer Dicke von 100 Å auf der Schicht 18 und eine n⁺-Ge-Schicht 2, die As in einer Konzentration von 2 × 1020 cm-3 enthält und eine Dicke von 300 Å hat, auf der Schicht 19 abgeschieden. Unter Ultrahochvakuum wird dann in einer anderen Kammer eine Al-Schicht 10, die Source- und Drain-Elektrodenmetallisierungen festlegt, mit einer Dicke von 300 Å aufgebracht. Dann wird ein Ätzvorgang ausgeführt, um die Transistoren voneinander zu isolieren, und eine CVD-SiO2-Schicht 20 mit einer Dicke von 4000 Å als Lift-Off- bzw. Abhebetrennschicht zur Ausbildung einer Gate-Elektrodenmetallisierung abgeschieden. Anschließend wird ein Photolack 40 zur Ausbildung von Gates aufgebracht und prozessiert, und mit diesem Photolack 40 als Maske wird die SiO2-Schicht 20 selektiv durch Trockenätzen entfernt, um eine Vertiefung zu schaffen. Diese Vertiefung wird durch Naßätzen in einer umgekehrt trapezoidalen Form konisch ausgeformt, so daß die Abhebetechnik leicht ausgeführt werden kann. Dann wird die Source- und Drain- Elektrodenmetallisierungsschicht 10 und die n⁺-Ge-Schicht 2 mittels Trockenätzen selektiv entfernt. Danach werden Ätzrückstände durch einen chemischen Prozeß beseitigt. Isolierungen 21 und 22 aus SiN mit einer Dicke von jeweils 1000 Å werden bei Raumtemperatur mittels eines Photo-CVD-Verfahrens aufgebracht, um die in der Fig. 7b gezeigte Struktur zu erhalten. Die Isolierungen 21 und 22 sind nicht notwendigerweise auf SiN beschränkt, es kann auch SiO2, amorphes Si oder dergleichen verwendet werden. Die Isolierungen 21 und 22 können auch mittels eines ECR- (Electron Cyclotron Resonance; Elektronenzyklotronresonanz)-Plasma-CVD-Verfahrens erhalten werden.
Dann wird, wobei die Seitenisolationsschicht 21 verbleibt, die SiN-Isolierung 22 und der Teil 41 der Isolierung 21, der sich auf dem Boden der Vertiefung befindet, durch Anwendung einer anisotropen Trockenätzung entfernt. Danach wird Al durch Vakuumabscheidung in einer Dicke von 6000 Å aufgebracht und dann mit einer Abhebetechnik abgehoben, um eine Gate-Elektrode 30 (Fig. 7c) zu schaffen. Die Schwellenspannung V th des dadurch hergestellten Verarmungstyp-FET wurde experimentell zu -0,8 V ermittelt. Als nächstes werden zur Bildung eines Anreicherungstyp-FET Photolack- und Ätzschritte ähnlich den oben beschriebenen Schritten ausgeführt. Das in diesem Fall durchgeführte Verfahren unterscheidet sich von dem vorhergehenden dadurch, daß die undotierte GaAs-Schicht 19 ebenfalls selektiv durch RIE (Reactive Ion Etching; reaktives Ionenätzen) unter Verwendung eines Gasgemisches aus CCl2F2 und He entfernt wird. Damit wird ein Anreicherungstyp-FET mit einer Schwellenspannung V th von etwa 0,1 V erhalten. Die Gatemetallisierung 31 ist in diesem Fall Al, wie bei dem Verarmungstyp-FET (Fig. 7c). Source- und Drainelektroden können durch übliche Techniken dergestalt hergestellt werden, daß nach dem Photolackschritt die SiO2-Schicht 20 selektiv entfernt wird und die Source- und Drainelektroden so ausgebildet werden, daß sie mit der Source- und Drainmetallisierung 10 verbunden sind. Obwohl in dieser Ausführungsform beispielhaft Al für die Source-Metallisierung 10 verwendet wird, ist es ebenso möglich, jedes andere Metall zu verwenden, das durch Trockenätzen prozessiert und in ohmschen Kontakt mit der hochdotierten Schicht 2 gebracht werden kann, wie z. B. Au, Pt und Mo. Weiter ist, obwohl beispielhaft eine n⁺-GeSchicht als hochdotierte Schicht 2 angegeben ist, dies nicht darauf beschränkt und es ist möglich, jede Substanz zu verwenden, die als Sperr-Halbleiter dienen kann, der in ohmschen Kontakt mit der Source-Metallisierung 10 und den aktiven Schichten 18, 19, 13 und 12 steht.
Ausführungsform 2
In der in den Fig. 8a und 8b gezeigten Ausführungsform wird die Erfindung bei einem rauscharmen Ultrahochfrequenz-GaAs- MESFET angewendet. Eine undotierte GaAs-Schicht 11 (1 µm dick), ein Paar von GaAs/AlGaAs-Übergitter-Pufferschichten 8 und 9 (5000 Å dick), eine undotierte Al x Ga1-x As- Schicht 18 (x etwa 0,3; 1000 Å dick) und eine n-GaAs-Schicht 1′ (Dotierungsdichte 5 × 1017 cm-3; 500 Å dick) werden nacheinander auf einem halbisolierenden GaAs-Substrat 100 mittels MOMBE (Metall-Organische Molekularstrahlepitaxie) aufgebracht. Dann wird eine hochdotierte n⁺-Ge-Schicht 2′ (die As in einer Konzentration von 2 × 1020 cm-3 enthält) ausgebildet, und eine Source- und Drain-Elektrodenmetallisierungsschicht 10 aus drei Lagen, d. h. aus Ti, Pt und Au, wird in einer Dicke von 3000 Å aufgebracht. Weiter wird eine CVD-SiO2- Schicht 20 abgeschieden, die als Isolationsschicht zur Minimierung der Streukapazitanz der Source-Gate-Kapazitanz C gs dient. Dann wird eine Photolithographie zur Ausbildung eines Gateabschnittes durchgeführt. Das heißt, die SiO2- Schicht 20, die aus den Ti/Pt/Au-Lagen bestehende Source- und Drain-Elektrodenmetallisierungsschicht 10 und die n⁺-Ge-Schicht 2′ werden zur Bildung eines vertieften Abschnittes selektiv durch Trockenätzen entfernt. Daraufhin wird der vertiefte Gate-Abschnitt mit einer Si3N4-Schicht 23 mit einer Dicke von 100 nm mittels eines konventionellen CVD-Verfahrens abgedeckt, wie es in der Fig. 8a gezeigt ist. Das Si3N4 23 auf dem Boden des Gateabschnittes und auf dem flachen Teil der Oberfläche der SiO2-Schicht 20 wird durch Trockenätzen entfernt, und als Gate-Elektrode wird eine Kombination aus Mo- und Au-Schichten in einer Dicke von 8000 Å durch eine Vakuumabscheidung aufgebracht und dann einem Trockenätzvorgang unterworfen, um eine Gateelektrode 30 wie in der Fig. 8b gezeigt zu bilden. Der beschriebene FET wurde experimentell hergestellt und seine Charakteristiken gemessen. Die Ergebnisse zeigten, daß es möglich ist, den Source- Gate-Abstand L sg auf 0,15 µm zu verringern und den ohmschen Kontaktwiderstand γ c auf 0,02 Ωmm zu erniedrigen.
Ausführungsform 3
Bei der in der Fig. 9 gezeigten Ausführungsform wird die Erfindung auf einen selektiv dotierten p-Kanal-Heteroübergang- FET angewendet. Eine n--GaAs-Schicht 11′ (Dotierungsdichte etwa 1014 cm-3 oder weniger) wird in einer Dicke von 1 µm auf einem halbisolierenden GaAs-Substrat 100 mittels MOMBE abgeschieden und eine Al y Ga1-y As-Schicht 60 (y etwa 0,4), die Be in einer Konzentration von 2 × 1018 cm-3 enthält, wird dann in einer Dicke von 500 Å ausgebildet. Weiter wird eine p⁺-Ge-Schicht 61, die Bor (B) in einer Konzentration von 2 × 1020 cm-3 enthält, in einer Dicke von 3000 Å aufgebracht, und in einer anderen Ultrahochvakuumkammer werden eine Ti-Schicht 62 mit einer Dicke von 3000 Å und eine SiO2-Schicht 20 als Zwischenschicht in einer Dicke von 4000 Å abgeschieden.
Danach wird ein Prozeß ausgeführt, der der Ausführungsform 2 entspricht, und eine Gate-Metallisierung mit einer Doppelschicht aus Mo und Au hergestellt, die zu der p-Al y Ga1-y As- Schicht 60 in Schottky-Kontakt steht. Der dergestalt hergestellte FET hat bestätigt, daß es möglich ist, den Source- Gate-Abstand zu verringern und den Kontaktwiderstand der Source-Elektrode wie bei den oben dargestellten Ausführungsformen zu verkleinern.
Ausführungsform 4
Die Fig. 10 zeigt eine Ausführungsform, bei der die Erfindung auf einen selektiv dotierten Komplementär-Heteroübergang- FET angewendet wird. Nachdem ein n-Kanal-FET (Teil A in Fig. 10) auf eine Weise hergestellt wurde, die der Ausführungsform 1 ähnlich ist, wird ein FET wie im Teil B der Fig. 10 mittels eines Verfahrens des selektiven epitaktischen Aufwachsens hergestellt, der ein zweidimensionales Löchergas als Ladungsträger verwendet. Im Gegensatz zur Ausführungsform 3 weist die vorliegende Ausführungsform eine n--Al x Ga1-x As-Schicht 12 mit einer Dicke von 30 Å zum Zwecke der Verbesserung der Löcherbeweglichkeit auf. Um die Durchschlagsfestigkeit des Schottky-Überganges zu erhöhen, ist eine undotierte Al x Ga1-x As-Schicht 18 mit einer Dicke von 150 Å vorgesehen. Sowohl im n- als auch im p-Kanal-FET wird eine Isolationsschicht 21 aus SiN über die Seitenwände der Vertiefung durch ein Photo-CVD-Verfahren aufgebracht, um zu verhindern, daß sich die Source- und Drainelektroden 10, 62 und die Gateelektroden 30, 30″ gegenseitig berühren.
Ausführungsform 5
Die Fig. 11a und 11b zeigen eine Ausführungsform, bei der eine n⁺-GaAs-Schicht als hochdotierte Halbleiterschicht verwendet wird. Eine O2-dotierte GaAs-Schicht 11 (halbisolierend) mit einer Dicke von 1 µm wird auf einem halbisolierenden GaAs-Substrat 100 mittels MOCVD hergestellt. Weiter werden eine Si-dotierte (4 × 1017 cm-3) GaAs-Schicht 1″ mit einer Dicke von 700 Å und eine Si-dotierte (2 × 1018 cm-3) GaAs-Schicht 2″ mit einer Dicke von 3000 Å nacheinander ausgebildet, und eine Elektrodenmetallisierungsschicht 10″ aus drei Lagen von AuGe, Ni und Au wird dann wie in der Fig. 11a gezeigt durch Vakuumabscheidung aufgebracht. Danach wird eine Mesaätzung ausgeführt, um die Elemente voneinander zu isolieren, und eine Gateelektrode 30″ wird wie in der Fig. 11b dargestellt durch die Verwendung von Mo und Au in ähnlicher Weise wie im Falle der Ausführungsform 1 hergestellt.
Ausführungsform 6
Die Fig. 12a bis 12c zeigen eine Ausführungsform, bei der das erfindungsgemäße Verfahren der Elektrodenausbildung auf die Ausbildung einer Basiselektrode eines HBT (Heteroübergang- Bipolar-Transistor) angewendet wird. Eine n⁺-GaAs- Schicht 101, die Si in einer Konzentration von 4 × 1018 cm-3 enthält und eine Dicke von 5000 Å hat, wird auf einem halbisolierenden GaAs-Substrat 100 durch MBE erzeugt, woraufhin nacheinander eine n--GaAs-Schicht 102, die Si in einer Konzentration von 5 × 1014 cm-3 enthält und eine Dicke von 4000 Å hat, eine p-GaAs-Schicht 103 (Basisschicht), die Be in einer Konzentration von 2 × 1018 cm-3 enthält und 2000 Å dick ist, eine n-Al x Ga1-x As-Schicht 104 (x etwa 0,3), die Si in einer Konzentration von 2 × 1017 cm-3 enthält und 4000 Å dick ist, und eine n-GaAs-Schicht 105, die Si in einer Konzentration von 5 × 1018 cm-3 enthält und eine Dicke von 4000 Å hat, abgeschieden. Danach wird eine CVD-SiO2-Schicht 200 wie in der Fig. 12a aufgebracht. Der Verfahrensschritt zur Bildung einer Basiselektrode wird im folgenden mit Bezug auf die Fig. 12b und 12c erläutert. Die Emitterelektrode kann durch ein übliches Verfahren und die Kollektorelektrode durch ein ähnliches Verfahren wie bei der Basiselektrode hergestellt werden. Nachdem ein Photolack 201 zur Ausbildung der Basiselektrode mit einer Dicke von 1,1 µm aufgetragen und geeignet prozessiert worden ist, werden die SiO2-Schicht 200, die n-GaAs-Schicht 105 und die n-AlGaAs-Schicht 104 selektiv durch anisotropes Trockenätzen und chemisches Ätzen entfernt. Dann werden SiN-Schichten 203 und 204 mit jeweils einer Dicke von 2000 Å wie in der Fig. 12b durch ein Photo- CVD-Verfahren bei einer Substrattemperatur von 120°C aufgebracht.
Danach werden, wobei die SiN-Schicht 204 an den Seitenwänden verbleibt, die anderen SiN-Schichten 203 und 204 durch anisotropes Trockenätzen entfernt. Dann wird eine Basis-Elektrodenmetallisierung 205 durch Aufdampfen abgeschieden, und unnötig aufgebrachtes Metall wird durch eine Abhebetechnik entfernt, um eine Basiselektrode wie in der Fig. 12c auszubilden. In dieser Ausführungsform wird eine Legierung von Au und Zn als Basiselektrodenmetallisierung verwendet. Die Elektrode wird unter Legierungsbedingungen dadurch als ohmsche Elektrode ausgebildet, daß eine Wärmebehandlung bei einer Temperatur von 450°C für zwei Minuten durchgeführt wird.
Da die Photo-CVD-SiN-Schicht 204, die wie beschrieben an den Seitenwänden verbleibt, geringe elektrische Isolationseigenschaften hat, kann sie nach dem Ausbilden der Elektrode mittels einer auf 1/100 verdünnten Flußsäure entfernt werden und eine neue Passivierungsschicht kann mit einem Plasma- CVD-Verfahren oder dergleichen aufgebracht werden. Wenn die Lücke zwischen der ausgebildeten Elektrode und der Halbleiterschicht, die von der Elektrode durch die Isolationsschicht elektrisch isoliert ist, ganz mit der Isolierung ausgefüllt ist, ist die parasitäre Kapazitanz unvorteilhaft erhöht. Dementsprechend ist es möglich, wenn das Gebiet zwischen der Elektrode und der Seitenisolationsschicht durch einen Luftspalt gegeben ist, einen Anstieg der parasitären Kapazitanz zu unterdrücken.
Ausführungsform 7
Die Fig. 13a bis 13c zeigen eine Ausführungsform, bei der die Erfindung auf die Schaffung eines GaAs-MESFET durch Ionenimplantation angewendet wird. Ein n-GaAs-Bereich 71, n⁺-Source- und Drain-Bereiche 70, Source- und Drain-Elektroden 32, 33 und eine Isolations-Zwischenschicht 72 werden nacheinander erzeugt, und ein Photolack 73 zur Ausbildung eines Gates wie in der Fig. 13a wird dann aufgebracht. Die Isolationsschicht 72 wird geätzt, um den n-GaAs-Bereich 71 freizulegen, und eine SiN-Schicht 22 mit einer Dicke von 3000 Å wird dann durch ein Photo-CVD-Verfahren bei einer Substrattemperatur von 120°C aufgebracht (Fig. 13b). Das Bezugszeichen 74 bezeichnet ein halbisolierendes GaAs-Substrat. Die Seitenisolationsschicht 22 wird belassen und die anderen Teile der SiN-Schicht 22 werden durch anisotropes Trockenätzen weggeätzt, und eine Gateelektrode 30 wird durch eine Abhebetechnik ausgebildet. Da die Abscheiderate der durch das Photo-CVD-Verfahren erzeugten Schicht 22 relativ klein ist (2 nm/min bis 10 nm/min), kann die Seitenisolationsschicht 22 mit einer hervorragenden Genauigkeit gesteuert werden.
Bei dieser Ausführungsform ist der Abstand oder der Durchmesser der Öffnung, die in dem in Fig. 13a gezeigten Gate- Photolack vorgesehen ist, gleich 0,8 µm, während die Schichtdicke der an den Seitenwandabschnitten durch Photo- CVD abgeschiedenen SiN-Schicht 3000 Å und die Länge des fertigen Gates (Fig. 13c) 0,4 µm beträgt. Die Erfindung ist demzufolge vorzüglich zur Bildung von Submikron-FETs geeignet.
Ausführungsform 8
Die Fig. 14a bis 14e zeigen wesentliche Verfahrensschritte bei der Herstellung eines 2-DEG-FET mit einem GaAs/AlGaAs Heteroübergang.
Undotiertes GaAs (im allgemeinen des p--Typs, das Restakzeptoren in einer Konzentration von 1014 cm-3 enthält) 317 wird mit einer Dicke von 1 µm auf einem halbisolierenden GaAs- Substrat 310 durch eine MBE (Molekularstrahlepitaxie) aufgebracht. Dann wird eine undotierte Al x Ga1-x As-Schicht 316 mit einer Dicke von 60 Å ausgebildet. Der Al-Gehalt x liegt im allgemeinen im Bereich von 0,3 bis 0,4, und die Schichtdicke im allgemeinen im Bereich von 0 Å bis etwa 100 Å. Danach wird eine Al y Ga1-y As-Schicht 315, die Si in einer Konzentration von 1 × 1019 cm-3 enthält und 50 Å dick ist, erzeugt.
Der Al-Gehalt x ist im allgemeinen gleich 0,23, kann jedoch je nach Anwendungszweck innerhalb eines Bereiches von 0,2 bis 0,4 liegen. Die Dicke der Schicht 315 bewegt sich im allgemeinen im Bereich von 10 Å bis 150 Å. Wenn die Schicht 315 ausgesprochen dünn ist, ist es üblich, Sn (Zinn) als n-Dopant mit einer Dotierungsdichte von 5 × 1019 cm-3 anstelle von Si zu verwenden.
Dann wird eine undotierte Al x Ga1-x As-Schicht 314 mit einer Dicke von 150 Å ausgebildet. Der Al-Gehalt x liegt im allgemeinen innerhalb eines Bereiches von 0,3 bis 0,4. Die Dicke der Schicht 414 bewegt sich üblicherweise im Bereich von 50 Å bis 200 Å. Schließlich wird eine n⁺-GaAs-Schicht 313 mit einer Dicke von 1600 Å zum Zwecke der Erniedrigung des störenden Widerstandes zwischen der Source und dem Gate aufgebracht. Die Dotierungsdichte an Si wird gleich 1 × 1019 cm-3 gewählt. Um den störenden Widerstand weiter zu verringern, kann n⁺-Ge oder dergleichen verwendet werden, um den Schichtwiderstand auf einige Ω/ oder weniger herabzusetzen. Im Falle der Anwendung von n⁺-Ge (Dotierungsdichte 1020 cm-3) ist nur gefordert, daß die Schichtdicke in der Größenordnung von 200 Å bis 300 Å ist (Fig. 14a).
Nachdem Source- und Drain-Elektroden 302 und 303 mit einer Dreilagenstruktur, die AuGe-, Ni- und Au-Schichten enthält, durch eine Abhebetechnik ausgebildet wurden, wird eine Isolationsschicht 305 aufgebracht, und ein Photolack 320 zur Ausbildung eines Gates angewendet (Fig. 14b).
Nachdem die Isolationsschicht (im allgemeinen CVD-SiO2; Dicke 3500 Å) 305 zur Passivierung durch Trockenätzen entfernt wurde, wird die n⁺-GaAs-Schicht 313 selektiv durch reaktives Ionenätzen (RIE) mit CCl2F2/He-Gas (einem Gasgemisch von CCl2F2 und He) entfernt. Nach einer chemischen Behandlung wird eine Si3N4-Schicht 304 mit einer Dicke von 1000 Å durch Photo-CVD aufgebracht. Die Substrattemperatur beträgt während der Formierung der Si3N4-Schicht 304 130°C, und es wurde experimentell bestätigt, daß keine nachteiligen Auswirkungen wie eine thermische Deformation des Photolacks bei solchen Substrattemperaturen auftreten (Fig. 14c).
Die Dicke der Si3N4-Schicht liegt im allgemeinen im Bereich von 100 Å bis 1000 Å.
Dann wird das Si3N4 vom Boden der vertieften Gate-Struktur und das Si3N4 auf dem Photolack durch eine herkömmliche Trockenätzung entfernt. Es ist wesentlich, daß das Si3N4 an den Seitenflächen der n⁺-GaAs-Schicht so bleibt wie es ist.
Obwohl bei dieser Ausführungsform Si3N4 durch ein Photo-CVD- Verfahren abgeschieden wird, kann ebenso ein anderes Verfahren angewendet werden, wie z. B. ein Verfahren, bei dem SiO2 durch Mikrowellen-Plasma-CVD bei niedriger Temperatur (um 150°C) abgeschieden wird, oder ein Verfahren, bei dem ein SiO2-Target durch einen Elektronenstrahl zur Abscheidung von SiO2 zerstäubt wird.
Dann wird eine Dreilagenschicht 301 aus Ti-, Pt- und Au- Schichten durch Aufdampfen als Gatemetallisierung aufgebracht (Fig. 14d) und anschließend einer Abhebetechnik unterworfen, um einen FET mit der gewünschten Konfiguration zu erhalten (Fig. 14e).
Als Gatemetallisierung kann zusätzlich zu der beschriebenen Dreilagenschicht 301 eine Al-Schicht oder eine Zweilagenschicht aus Mo/Au Verwendung finden.
Im Gegensatz zu dem in der Fig. 3 gezeigten herkömmlichen FET hat der 2-DEG-FET mit dem beschriebenen Aufbau eine von 1,5 V auf etwa 10 V erhöhte Source-Gate-Durchbruchspannung. Die maximale Gatespannung, die an die Gate-Elektrode angelegt werden kann, ist ebenfalls von 0,8 V auf 2,9 V erhöht.
Im Vergleich zu der in der Fig. 4 gezeigten Gatestruktur mit einem Überstand ermöglicht die Gatestruktur dieser Ausführungsform eine Verbesserung der Charakteristiken des FET. So kann bei einer Gatelänge L g = 1 µm und einer Gatebreite gleich 10 µm die Source-Gate-Kapazitanz von 40 fF auf 20 fF verringert werden.
Obwohl in dieser Ausführungsform der 2-DEG-FET beispielhaft mit einem GaAs/AlGaAs-Heteroübergang dargestellt ist, so ist die Erfindung auch bei anderen Heteroübergängen, wie z. B. InP/InGaAs, GaAs/Ge, AlGaAs/InGaAs usw. effektiv anwendbar.
Zusätzlich ist die Erfindung auch bei Anwendung eines zweidimensionalen Löchergases und in dem Fall effektiv einsetzbar, bei dem die n-Dotierstoffe der vorliegenden Erfindung durch p-Dotierstoffe wie Be oder Mg ersetzt sind.
Ausführungsform 9
Die Fig. 15 zeigt eine Ausführungsform, bei der die Erfindung auf einen GaAs-MESFET angewendet wird.
Eine undotierte GaAs- oder undotierte Al y Ga1-y As-Schicht 317′ (y etwa 0,5) mit einer Dicke von 1 µm ist auf einem halbisolierenden GaAs-Substrat 310 aufgebracht, und darauf ist eine GaAs-Schicht 319, die Si in einer Konzentration von 5 × 1017 cm-3 enthält und 500 Å dick ist, abgeschieden. Weiter ist eine undotierte Al y Ga1-y As-Schicht 314′ mit einer Dicke von 50 Å ausgebildet, woran sich ein n⁺-Ge-Schicht 313′ (Dotierungsdichte 1020 cm-3) mit einer Dicke von 500 Å anschließt.
Das Verfahren zur Herstellung des FET ist fast das gleiche wie das bei der Ausführungsform 8. Die vorliegende Ausführungsform unterscheidet sich hauptsächlich dadurch von der Ausführungsform 8, daß eine n⁺-Ge-Schicht zur Bildung von Source- und Drain-Bereichen und eine Al-Schicht als ohmsche Metallisierung verwendet wird, und die n⁺-Ge-Schicht 313′ sowie die AlGaAs-Schicht 314′ durch Trockenätzung mit CF4 ausgebildet werden.
Wie beschrieben ist bei dem erfindungsgemäßen Halbleiterelement die innerhalb der Vertiefung ausgebildete Elektrode von einer hochdotierten Halbleiterschicht und/oder einer weiteren (zweiten) Elektrodenmetallisierungsschicht durch eine Seitenisolationsschicht getrennt. Dementsprechend ist es möglich, den Abstand zwischen der Elektrode in der Vertiefung und der hochdotierten Halbleiterschicht und/oder der zweiten Elektrodenmetallisierungsschicht auf 0,15 µm oder weniger zu verringern und den Abstand mit ausgezeichneter Genauigkeit einzustellen. Da die zweite Elektrodenmetallisierung auf der hochdotierten Sperr-Halbleiterschicht angeordnet ist, kann der Kontaktwiderstand γ c der zweiten Elektrodenmetallisierung auf 0,02 Ωmm oder weniger verringert werden. Es ist demnach möglich, eine erhebliche Verbesserung der Transistorcharakteristiken zu erreichen, da die Erfindung eine Minimierung des Widerstandes zwischen Source und Gate eines FET ermöglicht. Zusätzlich kann die Ausbildung der Seitenwände eines vertieften Gates durch die Anwendung eines Niedertemperaturprozesses wie des Photo-CVD- Verfahrens, der bzw. das bei einer Temperatur im Bereich von Raumtemperatur bis zu 100°C durchgeführt wird, durch nur einen einzigen Photolackschritt vollständig ausgeführt werden, und es gibt keine Probleme bezüglich der Streukapazitanz, die anderweitig durch ein Überstehen des Gates verursacht würde.
In einem praktischen Beispiel der erfindungsgemäßen Gate- Struktur wurde zwischen einer n⁺-Abdeckschicht und einer Gate-Metallisierung eine Seitenisolationsschicht derart ausgeführt, daß die Isolationsschicht nur an den Innenseiten der Gate-Vertiefung angeordnet wurde, und die Gate-Metallisierung wurde nur innerhalb der Gate-Vertiefung ausgebildet. Mit dieser Anordnung war es möglich, 1.) die Source-Gate- Durchbruchspannung um eine Größenordnung gegenüber der herkömmlichen vertieften Gate-Struktur zu erhöhen und 2.), die Source-Gate-Kapazitanz zu halbieren.
Es ist noch anzumerken, daß in der Zeichnung gleiche Bezugszeichen auch gleiche Teile bezeichnen.

Claims (14)

1. Halbleiterelement mit einer Elektrodenmetallisierung (30), die direkt mit einer ersten (1) der Schichten, die als aktive Schichten das Halbleiterelement bilden, verbunden ist, dadurch gekennzeichnet, daß die Elektrodenmetallisierung (30) von einer zweiten Schicht (2; 15), die sich auf der aktiven ersten Schicht (1) befindet, durch eine Seitenisolationsschicht (21) isoliert ist, und daß die Elektrodenmetallisierung (30) nur innerhalb eines ausgeschnittenen Abschnittes in dieser zweiten Schicht (2; 15) ausgebildet ist.
2. Halbleiterelement nach Anspruch 1, dadurch gekennzeichnet, daß die Dicke der Seitenisolationsschicht (21) im Bereich von 100 Å bis 3000 Å liegt.
3. Halbleiterelement nach Anspruch 1, dadurch gekennzeichnet, daß die Dicke der Seitenisolationsschicht (21) im Bereich von 100 Å bis 1000 Å liegt.
4. Halbleiterelement nach Anspruch 3, dadurch gekennzeichnet, daß es ein Feldeffekttransistor ist, und daß die Elektrodenmetallisierung eine Gate-Elektrodenmetallisierung (30) ist.
5. Halbleiterelement nach Anspruch 1 oder 4, dadurch gekennzeichnet, daß die zweite Schicht eine hochdotierte Halbleiterschicht (2) mit einer Dotierstoffkonzentration von 2 × 1018 cm-3 oder mehr aufweist.
6. Halbleiterelement nach Anspruch 1, dadurch gekennzeichnet, daß es ein Transistor mit Verbindungshalbleitern ist.
7. Halbleiterelement nach den Ansprüchen 4 und 5, dadurch gekennzeichnet, daß eine Source-Elektrodenmetallisierung (10) auf der hochdotierten Halbleiterschicht (2) vorgesehen ist.
8. Halbleiterelement nach Anspruch 7, dadurch gekennzeichnet, daß die Source-Elektrodenmetallisierung (10) der Gate-Elektrodenmetallisierung (30) gegenüberliegt und davon durch die Seitenisolationsschicht (21) getrennt ist.
9. Halbleiterelement nach Anspruch 1, dadurch gekennzeichnet, daß die Seitenisolationsschicht (21) durch einen Luftspalt gegeben ist.
10. Halbleiterelement mit einer ersten Elektrodenmetallisierung (30), die direkt mit einer ersten (1) der Schichten, die als aktive Schichten das Halbleiterelement bilden, verbunden ist, dadurch gekennzeichnet, daß die erste Elektrodenmetallisierung (30) von einer zweiten Schicht (2), die auf der aktiven ersten Schicht (1) vorgesehen ist, durch eine Seitenisolationsschicht (21) isoliert ist, wobei die erste Elektrodenmetallisierung (30) wenigstens innerhalb eines ausgeschnitten Abschnittes in der zweiten Schicht (2) ausgebildet ist und die zweite Schicht (2) wenigstens eine zweite Elektrodenmetallisierung (10) aufweist, die der ersten Elektrodenmetallisierung (30) gegenüberliegt und von dieser durch die Seitenisolationsschicht (21) getrennt ist.
11. Halbleiterelement nach Anspruch 10, dadurch gekennzeichnet, daß es ein Feldeffekttransistor ist, und daß die erste Elektrodenmetallisierung eine Gate-Elektrodenmetallisierung (30) und die zweite Elektrodenmetallisierung eine Source-Elektrodenmetallisierung (10) ist.
12. Halbleiterelement nach Anspruch 11, dadurch gekennzeichnet, daß die zweite Schicht eine hochdotierte Halbleiterschicht (2) mit einer Dotierstoffkonzentration von 2 × 1018 cm-3 oder mehr aufweist, wobei die zweite Elektrodenmetallisierung (10) direkt mit der hochdotierten Halbleiterschicht (2) verbunden ist.
13. Verfahren zur Herstellung eines Halbleiterelements, wobei
  • - nacheinander die das Halbleiterelement bildenden Schichten auf einem Substrat (100) ausgebildet werden; und
  • - durch einen Photoätzprozeß eine Vertiefung ausgebildet wird, so daß eine aktive Schicht (1), mit der eine Elektrodenmetallisierung (30) zu verbinden ist, am Boden der Vertiefung freigelegt wird;
dadurch gekennzeichnet, daß
  • - bei niedrigen Temperaturen, bei denen eine Photolackschicht (40), die bei dem Photoätzschritt verwendet wird, nicht deformiert wird, an den Innenflächen der Vertiefung eine Seitenisolationsschicht (21) aufgebracht wird; daß
  • - der Teil (41) der Seitenisolationsschicht, der sich in der Vertiefung auf derem Boden befindet, und der Teil (22) dieser Schicht, der sich auf der Photolackschicht (40) befindet, entfernt wird; und daß
  • - die Elektrodenmetallisierung (30) in der Vertiefung unter Verwendung der Photolackschicht (40) als Maske ausgebildet und das auf der Maske abgeschiedene Metall durch eine Abhebetechnik entfernt wird.
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