DE69324630T2 - Dotierungsverfahren, Halbleiterbauelement und Verfahren zu seiner Herstellung - Google Patents

Dotierungsverfahren, Halbleiterbauelement und Verfahren zu seiner Herstellung

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Daijirou Inoue
Takashi Kurose
Kouji Matsumura
Shigeharu Matsushita
Akihito Nagamatsu
Satoshi Terada
Takashi Yamada
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Description

    HINTERGRUND DER ERFINDUNG Gebiet der Erfindung
  • Die vorliegende Erfindung betrifft ein Dotierungsverfahren mittels Diffundieren von Silicium in III-V Halbleiterverbindungen wie GaAs und AlGaAs, ein Halbleiter-Bauelement mit einer durch dieses Dotierungsverfahren gebildeten dotierten Schicht und ein Verfahren zur Herstellung dieses Halbleiter- Bauelements.
    • Beschreibung des Standes der Technik
  • Diffusions- und Ionenimplantations- sowie Kristallzüchtungsverfahren sind wohlbekannte Methoden zum Dotieren von Halbleitersubstraten mit Verunreinigungen. Insbesondere werden für Silizium- (Si-)Bauelemente, bei denen Si-Substrate eingesetzt werden, die Diffusion und die Ionenimplantation als wichtige Techniken zur Einführung von Dotierungssubstanzen in Si-Substrate eingesetzt.
  • Andererseits ist im Fall von III-V Halbleiterverbindungen wie GaAs, GaP und InP die Dotierung mit Verunreinigungen mit dem wesentlichen Problem verbunden, daß die stöchiometrische Zusammensetzung des Substratkristalls die Neigung aufweist, gestört zu werden, wenn er hohen Bearbeitungstemperaturen unterzogen wird, was zur Notwendigkeit der Entwicklung von Dotierungsverfahren geführt hat, die für einzelne Arten von Substraten geeignet sind. Bis heute wurden solche Methoden jedoch nur teilweise eingeführt. Für GaAs-Substrate sind beispielsweise die Ionenimplantation und eine teilweise Diffusion (eine Zn-Diffusion zur Bildung einer Verunreinigungs schicht vom p-Typ) die einzigen etablierten Techniken für einen praktischen Einsatz. Ein Diffusionsverfahren zur Bildung einer Verunreinigungsschicht vom n-Typ wurde für GaAs-Substrate primär deshalb noch nicht eingeführt, weil die stöchiometrische Zusammensetzung der GaAs-Substratkristalle die Neigung aufweist, aufgrund der Dissoziation von As infolge der hohen Diffusionstemperaturen (800ºC und höher) versetzt zu werden und die Diffusion daher nicht in einer gut geregelten Weise durchgeführt werden kann.
    • KURZBESCHREIBUNG DER ERFINDUNG
  • Die vorliegende Erfindung macht:
  • (A) ein Verfahren zum Dotieren eines aus einer Verbindung von Elementen der Gruppen III und V bestehenden Halbleiters (III-V Halbleiterverbindung) mit einer Verunreinigung, umfassend die Schritte des:
  • aufeinanderfolgenden Abscheidens eines undotierten Siliciumoxid-Films (eines SiOx-Films, wobei x kleiner als 2 ist; hiernach manchmal kurz als SiOx-Film bezeichnet), und eines Films, der die externe Diffusion von Atomen der Gruppe V verhindert, die einen Teil des Kristalls der III-V Halbleiterverbindung darstellen, auf einem Kristall der III-V Halbleiterverbindung und die Durchführung wenigstens einer Wärmebehandlung der so hergestellten Probe, wodurch das Diffundieren des Siliziums (51) im SiOx-Film in die III-V Halbleiterverbindung bewirkt wird;
  • (B) ein Halbleiter-Bauelement, umfassend:
  • ein III-V-Halbleitersubstrat (1);
  • einen SiOx-Film (2) mit x < 2, der auf dem III-V-Halbleitersubstrat (1) angeordnet ist, und
  • einen die Diffusion von Atomen der Gruppe V unterbrechenden Film (3), der auf dem SiOx-Film (2) bereitgestellt ist, wobei Si-Atome in das III-V-Halbleitersubstrat (1) thermisch eindiffundiert sind; und
  • (C) einen Quantendraht-Transistor mit einem unterhalb von Elektroden ausgebildeten Quantendraht als Kanalschicht, umfassend:
  • ein Substrat mit einer Halbleiterschicht aus einer III-V Halbleiterverbindung mit schmalem Bandabstand, die auf dem Substrat bereitgestellt ist;
  • eine Halbleiterschicht aus einer III-V Halbleiterverbindung mit breitem Bandabstand mit einem sägezahnartigen Querschnitt, die auf der Halbleiterschicht mit schmalem Bandabstand bereitgestellt wird;
  • einen laminierten Film, der auf der sägezahnartigen Oberfläche der Halbleiterschicht mit breitem Bandabstand bereitgestellt ist, bestehend aus einem SiOx- Film (x < 2) und einem die Diffusion von Atomen der Gruppe V unterbrechenden Film, wobei die Halbleiterschicht mit breitem Bandabstand unter dem Siliciumoxidfilm eine dotierte Schicht aufweist, die darin thermisch diffundierte Si- Atome aufweist;
  • einen Quantendraht, der nur in dem Bereich der Halbleiterschicht mit schmalem Bandabstand bereitgestellt ist, der direkt unterhalb einer jeden Vertiefung der Sägezahn- Struktur liegt, und
  • Elektroden, die auf der Halbleiterschicht mit breitem Bandabstand bereitgestellt sind, wobei jede davon sich über die Spitzen und Vertiefungen der Sägezahn-Struktur erstreckt,
  • verfügbar.
  • Gemäß dem Dotierungsverfahren der Erfindung werden ein undotierter SiOx-Film und ein die Diffusion von Atomen der Gruppe V unterbrechender Film in dieser Reihenfolge auf einer III-V Halbleiterverbindung gebildet, gefolgt von einer Wärmebe handlung, wodurch bewirkt wird, daß Si-Atome im SiOx-Film in die darunterliegende III-V Halbleiterverbindung diffundieren. Die Funktionen des SiOx-Films und des die Diffusion von Atomen der Gruppe V unterbrechenden Films und das Dotierungsprinzip gemäß der Erfindung werden unten beschrieben, wobei ein GaAs- Substrat als Beispiel für die III-V Halbleiterverbindung und ein SiN-Film als Beispiel für den die Diffusion von Atomen der Gruppe V unterbrechenden Film genommen werden. Fig. I ist ein Diagramm, das die Struktur eines Verbundfilms zeigt, der aus einem SiOx-Film 2 und einem SiN-Film 3 als dem die Diffusion von Atomen der Gruppe V unterbrechenden Film besteht, die auf einem Substrat 1 aus GaAs, der III-V Halbleiterverbindung, gebildet sind. Fig. 2 zeigt Diagramme zur Erläuterung des Prinzips des Si-Dotierens.
  • Das Verhältnis der Elemente, aus denen der undotierte, in Kontakt mit dem GaAs-Substrat 1 gebildete SiOx-Film 2 besteht, ist so gesteuert, daß Si-Atome im SiOx-Film 2 in das GaAs- Substrat 1 diffundieren können. In dem eingesetzten SiOx-Film 2 beträgt das Verhältnis von Si zu O nicht 1 : 2 wie im Fall eines thermisch oxidierten, auf einem Si-Film gezogenen SiO&sub2;- Film, sondern der Si-Anteil ist größer als das Verhältnis (Si/O > 1/2, d. h. x < 2, oder ein Brechungsindex von größer 1,46). Weiterhin wird der SiOx-Film 2 so hergestellt, daß Atome von Gallium, dem Element der Gruppe III im GaAs-Substrat 1, leicht in den SiOx-Film 2 diffundieren, was wenigstens für das GaAs-Substrat 1 wohlbekannt ist. Dieses Merkmal spielt beim Dotierungsverfahren der vorliegenden Erfindung eine wichtige Rolle.
  • Weiterhin hat beim Dotierungsverfahren der Erfindung das Vorhandensein des SiN-Films 3 eine signifikante Bedeutung dahingehend, daß er eine externe Diffusion von As, dem Element der Gruppe V in dem GaAs-Substrat 1, verhindert.
  • Das Prinzip der Dotierung wird jetzt unter Bezugnahme auf Fig. 2 erläutert. Wenn das GaAs-Substrat 1, auf dem - wie in Fig. 1 dargestellt - der SiOx-Film 2 und der SiN-Film 3 gebildet sind, einer Wärmebehandlung unterzogen wird, diffundieren Ga- Atome, das Element der Gruppe III im GaAs-Substrat 1, bei steigender Temperatur in den SiOx-Film 2, wobei die Diffusion von Ga-Atomen Ga-Leerstelle im GaAs-Substrat 1 erzeugt (Fig. 2(a)). Dann diffundieren Atome von 51, dem Element der Gruppe IV im SiOx-Film 2, so in das GaAs-Substrat 1, daß die Ga- Leerstellen gefüllt werden (Fig. 2(b)). Dieser Austauschvorgang zwischen den Ga-Atomen und den Si-Atomen setzt sich in Richtung der Tiefe des GaAs-Substrats 1 fort, wodurch somit das Dotieren bis in eine vorgegebene Tiefe unterhalb der Oberfläche bewerkstelligt wird (Fig. 2(c)). Der Bereich, in den die Si-Atome diffundiert sind, bildet eine dotierte Schicht vom n-Typ. Gewöhnlich kann der SiOx-Film 2 die externe Diffusion der Atome von As, dem Element der Gruppe V im Substrat, das einen hohen Dissoziationsdruck aufweist, nicht vollständig verhindern. Als Folge diffundieren die Atome von As, dem Element der Gruppe V im GaAs-Substrat 1, ebenfalls in den SiOx-Film 2, aber die externe Diffusion der As-Atome wird durch das Vorhandensein des SiN-Films 3 unterdrückt; d. h., daß eine weitere externe Diffusion der As-Atome nicht auftritt, wenn die As-Atome eine Sättigung im SiOx-Film 2 erreichen, so daß die Bildung von As-Leerstellen auf eine begrenzte Zahl beschränkt wird. Daher kann im GaAs-Substrat 1 nur die Bildung von Ga-Leerstellen fortschreiten, wodurch eine weitere Diffusion von Si-Atomen aus dem SiOx-Film 2 in das GaAs-Substrat 1 erleichtert wird.
  • Die obigen und weitere Aufgaben und Merkmale der Erfindung gehen aus der folgenden ausführlichen Beschreibung mit Begleitzeichnungen vollständiger hervor.
    • KURZBESCHREIBUNG DER ZEICHNUNGEN
  • Fig. 1 ist ein Querschnitt, der die Struktur eines SiOx/SiN- Verbundfilms zur Erläuterung der Prinzipien des Dotierungsverfahrens der Erfindung darstellt.
  • Fig. 2(a) ist ein schematisches Diagramm zur Erläuterung des Mechanismus des Dotierens mit Si gemäß der Erfindung.
  • Fig. 2(b) ist ein schematisches Diagramm zur Erläuterung des Mechanismus des Dotierens mit Si gemäß der Erfindung.
  • Fig. 2(c) ist ein schematisches Diagramm zur Erläuterung des Mechanismus des Dotierens mit Si gemäß der Erfindung.
  • Fig. 3 ist eine graphische Darstellung, die die Beziehung zwischen dem auftretenden Dotierungszustand und den Eigenschaften eines SiOx-Films darstellt.
  • Fig. 4 ist eine graphische Darstellung, die ein Si-Konzentrationsprofil und ein Elektronendichteprofil darstellt.
  • Fig. 5 ist eine graphische Darstellung, die Elektronendichteprofile zur Erläuterung der Beziehung zwischen der Elektronendichteverteilung und der Gasstromgeschwindigkeit für die Abscheidung eines SiOx-Films darstellt.
  • Fig. 6 ist eine graphische Darstellung, die Elektronendichteprofile zur Erläuterung der Beziehung zwischen der Elektronendichteverteilung und der Dicke eines SiOx-Films darstellt.
  • Fig. 7 ist eine graphische Darstellung, die Elektronendichteprofile zur Erläuterung der Beziehung zwischen der Elektronendichteverteilung und der Temperatur für eine Abscheidung eines SiOx-Films darstellt.
  • Fig. 8 ist eine graphische Darstellung, die Elektronendichteprofile zur Erläuterung der Beziehung zwischen der Elektronendichteverteilung und der Gasstromgeschwindigkeit für die Abscheidung eines SiN-Films darstellt.
  • Fig. 9 ist eine graphische Darstellung, die Elektronendichteprofile zur Erläuterung der Beziehung zwischen der Elektronendichteverteilung und der Temperatur der Wärmebehandlung darstellt.
  • Fig. 10 ist ein Querschnitt, der die Struktur eines in einem Beispiel der Erfindung verwendeten Wafers darstellt.
  • Fig. 11 ist eine graphische Darstellung, die ein Elektronendichteprofil darstellt, wenn die Erfindung auf AlGaAs angewandt wird.
  • Fig. 12 ist eine perspektivische Darstellung eines Halbleiter- Bauelements mit einer ohmschen Schicht, die gemäß Beispiel 1 von Ausführungsform 8 gebildet wurde.
  • Fig. 13 ist ein Querschnitt, der entlang von Linie X-X in Fig. 12 angesetzt wurde.
  • Fig. 14(a) ist eine Draufsicht, die ein Beispiel der Form einer Vertiefung gemäß Beispiel 1 darstellt.
  • Fig. 14(b) ist eine Draufsicht, die ein Beispiel der Form einer Vertiefung gemäß Beispiel 1 darstellt.
  • Fig. 14(c) ist eine Draufsicht, die ein Beispiel der Form einer Vertiefung gemäß Beispiel 1 darstellt.
  • Fig. 14(d) ist eine Draufsicht, die ein Beispiel der Form einer Vertiefung gemäß Beispiel 1 darstellt.
  • Fig. 15 ist eine graphische Darstellung, die die Strom- Spannungs-Kennlinien ohmscher Schichten darstellt, die gemäß Beispiel 1 gebildet wurden.
  • Fig. 16 ist eine perspektivische Ansicht eines Halbleiter- Bauelements mit einer ohmschen Schicht, das gemäß Beispiel 2 von Ausführungsform 8 gebildet wurde.
  • Fig. 17 ist ein Querschnitt, der entlang von Linie X-X in Fig. 16 angesetzt wurde.
  • Fig. 18 ist eine perspektivische Ansicht eines Halbleiterbauelements mit einer ohmschen Schicht, die gemäß Beispiel 3 von Ausführungsform 8 gebildet ist.
  • Fig. 19 ist ein Querschnitt, der entlang der Linie X-X in Fig. 18 angesetzt wurde.
  • Fig. 20 ist eine graphische Darstellung, die die Strom- Spannungs-Kennlinien der ohmschen Schichten der Beispiele 2 und 3 darstellt.
  • Fig. 21(a) ist ein Querschnitt, der einen Herstellungs-Bearbeitungsschritt für einen Feldeffekt-Transistor (FET) nach Anspruch 9 darstellt.
  • Fig. 21(b) ist ein Querschnitt, der einen Herstellungs-Bearbeitungsschritt für den FET von Anspruch 9 darstellt.
  • Fig. 21(c) ist ein Querschnitt, der einen Herstellungs-Bearbeitungsschritt für den FET von Anspruch 9 darstellt.
  • Fig. 21(d) ist ein Querschnitt, der einen Herstellungs-Bearbeitungsschritt für den FET von Anspruch 9 darstellt.
  • Fig. 21(e) ist ein Querschnitt, der einen Herstellungs-Bearbeitungsschritt für den FET von Anspruch 9 darstellt.
  • Fig. 21(f) ist ein Querschnitt, der einen Herstellungs-Bearbeitungsschritt für den FET von Anspruch 9 darstellt.
  • Fig. 22 ist eine graphische Darstellung, die ein Elektronendichteprofil in einer in Fig. 21 dargestellten diffundierten Schicht darstellt.
  • Fig. 23(a) ist ein Querschnitt, der einen Herstellungs-Bearbeitungsschritt für einen FET von Anspruch 10 darstellt.
  • Fig. 23(b) ist ein Querschnitt, der einen Herstellungs-Bearbeitungsschritt für den FET von Anspruch 10 darstellt.
  • Fig. 23(c) ist ein Querschnitt, der einen Herstellungs-Bearbeitungsschritt für den FET von Anspruch 10 darstellt.
  • Fig. 23(d) ist ein Querschnitt, der einen Herstellungs-Bearbeitungsschritt für den FET von Anspruch 10 darstellt.
  • Fig. 24 ist ein Querschnitt, der die Struktur eines FET gemäß Beispiel 1 von Ausführungsform 11 darstellt.
  • Fig. 25 ist ein Querschnitt, der die Struktur eines FET gemäß Beispiel 2 von Ausführungsform 11 darstellt.
  • Fig. 26 ist ein Querschnitt, der die Struktur eines FET gemäß Beispiel 3 von Ausführungsform 11 darstellt.
  • Fig. 27(a) ist ein Querschnitt, der einen Herstellungs-Bearbeitungsschritt für den in Fig. 26 dargestellten FET darstellt.
  • Fig. 27(b) ist ein Querschnitt, der einen Herstellungs-Bearbeitungsschritt für den in Fig. 26 dargestellten FET darstellt.
  • Fig. 27(c) ist ein Querschnitt, der einen Herstellungs-Bearbeitungsschritt für den in Fig. 26 dargestellten FET darstellt.
  • Fig. 27(d) ist ein Querschnitt, der einen Herstellungs-Bearbeitungsschritt für den in Fig. 26 dargestellten FET darstellt.
  • Fig. 28 ist ein Diagramm, das eine Querschnittsstruktur eines FET gemäß Beispiel 4 von Ausführungsform 11 darstellt.
  • Fig. 29(a) ist ein Querschnitt, der einen Herstellungs-Bearbeitungsschritt für ein FET gemäß Beispiel 1 von Ausführungsform 12 darstellt.
  • Fig. 29(b) ist ein Querschnitt, der einen Herstellungs-Bearbeitungsschritt für ein FET gemäß Beispiel 1 von Ausführungsform 12 darstellt.
  • Fig. 29(c) ist ein Querschnitt, der einen Herstellungs-Bearbeitungsschritt für ein FET gemäß Beispiel 1 von Ausführungsform 12 darstellt.
  • Fig. 29(d) ist ein Querschnitt, der einen Herstellungs-Bearbeitungsschritt für ein FET gemäß Beispiel 1 von Ausführungsform 12 darstellt.
  • Fig. 30(a) ist ein Querschnitt, der einen Herstellungs-Bearbeitungsschritt für ein FET gemäß Beispiel 2 von Ausführungsform 12 darstellt.
  • Fig. 30(b) ist ein Querschnitt, der einen Herstellungs-Bearbeitungsschritt für ein FET gemäß Beispiel 2 von Ausführungsform 12 darstellt.
  • Fig. 30(c) ist ein Querschnitt, der einen Herstellungs-Bearbeitungsschritt für ein FET gemäß Beispiel 2 von Ausführungsform 12 darstellt.
  • Fig. 30(d) ist ein Querschnitt, der einen Herstellungs-Bearbeitungsschritt für ein FET gemäß Beispiel 2 von Ausführungsform 12 darstellt.
  • Fig. 31 ist eine graphische Darstellung, die Elektronendichteprofile in den in den Fig. 29 und 30 dargestellten dotierten Schichten darstellt.
  • Fig. 32 ist eine graphische Darstellung, die die Beziehung zwischen der Dicke des SiN-Films und der Leitfähigkeit des Films darstellt.
  • Fig. 33(a) ist ein Querschnitt, der ein Verfahren zur Bildung von leitfähigen Schichten gemäß Ausführungsform 13 darstellt.
  • Fig. 33(b) ist ein Querschnitt, der ein Verfahren zur Bildung von leitfähigen Schichten gemäß Ausführungsform 13 darstellt.
  • Fig. 34(a) ist ein Querschnitt, der ein Herstellungs-Bearbeitungsschritt für ein GaAs-FET gemäß Ausführungsform 13 darstellt.
  • Fig. 34(b) ist ein Querschnitt, der ein Herstellungs-Bearbeitungsschritt für den GaAs-FET gemäß Ausführungsform 13 darstellt.
  • Fig. 34(c) ist ein Querschnitt, der ein Herstellungs-Bearbeitungsschritt für den GaAs-FET gemäß Ausführungsform 13 darstellt.
  • Fig. 34(d) ist ein Querschnitt, der ein Herstellungs-Bearbeitungsschritt für den GaAs-FET gemäß Ausführungsform 13 darstellt.
  • Fig. 34(e) ist ein Querschnitt, der ein Herstellungs-Bearbeitungsschritt für den GaAs-FET gemäß Ausführungsform 13 darstellt.
  • Fig. 35(a) ist ein Querschnitt, der ein Herstellungs-Bearbeitungsschritt für E-Modus- und D-Modus-FET gemäß Ausführungsform 13 darstellt.
  • Fig. 35(b) ist ein Querschnitt, der ein Herstellungs-Bearbeitungsschritt für die E-Modus- und D-Modus-FET gemäß Ausführungsform 13 darstellt.
  • Fig. 35(c) ist ein Querschnitt, der ein Herstellungs-Bearbeitungsschritt für die E-Modus- und D-Modus-FET gemäß Ausführungsform 13 darstellt.
  • Fig. 35(d) ist ein Querschnitt, der ein Herstellungs-Bearbeitungsschritt für die E-Modus- und D-Modus-FET gemäß Ausführungsform 13 darstellt.
  • Fig. 36(a) ist ein Querschnitt, der ein Herstellungs-Bearbeitungsschritt für einen modulationsdotierten FET gemäß Ausführungsform 13 darstellt.
  • Fig. 36(b) ist ein Querschnitt, der ein Herstellungs-Bearbeitungsschritt für den modulationsdotierten FET gemäß Ausführungsform 13 darstellt.
  • Fig. 36(c) ist ein Querschnitt, der ein Herstellungs-Bearbeitungsschritt für den modulationsdotierten FET gemäß Ausführungsform 13 darstellt.
  • Fig. 36(d) ist ein Querschnitt, der ein Herstellungs-Bearbeitungsschritt für den modulationsdotierten FET gemäß Ausführungsform 13 darstellt.
  • Fig. 36(e) ist ein Querschnitt, der ein Herstellungs-Bearbeitungsschritt für den modulationsdotierten FET gemäß Ausführungsform 13 darstellt.
  • Fig. 37(a) ist ein Querschnitt, der ein Herstellungs-Bearbeitungsschritt für einen modulationsdotierten E-Modus- und D- Modus-FET gemäß Ausführungsform 13 darstellt.
  • Fig. 37(b) ist ein Querschnitt, der ein Herstellungs-Bearbeitungsschritt für den modulationsdotierten E-Modus- und D- Modus-FET gemäß Ausführungsform 13 darstellt.
  • Fig. 37(c) ist ein Querschnitt, der ein Herstellungs-Bearbeitungsschritt für den modulationsdotierten E-Modus- und D- Modus-FET gemäß Ausführungsform 13 darstellt.
  • Fig. 37(d) ist ein Querschnitt, der ein Herstellungs-Bearbeitungsschritt für den modulationsdotierten E-Modus- und D- Modus-FET gemäß Ausführungsform 13 darstellt.
  • Fig. 38 ist ein Diagramm, das eine Querschnittsstruktur während des Verfahrens zur Bildung einer Si-dotierten Schicht gemäß Beispiel 14 darstellt.
  • Fig. 39 ist eine graphische Darstellung, die Trägerkonzentrationen darstellt, die nach einer zweiten Wärmebehandlung gemäß Ausführungsform 14 gemessen wurden.
  • Fig. 40(a) ist ein Querschnitt, der die Struktur eines MESFET bei einem Herstellungsschritt gemäß Ausführungsform 14 darstellt.
  • Fig. 40(b) ist ein Querschnitt, der die Struktur des MESFET bei einem Herstellungsschritt gemäß Ausführungsform 14 darstellt.
  • Fig. 41(a) ist ein Querschnitt, der die Struktur eines modulationsdotierten Transistors während eines Herstellungsverfahrens gemäß Ausführungsform 14 darstellt.
  • Fig. 41(b) ist ein Querschnitt, der die Struktur des modulationsdotierten Transistors während eines Herstellungsverfahrens gemäß Ausführungsform 14 darstellt.
  • Fig. 42(a) ist ein Querschnitt, der einen Bearbeitungsschritt zum Aufbau eines elektrisch leitfähigen Bereichs gemäß Ausführungsform 15 darstellt.
  • Fig. 42(b) ist ein Querschnitt, der einen Bearbeitungsschritt zum Aufbau des elektrisch leitfähigen Bereichs gemäß Ausführungsform 15 darstellt.
  • Fig. 42(c) ist ein Querschnitt, der einen Bearbeitungsschritt zum Aufbau des elektrisch leitfähigen Bereichs gemäß Ausführungsform 15 darstellt.
  • Fig. 42(d) ist ein Querschnitt, der einen Bearbeitungsschritt zum Aufbau des elektrisch leitfähigen Bereichs gemäß Ausführungsform 15 darstellt.
  • Fig. 43 ist eine schematisches Diagramm, das einen eindimensionalen, elektrisch leitfähigen Bereich darstellt, der gemäß Ausführungsform 15 erhalten wurde.
  • Fig. 44(a) ist ein Querschnitt eines Verbindungshalbleiters bei der Stufe der Bildung eines Quantendrahts gemäß Beispiel 1 von Ausführungsform 16.
  • Fig. 44(b) ist ein Querschnitt eines Verbindungshalbleiters bei der Stufe der Bildung des Quantendrahts gemäß Beispiel 1 von Ausführungsform 16.
  • Fig. 44(c) ist ein Querschnitt eines Verbindungshalbleiters bei der Stufe der Bildung des Quantendrahts gemäß Beispiel 1 von Ausführungsform 16.
  • Fig. 44(d) ist ein Querschnitt eines Verbindungshalbleiters bei der Stufe der Bildung des Quantendrahts gemäß Beispiel 1 von Ausführungsform 16.
  • Fig. 45(a) ist ein Querschnitt eines Verbindungshalbleiters bei der Stufe der Bildung eines Quantendrahts gemäß Beispiel 2 von Ausführungsform 16.
  • Fig. 45(b) ist ein Querschnitt eines Verbindungshalbleiters bei der Stufe der Bildung des Quantendrahts gemäß Beispiel 2 von Ausführungsform 16.
  • Fig. 45(c) ist ein Querschnitt eines Verbindungshalbleiters bei der Stufe der Bildung des Quantendrahts gemäß Beispiel 2 von Ausführungsform 16.
  • Fig. 45(d) ist ein Querschnitt eines Verbindungshalbleiters bei der Stufe der Bildung des Quantendrahts gemäß Beispiel 2 von Ausführungsform 16.
  • Fig. 46 ist eine Draufsicht auf ein Verbindungshalbleiter- Substrat, in dem ein Quantendraht gemäß Beispiel 3 von Ausführungsform 16 ausgebildet ist.
  • Fig. 47(a) ist ein Querschnitt eines Substrats bei der Stufe der Bildung eines Quantendrahts gemäß Beispiel 1 von Ausführungsform 17.
  • Fig. 47(b) ist ein Querschnitt eines Substrats bei der Stufe der Bildung des Quantendrahts gemäß Beispiel 1 von Ausführungsform 17.
  • Fig. 47(c) ist ein Querschnitt eines Substrats bei der Stufe der Bildung des Quantendrahts gemäß Beispiel 1 von Ausführungsform 17.
  • Fig. 47(d) ist ein Querschnitt eines Substrats bei der Stufe der Bildung des Quantendrahts gemäß Beispiel 1 von Ausführungsform 17.
  • Fig. 48(a) ist ein Querschnitt eines Substrats bei der Stufe der Bildung eines Quantendrahts gemäß Beispiel 2 von Ausführungsform 17.
  • Fig. 48(b) ist ein Querschnitt eines Substrats bei der Stufe der Bildung des Quantendrahts gemäß Beispiel 2 von Ausführungsform 17.
  • Fig. 48(c) ist ein Querschnitt eines Substrats bei der Stufe der Bildung des Quantendrahts gemäß Beispiel 2 von Ausführungsform 17.
  • Fig. 48(d) ist ein Querschnitt eines Substrats bei der Stufe der Bildung des Quantendrahts gemäß Beispiel 2 von Ausführungsform 17.
  • Fig. 49(a) ist ein Querschnitt eines Substrats bei der Stufe der Bildung eines Quantendrahts gemäß Beispiel 3 von Ausführungsform 17.
  • Fig. 49(b) ist ein Querschnitt eines Substrats bei der Stufe der Bildung des Quantendrahts gemäß Beispiel 3 von Ausführungsform 17.
  • Fig. 50 ist ein Querschnitt, der einen gemäß Ausführungsform 18 gebildeten Quantendraht (oder einen Potentialkasten) darstellt.
  • Fig. 51(a) ist ein Querschnitt, der einen Bearbeitungsschritt der Bildung eines Quantendrahts gemäß Ausführungsform 18 darstellt.
  • Fig. 51(b) ist ein Querschnitt, der einen Bearbeitungsschritt der Bildung des Quantendrahts gemäß Ausführungsform 18 darstellt.
  • Fig. 51(c) ist ein Querschnitt, der einen Bearbeitungsschritt der Bildung des Quantendrahts gemäß Ausführungsform 18 darstellt.
  • Fig. 51(d) ist ein Querschnitt, der einen Bearbeitungsschritt der Bildung des Quantendrahts gemäß Ausführungsform 18 darstellt.
  • Fig. 52 ist eine perspektivische Ansicht, die einen Quantendraht gemäß Ausführungsform 18 darstellt.
  • Fig. 53 ist eine perspektivische Teilansicht zur Erläuterung eines Verfahrens zur Bildung eines Potentialkastens gemäß Ausführungsform 18.
  • Fig. 54(a) ist ein Querschnitt, der einen Herstellungs-Bearbeitungsschritt für ein Halbleiterstromkreis-Bauelement gemäß Ausführungsform 19 darstellt.
  • Fig. 54(b) ist ein Querschnitt, der einen Herstellungs-Bearbeitungsschritt für das Halbleiterstromkreis-Bauelement gemäß Ausführungsform 19 darstellt.
  • Fig. 54(c) ist ein Querschnitt, der einen Herstellungs-Bearbeitungsschritt für das Halbleiterstromkreis-Bauelement gemäß Ausführungsform 19 darstellt.
  • Fig. 54(d) ist ein Querschnitt, der einen Herstellungs-Bearbeitungsschritt für das Halbleiterstromkreis-Bauelement gemäß Ausführungsform 19 darstellt.
  • Fig. 55 ist eine graphische Darstellung, die Elektronendichteprofile in diffundierten Schichten gemäß Ausführungsform 19 darstellt.
  • Fig. 56(a) ist ein Querschnitt, der Herstellungs-Bearbeitungsschritt für eine integrierte Halbleiterschaltung gemäß Beispiel 1 von Ausführungsform 20 darstellt.
  • Fig. 56(b) ist ein Querschnitt, der einen Herstellungs-Bearbeitungsschritt für die integrierte Halbleiterschaltung gemäß Beispiel 1 von Ausführungsform 20 darstellt.
  • Fig. 56(c) ist ein Querschnitt, der einen Herstellungs-Bearbeitungsschritt für die integrierte Halbleiterschaltung gemäß Beispiel 1 von Ausführungsform 20 darstellt.
  • Fig. 56(d) ist ein Querschnitt, der einen Herstellungs-Bearbeitungsschritt für die integrierte Halbleiterschaltung gemäß Beispiel 1 von Ausführungsform 20 darstellt.
  • Fig. 57 ist eine graphische Darstellung, die Elektronendichteprofile in dotierten Schichten darstellt, die gemäß dem in Fig. 56 dargestellten Herstellungsverfahren gebildet werden.
  • Fig. 58(a) ist ein Querschnitt, der ein Herstellungs-Bearbeitungsschritt für eine integrierte Halbleiterschaltung gemäß Beispiel 2 von Ausführungsform 20 darstellt.
  • Fig. 58(b) ist ein Querschnitt, der einen Herstellungs-Bearbeitungsschritt für die integrierte Halbleiterschaltung gemäß Beispiel 2 von Ausführungsform 20 darstellt.
  • Fig. 58(c) ist ein Querschnitt, der einen Herstellungs-Bearbeitungsschritt für die integrierte Halbleiterschaltung gemäß Beispiel 2 von Ausführungsform 20 darstellt.
  • Fig. 59 ist eine graphische Darstellung, die Elektronendichteprofile in dotierten Schichten darstellt, die gemäß dem in Fig. 58 dargestellten Herstellungsverfahren gebildet wurden.
  • Fig. 60(a) ist eine Draufsicht, die die Grundstruktur eines Elektronenwellen-Interferenz-Bauelements gemäß Ausführungsform 21 darstellt.
  • Fig. 60(b) ist ein Querschnitt, der die Grundstruktur des Elektronenwellen-Interferenz-Bauelements gemäß Ausführungsform 21 darstellt.
  • Fig. 61(a) ist ein Querschnitt, der einen Herstellungs-Bearbeitungsschritt für das Elektronenwellen-Interferenz-Bauelement gemäß Ausführungsform 21 darstellt.
  • Fig. 61(b) ist ein Querschnitt, der einen Herstellungs-Bearbeitungsschritt für das Elektronenwellen-Interferenz-Bauelement gemäß Ausführungsform 21 darstellt.
  • Fig. 61(c) ist ein Querschnitt, der einen Herstellungs-Bearbeitungsschritt für das Elektronenwellen-Interferenz-Bauelement gemäß Ausführungsform 21 darstellt.
  • Fig. 61(d) ist ein Querschnitt, der einen Herstellungs-Bearbeitungsschritt für das Elektronenwellen-Interferenz-Bauelement gemäß Ausführungsform 21 darstellt.
  • Fig. 61(e) ist ein Querschnitt, der einen Herstellungs-Bearbeitungsschritt für das Elektronenwellen-Interferenz-Bauelement gemäß Ausführungsform 21 darstellt.
  • Fig. 61(f) ist ein Querschnitt, der einen Herstellungs-Bearbeitungsschritt für das Elektronenwellen-Interferenz-Bauelement gemäß Ausführungsform 21 darstellt.
  • Fig. 61(g) ist ein Querschnitt, der einen Herstellungs-Bearbeitungsschritt für das Elektronenwellen-Interferenz-Bauelement gemäß Ausführungsform 21 darstellt.
  • Fig. 61(h) ist ein Querschnitt, der einen Herstellungs-Bearbeitungsschritt für das Elektronenwellen-Interferenz-Bauelement gemäß Ausführungsform 21 darstellt.
  • Fig. 61(i) ist ein Querschnitt, der einen Herstellungs-Bearbeitungsschritt für das Elektronenwellen-Interferenz-Bauelement gemäß Ausführungsform 21 darstellt.
  • Fig. 61(j) ist ein Querschnitt, der einen Herstellungs-Bearbeitungsschritt für das Elektronenwellen-Interferenz-Bauelement gemäß Ausführungsform 21 darstellt.
  • Fig. 61(k) ist ein Querschnitt, der einen Herstellungs-Bearbeitungsschritt für das Elektronenwellen-Interferenz-Bauelement gemäß Ausführungsform 21 darstellt.
    • BESCHREIBUNG DER BEVORZUGTEN AUSFÜHRUNGSFORMEN
  • Die bevorzugten Ausführungsformen der Erfindung werden jetzt unter Bezugnahme auf die begleitenden Zeichnungen unten be schrieben. Die unten ausführlich beschriebenen Ausführungsformen betreffen Beispiele, bei denen das Dotierungsverfahren der Erfindung durchgeführt wird. Bei dem Dotierungsverfahren der Erfindung variiert der auftretende Dotierungszustand (die Verteilung der Elektronendichte der Dotierungssubstanz) mit Parametern wie der Wärmebehandlungstemperatur und den Eigenschaften und Dicken des SiOx-Films und des diffusionsunterbrechenden Films von Atomen der Gruppe V, die verwendet wurden. Jede Ausführungsform wird beschrieben, wobei der beim Variieren dieser Parameter auftretende Dotierungszustand im Mittelpunkt steht. In jeder der hiernach beschriebenen Ausführungsformen wird ein SiN-Film als diffusionsunterbrechender Film von Atomen der. Gruppe V verwendet. Ber SiOx/SiN-Verbundfilm wird mittels eines herkömmlichen plasmaverstärkten, chemischen Abscheidungsverfahrens aus der Gasphase (P-CVD) gebildet, und als Ausgangsgas wird SiH&sub4; + N&sub2;O zur Bildung des SiOx-Films und SiH&sub4; + NH&sub3; zur Bildung des SiN-Films verwendet. Weiterhin wird in den Ausführungsformen 1 bis 6 ein GaAs- Substrat als III-V Halbleiterverbindung verwendet, während in Ausführungsform 7 ein AlGaAs-Film als III-V Halbleiterverbindung verwendet wird.
    • (Ausführungsform 1)
  • Ausführungsform 1 betrifft ein Beispiel, das die Beziehung zwischen dem auftretenden Dotierungszustand und den Eigenschaften des SiOx-Films darstellt. Zuerst wurde ein Verbundfilm, bestehend aus einem SiOx-Film mit variierten Eigenschaften und einem SiN-Film mit festen Eigenschaften, auf einem GaAs-Substrat gebildet. Danach wurde 5 s lang bei 880ºC ein schnelles thermisches Tempern (RTA) durchgeführt, um Si- Atome aus dem SiOx-Film in das GaAs-Substrat diffundieren zu lassen.
  • Die Abscheidungsbedingungen für den SiN-Film waren wie unten angegeben, und der Brechungsindex betrug 1,8.
  • SiN-Film: SiH&sub4; 15 sccm, NH&sub3; 200 sccm; Energie 250 W; Filmabscheidungstemperatur 300ºC; Filmdicke 45 nm (450 Å).
  • Beim SiOx-Film wurde die Filmdicke konstant gehalten, aber nur die Filmeigenschaften wurden variiert, indem das zur Abscheidung eingesetzte Gasstromverhältnis (das Durchflußverhältnis von SiH&sub4; und N&sub2;O) variiert wurde. Weitere Bedingungen zur Abscheidung des SiOx-Films sind wie folgt:
  • SiOx-Film: Druck 40 Pa (0,3 Torr); Energie 150 W; Filmabscheidungstemperatur 300ºC; Filmabscheidungsdauer 12 s.
  • Das Auftreten oder fehlende Auftreten des Dotierens wurde auf der Grundlage des Ergebnisses der Elektronendichtemessung beurteilt, die durch die Kapazitäts-Spannungs- (C-V-)Meßmethode erfolgte. Mittels Sekundärionen-Massenspektrometrie (SIMS) wurde auch bestätigt, daß die Dotierung durch die Diffusion von Si bewirkt wurde. Fig. 3 ist eine graphische Darstellung, die die Beziehung zwischen dem auftretenden Dotierungszustand und den Eigenschaften des SiOx-Films darstellt, und Fig. 4 ist eine graphische Darstellung, die die Ergebnisse der mittels der C-V- und der SIMS-Methoden aufgenommenen Messungen darstellt. In Fig. 3 werden die Eigenschaften des SiOx-Films durch den Brechungsindex (Abszisse) und die Ätzgeschwindigkeit (Ordinate) in gepufferter Fluorwasserstoffsäure (HF : NH&sub4;F = 1 : 6) definiert, und die Markierung "0" zeigt, wo das Auftreten einer Dotierung bestätigt wurde, wogegen die Markierung "X" zeigt, wo es nicht bestätigt wurde.
  • Wie in Fig. 3 dargestellt ist, wurde das Auftreten einer Dotierung in Bereichen bestätigt, in denen der Brechungsindex des SiOx-Films 1,5 oder mehr betrug und die Ätzgeschwindigkeit in gepufferter Fluorwasserstoffsäure 160 nm (1600 Å) oder weniger betrug. Gewöhnlich ist der Brechungsindex 1,46, wenn das Zusammensetzungsverhältnis Si/O eines durch Plasma-CVD gebildeten SiOx-Films 1/2 beträgt (d. h. x = 2), daher muß der SiOx-Film, um einen Brechungsindex von kleiner oder gleich 1,5 zu erreichen, der der kritische Wert für das Auftreten einer Dotierung ist, ein Zusammensetzungsverhältnis Si/O > 1/2 (d. h. x < 2) aufweisen, wobei diese Tatsache ebenfalls durch röntgenstrahlangeregte Photoelektronenspektroskopie (XPS) bestätigt wird. Die in Fig. 3 dargestellten Ergebnisse wurden mit einer auf 300ºC eingestellten Filmabscheidungstemperatur erhalten, aber dieselben Dotierungsergebnisse können erhalten werden, wenn die Filmabscheidungstemperatur auf 250ºC erniedrigt wird. Es wurde jedoch gefunden, daß, wenn die Filmabscheidungstemperatur weiter auf 200ºC erniedrigt wurde, die Ätzgeschwindigkeit eine Tendenz zur Erhöhung aufwies, wodurch der auftretende Dotierungszustand leicht geändert wurde, obwohl der für das Auftreten einer Dotierung kritische Brechungsindex wenig geändert war.
  • Andererseits kann aus Fig. 4 ersehen werden, daß Si zweifellos in das GaAs-Substrat diffundiert war, daß eine Schicht mit einer hohen Konzentration von 3 · 10¹&sup8; cm&supmin;³ erhalten wurde, obwohl die Elektronendichte im Vergleich zum diffundierten Si um eine Stelle kleiner war, und daß ein ideales Elektronendichteprofil erhalten wurde, das neben der Oberfläche flach und an der Diffusionsfront steil ist.
  • Es wurde auch bestätigt, daß das Dotieren (Si-Diffusion) nicht auftritt, sofern der SiOx-Film nicht durch einen SiN-Film abgedeckt ist, der eine äußere Diffusion von As verhindert. Weiterhin tritt eine Diffusion von Si nicht auf, wenn der Brechungsindex des durch Plasma-CVD gebildeten SiN-Films größer als 1,9 ist. Es wird berichtet, daß, wenn die Si-Konzentration im SiN-Film übermäßig ansteigt und der resultierende Brechungsindex sich erhöht, die Fähigkeit zum Verhindern der externen Diffusion von As, wobei es sich um eine wesentliche Bedingung der vorliegenden Erfindung handelt, abnimmt (Literaturstelle: Matsushita et al., Institute of Electronics, Information and Communication Engineers, Electronic Device Research Comittee, ED89-70). Daher ist erforderlich, daß der durch Plasma-CVD zu bildende SiN-Film zur Verwendung in dieser Ausführungsform einen Brechungsindex von weniger als 1,9 aufweist. Durch Zyklotron-Elektronenresonanz (ECR) kann ein SiN-Film gebildet werden, der komplizierter als ein durch Plasma-CVD gebildeter SiN-Film geformt ist; daher kann bei einem durch ECR gebildeten SiN-Film das Dotierungsverfahren dieser Erfindung auch dann angewandt werden, wenn der SiN-Film einen Brechungsindex von bis zu 2,0 aufweist
    • (Ausführungsform 2)
  • Ausführungsform 2 ist ein Beispiel, das die Beziehung zwischen der Elektronendichteverteilung und der Gasstromgeschwindigkeit für die Abscheidung eines SiOx-Films zeigt. Fig. 5 stellt dar, wie das Elektronendichteprofil sich ändert, wenn das Gasstromverhältnis von SiH&sub4; und N&sub2;O für die Abscheidung des SiOx-Films variiert wird. Die Bedingungen zur Abscheidung des Films und die Wärmebehandlungs- (RTA-)Bedingungen für den SiOx-Film sind wie folgt:
  • SiOx-Film: SiH&sub4; 5 sccm, N&sub2;O 25 bis 75 sccm; Energie 150 W; Filmabscheidungstemperatur 300ºC; Filmdicke 5,0 nm (50 Å); Brechungsindex 1,5 bis 1,6.
  • RTA: Temperatur 880ºC; Dauer 5 s.
  • Die Filmabscheidungstemperaturen für den SiN-Film sind dieselben wie diejenigen in Ausführungsform 1.
  • Aus den in Fig. 5 dargestellten Ergebnissen kann ersehen werden, daß die Tiefe des Verteilungsprofils sich beim Ansteigen der Durchflußgeschwindigkeit von N&sub2;O im Bereich von 25 bis 35 sccm erhöht, während bei der Elektronendichte keine wesentliche Änderung auftritt. Andererseits nehmen außerhalb dieses Bereichs sowohl die Elektronendichte als auch die Profiltiefe ab; bei einer Durchflußgeschwindigkeit von N&sub2;O von 70 sccm konnte das Auftreten einer Dotierung nicht bestätigt werden. Aus den obigen Ergebnissen kann ersehen werden, daß sogar bei Durchführung der Wärmebehandlung unter denselben Bedingungen die Elektronendichteverteilung geregelt werden kann, indem die Eigenschaften des SiOx-Films eingestellt werden.
    • Ausführungsform 3
  • Ausführungsform 3 betrifft ein Beispiel, das die Beziehung zwischen der Elektronendichteverteilung und der Dicke des SiOx- Films zeigt. Fig. 6 zeigt, wie das Elektronendichteprofil sich ändert, wenn die Dicke des zu bildenden SiOx-Films variiert wird. Die Filmabscheidungsbedingungen und die Wärmebehandlungs- (RTA-)Bedingungen für den SiOx-Film sind wie folgt:
  • SiOx-Film: SiH&sub4; 5 sccm, N&sub2;O 25 sccm; Energie 150 W; Filmabscheidungstemperatur 300ºC; Filmdicke 5,0 bis 40 nm (50 bis 400 Å); Brechungsindex 1,52
  • RTA: Temperatur 880ºC, Dauer 5 s.
  • Die Filmabscheidungsbedingungen für den SiN-Film sind dieselben wie diejenigen in Ausführungsform 1.
  • Aus den in Fig. 6 dargestellten Ergebnissen kann ersehen werden, daß die Elektronendichte und die Tiefe des Verteilungsprofils dazu neigen, mit dem Ansteigen der Dicke des SiOx- Films abzunehmen. Es wird angenommen, daß dies so ist, weil die erhöhte Dicke des SiOx-Films zu einer Erhöhung der äußeren Diffusion von As und somit zu einer Erniedrigung der Zahl der zu erzeugenden Ga-Leerstellen führt. Mit den obigen Ergebnissen kann gezeigt werden, daß sogar bei Durchführung der Wärmebehandlung unter denselben Bedingungen die Elektronen dichteverteilung geregelt werden kann, indem die Dicke des SiOx-Films eingestellt wird.
    • (Ausführungsform 4)
  • Ausführungsform 4 betrifft ein Beispiel, das die Beziehung zwischen der Elektronendichteverteilung und der Abscheidungstemperatur für den SiOx-Film zeigt. Fig. 7 zeigt, wie das Elektronendichteprofil sich ändert, wenn die Temperatur für die Abscheidung des SiOx-Films variiert wird. Die Abscheidungsbedingungen und die Wärmebehandlungs- (RTA-)Bedingungen für den SiOx-Film sind wie folgt:
  • SiOx-Film: SiH&sub4; 10 sccm, N&sub2;O 20 sccm; Energie 150 W; Filmabscheidungstemperatur 200 bis 320ºC; Filmdicke 15 nm (150 Å); Brechungsindex 1,5 bis 1,62
  • RTA: Temperatur 880ºC, Dauer 5 s.
  • Die Filmabscheidungsbedingungen für den SiN-Film sind dieselben wie diejenigen in Ausführungsform 1.
  • Aus den in Fig. 7 dargestellten Ergebnissen kann ersehen werden, daß die Elektronendichte und die Tiefe des Verteilungsprofils sich ändern, wenn die Abscheidungstemperatur für den SiOx-Film variiert wird. Es wird angenommen, daß dies so ist, weil die Eigenschaften des SiOx-Films sich als Folge der Änderung der Abscheidungstemperatur ändern. Aus den obigen Ergebnissen kann ersehen werden, daß sogar bei Durchführung der Wärmebehandlung unter denselben Bedingungen die Elektronendichteverteilung geregelt werden kann, indem die Abscheidungstemperatur für den SiOx-Film eingestellt wird.
  • Aus den obigen, in den Ausführungsformen 1 und 4 erhaltenen Ergebnissen ist zu ersehen, daß bei dem Dotierungsverfahren der Erfindung die Elektronendichteverteilung unter Verwendung der Eigenschaften und der Dicke des SiOx-Films als Parameter sogar dann geregelt werden kann, wenn die Wärmebehandlung unter denselben Bedingungen durchgeführt wird.
    • (Ausführungsform 5)
  • Ausführungsform 5 betrifft ein Beispiel, das die Beziehung zwischen der Elektronendichteverteilung und den Eigenschaften des SiN-Films zeigt. Fig. 8 zeigt, wie das Elektronendichteprofil sich ändert, wenn die Durchflußgeschwindigkeit von SiH&sub4; und NH&sub3; zur Bildung des SiN-Films variiert wird. Die Filmabscheidungsbedingungen und die Wärmebehandlungs- (RTA-)Bedingungen für den SiN-Film sind wie folgt:
  • SiN-Film: SiH&sub4; 15 sccm, NH&sub3; 150 bis 200 sccm; Energie 250 W; Filmabscheidungstemperatur 300ºC; Filmdicke 45 nm (450 Å);
  • RTA: Temperatur 880ºC, Dauer 5 s.
  • Die Filmabscheidungsbedingungen für den SiOx-Film sind dieselben wie diejenigen in Ausführungsform 3 (mit der Ausnahme, daß die Filmdicke 5 nm (50 Å) beträgt und nicht geändert wird).
  • Aus den in Fig. 8 dargestellten Ergebnissen kann ersehen werden, daß die Tiefe des Verteilungsprofils bei einer Erhöhung der Durchflußgeschwindigkeit von NH&sub3; zunimmt, während bei der Elektronendichte keine wesentliche Änderung auftritt. Es war jedoch nicht möglich, die Elektronendichteverteilung zu messen, wenn die Durchflußgeschwindigkeit von NH&sub3; auf 150 sccm eingestellt wurde. Mit den obigen Ergebnissen kann gezeigt werden, daß die Elektronendichteverteilung durch Einstellung der Eigenschaften des SiN-Films und unter Beibehaltung der Abscheidungsbedingungen für den SiOx-Film sogar dann geregelt werden kann, wenn die Wärmebehandlung unter denselben Bedingungen durchgeführt wird.
    • (Ausführungsform 6)
  • Ausführungsform 6 betrifft ein Beispiel, das die Beziehung zwischen der Wärmebehandlungstemperatur und der Elektronendichteverteilung zeigt. Fig. 9 zeigt, wie das Elektronendichteprofil sich ändert, wenn nur die Wärmebehandlungstemperatur variiert wird, während die Filmabscheidungsbedingungen für den SiOx- und den SiN-Film unverändert gehalten werden. Die Filmabscheidungsbedingungen und die Wärmebehandlungs- (RTA-) Bedingungen für den SiOx- und den SiN-Film sind wie folgt:
  • SiOx-Film: SiH&sub4; 5 sccm, N&sub2;O 25 sccm; Energie 150 W; Filmabscheidungstemperatur 300ºC; Filmdicke 5,0 nm (50 Å)
  • SiN-Film: SiH&sub4; 15 sccm, NH&sub3; 200 sccm; Energie 250 W; Filmabscheidungstemperatur 300ºC; Filmdicke 45 nm (450 Å)
  • RTA: Temperatur 860 bis 900ºC; Dauer 5 s.
  • Aus den in Fig. 9 dargestellten Ergebnissen kann ersehen werden, daß die Elektronendichte und die Tiefe des Profils dazu neigen, beim Erhöhen der Wärmebehandlungstemperatur zuzunehmen. Aus den obigen Ergebnissen kann gezeigt werden, daß beim Dotierungsverfahren der Erfindung die Wärmebehandlungstemperatur wie bei herkömmlichen Diffusionsverfahren ein wichtiger Parameter zur Regelung der Elektronendichteverteilung ist.
    • (Ausführungsform 7)
  • Ausführungsform 7 betrifft ein Beispiel, bei dem ein AlGaAs- Film, eine ternäre Halbleiterverbindung, als III-V Halbleiterverbindung verwendet wird. Fig. 10 zeigt die in Ausführungsform 7 verwendete Wafer-Struktur, in der eine GaAs-Pufferschicht 5 (Dicke: 700 nm (7000 Å)) und ein Al0,22Ga0,78As-Film 6 (Dicke: 1 um) auf einem halbisolierenden GaAs(100)-Substrat 4 nacheinander gebildet werden, indem ein Molekularstrahlepitaxie- (MBE-)Verfahren verwendet wird. Nach der Bildung einer SiOx/SiN-Verbundschicht auf dem Al0,22Ga0,78As-Film 6 in der Wafer-Struktur wird das Bauelement einer Wärmebehandlung unterzogen. Dann werden durch denselben Mechanismus, der zuvor für GaAs beschrieben wurde, Si-Atome aus dem SiOx-Film in den Al0,22Ga0,78As-Film 6 diffundieren gelassen, wodurch das Verunreinigungsdotieren des Al0,22Ga0,78As-Films 6 bewerkstelligt wird. Die Filmabscheidungsbedingungen und die Wärmebehandlungs- (RTA-)Bedingungen für den SiOx- und den SiN-Film sind wie folgt:
  • SiOx-Film: SiH&sub4; 5 sccm, N&sub2;O 25 sccm; Energie 150 W; Filmabscheidungstemperatur 300ºC; Filmdicke 5,0 nm (50 Å)
  • SiN-Film: SiH&sub4; 15 sccm, NH&sub3; 200 sccm; Energie 250 W; Filmabscheidungstemperatur 300ºC; Filmdicke 45 nm (450 Å)
  • RTA: Temperatur 880ºC; Dauer 5 s.
  • Durch die Verwendung von AlGaAs als III-V Halbleiterverbindung wurde bestätigt, daß das Dotieren wie im Fall von GaAs durch die Diffusion von Si bewerkstelligt wurde. Es wurde auch gefunden, daß sich - wie im Fall von GaAs - die Elektronendichte und die Profiltiefe änderten, wenn die Wärmebehandlungstemperatur und die Eigenschaften und Dicken des SiOx-Films und des SiN-Films variiert werden.
  • Fig. 11 ist eine graphische Darstellung, die das Elektronendichteprofil zeigt, das erhalten wurde, wenn AlGaAs unter den obigen Bedingungen dotiert wurde. Fig. 11 zeigt auch das Elektronendichteprofil, das erhalten wurde, wenn GaAs unter denselben Bedingungen wie oben dotiert wurde. Aus den in Fig. 11 dargestellten Ergebnissen kann ersehen werden, daß bei AlGaAs ein tieferes Elektronendichteprofil als bei GaAs erhalten wird. Unter der Annahme, daß der Umfang der externen Diffusion von Ga-Atomen in den SiOx-Film bei GaAs und AlGaAs etwa gleich ist, wird dieser Unterschied der Profiltiefe wahrscheinlich dadurch verursacht, daß die Ga-Leerstellen als Folge der externen Diffusion in AlGaAs tiefer als in GaAs erzeugt werden und die Si-Atome in tiefere Positionen diffundieren können.
  • In den obigen Ausführungsformen wurden GaAs und AlGaAs als III-V Halbleiterverbindung verwendet, es ist aber ersichtlich, daß die Erfindung auch auf andere III-V Halbleiterverbindungen wie InP, AlAs, InGaAs und InAlAs sowie Substrate mit Heteroübergang angewandt werden kann, die aus einer Vielzahl solcher III-V Halbleiterverbindungen konstruiert sind. Weiterhin wird in den obigen Ausführungsformen ein SiN-Film als die Diffusion von Atomen der Gruppe V unterbrechender Film verwendet, aber alternativ kann ein AlN-Film, ein WSi-Film oder ein WSiN-Film verwendet werden.
  • Wie oben beschrieben, wird beim Dotierungsverfahren der Erfindung ein Wafer einer III-V Halbleiterverbindung mit einem SiOx- Film und einem die Diffusion von Atomen der Gruppe V unterbrechenden Film, die darauf ausgebildet sind, wärmebehandelt, wodurch Silicium in die III-V Halbleiterverbindung diffundieren gelassen und diese dotiert wird, so daß das Dotieren der III-V Halbleiterverbindung auf eine extrem einfache und gut gesteuerte Weise durchgeführt werden kann. Das Dotierungsverfahren der Erfindung kann extensiv zur Herstellung von Halbleiter-Bauelementen unter Verwendung von III-V Halbleiterverbindungen angewandt werden, und dies trägt zur Entwicklung der Technologie zur Herstellung von Halbleiter-Bauelementen außerordentlich bei.
  • Die Ausführungsformen 1 bis 7 haben jeweils ein Verfahren zur Regelung der Diffusion von Si aus dem SiOx/SiN-Verbundfilm beim Dotierungsverfahren der Erfindung behandelt. In den unten aufgeführten Ausführungsformen 8 bis 21 werden Halbleiter- Bauelemente beschrieben, die mittels des Dotierungsverfahrens der Erfindung hergestellt werden.
    • (Ausführungsform 8)
  • Ausführungsform 8 betrifft Beispiele, in denen die gemäß der Erfindung gebildete dotierte Schicht als ohmsche Schicht verwendet wird. Jedes untenstehende Beispiel stellt eine ohmsche Schicht dar, deren spezifischer Widerstand geändert werden kann, während die Fläche des ohmschen Bereichs begrenzt gehalten wird.
    • (Beispiel 1)
  • Fig. 12 ist eine schematische perspektivische Darstellung eines Halbleiter-Bauelements mit einer gemäß Beispiel 1 von Ausführungsform 8 gebildeten ohmschen Schicht, und Fig. 13 zeigt einen Querschnitt, der entlang der Linie X-X in Fig. 12 angesetzt wurde. Das dargestellte Halbleiter-Bauelement wies die folgende Struktur auf. Ein die Fähigkeit zum Diffundierenlassen von Si aufweisender SiOx/SiN-Verbundfilm 12 wird auf einem Halbleitersubstrat 11 abgeschieden, und an den beiden Enden einer ohmschen Schicht 13 werden auf geeignete Weise räumlich voneinander getrennte Elektroden 14 und 14 ausgebildet. In der Oberfläche des Halbleiter-Substrats 11 werden zwischen den Elektroden 14 und 14 zwei Reihen von in gleichen Abständen zueinander angeordneten, gammadionförmigen Vertiefungen 13a, 13a, ..., ausgebildet, wobei jede Reihe sich entlang der den Elektroden 14, 14 entgegengesetzten Richtung erstreckt, wobei einer der Arme des Gammadions parallel zu der entgegengesetzten Richtung der Elektroden 14, 14 ausgebildet ist. Zwischen die Elektroden 14 und 14 wird eine Verunreinigung in die Oberfläche des Halbleitersubstrats 11 einschließlich der Oberflächen der Vertiefungen 13a, 13a diffundieren gelassen. Der Diffusionsbereich bildet die ohmsche Schicht 13, und man läßt einen Strom zwischen den Elektroden 14 und 14 entlang deren entgegengesetzten Richtung fließen.
  • Zur Bildung der ohmschen Schicht 13 wird ein Ätzen zuerst auf dem rechteckigen Bereich, von oben betrachtet, auf der Ober fläche des Halbleitersubstrats 11, durchgeführt, wo die ohmsche Schicht gebildet werden soll, und die gammadionförmigen Vertiefungen 13a, 13a, ..., werden in gleichen Abständen gebildet. Zu diesem Zeitpunkt werden die Vertiefungen 13a, 13a so gebildet, daß einer der Arme des Gammadions parallel zu einer Seite des rechteckigen Bereichs ist. Danach wird der SiOx/SiN-Film 12 auf dem Halbleitersubstrat 11 abgeschieden, und man läßt eine Verunreinigung in den rechteckigen Bereich einschließlich der Oberflächen der Vertiefungen 13a, 13a, ..., diffundieren, wodurch die ohmsche Schicht 13 gebildet wird. Als nächstes werden die Elektroden 14 und 14 an entgegengesetzten Enden der ohmschen Schicht 13, in deren Längsrichtung gesehen, so gebildet, daß sie sich in Kontakt mit der ohmschen Schicht 13 befinden können.
  • Wie oben beschrieben wurde, fließt Strom in der ohmschen Schicht 13 entlang ihrer Längsrichtung. Die Vertiefungen 13a, 13a, ..., weisen seitliche Flächen auf, die sich in zwei Richtungen erstrecken, wobei eine mit der Stromrichtung übereinstimmt und die andere senkrecht zu dieser Richtung ist (eine solche Struktur wird hiernach als "fraktal" bezeichnet). Die ohmsche Schicht 13 besteht daher aus Teilen, wo der Stromfluß-Abstand, d. h. der wirksame Abstand, um den die Tiefe der seitlichen Flächen länger als bei einer herkömmlichen ohmschen Schicht (einer ohmschen Schicht ohne solche Vertiefungen wie in dieser Ausführungsform; hiernach als Beispiel des Standes der Technik bezeichnet) ist, und Teilen, in denen der wirksame Abstand gleich dem im Beispiel des Standes der Technik ist, so daß der wirksame Abstand als Ganzes größer als der im Beispiel des Standes der Technik ist.
  • Weiterhin gibt es Teile, wo der in einer Richtung senkrecht zur Richtung des Stroms genommene Querschnittsbereich, d. h. die wirksame Querschnittsfläche, um die Fläche der seitlichen Flächen größer als die des Beispiels des Standes der Technik ist, so daß die Querschnittsfläche als Ganzes größer als die des Beispiels des Standes der Technik ist. Als Folge erhöht sich der Wert des Sättigungsstroms, während der spezifische Widerstand der ohmschen Schicht 13 derselbe wie der der ohmschen Schicht des Standes der Technik mit derselben Grundfläche bleibt.
  • Fig. 14 ist eine Draufsicht, die alternative Formen von Vertiefungen 13a, 13a, ... darstellt. Fig. 14(a) stellt eine Vertiefung mit quadratischer Form dar, Fig. 14(b) stellt eine oben beschriebene, gammadionförmige Vertiefung dar, Fig. 14(c) stellt eine Vertiefung mit einer Form dar, deren fraktale Dimension höher als die der gammadionförmigen Vertiefung ist, und Fig. 14(d) stellt eine Form des Teils D von Fig. 14(c) mit einer erhöhten fraktalen Dimension dar. Mit Erhöhung der Zahl der fraktalen Dimensionen erhöht sich die Oberfläche der seitlichen Flächen einer jeden Vertiefung, was zu einer Vergrößerung der wirksamen Querschnittsfläche der ohmschen Schicht 13 führt. Zum Beispiel beträgt, wenn die Oberfläche der seitlichen, senkrecht zur Stromrichtung angeordneten Flächen bei der Vertiefung von Fig. 14(a) 1,0 ist, dieselbe Oberfläche für die Vertiefung von Fig. 14(b) 1,8, für die Vertiefung von Fig. 14(c) 4,0 und für die Vertiefung von Fig. 14(d) 10,0, wodurch die wirksame Querschnittsfläche der ohmschen Schicht vergrößert wird.
  • Fig. 15 ist eine graphische Darstellung, die die Strom- Spannungs-Kennlinien der ohmschen Schicht 13 von Beispiel 1 darstellt, wenn die jeweils in den Fig. 14(a) bis 14(d) dargestellten fraktalen Vertiefungen 13a, 13a ... ausgebildet sind. Wie aus Fig. 15 hervorgeht, weist die ohmsche Schicht 13, in der Vertiefungen mit größeren fraktalen Dimensionen ausgebildet sind, einen höheren Sättigungsstrom-Wert auf (der höchste Wert wird mit der Vertiefung von Fig. 14(d) erreicht), weil die wirksame Querschnittsfläche sich mit steigender Zahl von fraktalen Dimensionen erhöht.
    • (Beispiel 2)
  • Fig. 16 ist eine schematische perspektivische Darstellung eines Halbleiter-Bauelements, dessen ohmsche Schicht gemäß Beispiel 2 von Ausführungsform 8 ausgebildet ist, und Fig. 17 stellt einen Querschnitt dar, der entlang der Linie X-X in Fig. 16 angesetzt wurde. Das dargestellte Halbleiter-Bauelement hat die folgende Struktur. Ein die Fähigkeit zum Diffundierenlassen von Si aufweisender SiOx/SiN-Verbundfilm 12 wird auf einem Halbleitersubstrat 11 abgeschieden, und an den beiden Enden einer ohmschen Schicht 13 werden auf geeignete Weise räumlich voneinander getrennte Elektroden 14 und 14 ausgebildet. In der Oberfläche des Halbleiter-Bauelements 11 wird zwischen den Elektroden 14 und 14 eine Mehrzahl von abstandsgleichen rechteckigen Vertiefungen 13b, 13b, 14, 14 ausgebildet, wobei eine Seite einer jeden Vertiefung parallel zu der entgegengesetzten Richtung verläuft und ihre Enden aufeinander ausgerichtet sind. Man läßt in die Oberfläche des Halbleitersubstrats 11 einschließlich der Oberflächen der Vertiefungen 13b, 13b, ..., zwischen den Elektroden 14 und 14 eine Verunreinigung diffundieren. Der Diffusionsbereich bildet die ohmsche Schicht 13, und man läßt einen Strom zwischen den Elektroden 14 und 14 in deren entgegengesetzten Richtung fließen.
  • Um die ohmsche Schicht 13 zu bilden, wird zuerst der rechteckige Bereich - von oben gesehen auf der Oberfläche des Halbleitersubstrats 11 - und die Vertiefungen 13b, 13b - in Richtung des rechteckigen Bereichs - dort geätzt, wo die ohmsche Schicht gebildet werden soll, wobei jede Vertiefung von einer Seite bis zu deren gegenüberliegenden Seite abgetragen wird. Danach wird der SiOx/SiN-Verbundfilm 12 auf dem Halbleitersubstrat 11 abgeschieden, und man läßt eine Ver unreinigung in den rechteckigen Bereich diffundieren, der die Flächen der Vertiefungen 13b, 13b, .... einschließt, wodurch die ohmsche Schicht 13 gebildet wird. Als nächstes werden die Elektroden 14 und 14 an gegenüberliegenden Enden der ohmschen Schicht 13 in Blickrichtung von deren Längsrichtung so ausgebildet, daß sie sich in Kontakt mit der ohmschen Schicht 13 befinden können.
  • Wie oben beschrieben wurde, fließt Strom in der ohmschen Schicht 13 entlang ihrer Längsrichtung. Weil die seitlichen Flächen der Vertiefungen 13b, 13b, ..., sich in einer Richtung erstrecken, die senkrecht zur Richtung des Stroms ist, ist die wirksame Länge größer als bei dem Beispiel des Standes der Technik, während die wirksame Querschnittsfläche zu der des Beispiels des Standes der Technik gleich ist. Dies bedeutet, daß der spezifische Widerstand der ohmschen Schicht 13 von Beispiel 2 größer als der des Beispiels des Standes der Technik mit derselben Grundfläche ist.
    • (Beispiel 3)
  • Fig. 18 ist eine schematische perspektivische Darstellung eines Halbleiter-Bauelements, auf dem eine ohmsche Schicht gemäß Beispiel 3 von Ausführungsform 8 ausgebildet ist, und Fig. 19 zeigt einen Querschnitt, der entlang der Linie X-X in Fig. 18 angesetzt wurde. Das dargestellte Halbleiter-Bauelement hat folgende Struktur. Ein die Fähigkeit zum Diffundierenlassen von Si aufweisender SiOx/SiN-Verbundfilm 12 wird auf einem Halbleitersubstrat 11 abgeschieden, und an den beiden Enden einer ohmschen Schicht 13 werden auf geeignete Weise räumlich voneinander getrennte Elektroden 14 und 14 ausgebildet. In der Oberfläche des Halbleiter-Bauelements 11 werden zwischen den Elektroden 14 und 14 zwei rechteckige Vertiefungen 13c und 13c ausgebildet, die sich parallel zu der den Elektroden 14, 14 entgegengesetzten Richtung erstrecken und in der Richtung, die senkrecht zu der entgegengesetzten Richtung ist, in Längsrichtung auf geeignete Weise räumlich voneinander getrennt sind. Man läßt zwischen den Elektroden 14 und 14 eine Verunreinigung in die Oberfläche des Halbleitersubstrats 11 einschließlich der Oberflächen der Vertiefungen 13c, 13c diffundieren. Der Diffusionsbereich bildet die ohmsche Schicht 13, und man läßt einen Strom zwischen den Elektroden 14 und 14 in deren entgegengesetzten Richtung fließen.
  • Um die ohmsche Schicht 13 zu bilden, wird zuerst der rechteckige Bereich - von oben gesehen auf der Oberfläche des Halbleitersubstrats 11 - dort geätzt, wo die ohmsche Schicht gebildet werden soll, und die Vertiefungen 13c und 13c werden entlang der Längsrichtung des rechteckigen Bereichs ausgebildet, wobei jede Vertiefung von einer Seite bis zu deren gegenüberliegenden Seite abgetragen wird. Danach wird der SiOx/SiN-Verbundfilm 12 auf dem Halbleitersubstrat 11 abgeschieden, und man läßt eine Verunreinigung in den rechteckigen Bereich diffundieren, der die Flächen der Vertiefungen 13c, 13c, .... einschließt, wodurch die ohmsche Schicht 13 gebildet wird. Als nächstes werden die Elektroden 14 und 14 an gegenüberliegenden Enden der ohmschen Schicht 13 in Blickrichtung von deren Längsrichtung so ausgebildet, daß sie sich in Kontakt mit der ohmschen Schicht 13 befinden können.
  • Wie oben beschrieben wurde, fließt Strom in der ohmschen Schicht 13 in deren Längsrichtung. Weil die seitlichen Flächen der Vertiefungen 13c und 13c in derselben Richtung wie die Richtung des Stroms verlaufen, ist die wirksame Querschnittsfläche größer als bei dem Beispiel des Standes der Technik, während die wirksame Länge gleich der im Beispiel des Standes der Technik ist. Dies bedeutet, daß der spezifische Widerstand der ohmschen Schicht 13 von Beispiel 2 kleiner ist und der Wert des Sättigungsstroms größer ist als bei den entsprechen den Werten des Beispiels des Standes der Technik mit derselben Grundfläche.
  • Fig. 20 ist eine graphische Darstellung, die die Strom- Spannungs-Kennlinien der ohmschen Schichten 13 der Beispiele 2 bzw. 3 darstellt. Ebenfalls dargestellt ist die Strom- Spannungs-Kurve für das Beispiel des Standes der Technik, das heißt, eine ohmsche Schicht, die auf dem Halbleitersubstrat dieselbe Fläche einnimmt wie die ohmschen Schichten der Beispiele 2 und 3. Aus Fig. 20 kann ersehen werden, daß Beispiel 2 einen höheren spezifischen Widerstand als das Beispiel des Standes der Technik aufweist, obwohl der Wert des Sättigungsstroms für beide gleich ist. Es ist auch zu ersehen, daß Beispiel 3 im Vergleich zum Beispiel des Standes der Technik einen höheren Wert des Sättigungsstroms und einen kleineren spezifischen Widerstand aufweist.
  • Wie beschrieben wurde, werden gemäß Ausführungsform 8 Vertiefungen in der ohmschen Schicht ausgebildet, und Strom fließt entlang der seitlichen Flächen der Vertiefungen. Die ohmsche Schicht kann daher mit einem gewünschten spezifischen Widerstand gebildet werden, ohne die Größe ihrer Fläche in der Halbleiterschicht zu ändern; weiterhin kann der Wert des Sättigungsstroms erhöht werden, und die ohmschen Merkmale können verbessert werden.
    • (Ausführungsform 9)
  • Ausführungsform 9 betrifft einen GaAs-FET (einen Metall- Halbleiter-Feldeffekt-Transistor), für den ein hochschmelzendes Metall verwendet wird, das ein vorherrschendes Material für die Gate-Elektrode wird. Im allgemeinen ist der spezifische Widerstand eines hochschmelzenden Metalls 100mal höher als der von Materialien auf der Grundlage von Au, und der hohe Gate-Widerstand ist insbesondere in rauscharmen FET nicht wünschenswert. Daher wird ein Verfahren angewandt, bei dem die Elektrode in T-Form gebildet wird, um die Querschnittsfläche zu erhöhen und den Gatewiderstand zu verringern. Wenn jedoch der überhängende Teil der T-förmigen Gate-Elektrode vergrößert wird, um die Querschnittsfläche des Gate zu vergrößern, wird die Bildung einer dotierten Schicht, die zur Verringerung des Source-Gate-Widerstands eine höhere Konzentration an Verunreinigungen als die Kanalschicht aufweist, in einer Halbleiterschicht unterhalb des überhängenden Teils auf eine sich selbst ausrichtende Form am Gate erschwert. Ausführungsform 9 wird präsentiert, um diese Schwierigkeit zu überwinden.
  • Fig. 21 zeigt schematische Querschnitte zur Erläuterung einer Sequenz eines Verfahrens zur Herstellung eines Feldeffekt- Transistors (FET) gemäß Ausführungsform 9. Zuerst wird, wie in Fig. 21(a) dargestellt, ein halbisolierendes GaAs-Substrat 21 selektiv mit einer n-Verunreinigung dotiert, wodurch eine leicht dotierte Schicht 22 (8 · 10¹&sup7; cm&supmin;³) gebildet wird. Dann wird WSiN/Au durch Sputtern abgeschieden, wonach durch Ionenstrahlätzen und reaktives Ionenätzen eine T-förmige Gate- Elektrode 23 (Breite des Überhangs (Au) 1,5 um, Breite des Fußes (WSiN) 0,5 um) auf dem Mittelteil der Oberfläche der leicht dotierten Schicht 22 gebildet wird (Fig. 21(b)).
  • Als nächstes wird eine aus einem SiOx-Film (x < 2) und einem SiN-Film bestehende Diffusionsquelle 24 durch Plasma-CVD auf der gesamten Oberfläche ausgebildet und dann entfernt, wobei nur diejenigen ihrer Teile übrig bleiben, die die Flächen der leicht dotierten Schicht 22 und der T-förmigen Elektrode 23 bedecken. Auf der so gebildeten Oberflächenstruktur wird ein Siliciumdioxid- (SiO&sub2;-)Film 25 mit einer Dicke von 70 nm (700 Å) abgeschieden (Fig. 21(c)), die als schützender Film für die anschließende Wärmebehandlung dient. Die Abscheidungsbedingungen für den SiOx- und den SiN-Film der Diffusionsquelle 24 sind wie folgt:
  • SiOx: SiH&sub4; 5 sccm, N&sub2;O 25 sccm; Energie 150 W; Filmabscheidungstemperatur 300ºC; Filmdicke 5,0 nm (50 Å)
  • SiN: SiH&sub4; 15 sccm, NH&sub3; 200 sccm; Energie 250 W; Filmabscheidungstemperatur 300ºC; Filmdicke 45 nm (450 Å)
  • Dann wird die selektive Ionenimplantation an beiden Endbereichen der leicht dotierten Schicht 22 durchgeführt, wodurch hoch dotierte Schichten 26 (2,5 · 10¹&sup8; cm&supmin;³ für den Source- und den Drain-Bereich) gebildet werden (Fig. 21(d)).
  • Danach wird ein 5sekündiges schnelles thermisches Tempern bei 860ºC durchgeführt, um die leicht dotierte Schicht 22 und die hoch dotierten Schichten 26 zu aktivieren, wodurch der Austausch zwischen Ga im GaAs-Substrat 21 und Si im SiOx-Film beschleunigt und somit das Dotieren des Substrats mit dem aus der Diffusionsquelle 24 diffundierten Si bewerkstelligt wird. Als Folge werden mäßig dotierte Schichten 27 mit einer Dicke von 40 nm (400 Å) und einer Konzentration von 2 · 10¹&sup8; cm&supmin;³ unter den überhängenden Teilen der T-förmigen Gate-Elektrode 23 gebildet, wie in Fig. 21(e) dargestellt ist. Der SiN-Film wirkt während der obigen Wärmebehandlung als die Diffusion von As-Atomen unterbrechender Film. Schließlich werden ohmsche Elektroden 28 auf den hochdotierten Schichten 26 gebildet (Fig. 21(f)).
  • Tabelle 1 unten zeigt einen Vergleich der Merkmale zwischen dem FET von Ausführungsform 9 und einem FET, der ohne solche, in Fig. 21 dargestellten Diffusionsschichten 27 hergestellt wurde. Tabelle 1
  • Rs: Source-Gate-Widerstand,
  • gm: Steilheit,
  • gd: Ausgangsleitwert,
  • ft: Strom-Abschaltfrequenz
  • Aus Tabelle 1 kann ersehen werden, daß mit dem FET von Ausführungsform 9 eine Verbesserung sowohl der statischen als auch der Hochfrequenz-Kenngrößen erreicht wird. Die in Tabelle 1 gezeigten Werte sind die Mittelwerte der auf einem Wafer von 7,6 cm (3 inch) hergestellten FET. Jeder charakteristische Wert lag innerhalb von ±8% des Mittelwerts, was eine hervorragende Gleichmäßigkeit bedeutet.
  • Bei der obigen Wärmebehandlung wird die Dotierung bewerkstelligt, indem man das Si im SiOx-Film der Diffusionsquelle 24 in die Bereiche des GaAs-Substrats 21 und der leicht dotierten Schicht 22 diffundieren läßt, die unterhalb des überhängenden Teils des T-förmigen Gates 23 liegen. Fig. 22 zeigt das entlang der Tiefenrichtung der diffundierten, unter den obigen Bedingungen gebildeten Schichten 27 genommene Elektronendichteprofil. Die Dichteverteilung kann gesteuert werden, indem die Wärmebehandlungsbedingungen und die Eigenschaften und Dicken des SiOx- und des SiN-Films eingestellt werden.
  • Diese Ausführungsform behandelte ein Beispiel, bei dem eine T-förmige Gate-Elektrode verwendet wurde, wobei jedoch er sichtlich ist, daß die Form der Elektrode nicht auf die veranschaulichte Form beschränkt ist. Weiterhin kann jedes andere Substrat verwendet werden, so lange es aus einer III-V Halbleiterverbindung besteht. Der SiN-Film wird als die Diffusion von As unterbrechende Schicht während der Wärmebehandlung eingesetzt, kann aber durch andere Typen einer die Diffusion von Atomen der Gruppe V unterbrechende Schicht ersetzt werden.
  • Gemäß dem FET-Herstellungsverfahren von Ausführungsform 9 wird eine Diffusionsschicht mit einer zweischichtigen, aus einem SiOx-Film und einer diffusionsunterbrechenden Schicht bestehenden Struktur gebildet und eine Wärmebehandlung durchgeführt, um Si diffundieren zu lassen. Dadurch wird eine Dotierung mit einer guten Oberflächen-Gleichmäßigkeit sogar in Bereichen ermöglicht, wo das Dotieren durch Techniken des Standes der Technik nicht leicht bewirkt werden kann, und somit die Herstellung von qualitativ hochwertigen Hochleistungs-FET erreicht.
    • (Ausführungsform 10)
  • Beim Dotierungsverfahren der Erfindung kann ein selektives Dotieren mit einer gewünschten Geometrie an gewünschten Positionen auf dem Wafer erfolgen, weil die SiOx/SiN-Verbundschicht mittels Plasma-CVD aufgebaut wird. Ausführungsform 10 zeigt ein Beispiel zur Herstellung eines vertikalen GaAs-MESFET mittels dieses Merkmals der Erfindung.
  • Fig. 23 zeigt schematische Querschnitte, die eine Verfahrenssequenz zur Herstellung von FET gemäß Ausführungsform 10 veranschaulichen. Zuerst wird ein halbisolierendes GaAs-Substrat 1 selektiv in der zur Oberfläche im wesentlichen senkrechten Richtung geätzt (Fig. 23(a)). Zum Ätzen wird das reaktive Ionenätzen (RIE), eine Trockenätztechnik, eingesetzt, wobei ein Mischgas aus CCl&sub2;F&sub2; und He verwendet wird. Mittels Plasma-CVD werden ein SiOx-Film 32 und ein SiN-Film 33, der als die Diffusion von Atomen der Gruppe V unterbrechender Film dient, in dieser Reihenfolge auf den horizontalen und Vertikalen Flächen des selektiv geätzten GaAs-Substrats 31 gebildet, und die resultierende Struktur wird einer Wärmebehandlung unterzogen. Bei der Wärmebehandlung werden wie zuvor beschrieben Ga-Atome im GaAs-Substrat 31 durch Si-Atome aus dem SiOx- Film ersetzt, wodurch die Si-Atome in das GaAs-Substrat 31 diffundieren gelassen werden und an den horizontalen und vertikalen Flächen des GaAs-Substrats 31 eine n-aktive Schicht 34 bilden (Fig. 23(b)). Die Filmabscheidungsbedingungen und die Wärmebehandlungs- (RTA-)Bedingungen für den SiOx-Film 32 und den SiN-Film 33 sind wie folgt:
  • SiOx-Film: SiH&sub4; 5 sccm, N&sub2;O 25 sccm; Energie 150 W; Filmabscheidungstemperatur 300ºC; Filmdicke 5,0 nm (50 Å)
  • SiN-Film: SiH&sub4; 15 sccm, NH&sub3; 200 sccm; Energie 250 W; Filmabscheidungstemperatur 300ºC; Filmdicke 45 nm (450 Å)
  • RTA: Temperatur 880ºC; Dauer 5 s.
  • Nach dem Entfernen des Verbundfilms von dem SiOx-Film 32 und dem SiN-Film 33 durch Ätzen wird ein Au/Ni/Au+Ge-Film, der ohmsche Elektroden bildet, durch Vakuumbedampfung auf den Teilen der aktiven Schicht 34 abgeschieden, die auf den horizontalen Flächen des GaAs-Substrats 31 liegen, und dann in einer Wasserstoffgäs-Atmosphäre von 450ºC legiert, wodurch eine Source-Elektrode 35 und eine Drain-Elektrode 36 gebildet werden (Fig. 23 (c)).
  • Als nächstes wird nach dem Abscheiden eines Si&sub3;N&sub4;-Films 37 (Dicke: 0,1 um) auf der Source-Elektrode 35 und der Drain- Elektrode 36 durch ECR-CVD ein Al-Film (Dicke: 0,03 mm), der einen Schottky-Übergang bildet, auf dem Si&sub3;N&sub4;-Film 37 durch Vakuumbedampfung abgeschieden, wobei der Al-Film als Gate- Elektrode 38 dient, die die aktive, auf den vertikalen Flächen des GaAs-Substrats 31 gebildete Schicht 34 berührt, wodurch die Herstellung des FET abgeschlossen ist (Fig. 23(d)).
  • Beim obigen Herstellungsverfahren wird der aus dem SiOx-Film 32 und dem SiN-Film 33 bestehende Verbundfilm zuerst auf dem GaAs-Substrat 31 in einem einzigen Schritt mittels P-CVD gebildet, und dann wird die gesamte Struktur einer Wärmebehandlung unterzogen, wodurch die aktive Schicht 34 gebildet wird. Dadurch wird die leichte Bildung der aktiven Schicht 34 mit einer gleichmäßigen Verunreinigungskonzentration auch auf den vertikalen Flächen des selektiv geätzten GaAs-Substrats 31 ermöglicht, so daß vertikale FET auf der Grundlage von GaAs-Materialien mit einer hohen Reproduzierbarkeit und einer hohen Produktionsausbeute gebildet werden können.
  • Weiterhin kann eine Gate-Elektrode 38 mit einer Länge von 0,05 um oder einer kürzeren Länge mit guter Reproduzierbarkeit gebildet werden, weil die Länge der Gate-Elektrode durch Einstellung der Dicke des abzuscheidenden Al-Films eingestellt werden kann. In dieser Ausführungsform wird die Dicke des Al- Films, d. h. 0,03 um, als wirksame Gate-Länge definiert. Die so verminderte Gate-Länge ermöglicht eine Erhöhung der Frequenz (100 GHz oder darüber).
  • Darüber hinaus kann der Abstand Source-Gate durch Einstellung der Dicke des isolierenden Films (des Si&sub3;N&sub4;-Films 37) geregelt werden. In dieser Ausführungsform ist die Dicke des Si&sub3;N&sub4;, d. h. 0,1 um, als der Abstand Source-Gate definiert. Der so verminderte Abstand Source-Gate ermöglicht eine Verminderung des Source-Widerstands und somit eine Erhöhung der Steilheit. Weiterhin kann ein höherer Integrationsgrad erreicht werden, weil jedes Element im Vergleich zu der herkömmlichen horizontalen Struktur weniger Platz einnimmt.
  • Wie oben beschrieben wurde, wird gemäß dem FET-Herstellungsverfahren von Ausführungsform 10 zuerst ein Verbundfilm aus einem SiOx-Film und einem die Diffusion von As unterbrechender Film auf einem Substrat einer III-V Halbleiterverbindung gebildet, das in der vertikalen Richtung selektiv geätzt ist, und dann wird die gesamte Struktur einer Wärmebehandlung unterzogen, wodurch eine aktive Schicht gebildet wird. Daher kann die aktive Schicht mit einer gleichmäßigen Verunreinigungs-Konzentration auch auf den vertikalen Flächen des Substrats der Halbleiterverbindung gebildet werden, so daß vertikale FET im Vergleich zu der herkömmlicheren horizontalen Struktur mit einer guten Reproduzierbarkeit auch dann hergestellt werden können, wenn Substrate von III-V Halbleiterverbindungen verwendet werden.
    • (Ausführungsform 11)
  • Ausführungsform 11 betrifft einen Hochleistungs-FET, der zur Verminderung der Kniespannung vorgesehen ist, wobei der Abstand Drain-Source vermindert werden kann, ohne die Gate- Schwellenspannung zu vermindern.
    • (Beispiel 1)
  • Fig. 24 ist ein Querschnitt, der die Struktur eines FET gemäß Beispiel 1 von Ausführungsform 11 darstellt. In Fig. 24 bezeichnet die Bezugszahl 50 ein halbisolierendes GaAs-Substrat, das als Halbleitersubstrat verwendet wird. Das GaAs-Substrat 50 umfaßt einen abgesetzten Teil einer Mesastruktur, und eine aktive Schicht (n-Schicht) 45 wird bis zu einer vorgegebenen Tiefe unterhalb der Oberseite der Mesa im GaAs-Substrat 50 gebildet. In der Fläche des GaAs-Substrats 50, die sich von der Seite bis zur Unterseite der Mesastruktur erstreckt, werden bis zu einer vorgegebenen Tiefe die n+-Schichten 44 und 44 gebildet, die durch einen vorgegebenen Abstand voneinander getrennt sind und den Source- bzw. den Drain-Bereich bilden. Auf der Oberseite der Mesa im GaAs-Substrat 50 ist eine Gate- Elektrode 42 ausgebildet, die mit der aktiven Schicht (n- Schicht) 45 verbunden ist, und auf der Oberfläche des GaAs- Substrats 50 im unteren Teil der Mesa werden eine Source- Elektrode 41 und eine Drain-Elektrode 43 gebildet, die mit den betreffenden n+-Bereichen 44 und 44 verbunden sind. Die Länge der Oberseite bzw. die Länge der Unterseite der im oberen Bereich der Mesa gebildeten aktiven Schicht 45 beträgt 2,3 um bzw. 1,7 um, und die Gate-Länge der Gate-Elektrode 42 beträgt 0,5 um. Der Abstand Gate-Source (der Abstand zwischen der Kante der Gate-Elektrode 42 und der Kante des Source-Bereichs, der n+-Schicht 44) bzw. der Abstand Gate-Drain (der Abstand zwischen der Kante der Gate-Elektrode 42 und dem Drainbereich, der n+-Schicht 44) beträgt 0,4 um bzw. 1,4 um; eine solche versetzte Gate-Struktur ermöglicht eine Erhöhung der Schwellenspannung Gate-Drain.
  • Zur Herstellung des FET der obigen Struktur wird zuerst überall mit Ausnahme der Mesa-Oberseite ein Resist gebildet und dann mittels einer Ionenimplantationstechnik ein Dotierungsmittel bei einer Beschleunigungsspannung von 70 keV und einer Dosis von 2,5 · 10¹² cm&supmin;² im Oberteil der Mesa implantiert, wodurch die aktive Schicht 45 in der Oberseite der Mesa im GaAs-Substrat 50 gebildet wird. Als nächstes wird nach dem Entfernen des Resists ein anderer Resist auftragen und strukturiert, und dann werden Ionen eines Dotierungsmittels in der Oberfläche des GaAs-Substrats 50 einschließlich der schrägen Flächen der Mesa mit einer Beschleunigungsspannung von 100 keV und einer Dosis von 5 · 10¹³ cm&supmin;² implantiert, wodurch die n+- Bereiche 44 und 44 in den Oberflächenteilen des GaAs-Substrats 50 gebildet werden, die sich von der Seite bis zur Unterseite der Mesa erstrecken. Schließlich werden die Gate-Elektrode 42, die Source-Elektrode 41 und die Drain-Elektrode 43 getrennt durch Metallisierungs- und Abhebetechniken gebildet.
  • Beim FET von Beispiel 1 sind die n+-Bereiche 44 und 44, die den Source- und den Drain-Bereich bilden, gemäß der Darstellung in Fig. 24 ausgebildet, weil das Dotierungsmittel durch die schrägen Flächen der Mesa implantiert wird. Diese Struktur ermöglicht eine Verminderung des Abstands Drain-Source, ohne den Abstand Gate-Drain vermindern zu müssen, und daher kann der Drain-Source-Widerstand vermindert werden, ohne die Gate- Schwellenspannung zu vermindern.
    • (Beispiel 2)
  • Fig. 25 ist ein Querschnitt, der die Struktur eines FET gemäß Beispiel 2 von Ausführungsform 11 zeigt. Die Struktur ist mit der der vorhergehenden Ausführungsform 1 identisch mit der Ausnahme, daß ein n--Bereich 46 innerhalb der aktiven Schicht 45 in einem zum Drain-Bereich benachbarten Teil davon, dem n+- Bereich 44, ausgebildet ist. Dieselben Bezugszahlen wie diejenigen in Beispiel 1 werden zur Bezeichnung derselben Teile verwendet, und die Beschreibung der Struktur wird hier weggelassen. Es ist offensichtlich, daß die Struktur von Beispiel 2 dieselben Effekte bietet, wie sie in Beispiel 1 beschrieben wurden.
    • (Beispiel 3)
  • Fig. 26 ist eine Querschnittsansicht, die die Struktur eines FET gemäß Beispiel 3 von Ausführungsform 11 darstellt. In Fig. 26 bezeichnet die Bezugszahl 50 ein halbisolierendes GaAs- Substrat, das als Substrat der III-V Halbleiterverbindung verwendet wird. Das GaAs-Substrat 50 umfaßt einen abgesetzten Bereich mit einer invertierten Mesa-Struktur, und eine aktive Schicht (n-Schicht) 45 wird bis zu einer vorgegebenen Tiefe unterhalb der Oberseite der invertierten Mesa im GaAs-Substrat 50 ausgebildet. In der Fläche des GaAs-Substrats 50, die sich von der Seite bis zur Unterseite der invertierten Mesa-Struktur erstreckt, werden bis zu einer vorgegebenen Tiefe die n+- Schichten 44 und 44 ausgebildet, die durch einen vorgegebenen Abstand voneinander getrennt sind und den Source- bzw. den Drain-Bereich bilden. Auf der Oberseite der invertierten Mesa im GaAs-Substrat 50 wird eine Gate-Elektrode 42 gebildet, die mit der aktiven Schicht (n-Schicht) 45 verbunden ist, und auf der Oberfläche des GaAs-Substrats 50 im unteren Teil der invertierten Mesa werden eine Source-Elektrode 41 und eine Drain-Elektrode 43 gebildet, die mit den jeweiligen n+ -Bereichen 44 und 44 verbunden sind. Die Länge der oberen Fläche bzw. die Länge der unteren Fläche der aktiven, im oberen Teil der invertierten Mesa ausgebildeten Schicht 45 betragen 2,3 um bzw. 1,7 um, und die Gate-Länge der Gate-Elektrode 42 beträgt 0,5 um. Der Abstand Gate-Source (der Abstand zwischen der Kante der Gate-Elektrode 42 und der Kante des Source-Bereichs, die n+-Schicht 44) bzw. der Gate-Drain-Abstand (der Abstand zwischen der Kante der Gate-Elektrode 42 und dem Drain-Bereich, die n+-Schicht 44) betragen 0,4 um bzw. 1,4 um; eine solche versetzte Gatestruktur ermöglicht eine Erhöhung der Schwellenspannung Gate-Drain.
  • Als nächstes wird ein Verfahren zur Herstellung eines FET der in Fig. 26 dargestellten Struktur unten unter Bezugnahme auf Fig. 27 beschrieben, die die Verfahrensschritte der Herstellung darstellt. Zunächst wird das halbisolierende GaAs-Substrat 50 mittels eines Ätzmittels der Zusammensetzung [CH(OH)COOH]&sub2; (Weinsäure) + H&sub2;O&sub2; + H&sub2;O geätzt, wodurch ein abgesetzter Teil einer invertierten Mesastruktur mit einem Ätzwinkel von 55º gebildet wird (Fig. 27(a)). Nach der Bildung eines Resists überall mit Ausnahme der Oberseite der invertierten Mesa werden Dotierungsmittelionen bei einer Beschleunigungsspannung von 70 keV und einer Dosis von 2,5 · 10¹² cm&supmin;² in der Oberseite der invertierten Mesa implantiert, wodurch die aktive Schicht 45 im oberen Teil der invertierten Mesa im GaAs-Substrat 50 gebildet wird (Fig. 27(b)).
  • Dann werden die den Source- und den Drain-Bereich bildenden Schichten, in die Verunreinigungen diffundiert sind (n+- Schichten) gebildet; in Beispiel 3 ist es nicht möglich, mittels der in Beispiel 1 verwendeten Ionenimplantationstechnik an den Seitenwänden der invertierten Mesa Schichten zu bilden, in die Verunreinigungen diffundiert sind, weil der abgestufte Bereich eine invertierte Mesa-Struktur aufweist. Daher werden in Beispiel 3 die Schichten (n+-Schichten), in die Verunreinigungen diffundiert sind, mittels der unten beschriebenen Silicium-Diffusionstechnik gebildet.
  • Mittels P-CVD werden ein SiOx-Film 47 (x < 2) und ein SiN-Film 48, der als die Diffusion von Atomen der Gruppe V unterbrechender Film wirkt, in dieser Reihenfolge auf der Seiten- und Bodenfläche der invertierten Mesa im GaAs-Substrat 50 gebildet (Fig. 27(c)), wonach die gesamte Struktur eine Wärmebehandlung unterzogen wird. Bei der Wärmebehandlung werden - wie zuvor beschrieben - Ga-Atome im GaAs-Substrat 50 durch Si-Atome aus dem SiOx-Film 47 ersetzt, wodurch die Si-Atome in das GaAs- Substrat 50 diffundieren und die n+-Schichten 44 und 44 auf den Seiten- und Bodenflächen der invertierten Mesa bilden (Fig. 27(d)). Die Filmabscheidungsbedingungen und die Wärmebehandlungs- (RTA-)Bedingungen für den SiOx-Film 47 und den SiN-Film 48 sind wie folgt:
  • SiOx-Film: SiH&sub4; 5 sccm, N&sub2;O 25 sccm; Energie 150 W; Filmabscheidungstemperatur 300ºC; Filmdicke 5,0 nm (50 Å)
  • SiN-Film: SiH&sub4; 15 sccm, NH&sub3; 200 sccm; Energie 250 W; Filmabscheidungstemperatur 300ºC; Filmdicke 45 nm (450 Å)
  • RTA: Temperatur 880ºC; Dauer 5 s.
  • Nach dem Entfernen des Verbundfilms aus dem SiOx-Film 47 und dem SiN-Film 48 durch Ätzen werden die Gate-Elektrode 42, die Source-Elektrode 41 und die Drain-Elektrode 43 getrennt durch Metallisierungs- und Abhebetechniken gebildet, wodurch die Herstellung des FET mit der in Fig. 26 dargestellten Struktur abgeschlossen wird.
  • In dem FET von Beispiel 3 sind die n+-Bereiche 44 und 44, die den Source- und den Drain-Bereich bilden, gemäß der Darstellung in Fig. 26 ausgeformt, weil das Dotierungsmittel (Si) aus der Verbundstruktur des SiOx-Films 47 und des SiN-Films 48 in die schrägen Flächen der invertierten Mesa diffundiert. Diese Struktur ermöglicht eine Verminderung des Abstands Drain- Source, ohne den Abstand Gate-Drain verringern zu müssen; daher kann der Abstand Drain-Source verringert werden, ohne die Gate-Schwellenspannung verringern zu müssen.
    • (Beispiel 4)
  • Fig. 28 ist ein Querschnitt, der die Struktur eines FET gemäß Beispiel 4 von Ausführungsform 11 zeigt. Die Struktur ist mit der der vorhergehenden Ausführungsform 3 identisch mit der Ausnahme, daß innerhalb der aktiven Schicht 45 neben dem Drain-Bereich, dem n+-Bereich 44, ein n--Bereich 46 ausgebildet ist. Es werden dieselben Bezugszahlen wie diejenigen in Beispiel 3 verwendet, um dieselben Teile zu bezeichnen, und die Beschreibung der Struktur wird hier weggelassen. Es ist offensichtlich, daß die Struktur von Beispiel 4 dieselben Effekte bietet, die in Beispiel 3 beschrieben sind.
  • Bei der Herstellung von Beispiel 1 wurde die Technik der Ionenimplantation zur Bildung der n+-Schichten 44 und 44 verwendet, aber alternativ kann ein Verbundfilm aus einem SiOx- Film und einem SiN-Film zuerst gebildet werden und dann einer Wärmebehandlung unterzogen werden, um Silicium aus dem SiOx- Film unter Bildung der n+-Schichten 44 und 44 diffundieren zu lassen, wie bei der Herstellung von Beispiel 3 praktiziert wurde. Weiterhin kann die aktive Schicht 45 durch Anwendung derselben Technik wie derjenigen zur Bildung der n+-Schichten 44 und 44 gebildet werden.
  • Nachfolgend werden die Transistor-Merkmale, die Gate-Schwellenspannung und die Widerstände Source-Drain zwischen einem FET des Standes der Technik (hiernach als Beispiel des Standes der Technik bezeichnet), dem in Fig. 24 dargestellten FET von Beispiel 1 und dem in Fig. 26 dargestellten FET von Beispiel 3 verglichen. Tabelle 2 führt die numerischen Ergebnisse des Vergleichs dieser FET auf. Tabelle 2
  • Aus den in Tabelle 2 dargestellten Ergebnissen kann ersehen werden, daß der Drain-Source-Widerstand in den Beispielen 1 und 3 von Ausführungsform 11 im Vergleich zum Beispiel des Standes der Technik drastisch reduziert ist, während bei der Gate-Schwellenspannung keine wesentliche Änderung festgestellt wird. Es ist auch zu sehen, daß die Kniespannung in den Beispielen 1 und 3 im Vergleich zum Beispiel des Standes der Technik verringert ist.
  • Wie oben beschrieben wurde, kann im FET von Ausführungsform 11 der Drain-Source-Widerstand des Halbleiter-Substrats verringert werden, ohne die Gate-Schwellenspannung zu verringern, weil die die Source- und Drain-Bereiche bildenden Schichten, in die Verunreinigungen diffundierten, auf den seitlichen und unteren Flächen des abgestuften Teils des Halbleiter-Substrats ausgebildet sind; als Resultat bietet diese Ausführungsform einen hochwirksamen, leistungsverstärkenden Hochleistungs-FET, der die Kniespannung vermindert und der die Größenordnung der Ausgangsleistung nicht einschränkt. Weiterhin ermöglicht der verminderte Drain-Source-Widerstand eine Verbesserung der Transistor-Kenngrößen wie einer verbesserten Steilheit gm.
  • Darüber hinaus werden gemäß dem FET-Herstellungsverfahren von Ausführungsform 11 ein SiOx-Film und ein die Diffusion von Atomen der Gruppe V unterbrechender Film aufeinander auf den seitlichen und unteren Flächen eines abgesetzten Teils abgeschieden, der in einem Substrat einer III-V Halbleiterverbindung abgeschieden ist, und danach wird die Verbundstruktur einer Wärmebehandlung unterzogen, um Schichten zu bilden, in die Verunreinigungen diffundiert sind. Die Schichten, in die Verunreinigungen diffundiert sind, können daher leicht unabhängig von der Form des abgestuften Teils entlang der Seiten des abgestuften Teils des Substrats der Halbleiterverbindung gebildet werden, so daß FET mit verbesserten Transistor-Kenngrößen mit guter Reproduzierbarkeit hergestellt werden können.
    • (Ausführungsform 12)
  • Ausführungsform 12 betrifft ein Beispiel einer FET-Herstellung, bei der die Dotierungstechnik dieser Erfindung eingesetzt wird, wobei eine n-Schicht für den Kanal und n+ -Schichten für den Source- und Drain-Bereich in zwei Schritten einer Wärmebehandlung gebildet werden.
    • (Beispiel 1)
  • Fig. 29 stellt Querschnitte dar, die die Sequenz eines Verfahrens zur Herstellung eines FET gemäß Beispiel 1 von Ausführungsform 12 darstellen. Zuerst wird eine Diffusionsquelle 52 geformt, indem ein undotierter SiOx-Film (x < 2) und ein SiN- Film, der als diffusionsunterbrechender Film für Atome der Gruppe V dient, in dieser Reihenfolge auf dem Bereich eines halbisolierenden GaAs-Substrats Si abgeschieden werden, auf dem eine dotierte Schicht gebildet werden soll. Die Abscheidungsbedingungen für die Diffusionsquelle 52 sind wie folgt:
  • SiOx-Film: SiH&sub4; 10 sccm, N&sub2;O 20 sccm; Substrattemperatur 300ºC; Hochfrequenzenergie 150 W; Filmdicke 10 nm (100 Å)
  • SiN-Film: SiH&sub4; 15 sccm, NH&sub3; 200 sccm; Substrattemperatur 300 ºC; Hochfrequenzenergie 250 W; Filmdicke 40 nm (400 Å)
  • Die erste Wärmebehandlung (800ºC, 30 s) wird durchgeführt, um eine n-Schicht 53 (Dotierungskonzentration 2 · 10¹&sup8; cm&supmin;³, Dicke 0,03 um) in der Oberfläche des GaAs-Substrats Si zu bilden (Fig. 29(a)).
  • Als nächstes wird die Diffusionsquelle 52 selektiv in einem vorbestimmten Bereich entfernt, in dem aus WSi, einem hochschmelzenden Metall, eine Gate-Elektrode 54 gebildet wird (Fig. 29(b)). Danach wird die zweite Wärmebehandlung (880ºC, 5 s) durchgeführt, um den Bereich unter der Diffusionsquelle 52 weiter zu dotieren, wobei als Folge davon selektiv die n+- Schichten 55 und 55 gebildet werden, die eine höhere Dotierungskonzentration (4 · 10¹&sup8; cm&supmin;³) und eine größere Dicke (0,07 um) als die n-Schicht 53 (Fig. 29(c)) aufweisen. Dann wird die Diffusionsquelle 52 in vorgesehenen Bereichen der n+- Schichten 55 und 55 entfernt, und ohmsche Elektroden 56 und 56 aus AuGe/Ni/Au werden in den vorgesehenen Bereichen gebildet (Fig. 29(d)).
    • (Beispiel 2)
  • Fig. 30 stellt Querschnitte dar, die die Sequenz eines Verfahrens zur Herstellung eines FET gemäß Beispiel 2 von Ausführungsform 12 darstellen. Dargestellt ist hier ein Beispiel eines modulierungsdotierten FET. In einem Bereich, in dem eine dotierte Schicht gebildet werden soll, ist wie in Beispiel 1 eine Diffusionsquelle 52 ausgebildet, jetzt jedoch auf einem GaAs/AlGaAs-Substrat, das aus einer undotierten GaAs-Schicht 57 und einer undotierten AlGaAs-Schicht 58 besteht, die darauf durch Molekularstrahl-Epitaxie (MBE) gebildet wurde. Bei der ersten Wärmebehandlung (800ºC, 30 s) wird eine n-Schicht 53 (Dotierungskonzentration 2 · 10¹&sup8; cm&supmin;³, Dicke 0,06 um) in der AlGaAs-Schicht 58 gebildet (Fig. 30(a)).
  • Als nächstes wird die Diffusionsquelle 52 selektiv in einem vorgesehenen Bereich entfernt, in dem aus WSi, einem hochschmelzenden Metall, eine Gate-Elektrode 54 gebildet wird (Fig. 30(b)). Danach wird die zweite Wärmebehandlung (880ºC, 5 s) durchgeführt, um den Bereich unter der Diffusionsquelle 52 weiter zu dotieren, wobei als Folge davon selektiv die n+- Schichten 55 und 55 gebildet werden, die eine höhere Dotierungskonzentration (4 · 10¹&sup8; cm&supmin;³) und eine größere Dicke (0,15 um) als die n-Schicht 53 (Fig. 30(c)) aufweisen. Dann wird die Diffusionsquelle 52 in vorgesehenen Bereichen der n+- Schichten 55 und 55 entfernt, und ohmsche Elektroden 56 und 56 aus AuGe/Ni/Au werden in den vorgesehenen Bereichen gebildet (Fig. 30(d)), wodurch die Herstellung eines modulationsdotierten FET vervollständigt wird, in dem eine zweidimensionale Elektronengasschicht 59 unter der Gate-Elektrode 54 selektiv gebildet wird (Fig. 30(d)).
  • Fig. 31 ist eine graphische Darstellung, die Elektronendichteprofile in den in Fig. 29 und 30 dargestellten dotierten Schichten zeigt. Sowohl bei GaAs (dem GaAs-Substrat Si) als auch bei AlGaAs (der AlGaAs-Schicht 58) weist die dotierte, durch die zweite Wärmebehandlung gebildete Schicht eine höhere Dotierungskonzentration (Elektronendichte) und eine größere Dotierungstiefe als die dotierte, durch die erste Wärmebehandlung gebildete Schicht auf. Durch das auf diese Weise erfolgende Variieren der Temperatur und der Dauer der Wärmebe handlung können die Dotierungskonzentration und die Dotierungstiefe leicht geregelt werden.
  • Mittels des Verfahrens der Erfindung ist es leicht, dotierte Schichten mit zwei oder mehr verschiedenen Dotierungskonzentrationen zu bilden, indem man zwei oder mehr Wärmebehandlungen durchführt.
  • Die obige Ausführungsform behandelte das GaAs-Substrat und das GaAs/AlGaAs-Substrat mit Heteroübergang als Beispiele, wobei ersichtlich ist, daß die Ausführungsform auch auf andere Substrate von III-V Halbleiterverbindungen anwendbar ist.
  • Wie oben beschrieben wurde, werden gemäß dem FET-Herstellungsverfahren von Ausführungsform 12 ein SiOx-Film und ein die Diffusion von Atomen der Gruppe V unterbrechender Film gebildet, und es wird eine Wärmebehandlung durchgeführt, um eine dotierte Schicht zu bilden, wonach mit dem SiOx- und dem die Diffusion von Atomen der Gruppe V unterbrechenden Film eine weitere Wärmebehandlung durchgeführt wird, wobei diese Filme nur auf einem Bereich verbleiben, an dem eine hoch dotierte Schicht gebildet werden soll. Mittels des Verfahrens wird somit eine leichte Bildung von dotierten Schichten mit hohen Verunreinigungskonzentrationen erreicht und ein vereinfachtes Herstellungsverfahren und eine verbesserte Herstellungsausbeute realisiert.
    • (Ausführungsform 13)
  • Ausführungsform 13 betrifft ein Herstellungsverfahren, bei dem ein FET für den Anreicherungsbetrieb (E-Modus) und den Verarmungsbetrieb (D-Modus) in einer einzigen Wärmebehandlung durch Regelung der Dicke des SiN-Films hergestellt werden.
  • Bei Ausführungsform 13 wird die Eigenschaft ausgenutzt, daß beim Dotierungsverfahren der Erfindung die externe Diffusion der Atome der Gruppe V und die Diffusion der Si-Atome durch Einstellung der Dicke des SiN-Films geregelt werden kann. Fig. 32 ist eine graphische Darstellung, die die Beziehung zwischen der Dicke des SiN-Films und dem Kehrwert des Flächenwiderstandes (d. h. der Flächenleitfähigkeit) der diffundierten Schicht darstellt. Gemäß der Darstellung ist die Flächenleitfähigkeit im wesentlichen konstant, wenn die Dicke des SiN- Films 20 nm (200 Å) oder mehr beträgt, bei Dicken von unter 20 nm (200 Å) ändert sich die Flächenleitfähigkeit jedoch sehr.
  • Fig. 33 zeigt Diagramme zur Erläuterung eines Verfahrens zur Bildung von leitfähigen Schichten, bei denen das obige Phänomen genutzt wird. Wenn mit dem in Fig. 1 dargestellten SiN- Film 3, dessen Dicke wie in Fig. 33(a) dargestellt teilweise reduziert ist, eine Wärmebehandlung durchgeführt wird, wird unter dem Teil des SiN-Films 3 mit reduzierter Dicke eine leitfähige Schicht 86 mit einem Widerstand gebildet, der höher als der Widerstand einer leitfähigen Schicht 85 ist, die unter dem dickeren Teil des SiN-Films 3 gebildet wurde. Die leitfähige Schicht 86 hat eine geringere Diffusionstiefe und eine niedrigere Trägerkonzentration als die leitfähige Schicht 85. Durch Einstellung der Dicke des SiN-Films 3 auf diese Weise können leitfähige Schichten mit verschiedenen spezifischen Widerständen gleichzeitig bei einer einzigen Wärmebehandlung gebildet werden.
  • Ausführungsform 13 ergibt den weiteren Effekt, daß eine gewünschte modulationsdotierte Struktur leicht erhalten werden kann, weil leitfähige Schichten mit verschiedenen spezifischen Widerständen in einer Schicht mit Heteroübergang gebildet werden.
    • (Beispiel 1)
  • Fig. 34 zeigt Diagramme zur Erläuterung eines Verfahrens zur Herstellung eines GaAs-FET gemäß Beispiel 1 von Ausführungsform 13. Zunächst wird - wie in Fig. 34(a) dargestellt - eine Diffusionsquelle 64, bestehend aus einem SiOx-Film 62 und einem SiN-Film 63, auf einem halbisolierenden GaAs-Substrat 61 mittels einer HF-Plasma-CVD-Apparatur mit parallelen Platten abgeschieden, wobei die Abscheidungsbedingungen wie folgt sind:
  • SiOx-Film 62: SiH&sub4; 10 sccm, N&sub2;O 30 sccm; Energie 150 W; Filmabscheidungstemperätur 300ºC; Filmdicke 5,0 nm (50 Å)
  • SiN-Film 63: SiH&sub4; 15 sccm, NH&sub3; 200 sccm; Energie 250 W; Filmabscheidungstemperatur 300ºC; Filmdicke 6,0 nm (60 Å)
  • Ein Resist 65 wird auf einen Bereich aufgetragen, wo eine leitfähige Schicht gebildet werden soll, und die Teile der Diffusionsquelle 64, die nicht vom Resist 65 bedeckt sind, werden entfernt.
  • Nach dem Entfernen des Resists 65 wird ein Resist 66 als Blindgate an einer Position gebildet, wo eine Gate-Elektrode gebildet werden soll (Fig. 34(b)). Als nächstes wird mittels einer ECR-CVD-Technik ein SiN-Film 67, der bei Raumtemperatur gebildet werden kann, bei den folgenden Bedingungen auf der gesamten Oberfläche abgeschieden; danach wird der Resist 66 durch Abheben entfernt, wodurch eine invertierte Struktur gebildet wird (Fig. 34(C)).
  • SiN-Film 67: SiH&sub4; 13 sccm, N2 30 sccm; Energie 600 W; Filmabscheidungstemperatur: Raumtemperatur; Filmdicke 10 nm (100 Å)
  • In diesem Zustand wird die Wärmebehandlung 5 s lang bei 880ºC durchgeführt; in den Bereichen unterhalb der Teile der Diffu sionsquelle 64, die mit dem SiN-Film 67 bedeckt sind, diffundieren Si-Atome ausreichend in das GaAs-Substrat 61, wodurch eine leitfähige Schicht 68 mit einem niedrigen Widerstand (Flächenwiderstand 250 &Omega;/²) gebildet wird, während im Bereich unter dem Teil, der nicht mit dem SiN-Film 67 abgedeckt war, die Diffusion nicht ausreichend stattfindet, und als Folge wird eine leitfähige Schicht 69 mit einem hohen Widerstand (800 &Omega;/²) gebildet (Fig. 34 (d)). Als nächstes wird der Teil der Diffusionsquelle 64 über der leitfähigen Schicht 69 weggeätzt, eine Gate-Elektrode auf selbstausrichtende Weise gebildet, die Teile der diffundierten Quelle 64, wo ohmsche Elektroden auf der leitfähigen Schicht 68 gebildet werden sollen, weggeätzt, und schließlich werden die ohmschen Elektroden O gebildet, wodurch die Herstellung des in Fig. 34(e) dargestellten FET abgeschlossen ist. Bei diesem Beispiel von Ausführungsform 13 können zwei verschiedene Arten von leitfähigen Schichten bei einer einzigen Wärmebehandlung gebildet werden.
    • (Beispiel 2)
  • Fig. 35 zeigt Diagramme zur Erläuterung eines Verfahrens zur Herstellung eines E-Modus- und eines D-Modus-FET gemäß Beispiel 2 von Ausführungsform 13. Als erstes wird - wie in Fig. 35(a) dargestellt - eine aus einem SiOx-Film 62 und einem SiN- Film 63 bestehende Diffusionsquelle 64 auf dieselbe Weise wie im vorherigen Beispiel auf den Bereichen eines halbisolierenden GaAs-Substrats 61 gebildet, wo der E-Modus- und der D- Modus-FET gebildet werden sollen. Dann wird ein SiN-Film 67 überall gebildet mit Ausnahme derjenigen Stellen, an denen Gate-Elektroden gebildet werden sollen.
  • Als nächstes wird ein Resist 70 aufgetragen, um den Bereich abzudecken, wo der D-Modus-FET gebildet werden soll, und der Teil des SiN-Films 63, der im Bereich des E-Modus-FET freiliegt, wird mittels gepufferter Fluorwasserstoffsäure bis zur einer Tiefe von 2,0 nm (20 Å) weggeätzt (Fig. 35 (b)). Nach dem Entfernen des Resists 70 wird die Wärmebehandlung 5 s lang bei 880ºC durchgeführt; in dem Bereich, in dem der SiN-Film 63 teilweise weggeätzt ist, wird die Diffusion der Si-Atome am meisten unterdrückt, was zur Bildung einer leitfähigen Schicht 72 mit einem hohen Widerstand (3000 &Omega;/²) führt. Im Bereich des D-Modus-FET wird andererseits eine leitfähige Schicht 72 mit einem Widerstand, der etwas niedriger als der der leitfähigen Schicht 72 ist, in dem Bereich gebildet, der nicht vom SiN- Film 67 abgedeckt ist, während in dem Bereich, der vom SiN- Film 67 abgedeckt ist, eine leitfähige Schicht 73 mit einem sogar noch niedrigeren Widerstand (250 &Omega;/²) gebildet wird (Fig. 35 (c)).
  • Danach werden die Diffusionsquelle 64 und der SiN-Film 67 überall entfernt außer an den Grenzflächen zwischen den leitfähigen Schichten und zwischen den Bauelementen, und eine Gate-Elektrode G wird auf jeder der leitfähigen Schichten 71 und 72 gebildet, gefolgt von der Bildung von ohmschen Elektroden 0 auf den leitfähigen Schichten 73. Somit werden der D-Modus-FET, in dem die Leitung bei einer Gatespannung Null stattfindet, und der E-Modus-FET, bei dem die Leitung nicht bei einer Gatespannung Null stattfindet, gleichzeitig gebildet.
    • (Beispiel 3)
  • Fig. 36 zeigt Diagramme zur Erläuterung einer Verfahrenssequenz zur Herstellung eines modulationsdotierten AlGaAs/GaAs-FET gemäß Beispiel 3 von Ausführungsform 13. Zuerst wird nach der Bildung einer undotierten AlGaAs-Schicht 74 (Al-Zusammensetzungsverhältnis 0,22) auf einem halbisolierenden GaAs-Substrat 61 wie in Fig. 36(a) dargestellt eine aus einem SiOx-Film 62 und einem SiN-Film 63 bestehende Diffusionsquelle 64 und ein SiN-Film 63 unter Verwendung derselben, zuerst beschriebenen Bedingungen gebildet. Dann wird ein Resist 75 auf einem Bereich aufgetragen, wo eine leitfähige Schicht gebildet werden soll, und die Teile der Diffusionsquelle 64, die vom Resist 75 nicht bedeckt werden, werden entfernt.
  • Nach dem Entfernen des Resists 75 wird ein Resist 76 als Blind-Gate an einer Position gebildet, wo eine Gate-Elektrode gebildet werden soll (Fig. 36(b)). Als nächstes wird mittels einer ECR-CVD-Technik ein SiN-Film 67, der bei Raumtemperatur gebildet werden kann, mittels derselben, zuerst beschriebenen Techniken auf der gesamten Oberfläche abgeschieden; danach wird der Resist 76 durch Abheben entfernt, wodurch eine invertierte Struktur gebildet wird (Fig. 36(c)).
  • In diesem Zustand wird 5 s lang eine Wärmebehandlung bei 880ºC durchgeführt; in den Bereichen unterhalb der Teile der Diffusionsquelle 64, die mit dem SiN-Film 67 bedeckt sind, diffundieren Si-Atome ausreichend durch die AlGaAs-Schicht 74 in das GaAs-Substrat 61 (Diffusionstiefe 150 nm (1500 Å)), wodurch eine leitfähige Schicht 77 mit einem niedrigen Widerstand (Flächenwiderstand 250 &Omega;/²) gebildet wird, während in dem Bereich unter dem Teil, der nicht mit dem SiN-Film 67 bedeckt ist, Si-Atome zur Hälfte durch die AlGaAs-Schicht 74 diffundieren (Diffusionstiefe 40 nm (400 Å)), und diese diffusionsdotierte AlGaAs-Schicht 78 wird zu einer elektronenzuführenden Schicht, als Folge wird eine zweidimensionale Elektronengasschicht 79 (1200 &Omega;/²) auf der Seite der GaAs-Schicht der AlGaAs/GaAs-Grenzfläche gebildet, wodurch eine modulationsdotierte Struktur gebildet wird (Fig. 36(d)). Als nächstes wird der Teil der Diffusionsquelle 64 über der leitfähigen Schicht 78 weggeätzt, eine Gate-Elektrode G auf selbstausrichtende Weise gebildet, die Bereiche der Diffusionsquelle 64, wo ohmsche Elektroden auf der leitfähigen Schicht 68 gebildet werden sollen, weggeätzt, und schließlich werden die ohmschen Elektroden O gebildet, wodurch die Herstellung des modulationsdotierten, in Fig. 36(e) dargestellten FET abge schlossen ist. In diesem Beispiel von Ausführungsform 13 kann ein modulationsdotierter FET hergestellt werden, für den nur eine einzige Wärmebehandlungsstufe erforderlich ist.
    • (Beispiel 4)
  • Fig. 37 zeigt Diagramme zur Erläuterung einer Verfahrenssequenz zur Herstellung eines modulationsdotierten E-Modus- und eines D-Modus-AlGaAs/GaAs-FET gemäß Beispiel 4 von Ausführungsform 13. Zuerst wird nach der Bildung einer undotierten AlGaAs-Schicht 74 auf einem in Fig. 37(a) dargestellten halbisolierenden GaAs-Substrat 61 eine aus einem SiOx-Film 62 und einem SiN-Film 63 bestehende Diffusionsquelle 64 unter Verwendung derselben, zuerst beschriebenen Bedingungen auf einem Bereich gebildet, an dem eine leitfähige Schicht gebildet werden soll. Dann wird ein SiN-Film 67 überall gebildet außer dort, wo Gate-Elektroden gebildet werden sollen.
  • Als nächstes wird ein Resist 70 aufgetragen, um den Bereich abzudecken, wo der modulationsdotierte D-Modus-FET gebildet werden soll, und der freiliegende Teil des SiN-Films 63 im Bereich des modulationsdotierten E-Modus-FET wird mittels Fluorwasserstoffsäure auf eine Tiefe von 2,0 nm (20 Å) geätzt (Fig. 37(b)). Nach dem Entfernen des Resists 70 wird 5 s lang eine Wärmebehandlung bei 880ºC durchgeführt; in dem Teil, in dem der SiN-Film 63 teilweise abgeätzt ist, wird eine diffusionsdotierte AlGaAs-Schicht 80 gebildet, in der die Diffusion der Si-Atome am meisten unterdrückt ist (Diffusionstiefe 20 nm (200 A)), wie in Fig. 37 (c) dargestellt ist. In dem Bereich des modulationsdotierten D-Modus-FET wird eine diffusionsdotierte AlGaAs-Schicht 81 mit einer etwas größeren Diffusionstiefe als der diffusionsdotierten Schicht 80 (Diffusionstiefe 40 nm (400 Å)) unterhalb des Teils, der nicht vom SiN- Film 67 bedeckt wird, gebildet, und zweidimensionale Elektronengasschichten 83 (5000 &Omega;/²) bzw. 84 (1200 &Omega;/²) werden auf der Seite der AlGaAs/GaAs-Grenzfläche mit der GaAs-Schicht gebildet. Die zweidimensionale Elektronengasschicht 84 weist eine niedrigere Trägerkonzentration als die zweidimensionale Elektronengasschicht 83 auf. Weiterhin werden leitfähige Schichten 82 mit einem sogar noch niedrigeren Widerstand (250 &Omega;/²) unter den Teilen gebildet, die vom SiN-Film 67 bedeckt sind.
  • Danach werden die Diffusionsquelle 64 und der SiN-Film 67 überall entfernt außer an den Grenzen zwischen den leitfähigen Schichten und zwischen den Bauelementen, und eine Gate-Elektrode G wird auf jeder der leitfähigen Schichten 80 und 81 gebildet, gefolgt von der Bildung von ohmschen Elektroden 0 auf den leitfähigen Schichten 82. Somit werden der modulationsdotierte D-Modus-FET, bei dem die Leitung mit einer Gatespannung Null stattfindet, und der modulationsdotierte E- Modus-FET, bei dem die Leitung nicht mit einer Gatespannung Null erfolgt, gleichzeitig gebildet (Fig. 37(d)).
  • In der oben beschriebenen Ausführungsform wird AlGaAs/GaAs als Schicht mit Heteroübergang verwendet, wobei aber klar ist, daß andere Typen von Schichten mit Heteroübergang, die aus einer Halbleiterschicht mit breitem Bandabstand und einer Halbleiterschicht mit schmalem Bandabstand bestehen, beide III-V Halbleiterverbindungen, ebenfalls verwendet werden können.
  • In Ausführungsform 13 können, weil die Dicke des die Diffusion von Atomen der Gruppe V unterbrechenden Films mittels des oben beschriebenen Dotierungsverfahrens geregelt wird, monolithische Schaltkreis-Bauelemente mit verschiedenen spezifischen Widerständen mit einer einzigen Wärmebehandlung und ohne die Verwendung von teuren Ionenimplantations-Apparaturen hergestellt werden, wodurch die Herstellungskosten verringert werden.
    • (Ausführungsform 14)
  • Der Diffusionskoeffizient Dp von Si in der dotierten, durch die Dotierungstechnik der Erfindung gebildeten Schicht ist Dp = 0,0216 exp (-2,19 eV/kT) (k: Boltzmann-Konstante). Bei einer Niedertemperatur-Wärmebehandlung, zum Beispiel bei etwa 620ºC, ist der Diffusionskoeffizient 1 · 10&supmin;¹&sup4; cm²/s, was darauf hindeutet, daß die Diffusion sogar bei einer so tiefen Temperatur durchgeführt werden kann. Andererseits ist der Diffusionskoeffizient von Si in einer Si-dotierten Schicht, die durch MBE oder Ionenimplantation gebildet wird, um eine Stelle kleiner als der obige, was bedeutet, daß zur erneuten Diffusion eine sehr hohe Temperatur erforderlich ist. Daher war es bisher nicht möglich, die Kenngrößen des Bauelements durch erneute Diffusion zu steuern. Ausführungsform 14 betrifft eine Technik, die verwendet werden kann, wenn die gemäß der Erfindung gebildete dotierte Schicht als Kanalschicht in einem MESFET oder elektronenzuführende Schicht in einem Transistor mit hoher Elektronenbeweglichkeit (HEMT) verwendet wird. Gemäß dem hiernach beschriebenen Verfahren von Ausführungsform 14 wird, wenn der Stromwert und die Schwellenspannung eines fertigen FET unterhalb der gewünschten Werte liegen, eine zweite Wärmebehandlung durchgeführt, um das Dotierungsprofil im Kanalbereich zu modifizieren, wodurch diese Werte auf die gewünschten Niveaus erhöht werden.
    • (Beispiel 1)
  • Fig. 38 ist ein Diagramm, das eine Querschnittsstruktur während des Verfahrens zur Bildung einer Si-dotierten Schicht gemäß Beispiel 1 von Ausführungsform 14 darstellt. Wie in Fig. 38 gezeigt wird, werden ein undotierter SiOx-Film 92 (x < 2) und ein darüberliegender SiN-Film 93, der als die Diffusion von Atomen der Gruppe V unterbrechender Film wirkt, nacheinander mittels P-CVD auf einem GaAs-Substrat 9 gebildet, bei dem es sich um eine III-V Halbleiterverbindung handelt. Die Filmabscheidungsbedingungen sind wie folgt:
  • SiOx-Film: SiH&sub4; 10 sccm, N&sub2;O 20 sccm; Substrattemperatur 300ºC; Hochfrequenzenergie 150 W;
  • SiN-Film: SiH&sub4; 15 sccm, NH&sub3; 200 sccm; Substrattemperatur 300ºC; Hochfrequenzenergie 250 W
  • Danach wird eine erste Wärmebehandlung mittels eines 5sekündigen Erwärmens mit einer Lampe bei 880ºC durchgeführt, um Si unter Bildung einer dotierten Schicht 91a in das GaAs-Substrat 91 diffundieren zu lassen. Die Si-Diffusion wird wie zuvor beschrieben bewerkstelligt, indem das Si in die Ga-Leerstellen wandert, die durch die Wärmebehandlung im GaAs-Substrat 91 erzeugt werden.
  • Als nächstes werden der SiOx-Film 92 und der SiN-Film 93 entfernt, und eine zweite Wärmebehandlung wird durchgeführt. Gewöhnlich liegt bei einer dotierten Schicht, die in einer III-V Halbleiterverbindung durch eine Kristallwachstums- oder Ionenimplantationstechnik gebildet wird, der Diffusionskoeffizient bei einer bei 850ºC durchgeführten Wärmebehandlung im Bereich von 1 · 10&supmin;¹&sup5; bis 2 · 10&supmin;¹&sup4; cm²/s, was bedeutet, daß zur Diffusion einer dotierten Schicht durch Wärmebehandlung eine lange Wärmebehandlungsdauer bei einer so hohen Temperatur erforderlich ist. In dem Fall, in dem die dotierte Schicht dadurch gebildet wird, daß zuerst der undotierte SiOx-Film und der SiN-Film nacheinander auf einer III-V Halbleiterverbindung, zum Beispiel einem GaAs-Substrat, gebildet werden und dann die Wärmebehandlung zum Diffundierenlassen von Si durchgeführt wird, diffundieren jedoch die Si-Atome (SiGa), die Stellen der Gruppe III einnehmen, wobei jedes Si-Atom mit der nächsten Ga-Leerstelle (VGa) durch die Coulomb-Kraft gepaart ist, und daher ist der Diffusionskoeffizient Dp des Paars (SiGa-VGa) größer als der Diffusionskoeffizient von Si allein, wodurch der zuerst erwähnte Wert erhalten und somit eine Diffusion bei der zuerst erwähnten Temperatur ermöglicht wird.
  • Fig. 39 ist eine graphische Darstellung, die die Beziehung zwischen der Tiefe der dotierten Schicht 91a und der Trägerkonzentration nach der ersten Wärmebehandlung bzw. nach der zusätzlichen zweiten Wärmebehandlung darstellt. Die Trägerkonzentration ist entlang der Ordinate und die Tiefe der dotierten Schicht entlang der Abszisse aufgetragen. Die zweite Wärmebehandlung wurde unter zwei verschiedenen Bedingungen durchgeführt, d. h. 30 s lang bei 600ºC und 30 s lang bei 700ºC. Aus Fig. 39 kann ersehen werden, daß die Trägerkonzentration nach der zweiten Wärmebehandlung im Vergleich zu den entsprechenden Werten, die nach der ersten Wärmebehandlung erhalten wurden, leicht abnahm und die Dicke der dotierten Schicht zunahm; dies deutet darauf hin, daß Si durch die zweite Wärmebehandlung weiter in tiefere Positionen diffundierte. Es wird auch gezeigt, daß der Unterschied bei den Bedingungen der zweiten Wärmebehandlung zu verschiedenen Graden der Si-Diffusion führt, was bedeutet, daß die Tiefe der dotierten Schicht 91a durch das Variieren der Wärmebehandlungsbedingungen geregelt werden kann.
    • (Beispiel 2)
  • Wir beschreiben jetzt einen FET gemäß Beispiel 2 von Ausführungsform 14, bei dem die mittels Si-Diffusion gemäß der Erfindung gebildete dotierte Schicht als Kanalschicht verwendet wird. Fig. 40 zeigt schematische Querschnitte, die die Struktur eines MESFET während eines Herstellungsverfahrens gemäß Beispiel 2 veranschaulichen. Ein undotierter SiOx-Film 92 (x < 2) und ein darüber angeordneter SiN-Film 93 werden nacheinander durch Plasma-CVD auf einem GaAs-Substrat 91 gebildet, bei dem es sich um eine III-V Halbleiterverbindung handelt. Die Filmabscheidungsbedingungen sind dieselben, wie sie zuerst beschrieben wurden. Danach wird eine erste Wärmebehandlung durch ein 5sekündiges Erwärmen mit einer Lampe bei 860ºC durchgeführt, wodurch eine dotierte Schicht 91a gebildet wird, die anschließend als Kanalschicht ausgebildet wird. Danach werden der SiOx-Film 92 und der SiN-Film 93 entfernt. Zu diesem Zeitpunkt beträgt die Dicke der dotierten Schicht 91a 45 nm (450 Å), und die Trägerkonzentration beträgt 2 · 10¹&sup8; cm&supmin;³. Als nächstes wird - wie in Fig. 40 (a) dargestellt - eine Gate-Elektrode aus WSi mit einer Gate-Länge von 0,5 um und einer Gate-Breite von 20 um auf der dotierten Schicht 91a gebildet, und eine Source-Elektrode 95 und eine Drain-Elektrode 96, beide aus Ni/Si/W, werden auf gegenüberliegenden Seiten der Gate-Elektrode 94 gebildet.
  • Die so gebildete, in Fig. 40(a) dargestellte MESFET-Struktur wird einer zweiten, 45sekündigen, durch Erwärmen mit einer Lampe erfolgenden Wärmebehandlung bei 600ºC unterzogen. Bei dieser Wärmebehandlung diffundiert Si in der dotierten Schicht 91a in tiefere Positionen im GaAs-Substrat 91, wie in Fig. 40(b) dargestellt wird, wodurch eine dotierte Schicht 91b und somit eine kombinierte dotierte Schicht (91a + 91b) mit erhöhter Dicke gebildet wird.
  • Die DC-Kenngrößen, d. h. der Idss-Wert des Drainstroms bei einer Gate-Spannung Null und die Schwellenspannung Vth des MESFET, wurden zum Vergleich vor und nach der zweiten Wärmebehandlung gemessen. Tabelle 3 zeigt die Ergebnisse des Vergleichs. Wie aus Tabelle 3 zu ersehen ist, können die Drainstrom-Werte Idss und die Schwellenspannung -Vth mittels Durchführung der zweiten Wärmebehandlung erhöht werden. Tabelle 3
  • Wie beschrieben wurde, wird die zweite Wärmebehandlung durchgeführt, wenn der Drainstrom-Wert Idss und die Schwellen spannung -Vth des fertigen MESFET die gewünschten Werte unterschreiten, um sie auf die gewünschten Werte zu erhöhen.
    • (Beispiel 3)
  • Als nächstes beschreiben wir ausführlich einen modulationsdotierten Transistor gemäß Beispiel 3 von Ausführungsform 14, bei dem die gebildete, gemäß der Erfindung dotierte Schicht als elektronenzuführende Schicht verwendet wird. Fig. 41 zeigt schematische Querschnitte, die die Struktur eines modulationsdotierten Transistors während eines Herstellungsverfahrens gemäß Beispiel 3 zeigen. Wie in Fig. 41(a) dargestellt ist, werden eine GaAs-Schicht 97 mit einer Dicke von 800 nm (8000 Å) und eine darüber angeordnete AlGaAs-Schicht 98 mit einer Dicke von 50 nm (500 Å) durch Molekularstrahl-Epitaxie (MBE) nacheinander auf einem GaAs-Substrat 91 gebildet, und auf dieser Struktur wurden in dieser Reihenfolge ein SiOx-Film 92 und ein SiN-Film 93 gebildet. Die Filmabscheidungsbedingungen für den SiOx-Film 92 und den SiN-Film 93 sind dieselben wie die in Beispiel 1. Danach wird eine erste Wärmebehandlung durch ein 5sekündiges Erwärmen mit einer Lampe bei 840ºC durchgeführt, wodurch eine dotierte Schicht 98a als elektronenzuführende Schicht bis zu einer Tiefe von 40 nm (400 Å) unterhalb der Oberfläche der AlGaAs-Schicht 98 mit einer Dicke von 50 nm (500 Å) gebildet wird. Zu diesem Zeitpunkt beträgt die Trägerkonzentration in der dotierten Schicht 98a 2 · 10¹&sup8; cm&supmin;³. Gleichzeitig wird eine Elektronengasschicht 99 an der Grenzfläche zwischen der AlGaAs-Schicht 98 und der GaAs-Schicht 97 gebildet.
  • Der SiOx-Film 92 und der SiN-Film 93 werden entfernt, und dann wird eine zweite, 30sekündige Wärmebehandlung bei 600ºC durchgeführt. Bei dieser Wärmebehandlung diffundiert 51 in der dotierten Schicht 98a in tiefere Positionen in der AlGaAs- Schicht 98, wie in Fig. 41(b) dargestellt wird, wodurch eine kombinierte dotierte Schicht (98a + 98b) mit erhöhter Dicke gebildet wird.
  • Für Vergleichszwecke wurde eine Hall-Messung der zweidimensionalen, in dem obigen strukturierten, modulationsdotierten Transistor gebildeten Elektronengasschicht 99 vor und nach der zweiten Wärmebehandlung durchgeführt. Tabelle 4 zeigt die Meßergebnisse. Wie aus Tabelle 4 zu ersehen ist, ist als Folge der zweiten Wärmebehandlung die Flächen-Trägerkonzentration (cm&supmin;²) erhöht und die Hall-Beweglichkeit (cm²/Vs) vermindert. Dies ist vermutlich darauf zurückzuführen, daß die dotierte Schicht (98a + 98b) mit erhöhter Dicke als Folge der zweiten Wärmebehandlung gebildet wurde. Tabelle 4
  • Beim modulationsdotierten Transistor mit der zweidimensionalen Elektronengasschicht 99 wird, wenn der Wert Idss des Drain- Stroms und die Schwellenspannung -Vth die gewünschten Werte unterschreiten, die zweite Wärmebehandlung durchgeführt, um die Dicke der dotierten Schicht 98a zu erhöhen, wodurch diese Werte auf das gewünschte Niveau erhöht werden.
  • Wenn der Stromwert und die Schwellenspannung eines fertigen FET die gewünschten Werte unterschreiten, wird gemäß der oben beschriebenen Ausführungsform 14 eine Niedertemperatur-Wärmebehandlung durchgeführt, um das in der dotierten Schicht vorhandene Si weiter zu diffundieren, wodurch der Stromwert und der Wert der Schwellenspannung auf das gewünschte Niveau erhöht werden. Dadurch wird somit die Produktionsausbeute erhöht.
    • (Ausführungsform 15)
  • Ausführungsform 15 zeigt ein Beispiel für ein Grundverfahren zur Bildung eines zweidimensionalen Elektronengasbereichs und eines Quantendrahts durch Anwendung des Dotierungsverfahrens der Erfindung.
  • Fig. 42 zeigt Diagramme zur Erläuterung von Verarbeitungsschritten zum Aufbau eines elektrisch leitfähigen Bereichs. Das dargestellte Beispiel dient zum Aufbau eines zweidimensionalen, elektrisch leitfähigen Bereichs. Zunächst werden - wie in Fig. 42(a) dargestellt - eine undotierte i-GaAs-Schicht 101a und eine undotierte i-AlGaAs-Schicht 101b aufeinander gebildet, um ein Substrat 101 mit Heteroübergang zu bilden. Als nächstes wird eine Diffusionsquelle 102, bestehend aus einem SiOx-Film 102a (10 nm (100 Å)) und einem SiN-Film 102b (40 nm (400 Å)) auf dem Substrat 101 mit Heteroübergang mittels Plasma-CVD gebildet. Die Filmabscheidungsbedingungen sind wie folgt:
  • SiOx-Film: SiH&sub4; 5 sccm, N&sub2;O 25 sccm; Hochfrequenzenergie 150 W; Filmabscheidungstemperatur 300ºC; Filmdicke 10 nm (100 Å)
  • SiN-Film: SiH&sub4; 15 sccm, NH&sub3; 200 sccm; Hochfrequenzenergie 250 W; Filmabscheidungstemperatur 300ºC; Filmdicke 40 nm (400 Å)
  • Danach wird der SiN-Film 102b durch Plasma-Ätzen überall außer im gewünschten, in Fig. 42(c) dargestellten Bereich entfernt. Das Ätzen wird bei einer Energie von 250 W mittels eines aus CF&sub4; (17 cm³) und O&sub2; (3 cm³) gemischten Gases durchgeführt, das eine hohe Selektivität des SiN-Films 102b im Vergleich zum SiOx-Film 102a aufweist. Dann wird ein schnelles thermisches Ausheilen durchgeführt, das einen Austausch zwischen Ga in der i-AlGaAs-Schicht 101b nur unterhalb des SiN-Films 102b und des Si in dem SiOx-Film 102a bewirkt, wodurch das Si somit nur in die Bereiche der i-AlGaAs-Schicht 101b unter dem SiN-Film 102b diffundiert, wodurch in diesem Bereich eine n-AlGaAs-Schicht 103 gebildet wird, wie in Fig. 42(d) dargestellt ist. Weil das Elektronendichteprofil in der n-AlGaAs-Schicht 103 an der Diffusionsfront steil ist, wird eine modulationsdotierte Struktur gebildet, und ein guter zweidimensionaler, elektrisch leitfähiger Bereich 104 kann erhalten werden.
  • In Tabelle 5 unten werden die Trägermobilität und die Flächen- Trägerkonzentration für den obigen zweidimensionalen, elektrisch leitfähigen Bereich mit denen eines zweidimensionalen, elektrisch leitfähigen Bereichs verglichen, der durch ein Verfahren des Standes der Technik erhalten wird, bei dem die leitfähige Schicht über der gesamten Oberfläche eines isolierenden Substrats durch Kristallwachstum gebildet wird. Tabelle 5
  • Wie in Tabelle 5 dargestellt ist, weist der zweidimensionale, elektrisch leitfähige Bereich von Ausführungsform 15 eine Trägerbeweglichkeit und Flächen-Trägerkonzentration auf, die zu denen eines weitverwendeten zweidimensionalen, elektrisch leitfähigen, auf der gesamten Wafer-Oberfläche ausgebildeten Bereichs äquivalent sind. Gemäß Ausführungsform 15 braucht die leitfähige Schicht keinem Ätzen oder einer anderen Behandlung unterzogen zu werden, weil der zweidimensionale, elektrisch leitfähige Bereich in der gewünschten Position gebildet wird, wodurch die Möglichkeit der Einführung von Defekten praktisch ausgeschlossen wird. Der resultierende zweidimensionale, elektrisch leitfähige Bereich weist daher überaus hervorragende Kenngrößen auf.
  • Fig. 43 zeigt ein alternatives Beispiel, in dem bei dem in Fig. 42(c) dargestellten Ätzverfahren zum Ätzen des SiN-Films 102b die Breite des SiN-Films 102 bis auf die Auflösungsgrenze der Struktur verringert wird, wodurch ein eindimensionaler, elektrisch leitfähiger Bereich in Form einer sehr feinen Linie gebildet wird. Der so geformte eindimensionale, elektrisch leitfähige Bereich weist ebenfalls überaus hervorragende Kenngrößen auf.
  • Wie oben beschrieben wurde, werden im Verfahren von Ausführungsform 15 zur Bildung eines elektrisch leitfähigen Bereichs ein SiOx-Film und ein die Diffusion von Atomen der Gruppe V unterbrechender Film in dieser Reihenfolge auf einer III-V Halbleiterverbindung gebildet, und dann wird der die Diffusion von Atomen der Gruppe V unterbrechende Film überall entfernt außer dort, wo ein eindimensionaler oder zweidimensionaler, elektrisch leitfähiger Bereich gebildet werden soll; danach kann 51 lediglich durch die Durchführung einer Wärmebehandlung in den gewünschten Bereich der III-V Halbleiterverbindung diffundieren. Weiterhin werden gemäß dem obigen Verfahren keine Defekt eingeführt, und ein guter, elektrisch leitfähiger Bereich wird erhalten, weil die III-V Halbleiterverbindung keinem Ätzen und keiner anderen Behandlung unterzogen zu werden braucht.
    • (Ausführungsform 16)
  • Ausführungsform 16 zeigt Beispiele zur Bildung eines Quantendrahts durch Anwendung des Dotierungsverfahrens der Erfindung.
    • (Beispiel 1)
  • Fig. 44 zeigt schematische Querschnitte eines Substrats einer III-V Halbleiterverbindung bei verschiedenen Stufen zur Bildung eines Quantendrahts gemäß Beispiel 1 von Ausführungsform 16. Zuerst werden - wie in Fig. 44 (a) dargestellt - eine GaAs- Schicht 112 mit einer Dicke von 1 um, eine undotierte AlGaAs- Schicht 113 von 5,0 nm (50 Å), eine n-AlGaAs-Schicht 114 von 10 nm (100 Å) und eine undotierte AlGaAs-Schicht 115 in dieser Reihenfolge auf einem halbisolierenden Substrat 111 gebildet, wodurch ein Substrat L einer III-V Halbleiterverbindung mit einer modulationsdotierten Struktur gebildet wird. Dann wird mittels SiH&sub4; und NH&sub3; eine SiN-Schicht mit einer Dicke von 20 nm (200 Å) durch Plasma-CVD auf der AlGaAs-Schicht 115 abgeschieden, gefolgt von einem Trockenätzen zur Bildung einer SiN-Schicht 116, die als die Diffusion von 51 unterbrechende Schicht wirkt, auf dem Bereich der AlGaAs-Schicht 115, in der ein Quantendraht gebildet werden soll. Das Ergebnis ist die Bildung einer dargestellten Stufe.
  • Als nächstes wird bei einer Temperatur von 300ºC eine Plasma- CVD mit SiHq bei 5 sccm und N&sub2;O bei 30 sccm durchgeführt, wodurch eine SiOx-Schicht 117 (x < 2) von 5,0 nm (50 Å) so auf der AlGaAs-Schicht 115 und der SiN-Schicht abgeschieden wird, daß die Stufe abgedeckt wird, wie in Fig. 44(b) dargestellt ist. Dann wird eine SiN-Schicht 118 von 10 nm (100 Å), die als die Diffusion von Atomen der Gruppe V unterbrechende Schicht wirkt, mittels Plasma-CVD bei 300ºC mit SiH&sub4; bei 15 sccm und NH&sub3; bei 200 sccm auf der SiOx-Schicht 117 abgeschieden.
  • Danach werden die SiOx-Schicht 117 und die SiN-Schicht 118 überall entfernt mit Ausnahme der Teile davon, die auf der Seitenwand der SiN-Schicht 116 gebildet sind, wie in Fig. 44(c) dargestellt ist. Die auf der Seitenwand gebildete SiN/SiOx-Verbundschicht 118/117 dient als Diffusionsquelle, aus der 51 in die AlGaAs-Schicht 115 diffundiert. Die Breite ihrer Fläche, die die AlGaAs-Schicht 115 berührt, beträgt 15 nm (150 Å). Die Breite der Kontaktfläche wird durch die Einstellung der Dicke der auf der Seitenwand der SiN-Schicht 116 gebildeten SiN-Schicht 118 geregelt und kann mit guter Genauigkeit sehr dünn gefertigt werden.
  • Das so hergestellte Substrat wird dann einer Wärmebehandlung unterzogen. Bei dieser Wärmebehandlung diffundiert Al, ein Element der Gruppe III in der AlGaAs-Schicht 115, nach außen, wodurch in der AlGaAs-Schicht 115 Leerstellen verbleiben. 51, das Element der Gruppe IV in der SiOx-Schicht 117, diffundiert in diese Leerstellen. Die Diffusion von As, dem Element der Gruppe V in der AlGaAs-Schicht 115, wird durch das Vorhandensein der SiN-Schicht 118 unterdrückt. Wenn das 51 auf diese Weise diffundiert, werden im Substrat keine Kristalldefekte verursacht.
  • Bei der 5sekündigen, bei 880ºC erfolgenden Wärmebehandlung diffundieren Si-Atome mit etwa 1 · 10¹&sup8; cm&supmin;³ bis zu einer Tiefe von 20 nm (200 Å) in den Bereich der AlGaAs-Schicht 115 von 15 nm (150 Å) direkt unterhalb der SiN/SiOx-Diffusionsschicht 118/117, wodurch ein Diffusionsbereich 119 gebildet wird. Als Folge werden Träger mit einer Leitungskonzentration von etwa 106 cm&supmin;¹ erzeugt, wodurch ein Quantendraht 120 mit einer Kanalbreite von 15 nm (150 Å) erzeugt wird.
  • Der so geformte Quantendraht ist frei von Kristalldefekten, und seine Kanalbreite kann durch die Regelung der Dicke der SiN-Schicht 118 mit guter Genauigkeit sehr dünn gemacht werden.
    • (Beispiel 2)
  • Fig. 45 stellt schematische Querschnitte eines Substrats einer III-V Halbleiterverbindung bei verschiedenen Stufen der Bildung eines Quantendrahts gemäß Beispiel 2 von Ausführungsform 16 dar. Wie in Fig. 45(a) dargestellt, ist die Struktur dieses Beispiels mit der des Substrats des Verbindungshalbleiters von Beispiel 1 identisch mit der Ausnahme, daß die AlGaAs-Schicht 115 im modulationsdotierten Substrat L der III-V Halbleiterverbindung einen gestuften Teil aufweist. In Fig. 45 werden dieselben Bezugszahlen wie in Fig. 44 verwendet, und ihre Beschreibungen werden hier weggelassen. Mittels SiH&sub4; und NH&sub3; wird eine SiN-Schicht 116 mit einer Dicke von 20 nm (200 Å), die als die Diffusion von 51 unterbrechende Schicht dient, mittels Plasma-CVD auf dem Substrat der III-V Halbleiterverbindung abgeschieden.
  • Dann wird, wie in Fig. 45(b) dargestellt, die SiN-Schicht 116 durch Trockenätzen entfernt, wodurch nur der Teil davon verbleibt, der auf der Seitenwand des abgesetzten Teils der AlGaAs-Schicht 115 ausgebildet ist. Als nächstes werden - wie in Fig. 45(c) und (d) dargestellt - eine SiOx-Schicht 117 (x < 2) von 5,0 nm (50 Å) und eine SiN-Schicht 118 von 10 nm (100 Å), die als die Diffusion von Atomen der Gruppe V unterbrechende Schicht dient, unter denselben Bedingungen wie in Beispiel 1 abgeschieden. Dann wird durch die Durchführung einer 5sekündigen, bei 880ºC erfolgenden Wärmebehandlung in der AlGaAs-Schicht 115 ein Diffusionsbereich gebildet, wodurch ein Quantendraht 120 mit einer Kanalbreite von 15 nm (150 Å) gebildet wird.
  • Wie oben beschrieben wurde, ist der im abgesetzten Substrat des Verbindungshalbleiters gebildete Quantendraht frei von Kristalldefekten, und seine Kanalbreite kann durch die Regelung der Dicke der SiN-Schicht 118 mit guter Genauigkeit sehr dünn gemacht werden.
    • (Beispiel 3)
  • Fig. 46 ist eine schematische Draufsicht eines Substrats eines Verbindungshalbleiters mit einem darin gemäß Beispiel 3 von Ausführungsform 16 ausgebildeten Quantendraht. Eine SiN- Schicht 116, die als eine die Diffusion von 51 unterbrechende Schicht dient, ist in einer scheibenartigen Form auf einer AlGaAs-Schicht 115 abgeschieden, wodurch eine Stufe gebildet wird. Dann werden eine SiOx-Schicht (x < 2) und eine SiN- Schicht, eine die Diffusion von Atomen der Gruppe V unterbrechende Schicht, um die Seitenwand der Stufe herum gebildet, gefolgt von einer Wärmebehandlung zur Bildung eines in Fig. 46 dargestellten Diffusionsbereichs 119. Durch das in dieser Form erfolgende Abscheiden der SiN-Schicht 116 in einer scheibenartigen Form kann ein ringförmiger Quantendraht gebildet werden. Der Quantendraht kann in einer gewünschten Form gebildet werden, weil der Diffusionsbereich 119 entlang der Seitenwand der SiN-Schicht 116 gebildet wird.
  • Wie oben beschrieben wurde, werden beim Verfahren von Ausführungsform 16 zur Bildung eines Quantendrahts Leerstellen im Substrat der III-V Halbleiterverbindung erzeugt, und 51 diffundiert unter Füllung der Leerstellen ein; somit kann der Quantendraht gebildet werden, ohne daß Kristalldefekte erzeugt werden. Weiterhin kann die Kanalbreite mit guter Genauigkeit sehr dünn gemacht werden, weil die Kanalbreite, in der das 51 diffundiert, durch das Regeln der Dicke der auf dem Substrat der III-V Halbleiterverbindung erzeugten Diffusionsschicht festgelegt wird. Darüber hinaus wird der Quantendraht entlang der Seitenwand der die Diffusion von 51 unterbrechenden Schicht gebildet; durch diese Anordnung werden Einschränkungen der Form des Quantendrahts vermieden.
    • (Ausführungsform 17)
  • Ausführungsform 17 zeigt Beispiele für Verfahren zur Bildung eines Quantendrahts durch Anwendung des Dotierungsverfahrens der Erfindung gemäß Ausführungsform 16.
    • (Beispiel 1)
  • Fig. 47 zeigt schematische Querschnitte eines Substrats, wobei verschiedene Stufen der Bildung eines Quantendrahts gemäß Beispiel 1 von Ausführungsform 17 veranschaulicht werden. Wie in Fig. 47(a) dargestellt ist, bilden eine GaAs-Schicht 121 und eine AlGaAs-Schicht 122, wobei es sich bei beiden um III-V Halbleiterverbindungen handelt, ein Substrat mit Heteroübergang. Wie in Fig. 47(b) dargestellt, wird eine SiN-Schicht 123 (x < 2) von 10 nm (100 Å) auf der GaAs-Schicht 121 und der AlGaAs-Schicht 122 mittels Plasma-CVD bei einer Abscheidungstemperatur von 300ºC mit SiH&sub4; bei 5 sccm und N&sub2;O bei 25 sccm abgeschieden, und darauf wird eine SiN-Schicht 124 von 40 nm, die als die Diffusion von Atomen der Gruppe V unterbrechende Schicht dient, durch Plasma-CVD bei einer Abscheidungstemperatur von 300ºC mit SiH&sub4; bei 15 sccm und NH&sub3; bei 200 sccm abgeschieden.
  • Als nächstes wird eine 5sekündige, bei 880ºC erfolgende Wärmebehandlung durchgeführt, als deren Ergebnis ein Diffusionsbereich a mit einer Tiefe von 80 nm (800 Å) bzw. ein Diffusionsbereich b mit einer Tiefe von 60 nm (600 Å) in der AlGaAs-Schicht 122 bzw. der GaAs-Schicht 121 gebildet werden, wie in Fig. 47(c) dargestellt ist. Wie beschrieben, besteht zwischen der GaAs-Schicht 121 und der AlGaAs-Schicht 122 ein Unterschied hinsichtlich der Si-Diffusionstiefe. Dann wird ein Trockenätzen durchgeführt, um die SiN-Schicht 124 und die SiOx- Schicht 123 zu entfernen und die GaAs-Schicht 121 und die AlGaAs-Schicht 122 bis zur selben Tiefe wie den diffundierten Bereich b zu ätzen, wie in Fig. 47 (d) dargestellt ist. Als Ergebnis verbleibt auf der AlGaAs-Schicht 122 ein Diffusions bereich A, bei dem 51 bis zu einer Tiefe von 20 nm (200 Å) diffundiert ist, so daß am Übergang zwischen der GaAs-Schicht 121 und der AlGaAs-Schicht 122 neben dem Diffusionsbereich A ein eindimensionales Elektronengas erzeugt wird, wodurch ein Quantendraht 130 mit einer Kanalbreite von 20 nm (200 Å) gebildet wird. Auf diese Weise kann ein Quantendraht mit einer sehr feinen und genauen Kanalbreite gebildet werden, ohne Kristalldefekte einzuführen.
    • (Beispiel 2)
  • Fig. 48 zeigt schematische Querschnitte eines Substrats, wobei verschiedene Stufen der Bildung eines Quantendrahts gemäß Beispiel 2 von Ausführungsform 17 dargestellt sind. Wie in Fig. 48(a) dargestellt, wird eine AlGaAs-Schicht 122 auf einer abgesetzten GaAs-Schicht 121, einer III-V Halbleiterverbindung, abgeschieden, wodurch eine Struktur mit Heteroübergang gebildet wird, wobei der Heteroübergang senkrecht zur Seitenwand des abgesetzten Teils angeordnet ist. Wie in Fig. 48(b) dargestellt ist, wird ein SiOx-Film 123 (x < 2) von 10 nm (100 Å) auf den Flächen der GaAs-Schicht 121 und der AlGaAs- Schicht 122 mittels Plasma-CVD bei einer Abscheidungstemperatur von 300ºC mit SiH&sub4; bei 5 sccm und N&sub2;O bei 25 sccm abgeschieden, und darauf wird eine SiN-Schicht 124 von 40 nm (400 A), die als die Diffusion von Atomen der Gruppe V unterbrechende Schicht dient, durch Plasma-CVD bei einer Abscheidungstemperatur von 300ºC mit SiH&sub4; bei 15 sccm und NH&sub3; bei 200 sccm abgeschieden.
  • Dann werden die SiOx-Schicht 123 und die SiN-Schicht 124 durch Abätzen überall entfernt mit Ausnahme derjenigen Teile davon, die auf der Seitenwand der Stufe gebildet sind, wie in Fig. 48(c) dargestellt ist. Dann wird eine 5sekündige, bei 880ºC erfolgende Wärmebehandlung durchgeführt, wodurch ein Diffusionsbereich a mit einer Tiefe von 80 nm (800 Å) bzw. ein Diffusionsbereich b mit einer Tiefe von 60 nm (600 Å) in der AlGaAs-Schicht 122 bzw. der GaAs-Schicht 121 gebildet werden.
  • Dann wird ein Trockenätzen durchgeführt, um die SiN-Schicht 124 und die SiOx-Schicht 123 zu entfernen und die GaAs-Schicht 121 und die AlGaAs-Schicht 122 auf dieselbe Tiefe wie den Diffusionsbereich b zu ätzen, wie in Fig. 48(d) dargestellt ist. Als Ergebnis verbleibt auf der AlGaAs-Schicht 122 ein Diffusionsbereich A, wobei Si um 20 nm (200 Å) in Diffusionsrichtung diffundiert ist, so daß ein eindimensionales Elektronengas am Übergang zwischen der GaAs-Schicht 121 und der AlGaAs-Schicht 122 neben dem Diffusionsbereich A erzeugt wird, wodurch ein Quantendraht 130 mit einer Kanalbreite von 20 nm (200 Å) gebildet wird. Auf diese Weise kann ein Quantendraht mit einer sehr feinen und genauen Kanalbreite gebildet werden, ohne Kristalldefekte einzuführen.
    • (Beispiel 3)
  • Fig. 49 zeigt schematische Querschnitte eines Substrats, wobei verschiedene Stufen bei der Bildung eines Quantendrahts gemäß Beispiel 3 von Ausführungsform 17 aufgeführt sind. Wie in Fig. 49(a) dargestellt, wird eine AlGaAs-Schicht 122 auf einer abgesetzten GaAs-Schicht 121, einer III-V Halbleiterverbindung, abgeschieden, wodurch eine Struktur mit Heteroübergang gebildet wird, wobei der Heteroübergang senkrecht zur Seitenwand des abgesetzten Teils angeordnet ist. Mittels einer ECR- CVD-Technik werden die SiN-Schichten 125 und 125 auf den horizontalen Flächen der GaAs-Schicht 121 und der AlGaAs- Schicht 122 parallel zum Heteroübergang abgeschieden. Dann wird auf der gesamten Oberfläche ein SiOx-Film 123 (x < 2) von 10 nm (100 Å) mittels Plasma-CVD bei einer Abscheidungstemperatur von 300ºC mit SiH&sub4; bei 5 sccm und N&sub2;O bei 25 sccm abgeschieden, und darauf wird eine SiN-Schicht 124 von 40 nm (400 Å), die als die Diffusion von Atomen der Gruppe V unterbrechende Schicht dient, durch Plasma-CVD bei einer Abschei dungstemperatur von 300ºC mit SiH&sub4; bei 15 sccm und NH&sub3; bei 200 sccm abgeschieden. Dann wird eine 5sekündige, bei 880 ºC erfolgende Wärmebehandlung durchgeführt, wodurch ein Diffusionsbereich a mit einer Tiefe von 80 nm (800 Å) bzw. ein Diffusionsbereich b mit einer Tiefe von 60 nm (600 Å) in der AlGaAs-Schicht 122 bzw. der GaAs-Schicht 121 gebildet werden.
  • Dann wird ein Trockenätzen durchgeführt, um die SiN-Schichten 125, 125, die SiN-Schicht 124 und die SiOx-Schicht 123 zu entfernen und die GaAs-Schicht 121 und die AlGaAs-Schicht 122 auf dieselbe Tiefe wie den Diffusionsbereich b zu ätzen, wie in Fig. 49(d) dargestellt ist. Als Ergebnis verbleibt auf der AlGaAs-Schicht 122 ein Diffusionsbereich A, wobei 51 bis zu einer Tiefe von 20 nm (200 Å) diffundiert ist, so daß ein eindimensionales Elektronengas am Übergang zwischen der GaAs- Schicht 121 und der AlGaAs-Schicht 122 neben dem Diffusionsbereich A erzeugt wird, wodurch ein Quantendraht 130 mit einer Kanalbreite von 20 nm (200 Å) gebildet wird. Auf diese Weise kann ein Quantendraht mit einer sehr feinen und genauen Kanalbreite gebildet werden, ohne Kristalldefekte einzuführen.
  • Der Tiefenunterschied zwischen den beiden Diffusionsbereichen variiert sowohl mit der Wärmebehandlungstemperatur als auch mit den Eigenschaften und Dicken des SiOx-Films und der die Diffusion von Atomen der Gruppe V unterbrechenden Schicht, die auf den beiden verschiedenen III-V Halbleiterverbindungen ausgebildet ist. Folglich kann die Kanalbreite des Quantendrahts durch das Variieren dieser Parameter geregelt werden.
  • Wie oben beschrieben ist, definiert in dem Verfahren von Ausführungsform 17 zur Bildung eines Quantendrahts der Tiefenunterschied zwischen den in den beiden verschiedenen III-V Halbleiterverbindungen gebildeten Diffusionsbereichen die Kanalbreite des Quantendrahts; daher kann der Quantendraht mit einer sehr feinen und genauen Kanalbreite gebildet werden, ohne Kristalldefekte einzuführen.
    • (Ausführungsform 18)
  • Ausführungsform 18 betrifft ein Verfahren zum Aufbau eines Quantendrahts und eines Quantentrogs mittels der Dotierungstechnik der Erfindung. Gemäß dem Verfahren dieser Ausführungsform können Elektronen innerhalb einer Größe von 20 nm (200 Å) oder weniger sogar dann eingeschlossen werden, wenn die Größe der Struktur größer als diese Größe ist.
  • Fig. 50 ist ein Querschnitt, der einen Quantendraht (oder einen Quantentrog) darstellt, der durch das Verfahren von Ausführungsform 18 gebildet wurde. Eine GaAs-Schicht 132, eine Halbleiterschicht mit schmalem Bandabstand, und eine AlGaAs- Schicht 133, eine Halbleiterschicht mit einem breiten Bandabstand, sind aufeinander auf einem GaAs-Substrat 131 ausgebildet, wobei die Oberfläche der AlGaAs-Schicht 133 in einer Sägezahnform ausgebildet ist. Ein SiOx-Film 140 und ein SiN- Film 141, der als die Diffusion von Atomen der Gruppe V unterbrechender Film wirkt, werden in dieser Reihenfolge auf der gesamten Oberfläche gebildet, gefolgt von einer Wärmebehandlung, wodurch auf der Oberfläche der AlGaAs-Schicht 133 eine dotierte Schicht 136 gebildet wird. Die Teile der dotierten Schicht 136, die unter den Mulden des Sägezahns gebildet werden, sind der Grenzfläche zwischen dem Halbleiter mit schmalem Bandabstand und dem mit breitem Bandabstand am nächsten, so daß Elektronen dieser Teile die Neigung aufweisen, sich in Richtung des unter den Teilen angeordneten Halbleiters mit schmalem Bandabstand anzusammeln. Andererseits ist es aufgrund des größeren Abstands zwischen der dotierten Schicht und der Grenzfläche für Elektronen schwierig, sich in Richtung anderer Teile des Halbleiters mit schmalem Bandabstand anzusammeln. Als Folge sind die Bereiche, in denen Elektronen sich ansammeln, auf einen extrem engen Raum beschränkt, was zur Bildung von sehr schmalen Kanalschichten führt, die als Quantendrähte 137 (oder Quantentröge 142) dienen.
  • Fig. 51 stellt Diagramme zur Erläuterung eines Verfahrens zur Bildung eines Quantendrahts gemäß Ausführungsform 18 dar. Zuerst wird eine GaAs-Schicht 132 (Dicke 800 nm (8000 Å)), eine Halbleiterschicht mit schmalem Bandabstand, und eine AlGaAs-Schicht 133 (Dicke 200 nm (2000 Å), eine Halbleiterschicht mit breitem Bandabstand, nacheinander auf einem halbisolierenden GaAs-Substrat (100) 131 abgeschieden, wodurch ein AlGaAs/GaAs-Substrat gebildet wird. Ein Photoresist 134 wird unter Bildung eines Streifenmusters auf das Substrat gedruckt, und dann wird das AlGaAs 133 mittels Bromethanol (Br&sub2; = 1 Gew.- %) in eine Sägezahnform geätzt. Weil Bromethanol als Ätzmittel verwendet wird, kann die Abhängigkeit der Ätzgeschwindigkeit von der Orientierung zur Darstellung der Ebene (111) ausgenutzt werden, so daß die nicht vom Photoresist 134 abgedeckten Teile in eine V-Form geätzt werden, wodurch die Oberfläche der AlGaAs-Schicht 133 als Sägezahnform ausgebildet wird (Fig. 51(a)).
  • Nach dem Entfernen des Photoresists 134 werden ein SiOx-Film und ein SiN-Film, der als die Diffusion von Atomen der Gruppe V unterbrechender Film dient, mittels Plasma-CVD auf der als Sägezahn ausgebildeten Oberfläche der AlGaAs-Schicht 133 abgeschieden, wodurch ein Verbundstrukturfilm 135 gebildet wird (Fig. 51(b)). Die Filmabscheidungsbedingungen sind wie folgt:
  • SiOx-Film: SiH&sub4; 10 sccm, N&sub2;O 20 sccm; Hochfrequenzenergie 150 W; Filmabscheidungstemperatur 300ºC; Filmdicke 15 nm (150 Å)
  • SiN-Film: SiH&sub4; 15 sccm, NH&sub3; 200 sccm; Hochfrequenzenergie 250 W; Filmabscheidungstemperatur 300ºC; Filmdicke 45 nm (450 Å)
  • Dann wird ein 5sekündiges, bei 880ºC erfolgendes, schnelles thermisches Tempern durchgeführt, wodurch bewirkt wird, daß die Si-Atome im SiOx-Film in die AlGaAs-Schicht 133 diffundieren und somit eine dotierte Schicht 136 mit einer Elektronendichte von 3 · 10¹&sup8; cm&supmin;³ und einer Diffusionstiefe von 40 nm (400 Å) gebildet wird. Als Folge sammeln sich Elektronen in den Bereichen der GaAs-Schicht 132 an, die direkt unterhalb der Mulden der in Sägezahnform ausgebildeten Oberfläche der AlGaAs-Schicht 133 ausgebildet ist, wodurch Quantendrähte 137 gebildet werden (Fig. 51(c)).
  • Nach dem Entfernen des Kompositstrukturfilms 135 können, wenn ohmsche Elektroden 138 oder eine Schottky-Elektrode 139 auf der dotierten Schicht 136 gebildet werden und eine Vorspannung an diese Elektrode angelegt wird, die Bereiche, in denen Elektronen sich in den Bereichen der GaAs-Schicht 132 ansammeln, weiter eingeschränkt werden, wodurch es möglich wird, die Größe der Quantendrähte 137 weiter einzuschränken. In diesem Fall können Quantendrähte von 20 nm (200 Å) oder weniger sogar dann leicht und mit guter Genauigkeit gebildet werden, wenn die Abmessung der Struktur größer ist.
  • Fig. 52 ist eine perspektivische Ansicht, die Quantendraht- Transistoren gemäß Ausführungsform 18 darstellt. Auf der dotierten Schicht 136, die dem Schritt von Fig. 51(c) oder (d) unterzogen wurde, werden ohmsche Elektroden 138 und 138 als Source- und Drainbereich und eine Schottky-Elektrode 139 als Gate-Elektrode um einen vorgegebenen Abstand getrennt voneinander und sich senkrecht zu den Quantendrähten 137 erstreckend gebildet, wodurch Quantendraht-Transistoren gebildet werden. Dieses Verfahren kann auch zur Herstellunganderer Typen von Halbleiter-Bauelementen angewandt werden.
  • Fig. 53 ist eine perspektivische Ansicht, die einen Teil zur Erläuterung eines Verfahrens zur Bildung eines Quantentrogs gemäß Ausführungsform 18 darstellt. Nach Bildung der AlGaAs- Schicht 133 in Sägezahnform mittels des in Fig. 51(a) dargestellten Verfahrens wird ein SiOx-Film 140 auf der Oberfläche der AlGaAs-Schicht 133 gebildet. Dann werden SiN-Filme 141 in einem Streifenmuster oder einem Muster gerader Linien in einem vorgeschriebenen Abstand getrennt voneinander selektiv auf den Bereichen gebildet, wo Quantentröge gebildet werden sollen. Dann wird die Struktur einer Wärmebehandlung unterzogen; als Folge diffundiert Si in die Bereiche, die vom SiN-Film 141 abgedeckt werden, wodurch die dotierten Schichten 136 gebildet werden, aber in den Bereichen, die nicht vom SiN-Film 141 abgedeckt sind, findet keine Diffusion von Si statt. Weil die Si-diffundierten Bereiche (die dotierten Schichten 136) auf diese Weise eingeschränkt sind, werden die Quantentröge 142 nur in den Bereichen der GaAs-Schicht 132 gebildet, die sich direkt unterhalb derjenigen Teile der Diffusionsschichten 136 befinden, die unter den Mulden der als Sägezahn ausgebildeten Oberfläche der AlGaAs-Schicht 133 ausgebildet sind. Auch in diesem Fall sind die Quantentröge 142 fast frei von Defekten, weil die Kanalschichten zerstörungsfrei gebildet werden.
  • Wie oben beschrieben ist, wird bei dem Verfahren von Ausführungsform 18 zur Bildung von Quantendrähten die Schicht des Halbleiters mit breitem Bandabstand in Form eines sägezahnartigen Querschnitts ausgebildet, und eine dotierte Schicht wird auf dessen Oberfläche gebildet; weil die Teile der dotierten, unter den Mulden des Sägezahns ausgebildeten Schicht sich an der Grenzfläche zwischen den Schichten des Halbleiters mit schmalem Bandabstand und dem mit breitem Bandabstand befinden, sammeln sich Elektronen in den Bereichen der Schicht des Halbleiters mit schmalem Bandabstand unter diesen Teilen an, was zur Bildung eines Quantendrahts, d. h. einer Kanalschicht, mit einer sehr kleinen Breite führt. Transistoren, bei denen die so geformten Quantendrähte verwendet werden, weisen hervorragende Kenngrößen auf.
  • Weiterhin kann der Bereich, in dem die dotierte Schicht gebildet wird, durch die Bildung eines die Diffusion von Atomen der Gruppe V verhindernden Films quer über die Spitzen und Mulden des Sägezahns beschränkt werden, so daß ein Quantendraht, d. h. eine Kanalschicht mit einer extrem kleinen Breite und einer eingeschränkten Länge, erhalten werden kann. Die durch das Verfahren von Ausführungsform 18 gebildeten Quantendrähte und Quantentröge sind fast frei von Defekten wie Verunreinigungen oder Kristalldefekten. Halbleiter-Bauelemente wie Transistoren, bei denen dieser Quantentrog verwendet wird, weisen ganz hervorragende Kenngrößen auf.
    • (Ausführungsform 19)
  • Ausführungsform 19 betrifft ein Beispiel zur Herstellung einer integrierten HEMT-Schaltung mittels des Dotierungsverfahrens der Erfindung auf einem Substrat von Heterostrukturen wie AlGaAs/GaAs. Mittels des Verfahrens von Ausführungsform 19 können D-Modus- und E-Modus-HEMT und integrierte Schaltungen, bei denen diese Transistoren verwendet werden, vergleichsweise leicht hergestellt werden, ohne daß ein Ätzen von Vertiefungen erforderlich ist.
  • Fig. 54 zeigt schematische Querschnitte, die eine Sequenz eines Produktionsverfahrens für Halbleiterschaltkreise gemäß Ausführungsform 19 veranschaulichen. Das dargestellte Beispiel betrifft die Herstellung von DCFL-Schaltkreis-Bauelementen. Als erstes werden - wie in Fig. 54(a) dargestellt - eine i- GaAs-Schicht 152 (600 nm (6000 Å)), eine i-AlGaAs-Abstandsschicht 153 (2,0 nm (20 Å)), eine n-AlGaAs-Schicht 154 (20 nm (200 Å), 3 · 10¹&sup8; cm&supmin;³) eine i-AlGaAs-Schicht 155 (20 nm (200 Å)) und eine i-GaAs-Schicht 156 (50 nm (500 Å)) nacheinander auf einem halbisolierenden GaAs-Substrat 151 mittels Molekularstrahl-Epitaxie gebildet. Zur Erzeugung einer Isolation von anderen Bauelementen wird eine Mesa-Ätzung durchgeführt (nicht dargestellt).
  • Als nächstes wird mittels Sputterabscheidungs- und Ätztechniken ein hochschmelzendes Metallgate 157, das beispielsweiseaus WSiN besteht und eine Gatelänge von 0,35 um aufweist, in jedem der Bereiche gebildet, wo ein E-Modus-FET-Bauelement und ein D-Modus-FET-Bauelement gebildet werden sollen. Dann werden mittels CVD die aus SiO&sub2; bestehenden Seitenwände 158 und 158 auf beiden Seiten des hochschmelzenden Metall-Gates 157 im Bereich des E-Modus-FET-Bauelements gebildet (Fig. 54(b)). Dann werden ein SiOx-Film (x < 2) und ein SiN-Film durch Plasma-CVD auf der gesamten Oberfläche abgeschieden, wodurch ein Diffusionsfilm 159 einer zweischichtigen Struktur gebildet wird, der dann überall mit Ausnahme der mesa-geätzten Teile entfernt wird. Die Abscheidungsbedingungen für den SiOx- und den SiN-Film sind wie folgt:
  • SiOx: SiH&sub4; 5 sccm, N&sub2;O 25 sccm; Hochfrequenzenergie 150 W; Filmabscheidungstemperatur 300ºC; Filmdicke 5,0 nm (50 Å)
  • SiOx: SiH&sub4; 15 sccm, NH&sub3; 200 sccm; Hochfrequenzenergie 250 W; Filmabscheidungstemperatur 300ºC; Filmdicke 45 nm (450 Å)
  • Auf der oben hergestellten Oberfläche wird dann ein SiOx-Film 160 (100 nm (1000 Å)) hergestellt, der anschließend als Wärmebehandlungs-Schutzfilm verwendet wird, wonach ein 5sekündiges, bei 880ºC erfolgendes, schnelles thermisches Tempern durchgeführt wird. Dies bewirkt, daß 51 im SiOx-Film im Diffusionsfilm 159 in die i-GaAs-Schicht 156 und die i-AlGaAs- Schicht 155 diffundiert, wodurch eine Diffusionsschicht 161 mit Ausnahme der Bereiche unterhalb der hochschmelzenden Metall-Gates 157 gebildet wird (Fig. 54(c)). Beim obigen Temperverfahren dient der SiN-Film als die Diffusion von As unterbrechender Film. Schließlich wird eine ohmsche Elektrode 162 gebildet, wodurch das E-Modus-FET-Bauelement und das D- Modus-FET-Bauelement erhalten werden (Fig. 54(d)).
  • Beim Verfahren zur Bildung der in Fig. 54(c) dargestellten Diffusionsschichten 161 diffundiert 51 leichter in die i- AlGaAs-Schicht 155 als in die i-GaAs-Schicht 156. Fig. 55 stellt die Elektronendichteprofile dar, die entlang der Tiefe in der i-GaAs-Schicht (A) und der i-AlGaAs-Schicht (B) aufgenommen wurden. Die Diffusion kann geregelt werden, indem die Wärmebehandlungsbedingungen sowie die Eigenschaften und Dicken des SiOx- und des SiN-Films variiert werden. Dieses Merkmal wird in der vorliegenden Ausführungsform angewandt; wo das hochschmelzende Metall-Gate 7 allein auf der i-GaAs-Schicht 156 ausgebildet ist, diffundiert Si im gesamten Bereich der i-AlGaAs-Schicht 155, während die i-GaAs-Schicht 156 an einem Bereich verbleibt, in den Si nicht diffundiert.
  • Andererseits bleiben da, wo das Gate 157 aus dem hochschmelzenden Metall zusammen mit den Seitenwänden 158 und 158 ausgebildet ist, wodurch die Breite der Abdeckung vergrößert ist, sowohl in der 1-GaAs-Schicht 156 als auch in der i-AlGaAs- Schicht 155 Bereiche, in die Si nicht diffundiert ist, wobei solche Bereiche in der i-AlGaAs-Schicht 155 schmaler sind. Erstere Struktur dient als D-Modus-FET-Bauelement, bei der eine Leitung bei einer Gate-Spannung Null erfolgt, und letztere dient als E-Modus-FET-Bauelement.
  • Tabelle 6 unten zeigt die Schwellenspannungen vor und nach der Si-Diffusion zusammen mit den Standardabweichungen nach der Si-Diffusion für das E-Modus-FET-Bauelement und das D-Modus- FET-Bauelement, die tatsächlich mittels des Verfahrens von Ausführungsform 19 auf einem Substrat von 5,1 cm (2 inch) hergestellt wurden. Tabelle 6
  • Wie aus Tabelle 6 hervorgeht, erfüllen die Schwellenspannungen nach der Si-Diffusion die Anforderungen zur Verwendung als DCFL-Schaltkreis ausreichend und weisen darüber hinaus eine gute Gleichmäßigkeit auf. Dies ist so, weil keine Vertiefungsätztechniken für den Gate-Teil eingesetzt werden, so daß die Bauelemente frei von Variationen und beschädigten Schichten aufgrund des Ätzens sind. In einem Ringoszillator mit den gemäß dem Verfahren der Erfindung hergestellten DCFL-Schaltungsbausteinen wurden die Gate-Verzögerungsdauer und der Energieverbrauch gemessen, und die Ergebnisse ergaben hervorragende Kenngrößen von 9 ps/Gate und 1,0 mW/Gate bei einer Source-Drain-Spannung von 1,5 V.
  • Es ist klar, daß die III-V Halbleiterverbindung nicht auf die in dieser Ausführungsform verwendete Zusammensetzung beschränkt ist. Weiterhin ist die Schicht, aus der das Dotierungsmittel diffundiert werden soll, nicht auf die zweischichtige Struktur einer i-AlGaAs-Schicht und einer i-GaAs-Schicht beschränkt.
  • In Ausführungsform 19 wird der SiN-Film verwendet, um die Diffusion von As aus der i-GaAs-Schicht 156 und der i-AlGaAs- Schicht 155 zu verhindern, aber es ist klar, daß er durch andere Typen von Schichten zur Unterbrechung der Diffusion von Atomen der Gruppe V ersetzt werden kann. Die Beschreibung von Ausführungsform 19 behandelte die Herstellung einer DCFL- Schaltung mittels modulationsdotierter FET, wobei die Anwen dung dieser Ausführungsform jedoch nicht auf das veranschaulichte Beispiel begrenzt ist.
  • Gemäß dem Verfahren von Ausführungsform 19 zur Herstellung von Halbleiter-Schaltungsbausteinen wird eine aus einem SiOx-Film und einer die Diffusion von Atomen der Gruppe V unterbrechenden Schicht bestehende Diffusionsquelle auf einer III-V Halbleiterverbindung gebildet, und eine Wärmebehandlung wird durchgeführt, um Si bis zu einer vorgesehenen Tiefe und mit einer vorgesehenen Konzentration in den Halbleiter diffundieren zu lassen. Somit beruht das Verfahren nicht auf selektiven Ätztechniken zur Herstellung von Halbleiter-Schaltungsbausteinen wie modulationsdotierten FET, so daß die gemäß dem Verfahren hergestellten Halbleiter-Schaltungsbausteine nicht nur leistungsstark und qualitativ hochwertig sind, sondern auch mit einer hohen Herstellungsausbeute hergestellt werden können.
    • (Ausführungsform 20)
  • Ausführungsform 20 stellt Beispiele für das Integrieren von verschiedenen HEMT-Typen oder eines HEMT und eines MESFET durch die Dotierungstechnik der Erfindung dar.
    • (Beispiel 1)
  • Fig. 56 zeigt eine Verfahrenssequenz zur Herstellung einer direktgekoppelten FET-Logik (DCFL) mittels eines HEMT, eines E-Modus-MESFET und eines D-Modus-MESFET, die auf demselben Substrat gebildet sind.
  • Als erstes wird, wie in Fig. 56(a) dargestellt, mittels eines Kristallzüchtungsverfahrens eine Schicht mit Heteroübergang, bestehend aus einer undotierten i-GaAs-Schicht 172 und einer i-AlGaAs-Schicht 173, auf einem halbisolierenden GaAs-Substrat 171 gebildet. Als nächstes werden die gesamte Tiefe der i- AlGaAs-Schicht 173 und eine partielle Tiefe der i-GaAs-Schicht 172 in den Bereichen des E-Modus- und des D-Modus-MESFET mittels eines Ätzmittels vom Schwefelsäuretyp abgeätzt (Fig. 56(b)). Dann werden die Diffusionsquellen 174, 175 und 176, bestehend aus einem SiOx-Film und einem SiN-Film, mittels Plasma-CVD auf jeweils bezeichneten Flächen im HEMT, im E- Modus-MESFET und im D-Modus-MESFET mittels der in der untenstehenden Tabelle 7 dargestellten Bedingungen abgeschieden (Fig. 56 (c)). Tabelle 7
  • Dann wird ein schnelles thermisches Tempern durchgeführt (850ºC, 5 s); als Folge wird eine n-AlGaAs-Schicht 177 in der i-AlGaAs-Schicht 173 im HEMT-Bereich gebildet, während in der i-GaAs-Schicht 172 die n-GaAs-Schichten 178 bzw. 179 in den E-Modus- bzw. D-Modus-MESFET-Bereichen gebildet werden. Diese dotierten Schichten (die n-AlGaAs-Schicht 177, die n-GaAs- Schichten 178, 179) weisen jeweils die gewünschten Elektronendichteprofile auf, wie in Fig. 57 dargestellt ist. Schließlich werden eine Source-Elektrode S. eine Drain-Elektrode D und eine Gate-Elektrode G auf jeder der dotierten Schichten ausgebildet.
  • Die Kenngrößen der gemäß Beispiel 1 hergestellten Bauelemente sind wie folgt:
  • HEMT: NF = 0,50 dE (12 GHz)
  • E-Modus-MESFET: Schwellenspannung Vth = 0,1 V Steilheit gm = 500 mS/mm
  • D-Modus-MESFET: Schwellenspannung Vth = -0,1 V Steilheit gm = 500 mS/mm
  • Mit den obigen DCFL-Schaltungen wird ein Hochgeschwindigkeitsbetrieb mit einer Verzögerungszeit von 10 ps/Gate erreicht. Somit können gemäß der vorliegenden Ausführungsform ein rauscharmer MESFET und eine digitale Logikschaltung, bei denen E-Modus- und D-Modus-MESFET verwendet werden, in monolithischer Form mit einer verminderten Anzahl von Herstellungsschritten hergestellt werden. Weiterhin ist klar, daß Widerstände auch mittels eines Verfahrens hergestellt werden können, das dem in Fig. 56 dargestellten ähnlich ist.
    • (Beispiel 2)
  • Fig. 58 stellt eine Sequenz eines Verfahrens zur Herstellung eines MMIC mit HEMT mit verschiedenen Kenngrößen dar. Das dargestellte Beispiel betrifft die Herstellung eines HEMT mit einer Kenngröße "rauscharm" im X-Band und ein HEMT mit einer Kenngröße "hochverstärkend" auf derselben Schicht mit Heteroübergang. Zuerst wird - wie in Fig. 58(a) dargestellt - eine Schicht mit Heteroübergang, bestehend aus einer undotierten i-GaAs-Schicht 182 und einer i-AlGaAs-Schicht 183, mittels eines Kristallzüchtungsverfahrens auf einem halbisolierenden GaAs-Substrat 181 gebildet. Als nächstes wird eine partielle Tiefe der i-AlGaAs-Schicht 183 im HEMT2-Bereich abgeätzt, wobei ein Ätzmittel vom Schwefelsäuretyp verwendet wird. Dann werden die Diffusionsquellen 184 und 185, bestehend aus einem SiOx-Film und einem SiN-Film, mittels Plasma-CVD auf jeweils bezeichneten Flächen in den HEMT1- und HEMT2-Bereichen abge schieden, wobei die in Tabelle 8 unten dargestellten Bedingungen angewandt werden (Fig. 58(b)). Tabelle 8
  • SiOx-Film SiH&sub4;/N&sub2;O-Strömungsgeschwindigkeit (sccm)
  • SiN-Film SiH&sub4;/NH&sub3;-Strömungsgeschwindigkeit (sccm)
  • Dann wird ein schnelles thermisches Tempern durchgeführt (850ºC, 5 s); als Folge werden die n-AlGaAs-Schichten 186 bzw. 187 in der i-AlGaAs-Schicht 183 in der HEMT1- bzw. der HEMT2-Schicht gebildet (Fig. 58(c)). Diese dotierten Schichten (die n-AlGaAs-Schichten 186, 187) weisen jeweils die gewünschten, in Fig. 59 dargestellten Elektronendichteprofile auf. Schließlich werden eine Source-Elektrode S. eine Drain-Elektrode D und eine Gate-Elektrode D auf jeder der dotierten Schichten gebildet. Die Kenngrößen der gemäß Beispiel hergestellten Bauelemente sind in Tabelle 9 dargestellt. Tabelle 9
  • Wie aus Tabelle 9 hervorgeht, können gemäß Beispiel 2 der HEMT1 mit einer Kenngröße "rauscharm" und der HEMT2 mit einer Kenngröße "hochverstärkend" auf derselben Schicht mit Heteroübergang hergestellt werden. Wenn daher beispielsweise der HEMT1 an der ersten, die Kenngröße "rauscharm" erfordernden Stufe und der HEMT2 an der zweiten und dritten, die Kenngröße "hochverstärkend" erfordernden Stufe angeordnet sind, kann ein rauscharmer X-Band-Empfangskonverter-Verstärker auf derselben Schicht mit Heteroübergang in Form eines MMIC hergestellt werden. Weiterhin kann auch ein MMIC mit HEMT mit verschiedenen Kenngrößen auf gleiche Weise auf einem undotierten, pseudomorphen AlGaAs/InGaAs/GaAs-Substrat hergestellt werden.
  • Es ist auch möglich, das in Fig. 56 dargestellte Verfahren (Beispiel 1) mit dem in Fig. 58 dargestellten Verfahren (Beispiel 2) zu kombinieren und zwei Typen HEMT und zwei Typen MESFET zusammen auf demselben Substrat herzustellen. Zum Beispiel wird in dem in Fig. 56(b) dargestellten Ätzschritt die i-AlGaAs-Schicht 173 so geätzt, daß Bereiche mit verschiedenen Dicken erzeugt werden, und Diffusionsquellen werden getrennt mittels der in Tabelle 2 dargestellten Bedingungen auf diesen Bereichen abgeschieden. Dann können durch das Durchführen der in Fig. 56(c) und 56(d) dargestellten Schritte zwei Typen HEMT und zwei Typen MESFET auf demselben Substrat hergestellt werden.
  • Weiterhin kann in dem in Fig. 56(d) dargestellten Schritt eine Diode hergestellt werden, wenn eine Schottky-Elektrode und eine ohmsche Elektrode auf geeignete Weise auf einer dotierten Schicht gebildet werden, die man in die i-GaAs-Schicht 172 diffundieren läßt; es ist auch möglich, durch die Bildung eines ohmschen Kontakts auf der dotierten Schicht einen Widerstand zu bilden.
  • Gemäß Ausführungsform 20 kann eine Mehrzahl von Bauelementen mit verschiedenen Kenngrößen leicht in monolithischer Form gebaut werden, was beim Stand der Technik schwierig ist. Durch das Verfahren dieser Ausführungsform wird somit eine Miniaturisierung von Kommunikations-Bauelementen erreicht, ohne daß die Komplexität des Herstellungsverfahrens erhöht wird.
    • (Ausführungsform 21)
  • Ausführungsform 21 betrifft ein Verfahren zur Herstellung eines Elektronenwellen-Interferenz-Bauelements mittels der Dotierungstechnik der Erfindung.
  • Fig. 60 zeigt die Grundstruktur eines Elektronenwellen- Interferenz-Bauelements gemäß Ausführungsform 21: Fig. 60(a) ist eine Draufsicht, und Fig. 60(b) zeigt einen Querschnitt, der entlang A-A' in Fig. 60(a) angesetzt ist. In der Figur bezeichnet die Bezugszahl 191 ein GaAs-Substrat, das aus einer halbisolierenden GaAs-Schicht 191b besteht, die bis zu einer Tiefe von 0,2 um unterhalb der Oberfläche ausgebildet ist, und eine p-GaAs-Schicht 191a, die darunter ausgebildet ist. In der Mitte des GaAs-Substrats 191 ist eine Öffnung mit einer Tiefe von 0,3 um ausgebildet, wobei ein Teil des umgebenden Substrats nicht entfernt worden ist, und eine hochdotierte Kanalschicht 192 wird durch Diffusion bis zu einer Tiefe von 0,1 um oder weniger (0,01-0,1 um) in der inneren Seitenwand des verbleibenden Teils gebildet. Weil die Dicke der Kanalschicht 192 0,1 um oder weniger beträgt, ist die Elektronendichte 3 · 10¹&sup8; cm&supmin;³.
  • An der Kanalschicht 192 sind eine elektroneninjizierende Elektrode 195 und eine elektronenemittierende Elektrode 196 an zwei getrennten Positionen ausgebildet, die die Länge der Kanalschicht 192 gleichmäßig teilen, so daß eine Elektronenwelle sich durch zwei verschiedene Pfade (Kanalschichten) 192a und 192b mit einer Länge von 0,2 um oder weniger zwischen den Elektroden 195 und 196 fortpflanzt. Weiterhin werden an der äußeren Seitenwand des verbleibenden Teils hochdotierte Schichten 193 gebildet, und eine Gate-Elektrode 194 ist mit jeder der hochdotierten Schichten 193 verbunden.
  • Als nächstes wird die Funktionsweise beschrieben. Wenn ein elektrisches Feld zwischen der elektroneninjizierenden Elektrode 195 und der elektronenemittierenden Elektrode 196 angelegt wird, fließen Elektronen durch die Kanalschichten 192a und 192b. Weil die Kanalschicht 192 dünn ist, werden die Energiezustände der Elektronen gequantelt, und die Phase wird durch Verunreinigungsstreuung weniger beeinflußt und ist daher gegenüber Störungen weniger empfindlich. Durch das Anlegen eines geeigneten Potentials durch die hochdotierten Schichten 193 von den Gate-Elektroden 194, die neben der Kanalschicht 192 ausgebildet sind, verursachen die sich durch die Kanalschichten 192a und 192b ausbreitenden Elektronenwellen Interferenzen, und der Interferenzzustand kann geregelt werden. Somit funktioniert die Struktur von Ausführungsform 21 als Elektronenwellen-Interferenz-Bauelement.
  • Wir beschreiben jetzt das Verfahren zur Herstellung eines Elektronenwellen-Interferenz-Bauelements der obigen Konstruktion. Fig. 61 zeigt Querschnitte, die die Herstellungssequenz veranschaulichen die entlang A-A' und B-B' in Fig. 60 angesetzten Querschnitte sind in der Abfolge der Verarbeitungsschritte nebeneinander angeordnet.
  • Zuerst wird ein Photoresist-Film 201 in einer gewünschten Struktur auf der Hauptebene eines GaAs-Substrats 191 aufgebracht, das aus einer halbisolierenden, bis zu einer Tiefe von 0,2 um unterhalb der Oberfläche ausgebildeten GaAs-Schicht 191b und einer darunter gebildeten p-GaAs-Schicht 191a besteht (Fig. 61(a)). Mittels des Photoresist-Films 201 als Maske werden Öffnungen mit einer Tiefe von 0,3 um durch reaktives Ionenätzen (RIE) im GaAs-Substrat gebildet (Fig. 61(b)). Als nächstes wird auf der gesamten Oberfläche ein SiO&sub2;-Film 203 mit einer Dicke von 100 nm (1000 Å) mittels ECR-CVD abgeschieden (Fig. 61(c)).
  • Mittels einer gemischten Lösung aus NH&sub4;F : HF = 120 : 1 wird ein leichtes Ätzen durchgeführt, um den SiOx-Film 203 selektiv an den Seitenwänden des GaAs-Substrats 191 und des Photoresist-Films 201 zu entfernen (Fig. 61(d)). Mittels einer Abhebetechnik wird der auf dem Photoresist-Film 201 verbleibende SiO&sub2;-Film 203 entfernt (Fig. 61(e)). Als nächstes wird ein SiOx/SiN-Verbundfilm 204 zur Si-Diffusion mittels Plasma- CVD auf der gesamten Oberfläche abgeschieden (Fig. 61(f)). Der SiOx/SiN-Verbundfilm besteht beispielsweise aus einem SiOx-Film (Dicke: 15 nm (150 A)) in der unteren Schicht und einem SiN- Film (Dicke: 45 nm (450 Å)) in der oberen Schicht. Dann wird ein aniosotropes RIE durchgeführt, um den SiOx/SiN-Verbundfilm 204 überall mit Ausnahme der Seitenwände der Öffnungen 202 zu entfernen (Fig. 61(g)).
  • Mittels P-CVD wird ein SiN-Film 205 als Temper-Schutzfilm auf der gesamten Oberfläche in einer Dicke von 100 nm (1000 Å) abgeschieden (Fig. 61(h)). Als nächstes wird ein 5sekündiges, bei 880ºC erfolgendes Tempern durchgeführt, wodurch hochdotierte Schichten einer gewünschten Dicke, d. h. die Kanalschicht 192 und die hochdotierte Schicht 193 gebildet werden (Fig. 61(i)). Die Dicke der hochdotierten Schichten kann durch die Abscheidungsbedingungen des SiOx/SiN-Verbundfilms 204 und die Temperbedingungen geregelt werden. Dann wird ein Photoresist-Film 206 in einer gewünschten Struktur aufgebracht, wonach mittels des Photoresist-Films 206 als Maske der SiN-Film 205 selektiv von den Bereichen entfernt wird, wo Elektroden gebildet werden sollen (Fig. 61(j)). Als nächstes wird ein Metallfilm aus AuGe/Ni zur Bildung der Elektroden aufgedampft, und diejenigen Teile des Metallfilms, die auf dem Photoresist-Flim 206 liegen, werden durch Abheben entfernt, wonach eine 120sekündige Wärmebehandlung in einer H&sub2;-Atmosphäre von 400ºC erfolgt, wodurch die Gate-Elektroden 194, die elektroneninjizierende Elektrode 195 und die elektronenemittierende Elektrode 196 gebildet werden (Fig. 61(k)).
  • Die bei den obigen Verarbeitungsschritten verwendeten Haupttechniken, wie die Miniaturstruktur-Ätztechniken, Techniken zur Bildung von Elektroden, werden zur Herstellung von herkömmlichen Halbleiterverbindungs-Bauelementen umfassend eingesetzt, und daher kann gesagt werden, daß die Bauelement-Struktur von Ausführungsform 21 für eine hochdichte Integration geeignet ist.
  • Wie oben beschrieben wurde, kann ein Elektronenwellen- Interferenz-Bauelement mit der gewünschten Form und Größe und mit einer Struktur, die für die Herstellung als integrierte Schaltung geeignet ist, an einer gewünschten Position auf der Oberfläche eines Substrats einer Halbleiterverbindung gebildet werden, weil die durch Diffusion gebildete hochdotierte Schicht als Kanalschicht verwendet wird.

Claims (27)

1. Verfahren zum Dotieren eines aus einer Verbindung von Elementen der Gruppen III und V bestehenden Halbleiters (III-V Halbleiterverbindung) mit einer Verunreinigung, umfassend die Schritte des: aufeinanderfolgenden Abscheidens eines undotierten Siliciumoxid-Films mit einer Zusammensetzung SiOx, wobei x kleiner als 2 ist, und eines Films, der die externe Diffusion von Atomen der Gruppe V verhindert, die einen Teil des Kristalls der III-V Halbleiterverbindung darstellen, auf einem Kristall der III-V Halbleiterverbindung und die Durchführung wenigstens einer Wärmebehandlung der so hergestellten Probe, wodurch das Diffundieren des Siliziums (Si) im SiOx-Film in die III-V Halbleiterverbindung bewirkt wird.
2. Dotierungsverfahren nach Anspruch 1, wobei die III-V Halbleiterverbindung wenigstens ein Material umfaßt, das aus dem GaAs-System, dem InP-System, dem AlAs-System, dem AlGaAs-System, dem InGaAs-System und dem InAlAs-System ausgewählt ist.
3. Dotierungsverfahren nach Anspruch 1, wobei der die externe Diffusion von Atomen der Gruppe V verhindernde Film aus einem SiN-Film, einem AlN-Film, einem WSi-Film und einem WSiN-Film ausgewählt ist.
4. Dotierungsverfahren nach Anspruch 1, weiterhin umfassend, nach dem Abscheiden der beiden Filme, den Schritt des Belassens der beiden Filme in einem vorgesehenen Bereich im nicht entfernten Zustand oder des Belassens des die externe Diffusion von Atomen der Gruppe V verhindernden Films in einem vorgesehenen Bereich und des SiOx-Films im nicht entfernten Zustand.
5. Dotierungsverfahren nach Anspruch 1, wobei beim Abscheiden der beiden Filme die Dicke und/oder die Eigenschaften wenigstens eines der beiden Filme variiert wird, um das Diffusionsprofil von Si nach der Wärmebehandlung zu modifizieren.
6. Halbleiter-Bauelement, umfassend:
ein III-V-Halbleitersubstrat (1);
einen SiOx-Film (2) mit x < 2, der auf dem III-V-Halbleitersubstrat (1) angeordnet ist, und
einen die Diffusion von Atomen der Gruppe V unterbrechenden Film (3), der auf dem SiOx-Film (2) bereitgestellt ist, wobei Si-Atome in das III-V-Halbleitersubstrat (1) thermisch eindiffundiert sind.
7. Halbleiter-Bauelement nach Anspruch 6, wobei das Halbleiter-Bauelement eine integrierte Schaltung ist, die wenigstens einen Feldeffekt-Transistor, eine Diode und eine Widerstandsschicht enthält.
8. Halbleiter-Bauelement nach Anspruch 6, wobei das Halbleiter-Bauelement aus einem Quanteneffekt-Bauelement mit einer zwei- oder eindimensionalen Elektronengasschicht, einem nulldimensionalen Potentialkasten (Quantentrog) und einer die Elektronenwellen-Interferenz ausnutzenden Vorrichtung ausgewählt ist.
9. Halbleiter-Bauelement nach einem der Ansprüche 6-8, wobei das aus einer III-VHalbleiterverbindung bestehende Halbleitersubstrat (1) wenigstens ein Material umfaßt, das aus dem GaAs-System, dem InP-System, dem AlAs-System, dem AIGaAs-System, dem InGaAs-System und dem InAlAs- System ausgewählt ist.
10. Halbleiter-Bauelement nach einem der Ansprüche 6-8, wobei der die Diffusion von Atomen der Gruppe V unterbrechende Film (3) aus einem SiN-Film, einem AlN-Film, einem WSi-Film und einem WSiN-Film ausgewählt ist.
11. Dotierungsverfahren nach einem der Ansprüche 1-5 zur Herstellung eines Feldeffekt-Transistors mit einer leicht dotierten, direkt unterhalb einer Gate-Elektrode angeordneten Schicht, einer hochdotierten, einen Source- und einen Drain-Bereich bildenden Schicht und einer mäßig dotierten, zwischen der leicht dotierten und der hoch dotierten Schicht ausgebildeten Schicht, wobei die drei Schichten an der Oberfläche eines aus einer III-V Halbleiterverbindung bestehenden Substrats gebildet sind, wobei das Verfahren die Schritte des:
Bildens der leicht dotierten Schicht auf der Oberfläche des Substrats;
Bildens der Gate-Elektrode auf dem Mittelteil der Oberseite der leicht dotierten Schicht;
Bildens des undotierten SiOx-Films und des die Diffusion von Atomen der Gruppe V unterbrechenden Films auf der Oberseite der leicht dotierten Schicht;
Bildens der hoch dotierten Schicht an jedem Ende der leicht dotierten Schicht;
Bildens der mäßig dotierten Schicht in der leicht dotierten Schicht mit Ausnahme des Teils direkt unterhalb der Gate-Elektrode durch Wärmebehandlung und
Bildens einer ohmschen Elektrode auf der Oberseite der hoch dotierten Schicht umfaßt.
12. Dotierungsverfahren nach einem der Ansprüche 1-5 zur Herstellung eines Feldeffekt-Transistors eines aus einer III-V Halbleiterverbindung bestehenden Halbleiter-Substrats, wobei das Verfahren die Schritte des:
selektiven Ätzens des aus einer Verbindung bestehenden Halbleiter-Substrats in einer im wesentlichen vertikalen Richtung;
Bildens eines Verbundstoff-Films, bestehend aus dem undotierten SiOx-Film und dem die Diffusion von Atomen der Gruppe V unterbrechenden Film auf den horizontalen und vertikalen Flächen des selektiv geätzten, aus einer Verbindung bestehenden Halbleiter-Substrats;
Bildens einer aktiven Schicht durch eine Wärmebehandlung des aus einer Verbindung bestehenden Halbleiter-Substrats mit dem darauf gebildeten Film und dem Diffundieren von Si in das aus einer Verbindung bestehende Halbleiter- Substrat;
Bildens einer Source-Elektrode und einer Drain-Elektrode auf der aktiven Schicht, die auf der horizontalen Fläche des aus einer Verbindung bestehenden Halbleiter-Substrats ausgebildet ist; und des
Bildens einer Gate-Elektrode auf der aktiven Schicht, die auf der horizontalen Fläche des aus einer Verbindung bestehenden Halbleiter-Substrats ausgebildet ist, umfaßt.
13. Dotierungsverfahren nach Anspruch 1-5 zur Herstellung eines Feldeffekt-Transistors mit einer aktiven Schicht und einer Schicht, in die Verunreinigungen diffundiert sind, die in einem aus einer III-V Halbleiterverbindung bestehenden Halbleiter-Substrat ausgebildet sind, und einer Gate-Elektrode, die auf der aktiven Schicht ausgebildet ist, und einer Source-Elektrode und einer Drain- Elektrode, die auf der Schicht ausgebildet sind, in die Verunreinigungen diffundiert sind, wobei das Verfahren die Schritte des:
Bildens eines abgestuften Teils durch Ätzen des aus einer III-V Halbleiterverbindung bestehenden Halbleiter-Substrats;
Bildens der aktiven Schicht im oberen Teil des abgestuften Teils;
Bildens eines Verbundstoff-Films, bestehend aus dem undotierten SiOx-Film und dem die Diffusion von Atomen der Gruppe V unterbrechenden Film auf der Seite und unteren Teilen des abgestuften Teils des aus einer Verbindung bestehenden Halbleiter-Substrats und des Bildens der Schicht, in die Verunreinigungen diffundiert sind, durch Wärmebehandlung des aus einer Verbindung bestehenden Halbleiter-Substrats, auf dem der Verbundstoff-Film ausgebildet ist, und durch Diffundieren von Si in das aus, einer Verbindung bestehende Halbleiter- Substrat
umfaßt.
14. Dotierungsverfahren nach einem der Ansprüche 1-5 zur Bildung eines Feldeffekt-Transistors mit einer Mehrzahl von dotierten Schichten mit verschiedenen Verunreinigungs-Konzentrationen, die in einem aus einer III-V Halbleiterverbindung bestehenden Halbleiter-Substrat ausgebildet sind, wobei das Verfahren die Schritte des:
Bildens des Films aus undotiertem SiOx und dem die Diffusion von Atomen der Gruppe V unterbrechenden Film in dieser Reihenfolge auf dem aus einer III-V Halbleiterverbindung bestehenden Halbleiter-Substrat;
Bildens einer dotierten Schicht durch das Diffundieren von Si in ein aus einer III-V Halbleiterverbindung bestehendes Halbleiter-Substrat durch Wärmebehandlung;
Entfernens des SiOx-Films und des die Diffusion von Atomen der Gruppe V unterbrechenden Films in einem bestimmten Bereich und des
erneuten Durchführens der Wärmebehandlung und des Bildens einer dotierten Schicht mit einer Verunreinigungs-Konzentration, die höher als die der ersten gebildeten dotierten Schicht ist, in einem durch den SiOx-Film abgedeckten Bereich umfaßt.
15. Dotierungsverfahren nach einem der Ansprüche 1-5 zur Herstellung eines Halbleiter-Schaltkreis-Bauelements, das leitfähige Schichten mit verschiedenen spezifischen Widerständen aufweist, durch Dotieren der III-V Halbleiterverbindung mit einer Verunreinigung, wobei das Verfahren die Schritte des:
Bildens des undotierten SiOx-Films und des die Diffusion von Atomen der Gruppe V unterbrechenden Films in dieser Reihenfolge auf dem aus einer III-V Halbleiterverbindung bestehenden Halbleiter;
Verminderns der Dicke des die Diffusion von Atomen der Gruppe V unterbrechenden Films über einem Bereich, in dem eine leitfähige Schicht mit einem höheren spezifischen Widerstand gebildet werden soll; und des
Diffundierenlassens von Si in den aus einer III-V Halbleiterverbindung bestehenden Halbleiter durch Wärmebehandlung des aus einer III-V Halbleiterverbindung bestehenden Halbleiters umfaßt.
16. Dotierungsverfahren nach einem der Ansprüche 1-5 zur Herstellung eines Halbleiter-Schaltkreis-Bauelements, das leitfähige Schichten mit verschiedenen spezifischen Widerständen aufweist, durch das Dotieren eines aus einer III-V Halbleiterverbindung bestehenden Halbleiters mit einer Verunreinigung, wobei das Verfahren die Schritte des:
Konstruierens einer Schicht mit Heteroübergang durch die Bildung einer Schicht aus einem Halbleiter mit breitem Bandabstand auf einer Schicht eines Halbleiters mit schmalem Bandabstand, bei dem es sich um den aus einer III-V Halbleiterverbindung bestehenden Halbleiter handelt;
Bildens des undotierten SiOx-Films und des die Diffusion von Atomen der Gruppe V unterbrechenden Films in dieser Reihenfolge auf der Schicht mit Heteroübergang;
Verminderns der Dicke des die Diffusion von Atomen der Gruppe V unterbrechenden Films über einem Bereich, in dem eine leitfähige Schicht mit einem höheren spezifischen Widerstand gebildet werden soll; und des
Diffundierenlassens von Si in den aus einer III-V Halbleiterverbindung bestehenden Halbleiter durch Wärmebehandlung des aus einer III-V Halbleiterverbindung bestehenden Halbleiters umfaßt.
17. Dotierungsverfahren nach einem der Ansprüche 1-5 zur Herstellung eines Feldeffekt-Transistors mit einer dotierten Schicht, die in einer Schicht einer III-V Halbleiterverbindung als Kanalschicht oder elektronenzuführende Schicht ausgebildet ist, wobei das Verfahren die Schritte des:
Bildens des undotierten SiOx-Films und des die Diffusion von Atomen der Gruppe V unterbrechenden Films in dieser Reihenfolge auf der Schicht aus einer III-V Halbleiterverbindung;
Bildens der dotierten Schicht durch das Diffundierenlassen von Si in die Schicht der III-V Halbleiterverbindung durch Wärmebehandlung und des
Einwirkenlassens einer Wärmebehandlung auf die dotierte Schicht und das Bewirken einer weiteren Diffusion des Si in der dotierten Schicht in die Schicht der III-V Halbleiterverbindung, wodurch die Dicke der dotierten Schicht vergrößert wird, umfaßt.
18. Dotierungsverfahren nach einem der Ansprüche 1-5 zur Bildung einer eindimensionalen oder zweidimensionalen elektrisch leitfähigen Schicht durch Diffundierenlassen einer Verunreinigung in eine III-V Halbleiterverbindung, wobei das Verfahren die Schritte des:
Bildens des undotierten SiOx-Films und des die Diffusion von Atomen der Gruppe V unterbrechenden Films in dieser Reihenfolge auf der III-V Halbleiterverbindung;
Entfernens des die Diffusion von Atomen der Gruppe V unterbrechenden Films überall, außer da, wo der elektrisch leitfähige Bereich gebildet werden soll; und des Diffundierenlassens von Si in die III-V Halbleiterverbindung durch Wärmebehandlung umfaßt.
19. Dotierungsverfahren nach einem der Ansprüche 1-5 zur Bildung eines Quantendrahts, wobei das Verfahren die Schritte des:
Bildens einer die Diffusion von Si unterbrechenden Schicht auf einem aus einer III-V Halbleiterverbindung bestehenden Substrat und dadurch des Bildens einer Stufe;
Bildens des undotierten SiOx-Films und des die Diffusion von Atomen der Gruppe V unterbrechenden Films in dieser Reihenfolge auf der die Diffusion von Si unterbrechenden Schicht;
Entfernens des SiOx-Films und des die Diffusion von Atomen der Gruppe V unterbrechenden Films überall, außer da, wo deren Teile auf der Seitenwand der Stufe ausgebildet sind; und des
Erwärmens des so hergestellten Substrats und dadurch das Bewirken der Diffusion des Si aus dem SiOx-Film in das aus der III-V Halbleiterverbindung bestehende Substrat durch deren Grenzfläche, wodurch ein Quantendraht gebildet wird,
umfaßt.
20. Dotierungsverfahren nach einem der Ansprüche 1-5 zur Bildung eines Quantendrahts, wobei das Verfahren die Schritte des:
Bildens des undotierten SiOx-Films und des die Diffusion von Atomen der Gruppe V unterbrechenden Films in dieser Reihenfolge auf der Oberfläche eines Substrats, das im wesentlichen aus einer Mehrzahl von verschiedenen III-V Halbleiterverbindungen besteht, die Seite-an-Seite verbunden sind, wodurch die Oberfläche des Substrats gebildet wird;
Bildens von Diffusionsbereichen verschiedener Tiefen in den III-V Halbleiterverbindungen durch Diffundieren von Si aus dem SiOx-Film durch Wärmebehandlung und des
Entfernens des Oberflächenteils des Substrats, so daß der tiefere Diffusionsbereich in dem Substrat verbleibt, und des Bildens eines Quantendrahts durch ein eindimensionales Elektronengas, das neben dem verbleibenden Diffusionsbereich auftritt, umfaßt.
21. Dotierungsverfahren nach einem der Ansprüche 1-5 zur Bildung eines Quantendrahts, bei dem die Bewegungsrichtung von Trägern in einer Kanalschicht eindimensional ist, wobei das Verfahren die Schritte des:
aufeinanderfolgenden Bildens einer Halbleiterschicht mit schmalem Bandabstand und einer Halbleiterschicht mit breitem Bandabstand jeweils aus III-V Halbleiterverbindungen in dieser Reihenfolge auf einem Substrat;
Ausbildens der Halbleiterschicht mit breitem Bandabstand zu einem sägezahnartigen Querschnitt unter Verwendung einer Ätztechnik, die die Abhängigkeit des Ätzens von der Oberflächenausrichtung der Schicht eines Halbleiters mit breitem Bandabstand ausnutzt;
Bildens des undotierten SiOx-Films und des die Diffusion von Atomen der Gruppe V unterbrechenden Films in dieser Reihenfolge auf der in einer Sägezahn-Form ausgebildeten Schicht eines Halbleiters mit breitem Bandabstand;
Bildens einer dotierten Schicht durch das Durchführen einer Wärmebehandlung und des Diffundierens von Si in die Oberfläche der Schicht des Halbleiters mit breitem Bandabstand und des
Bildens einer Kanalschicht und somit eines Quantendrahts nur in dem Bereich der Schicht des Halbleiters mit engem Bandabstand, der direkt unterhalb einer jeden Vertiefung der sägezahnförmigen, dotierten Schicht liegt, umfaßt.
22. Dotierungsverfahren nach einem der Ansprüche 1-5 zur Bildung eines Potentialkastens, der Träger in einer Kanalschicht in einem dreidimensionalen Raum einschließt, wobei das Verfahren die Schritte des:
aufeinanderfolgenden Bildens einer Halbleiterschicht mit schmalem Bandabstand und einer Halbleiterschicht mit breitem Bandabstand jeweils aus III-V Halbleiterverbindungen in dieser Reihenfolge auf einem Substrat;
Ausbildens der Halbleiterschicht mit breitem Bandabstand in Sägezahn-Form unter Verwendung einer Ätztechnik, die die Abhängigkeit des Ätzens von der Oberflächenausrich tung der Schicht eines Halbleiters mit breitem Bandabstand ausnutzt;
Ausbildens des undotierten SiOx-Films auf der Schicht des in einer Sägezahn-Form ausgebildeten Halbleiters mit breitem Bandabstand;
Bildens der die Diffusion von Atomen der Gruppe V unterbrechenden Schicht über einem Bereich, in dem ein Potentialkasten gebildet werden soll;
Bildens einer dotierten Schicht durch das Durchführen einer Wärmebehandlung und das Diffundieren von Si in einen bestimmten Bereich der Oberfläche der Schicht des Halbleiters mit breitem Bandabstand und des
Bildens einer Kanalschicht und somit eines Potentialkastens nur in demjenigen Bereich der Schicht aus einem Halbleiter mit engem Bandabstand, der direkt unter einer jeden Vertiefung der Sägezahn-Struktur liegt und durch die dotierte Schicht bedeckt ist, umfaßt.
23. Quantendraht-Transistor mit einem unterhalb von Elektroden ausgebildeten Quantendraht als Kanalschicht, umfassend:
ein Substrat mit einer Halbleiterschicht aus einer III-V Halbleiterverbindung mit schmalem Bandabstand, die auf dem Substrat bereitgestellt ist;
eine Halbleiterschicht aus einer III-V Halbleiterverbindung mit breitem Bandabstand mit einem sägezahnartigen Querschnitt, die auf der Halbleiterschicht mit schmalem Bandabstand bereitgestellt wird;
einen laminierten Film, der auf der sägezahnartigen Oberfläche der Halbleiterschicht mit breitem Bandabstand bereitgestellt ist, bestehend aus einem SiOx-Film mit x < 2 und einem die Diffusion von Atomen der Gruppe V unterbrechenden Film, wobei die Halbleiterschicht mit breitem Bandabstand unter dem Siliciumoxidfilm eine dotierte Schicht aufweist, die darin thermisch diffundierte Si-Atome aufweist;
ein Quantendraht, der nur in dem Bereich der Halbleiterschicht mit schmalem Bandabstand bereitgestellt ist, der direkt unterhalb einer jeden Vertiefung der Sägezahn- Struktur liegt, und
Elektroden, die auf der Halbleiterschicht mit breitem Bandabstand bereitgestellt sind, wobei jede davon sich über die Spitzen und Vertiefungen der Sägezahn-Struktur erstreckt.
24. Dotierungsverfahren nach einem der Ansprüche 1-5 zur Herstellung eines Halbleiterschaltungs-Bauelements, das auf einem Substrat eine Diffusionsschicht aufweist, die Bereiche mit verschiedenen Verunreinigungs-Konzentrationen enthält und bei dem Elektroden auf den Diffusions- Schichten ausgebildet sind, wobei das Verfahren die Schritte des:
Bildens einer Schicht aus einer III-V Halbleiterverbindung auf einem Substrat;
Bildens einer Mehrzahl von Abschirmungen mit verschiedenen Abschirmbreiten, die durch einen vorgeschriebenen Abstand räumlich voneinander getrennt sind, auf der Halbleiterschicht;
Bildens des undotierten SiOx-Films und des die Diffusion von Atomen der Gruppe V unterbrechenden Films in dieser Reihenfolge über den Oberflächen der Abschirmungen und der Halbleiter-Oberfläche mit Ausnahme der Abschirmungen und des
Bildens von Diffusions-Schichten durch Diffusion von Si in die Halbleiterschicht durch eine Wärmebehandlung.
umfaßt.
25. Dotierungsverfahren nach einem der Ansprüche 1-5 zur Herstellung einer integrierten Halbleiter-Schaltung durch das Dotieren einer III-V Halbleiterverbindung mit einer Verunreinigung und das Bilden einer Mehrzahl von Bauelementen, wobei das Verfahren die Schritte des:
Bildens einer undotierten Halbleiterschicht mit schmalem Bandabstand und einer Halbleiterschicht mit breitem Bandabstand jeweils aus III-V Halbleiterverbindungen in dieser Reihenfolge auf einem Substrat, wodurch eine Hetero-Übergangsschicht gebildet wird;
Freilegens der Halbleiterschicht mit schmalem Bandabstand durch das Entfernen der Halbleiterschicht mit breitem Bandabstand in einem zuvor festgelegten Bereich;
Bildens des undotierten SiOx-Films und des die Diffusion von Atomen der Gruppe V unterbrechenden Films in dieser Reihenfolge über der Halbleiterschicht mit schmalem Bandabstand und der Halbleiterschicht mit breitem Bandabstand;
Bildens von dotierten Schichten durch das Diffundieren von Si in die III-V Halbleiterverbindung durch eine Wärmebehandlung und des
Bildens von Elektroden auf den dotierten Schichten umfaßt.
26. Dotierungsverfahren nach einem der Ansprüche 1-5 zur Herstellung einer integrierten Halbleiter-Schaltung durch das Dotieren einer III-V Halbleiterverbindung mit einer Verunreinigung und das Bilden einer Mehrzahl von Bauelementen, wobei das Verfahren die Schritte des:
Bildens einer undotierten Halbleiterschicht mit schmalem Bandabstand und einer Halbleiterschicht mit breitem Bandabstand jeweils aus III-V Halbleiterverbindungen in dieser Reihenfolge auf einem Substrat, wodurch eine Hetero-Übergangsschicht gebildet wird;
partiellen Entfernens der Halbleiterschicht mit breitem Bandabstand in Richtung ihrer Tiefe in einem zuvor festgelegten Bereich;
Bildens des SiOx-Films und des die Diffusion von Atomen der Gruppe V unterbrechenden Films auf der Halbleiterschicht mit breitem Bandabstand mit einer variierenden Dicke;
Bildens von dotierten Schichten durch das Diffundieren von Si in die III-V Halbleiterverbindung durch eine Wärmebehandlung und des
Bildens von Elektroden auf den dotierten Schichten umfaßt.
27. Verfahren zur Herstellung eines Elektronenwellen-Interferenz-Bauelements mit einer Mehrzahl von Elektronenwellen-Bahnen neben der Oberfläche eines Verbindungs- Halbleiters, wobei die Bahnen hochdotierte Schichten sind und das Verfahren das Bilden der Bahnen durch das Dotierungsverfahren nach einem der Ansprüche 1-5 umfaßt.
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