JPH02111019A - 熱処理方法 - Google Patents
熱処理方法Info
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- JPH02111019A JPH02111019A JP26455188A JP26455188A JPH02111019A JP H02111019 A JPH02111019 A JP H02111019A JP 26455188 A JP26455188 A JP 26455188A JP 26455188 A JP26455188 A JP 26455188A JP H02111019 A JPH02111019 A JP H02111019A
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- Pending
Links
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Landscapes
- Formation Of Insulating Films (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（イ）産業上の利用分野
本発明は■−ｖ族化合物半導体の熱処理方法に関する。
（ロ）従来の技術
デバイスの高速化、高周波化に伴い、従来のＳｉからＧ
ａＡｓ等の■−ｖ族化合物半導体が結晶材料として重要
性を増している。
ａＡｓ等の■−ｖ族化合物半導体が結晶材料として重要
性を増している。
ところで、蒸気圧の高い元素を含むｍ−ｖ族化合物半導
体、たとえば蒸気圧の高いＡｓを含むＧａＡｓ等でデバ
イスを製造する場合、製造行程で高温処理すると蒸気圧
の高い元素が解離し結晶欠あ 陥を生じる問題が牛善る。
体、たとえば蒸気圧の高いＡｓを含むＧａＡｓ等でデバ
イスを製造する場合、製造行程で高温処理すると蒸気圧
の高い元素が解離し結晶欠あ 陥を生じる問題が牛善る。
現在、デバイスの高集積化に伴い、結晶材料における不
純物導入層の均一化が要求され、デバイス工程において
イオン注入法が主流をなしている。
純物導入層の均一化が要求され、デバイス工程において
イオン注入法が主流をなしている。
しかし、不平衡過程であるイオン注入により半導体へ不
純物原子を添加すると照射損傷と呼ばれる、イオンの連
Ｍ衝突による格子欠陥が生じる。
純物原子を添加すると照射損傷と呼ばれる、イオンの連
Ｍ衝突による格子欠陥が生じる。
イオン注入によって誘起された照射損傷を除去し、注入
不純物を適正な格子位置に導入し電気的に活性化するた
めに、イオン注入後に高温（８００°Ｃ以上）で熱処理
する必要がある。
不純物を適正な格子位置に導入し電気的に活性化するた
めに、イオン注入後に高温（８００°Ｃ以上）で熱処理
する必要がある。
従って、■−ｖ族化合物半導体基板にイオン注入し、熱
処理する場合、該基板からＶ族元素が解離しないように
する必要があり、この種の熱処理方法としては、イオン
注入後の基板上にＳｉＮ膜、ＳｉＯ□膜等の保護膜を形
成し熱処理する方法（キャップアニール法）がある。
処理する場合、該基板からＶ族元素が解離しないように
する必要があり、この種の熱処理方法としては、イオン
注入後の基板上にＳｉＮ膜、ＳｉＯ□膜等の保護膜を形
成し熱処理する方法（キャップアニール法）がある。
保護膜として５１０２を用いた場合、基板表面から■族
元素が優先的に外部拡散するため、イオン注入層の活性
化率の向上が期待できるが、阻止能が低いことによる■
族元素の外部拡散の面内バラツキにより、活性化率の面
内バラツキが大きくなる傾向がある。一方、保護膜とし
てＳｉＮ膜を用いた場合、母体結晶構成原子の外部拡散
阻止能が高いため活性化の面内バラツキは小さいが、活
性化率は５ｉＯｚ膜に比べて劣る傾向にある（応用物理
第５６巻第１号（１９８７）、Ｐ３３〜４０ｒＧａＡｓ
ＦＥＴ Ｌきい値電圧とアニール条件」参照）。
元素が優先的に外部拡散するため、イオン注入層の活性
化率の向上が期待できるが、阻止能が低いことによる■
族元素の外部拡散の面内バラツキにより、活性化率の面
内バラツキが大きくなる傾向がある。一方、保護膜とし
てＳｉＮ膜を用いた場合、母体結晶構成原子の外部拡散
阻止能が高いため活性化の面内バラツキは小さいが、活
性化率は５ｉＯｚ膜に比べて劣る傾向にある（応用物理
第５６巻第１号（１９８７）、Ｐ３３〜４０ｒＧａＡｓ
ＦＥＴ Ｌきい値電圧とアニール条件」参照）。
（ハ）発明が解決しようとする課題
上述の如く、ＳｉＯ□膜を選択すると活性化率の面内バ
ラツキが大きくなり、またＳｉＮ膜を選択すると活性化
率が劣るという問題がある。
ラツキが大きくなり、またＳｉＮ膜を選択すると活性化
率が劣るという問題がある。
本発明は上記問題に鑑み為されたものであって、活性化
率の面内バラツキが小さく、しかも、活性化率が優れた
熱処理方法を提供しようとするものである。
率の面内バラツキが小さく、しかも、活性化率が優れた
熱処理方法を提供しようとするものである。
（ニ）課題を解決するための手段
本発明はイオン注入層が形成された■−ｖ族化合物半導
体基板上に５ｉ０２膜を形成する工程と、前記５ｉ０２
膜上に５ｉＮｌｉを形成する工程と、前記イオン注入層
を加熱する工程と、を含み前記ＳｉＯ□膜は加熱する工
程時の前記基板を構成する■族元素の外部拡散が飽和に
達することができる膜厚であることを特徴とする熱処理
方法である。
体基板上に５ｉ０２膜を形成する工程と、前記５ｉ０２
膜上に５ｉＮｌｉを形成する工程と、前記イオン注入層
を加熱する工程と、を含み前記ＳｉＯ□膜は加熱する工
程時の前記基板を構成する■族元素の外部拡散が飽和に
達することができる膜厚であることを特徴とする熱処理
方法である。
（ホ）作用
ｍ−ｖ族化合物半導体として半絶縁性ＧａＡｓ基板を用
いた場合について説明する。
いた場合について説明する。
ＧａＡｓ基板上に形成された５ｉ０２膜はＧａＡｓ基板
からＧａの外部拡散を促し、Ｇａ空孔を生成し、Ｇａサ
イドを占めるＳｉ（注入イオン）の竜を増大させ、活性
化率を向上させる。
からＧａの外部拡散を促し、Ｇａ空孔を生成し、Ｇａサ
イドを占めるＳｉ（注入イオン）の竜を増大させ、活性
化率を向上させる。
さらに、５ｉＯＪＩを薄＜ （３００λ以下）設定、す
なわちＧａの外部拡散が飽和量に達することができるよ
うに設定することにより、その上部に形成されたＳ ｉ
Ｎ ｌｉがＧａの外部拡散を抑制し、活性化率の面内バ
ラツキを小さくする。
なわちＧａの外部拡散が飽和量に達することができるよ
うに設定することにより、その上部に形成されたＳ ｉ
Ｎ ｌｉがＧａの外部拡散を抑制し、活性化率の面内バ
ラツキを小さくする。
（へ）実施例
本発明の実施例を第１図の説明図に基づいて説明する。
まず、半絶縁性ＧａＡｓ基板（１）にイオン注入を行な
いイオン注入層（４）を形成する。このときの条件は注
入イオンがＳｉ”、注入エイミルギーが１００ＫｅＶ、
注入ドーズ量が５ Ｘ １０１３ｃｍ−２である。続い
て、基板（１）上にＥ−ＣＲ−プラズマＣＶＤ法により
Ｓ ｉ Ｏ２７ＢＥ （２１を形成する。
いイオン注入層（４）を形成する。このときの条件は注
入イオンがＳｉ”、注入エイミルギーが１００ＫｅＶ、
注入ドーズ量が５ Ｘ １０１３ｃｍ−２である。続い
て、基板（１）上にＥ−ＣＲ−プラズマＣＶＤ法により
Ｓ ｉ Ｏ２７ＢＥ （２１を形成する。
次に、ＳｉＯ□膜（２）上にＥＣＲプラズマＣＶＤ法に
よすＳ ｉ ＮＪ］ｉ（３１’ｒ ７００ Ａ形成Ｌ、
ソノ後、８５０°Ｃ，５ｓｅｃの熱処理を施す。すると
、イオン注入層（４）が活性化される。
よすＳ ｉ ＮＪ］ｉ（３１’ｒ ７００ Ａ形成Ｌ、
ソノ後、８５０°Ｃ，５ｓｅｃの熱処理を施す。すると
、イオン注入層（４）が活性化される。
上述の如く手順−でＳ Ｌ、０２ ＤＩ ！２ ）の膜
厚を３０人、１００人、２００人、３００人、４００人
の５通りとし、５つのサンプルを作製した。このときの
イオン注入層（４）のシートキャリア濃度は第２図に示
す如くなる。尚、シートキャリア濃度はファンデボウ法
により求め、切り出しは各サンプルの中心とした。また
、第２図の一点鎖線は５ｉ０２膜！２ ）トＳ ｉ Ｎ
Ｊｉｔ！ （３）４．：代えて７ｏＯ人ノ５ｉ０２ｆｆ
を用いた以外は上述と同一条件で作製し−の条件（７０
０人の５ｉＮＩＩＩ）で作製したサンプルのシートキャ
リア濃度である。
厚を３０人、１００人、２００人、３００人、４００人
の５通りとし、５つのサンプルを作製した。このときの
イオン注入層（４）のシートキャリア濃度は第２図に示
す如くなる。尚、シートキャリア濃度はファンデボウ法
により求め、切り出しは各サンプルの中心とした。また
、第２図の一点鎖線は５ｉ０２膜！２ ）トＳ ｉ Ｎ
Ｊｉｔ！ （３）４．：代えて７ｏＯ人ノ５ｉ０２ｆｆ
を用いた以外は上述と同一条件で作製し−の条件（７０
０人の５ｉＮＩＩＩ）で作製したサンプルのシートキャ
リア濃度である。
第２図から明らかな如（ＳｉＮＷＡのみを用いた熱処理
に比して本発明方法の熱処理では、Ｓｉの活性化等が向
上することが確認できた。
に比して本発明方法の熱処理では、Ｓｉの活性化等が向
上することが確認できた。
また、ＳｉＯ□膜＋ ２′） ノ膜厚が１００人、２゜
０人、３００人、４００人のサンプルの基板の直径方向
のシートキャリア濃度を測定した。
０人、３００人、４００人のサンプルの基板の直径方向
のシートキャリア濃度を測定した。
第３図から明らかな如く、５ｉＯ）ｚ膜（２）の膜厚が
３００Å以下の場合は活性化率の面内バラツキが小さく
、膜厚が４００人の場合は活性化率の面内バラツキが著
しく大きいことが確認できた。
３００Å以下の場合は活性化率の面内バラツキが小さく
、膜厚が４００人の場合は活性化率の面内バラツキが著
しく大きいことが確認できた。
さらに、上述の５つのサンプルを用いてゲート長１．５
μｍ、ゲート幅１０μｍのゲート電極を有したＦＥＴア
レイを作製して、夫々の閾値電圧と Ｖｉｈの標準Ｍ差のＶいを測定した。
μｍ、ゲート幅１０μｍのゲート電極を有したＦＥＴア
レイを作製して、夫々の閾値電圧と Ｖｉｈの標準Ｍ差のＶいを測定した。
＾
第４図から明らかな如く、ＳｉＯ□Ｈ（２）の膜厚が３
００Å以下の場合、σＶＨ，は２０ｍＶ以下であり、活
性化率の面内バラツキが小さいことが確認できた。
００Å以下の場合、σＶＨ，は２０ｍＶ以下であり、活
性化率の面内バラツキが小さいことが確認できた。
第３図及び第４図の測定結果からＳｉＯ□膜（２）の膜
厚が３００Å以下の場合、活性化率の面内バラツキが小
さく、４００Å以上の場合、面内バラツキが大きいこと
が確認できたが、これは、Ｇａの外部拡散が５ｉＯ２１
Ｂ！が３００人までは飽和量に達し、以後の外部拡散が
ＳｉＮ膜により抑制されるのに対し、Ｓ ｉ ０２膜が
４００人になると飽和量に達せず、面内により外部拡散
するＧａの数が違うために生じるものである。
厚が３００Å以下の場合、活性化率の面内バラツキが小
さく、４００Å以上の場合、面内バラツキが大きいこと
が確認できたが、これは、Ｇａの外部拡散が５ｉＯ２１
Ｂ！が３００人までは飽和量に達し、以後の外部拡散が
ＳｉＮ膜により抑制されるのに対し、Ｓ ｉ ０２膜が
４００人になると飽和量に達せず、面内により外部拡散
するＧａの数が違うために生じるものである。
尚、上述の実施例ではｍ−ｖ族化合物半導体基板として
半絶縁性ＧａＡｓ基板を用いたが、ＩｎＰ、ＧａＰ等を
用いることができる。この場合、５ｉＯｚ膜の膜厚はア
ニール時、Ｐが外部拡散が飽和量に達するように設定す
ればよい。
半絶縁性ＧａＡｓ基板を用いたが、ＩｎＰ、ＧａＰ等を
用いることができる。この場合、５ｉＯｚ膜の膜厚はア
ニール時、Ｐが外部拡散が飽和量に達するように設定す
ればよい。
〈ト） 発明の効果
本発明は以上の説明から明らかな如く、ｍ−ｖ族化合物
半導体に形成されたイオン注入層に活性化率の面内バラ
ツキが小さく、しかも活性化率が優れた熱処理を施すこ
とができる。
半導体に形成されたイオン注入層に活性化率の面内バラ
ツキが小さく、しかも活性化率が優れた熱処理を施すこ
とができる。
第１図は本発明の詳細な説明するための説明図、第２図
は５１０２Ｍの膜厚とシートキャリア濃度の関係を示す
図、第３図は基板中央からの距離とシートキャリア濃度
の関係を示す図、第４図は５ｉ０２膜の膜厚と閾値電圧
Ｖ （Ｈの標準偏差σ■いの関係を示す図である。 （ｌｉ−ＧａＡｓ基板、（２ｉ−Ｓｉ０２膜、（３）・
・・５ｉＮＩＩＫ、（４）・・・イオン注入層。
は５１０２Ｍの膜厚とシートキャリア濃度の関係を示す
図、第３図は基板中央からの距離とシートキャリア濃度
の関係を示す図、第４図は５ｉ０２膜の膜厚と閾値電圧
Ｖ （Ｈの標準偏差σ■いの関係を示す図である。 （ｌｉ−ＧａＡｓ基板、（２ｉ−Ｓｉ０２膜、（３）・
・・５ｉＮＩＩＫ、（４）・・・イオン注入層。
Claims (1)
- 【特許請求の範囲】 １、イオン注入層が形成されたIII−Ｖ族化合物半導体
基板上にＳｉＯ＿２膜を形成する工程と、前記ＳｉＯ＿
２膜上にＳｉＮ膜を形成する工程と、前記イオン注入層
を加熱する工程と、を含み前記ＳｉＯ＿２膜は加熱する
工程時の前記基板を構成するIII族元素の外部拡散が飽
和量に達することができる膜厚であることを特徴とする
熱処理方法。 ２、前記基板は半絶縁性ＧａＡｓ基板であり、前記Ｓｉ
Ｏ＿２膜の膜厚は３００Å以下であることを特徴とする
請求項１記載の熱処理方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26455188A JPH02111019A (ja) | 1988-10-20 | 1988-10-20 | 熱処理方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26455188A JPH02111019A (ja) | 1988-10-20 | 1988-10-20 | 熱処理方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02111019A true JPH02111019A (ja) | 1990-04-24 |
Family
ID=17404842
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26455188A Pending JPH02111019A (ja) | 1988-10-20 | 1988-10-20 | 熱処理方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02111019A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5557141A (en) * | 1992-06-13 | 1996-09-17 | Sanyo Electric Co., Ltd. | Method of doping, semiconductor device, and method of fabricating semiconductor device |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61269379A (ja) * | 1985-05-24 | 1986-11-28 | Hitachi Ltd | 半導体装置の製造方法 |
| JPH01137624A (ja) * | 1987-11-25 | 1989-05-30 | Oki Electric Ind Co Ltd | ＧａＡｓ半導体装置の製造方法 |
-
1988
- 1988-10-20 JP JP26455188A patent/JPH02111019A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61269379A (ja) * | 1985-05-24 | 1986-11-28 | Hitachi Ltd | 半導体装置の製造方法 |
| JPH01137624A (ja) * | 1987-11-25 | 1989-05-30 | Oki Electric Ind Co Ltd | ＧａＡｓ半導体装置の製造方法 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5557141A (en) * | 1992-06-13 | 1996-09-17 | Sanyo Electric Co., Ltd. | Method of doping, semiconductor device, and method of fabricating semiconductor device |
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