JPS61269379A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔技術分野〕 本発明は半導体装置の調造方法に関し、詳しくはＭＥ８
（金属半導体）ＦＥＴにおけるゲートと半導体領域との
反応による劣化を防止し、かつ、ゲートと半導体領域と
を自己整合的に形成する技術に関するものである。

〔背景技術〕

たとえばＧａＡｓＭＥＳＦＥＴにおいては、ゲートとＮ
”１Ｍ高濃度層とを自己整合的に形成することが肝要で
ある。このため、ゲートに耐熱ゲート金属を用い、この
ゲートをマスクとしてＮ＋型嵩高濃度層自己整合的に形
成した後、Ｎ型およびＮ＋型の半導体領域の活性化アニ
ールする方法が知られている。また、通信学会５ＳＤ８
３−６９に発表されているように、“パターン反転製法
によるＮ＋セルファラインＧａＡｓＦＥＴ”が提案され
ている。この方法は、Ｎ型およびＮ＋型の半導体領域の
形成後ゲート電極形成前にアニールするものである。前
者の方法においては、アニール時にゲートと半導体領域
との反応による劣化が生じるという問題がある。この点
後者の方法においてはこの問題が解決されるが、なおＮ
士聾半導体領域とゲートとが近接し短チヤネル効果、ゲ
ート耐圧劣化、あるいは寄生容量の増大という問題点を
残している。

〔発明の目的〕

本発明の目的は、ゲートと半導体領域とを自己整合的に
形成でき、かつ、半導体領域の劣化を防止できる半導体
装置の製造方法を提供するものである。

本発明の前記ならびにそのほかの目的と新規な特徴は、
本明細書の記述および添付図面からあきらかになるであ
ろう。

〔発明の概要〕

本願において開示されろ発明のうち代表的なものの概要
を簡単に説明すれば、下記のとおりである。

本発明は半導体領域のアニール後にゲート電極を形成し
、かつ、ゲート電極ζ半導体領域とを自己整合的に形成
する技術である。すなわち、チャネル領域を形成する第
１の半導体領域を第１のキャップ膜を介してアニールす
る。次に、この第１のキャップ膜上の前記チャネル領域
上にダミーゲートとそのサイドウオールを形成し、これ
らダミーゲートとサイドウオールをマスクとして第１の
半導体領域に対して第２の半導体領域を形成している。

この後筒２のキャップ膜を形成してアニールを行い、第
２のキャップ膜をエッチバックしてその上部を露出させ
ている。そしてダミーゲートおよびその下部の第１のキ
ャップ膜を除去して第１の半導体領域上にゲート開口を
形成している。

このゲート開口を介してゲート電極を形成するのである
が、ゲート電極と第２の半導体領域との間隔は、サイド
ウオールの厚み分だけ確保される。

このように本発明によれば、ゲート電極と半導体領域と
が自己整合的に形成でき、第２の半導体領域とゲート電
極との間隔を制御性よ（サイドウオールで調整できる。

このため、しきい値電圧のバラツキを低減でき、短チヤ
ネル効果、ゲート耐圧劣化、あるいは寄生容量の増大を
防止することができる。また、半導体領域の活性化アニ
ールの優にゲート電極を形成しているので半導体領域の
特性劣化を防止でき、伝達コンダクタンスの向上に寄与
するものである。

〔実施例〕

本発明の半導体装置の製造方法なＧａＡｓ　Ｍ　Ｅ　５
ＦＥＴに適用した好ましい一実施例を第１図から第９図
を参照して説明する。

第１図において符号１はＧａＡｓ半絶縁性基板を示す。

このＧａＡｓ基板１にホトレジスト膜２を介してＳｉイ
オンを打込み第１の半導体領域３（Ｎ型）を形成する。

つぎに、レジスト膜３の除去後、全面にＣＶＤ（Ｃｈｅ
ｍｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉｏｎ）によ
るＳ　Ｉ　Ｏｓ膜４を形成し、このＳｉｎｇ膜４をアニ
ールキャップ膜（第１のキャップ膜）として第１の半導
体領域３の活性化アニールを行う。その後、第１の半導
体領域３においてチャネルが形成される領域上に第２図
に示すように５ｉＱ１膜からなるダミーゲート５を選択
的に形成する。

第３図において、ダば一ゲート５にサイドウオールを形
成するため、全面にアルミニウム（１）６を蒸着する。

膜６としては、膜４と５と異なる膜質のものを用いれば
よい。このＡＪ６を方向性ドライエツチングによりてエ
ツチングすることによって、第４図において符号７で示
すようにダミーゲート５の側部にサイドウオールスペー
サ７を形成することができる、このサイドウオールスペ
ーサ７とダミーゲート５の幅が、以下の説明から明らか
となるように、ＧａＡｓＭＥＳＦＥＴのチャネル長とな
る。ここでサイドウオールスペーサ７の幅は約１μｍ以
下に制御しておく。第１の半導体領域３に対して高濃度
のＮ”　Ｗの第２の半導体領域８，８を形成するため、
新たに形成したホトレジスト膜９ならびに前記ダミーゲ
ート５とサイドウオールスペーサ７とをマスクとしてＳ
ｉイオンを打込む。

この後、レジスト膜９及びＡ１のサイドウオールスペー
サ７を除去する。ＡＪ？とＳｉｎｇとのエツチングレー
トの差を利用することによって、Ａｎの除去時、ダば−
ゲートは何ら影響されない。

この後、第５図に示すように、まず第１および第２の半
導体領域３および８を活性化アニールするために、全面
にＣＶＤにより５ｉｌＮ４膜１０（第２のキャップ膜）
を形成して８００℃にてアニールを行う。膜１０として
は、膜５と膜質の異なるものであればよい。つぎに全面
にホトレジスト膜１１を形成しこれをエッチバックする
。これによってダミーゲート５の上部を膜５と６のエツ
チングレートの差を利用して第６図に示すように露出さ
せる。この後、５ｉｓＮ、膜１０をマスクとして全面を
ウェットエツチングしてダミーゲート５およびその下部
のＳ　ｉ０１膜４を除去し、第７図に示すように、ゲー
ト開口１２を形成する。

第８図において、ゲート開口１２に対してゲート電極１
３を形成する。ゲート金属としては、たとえば、Ｔｉ＼
ｐｔ＼Ａｕやタングステンシリサイド等のショットキ接
合を形成する金属を用いることができる。

第９図は、以上の工程を経た後、第２の半導体領域８と
のオーばツクコンタクト形成用のＡｕＧｅ＼Ｎｉ＼Ａｕ
　等によるソースおよびドレイン電極１４．１５を形成
し、層間絶縁膜１６を介してＭｏ＼Ａｕ　　等による配
線パターン１７を形成し、そして最後にＰＳＧ等の保護
膜１８を４００℃以下にて形成した素子の完成断面構造
図を示す。

〔効　果〕

以上説明したように、ゲート電極１３と第２の半導体領
域８とがサイドウオール７の厚み分だけ離れるので、た
とえば、これを１μｍ以下に制御することによって短チ
ヤネル効果、ゲート耐圧劣化、あるいは寄生容量の増大
を防止する効果が得られる。

また、活性化アニールはゲート電極１３の形成前に行な
われるので、この時の熱処理による浅い第１の半導体領
域が劣化することなく移動度の低下を抑えるという効果
が得られる。

以上本発明者によってなされた発明を実施例にもとづき
具体的に説明したが、本発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。たとえば、第１のキャ
ップ膜に５ｉＱｙ膜を用いサイドウオール形成のために
Ａ！を用いたが、方向性エツチング時の選択比がとれれ
ば他の組合わせでも可能である。

〔利用分野〕

本発明は化合物半導体のＭＥＳＦＥＴ、たとえば、Ｇａ
ＡｓＭＥＳ　ＦＥＴに適用でき、メモリ、ロジック等の
集積回路等に適用できる。

【図面の簡単な説明】

第１図から第９図は本発明の半導体装置の製造方法をＧ
ａＡｓ　Ｍ　Ｅ　Ｓ　Ｆ　Ｅ　Ｔに適用した一実施例を
示す各工程での縦断面構造図である。 １−°−ＧａＡｓ基板、２　、９　、１１−・・ホトレ
ジスト膜、３・・・第１の半導体領域（Ｎ）、４・・・
第１のキャップ膜（Ｓ＋　Ｏ！　）、５・・・ダば−ゲ
ート、６・・・アルミニウム、７・・・サイドウオール
、８・・・第２の半導体領域（Ｎ＋）、１０・・・第２
のキャップ膜（Ｓｉ、Ｎ、）、１２・・・ゲート開口、
１３・・・ゲート電ｆｉｔ、１４．１５・・・ソースお
よびドレイン電極、１６・・・層間絶縁膜、１７・・・
配線パターン、１８・・・保護膜。 代理人　弁理士　　小　川　勝　力 筒　　２　　図 第　　３ＦＩＡ

Claims (1)

【特許請求の範囲】
1. １、半絶縁性基板に第一の半導体領域を形成し、全面に
   第１のキャップ膜を形成して前記第１の半導体領域のア
   ニールを行ない、前記第１の半導体領域に形成されるチ
   ャネル領域上部にダミーゲートを形成し、このダミーゲ
   ートにサイドウォールを形成してダミーゲートとサイド
   ウォールとをマスクとして自己整合的に前記第１の半導
   体領域に対して第２の半導体領域を形成し、前記サイド
   ウォールを除去した後全面に第２のキャップ膜を形成し
   てアニールを行い、第２のキャップ膜をエッチバックし
   て前記ダミーゲートの上部を露出させこのダミーゲート
   ならびにその下部の前記第１のキャップ膜を除去して前
   記チャネル領域にゲート開口を形成することを特徴とす
   る半導体装置の製造方法。